JPH08204395A - ベアチップマウンタの基板への実装方法 - Google Patents
ベアチップマウンタの基板への実装方法Info
- Publication number
- JPH08204395A JPH08204395A JP7007096A JP709695A JPH08204395A JP H08204395 A JPH08204395 A JP H08204395A JP 7007096 A JP7007096 A JP 7007096A JP 709695 A JP709695 A JP 709695A JP H08204395 A JPH08204395 A JP H08204395A
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- JP
- Japan
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- substrate
- chip
- mounting
- bare chip
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 8
- 239000000523 sample Substances 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 2
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- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】
【目的】基板へのベアチップ実装における搭載不良を撲
滅する。 【構成】ＩＣチップ３を吸着ヘッドで吸着保持し、ＩＣ
チップ３の回路面に配置された複数のグランドパッド１
と電気的に接続する。また、基板４側のグランドパッド
２についても基板４上の配線パターンを介しプローブ５
にて電気的な接続を得る。チップ３と基板４とに数〜数
十μｍのクリアランスを設け、コンデンサを形成する。
ここに交流電流を流し電流計測機７にて電流値をリアル
タイム計測する。このコンデンサは位置ズレ量が小さく
なると電流値が大きくなるので、電流値が最大となるよ
うにＸ，Ｙ，θ各軸のステージをコントロールしズレ補
正を行う。
滅する。 【構成】ＩＣチップ３を吸着ヘッドで吸着保持し、ＩＣ
チップ３の回路面に配置された複数のグランドパッド１
と電気的に接続する。また、基板４側のグランドパッド
２についても基板４上の配線パターンを介しプローブ５
にて電気的な接続を得る。チップ３と基板４とに数〜数
十μｍのクリアランスを設け、コンデンサを形成する。
ここに交流電流を流し電流計測機７にて電流値をリアル
タイム計測する。このコンデンサは位置ズレ量が小さく
なると電流値が大きくなるので、電流値が最大となるよ
うにＸ，Ｙ，θ各軸のステージをコントロールしズレ補
正を行う。
Description
【０００１】
【産業上の利用分野】本発明はＩＣベアチップと基板の
パッドとの実装技術に関する。
パッドとの実装技術に関する。
【０００２】
【従来の技術】従来、ベアチップ搭載機によりベアチッ
プを基板上へ位置決め実装する際には、ベアチップ上の
パッドパターンと基板のパッドパターンとを別々の光学
系で取得し、画像上でのズレ量をステージの送り量とし
て算出し実装する技術が知られている。またハーフミラ
ー等による画像重ね合わせにて位置ズレをマニュアル補
正後実装する技術等も一般的である。
プを基板上へ位置決め実装する際には、ベアチップ上の
パッドパターンと基板のパッドパターンとを別々の光学
系で取得し、画像上でのズレ量をステージの送り量とし
て算出し実装する技術が知られている。またハーフミラ
ー等による画像重ね合わせにて位置ズレをマニュアル補
正後実装する技術等も一般的である。
【０００３】
【発明が解決しようとする課題】従来のこれらのいずれ
の方式でも位置補正後から実際に実装するまでの間の位
置管理はなされていない、いわゆるセミクローズド制御
であり、ベアチップ実装という高精度（±数μｍ）実装
を実現するためには、超高精度ステージ・高分解能光学
系等の非常に高価なシステムを構成しなければならな
い。また、実装の良否も実装後の電気的な検査を行うま
で判別できないという問題がある。本発明では、これら
の欠点を補い、ベアチップ実装における位置ズレ不良と
このズレによる性能低下を撲滅し、高歩留まりと高性能
／高信頼性とを満足するベアチップ実装機を提供するこ
とにある。
の方式でも位置補正後から実際に実装するまでの間の位
置管理はなされていない、いわゆるセミクローズド制御
であり、ベアチップ実装という高精度（±数μｍ）実装
を実現するためには、超高精度ステージ・高分解能光学
系等の非常に高価なシステムを構成しなければならな
い。また、実装の良否も実装後の電気的な検査を行うま
で判別できないという問題がある。本発明では、これら
の欠点を補い、ベアチップ実装における位置ズレ不良と
このズレによる性能低下を撲滅し、高歩留まりと高性能
／高信頼性とを満足するベアチップ実装機を提供するこ
とにある。
【０００４】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、通常のベアチップはチップの裏面がグラ
ンドと接続されていることを利用し、チップのグランド
パターンと基板のグランドパターン間に交流を印加する
ことでこの間にコンデンサが構成され、このコンデンサ
の電気容量を位置補正時常時監視し、容量の変化量をも
とに位置補正を行うことを特徴とする。
めに本発明は、通常のベアチップはチップの裏面がグラ
ンドと接続されていることを利用し、チップのグランド
パターンと基板のグランドパターン間に交流を印加する
ことでこの間にコンデンサが構成され、このコンデンサ
の電気容量を位置補正時常時監視し、容量の変化量をも
とに位置補正を行うことを特徴とする。
【０００５】
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例を示す構成図である。
１は本発明の一実施例を示す構成図である。
【０００６】本発明の実施例は、ＩＣチップ３を吸着・
搬送する導電性材料からなる吸着ヘッド６と、基板のグ
ランドパッドを配線パターンを介し電気的な接触を得ら
れる位置に配置されたプローブ５と、交流電源１０とこ
の電気回路に接続された電流計測機７と計算機８とＸ，
Ｙ，θ軸の各アクチュエータと接続されたステージコン
トローラ９とを含んで構成される。次に本発明の一実施
例の動作について詳細に説明する。ＩＣチップ３を吸着
ヘッドで吸着保持し、ＩＣチップ３の回路面に配置され
た複数のグランドパッド１と電気的に接続する。また、
基板４側のグランドパッド２についても基板４上の配線
パターンを介しプローブ５にて電気的な接続を得る。
搬送する導電性材料からなる吸着ヘッド６と、基板のグ
ランドパッドを配線パターンを介し電気的な接触を得ら
れる位置に配置されたプローブ５と、交流電源１０とこ
の電気回路に接続された電流計測機７と計算機８とＸ，
Ｙ，θ軸の各アクチュエータと接続されたステージコン
トローラ９とを含んで構成される。次に本発明の一実施
例の動作について詳細に説明する。ＩＣチップ３を吸着
ヘッドで吸着保持し、ＩＣチップ３の回路面に配置され
た複数のグランドパッド１と電気的に接続する。また、
基板４側のグランドパッド２についても基板４上の配線
パターンを介しプローブ５にて電気的な接続を得る。
【０００７】ＩＣチップ３は従来の画像認識方式、すな
わちチップのパッド１と基板側のパッド２を画像認識
し、ステージ送り量を制御する方法にて前もって仮位置
決めされている。
わちチップのパッド１と基板側のパッド２を画像認識
し、ステージ送り量を制御する方法にて前もって仮位置
決めされている。
【０００８】チップ３と基板４とに数〜数十μｍのクリ
アランスを設け、チップ３のグランドパターンと基板４
のグランドパターンとの間にコンデンサを形成する。こ
こに交流電流を流し電流計測機７にて電流値をリアルタ
イム計測する。コンデンサは、電極面積が大きくなると
コンデンサ容量が大きくなるので、位置ズレ量が小さく
なると電流値が大きくなる。これを利用し、電流値が最
大となるようにＸ，Ｙ，θ各軸のステージをコントロー
ルしズレ補正を行う。このズレ補正は、ステージを位置
決め精度に相当する微小量だけ送り、この微小量の送り
前後の容量変化を検出し、容量が最大値となるまで微小
量の送りをくり返すことにより実現できる。また、周知
の最大値制御の高速アルゴリズムを使用し、位置決めを
より高速化させることもできる。また、チップと基板と
の接続後抵抗値を測定することで実装の良否検査も可能
である。また、高速化が要求される際には、最初の実装
時にのみフルクローズド制御とし、２個目からは前回の
補正量を仮位置決め操作に加え、セミクローズド制御す
る方式とすることで、高速かつ高精度な実装を実現でき
る。
アランスを設け、チップ３のグランドパターンと基板４
のグランドパターンとの間にコンデンサを形成する。こ
こに交流電流を流し電流計測機７にて電流値をリアルタ
イム計測する。コンデンサは、電極面積が大きくなると
コンデンサ容量が大きくなるので、位置ズレ量が小さく
なると電流値が大きくなる。これを利用し、電流値が最
大となるようにＸ，Ｙ，θ各軸のステージをコントロー
ルしズレ補正を行う。このズレ補正は、ステージを位置
決め精度に相当する微小量だけ送り、この微小量の送り
前後の容量変化を検出し、容量が最大値となるまで微小
量の送りをくり返すことにより実現できる。また、周知
の最大値制御の高速アルゴリズムを使用し、位置決めを
より高速化させることもできる。また、チップと基板と
の接続後抵抗値を測定することで実装の良否検査も可能
である。また、高速化が要求される際には、最初の実装
時にのみフルクローズド制御とし、２個目からは前回の
補正量を仮位置決め操作に加え、セミクローズド制御す
る方式とすることで、高速かつ高精度な実装を実現でき
る。
【０００９】
【発明の効果】以上で説明したように本発明は、チップ
と基板間に形成したコンデンサに交流電流を流し、電流
値が最大となるようにＸ，Ｙ，θ方向にステージをコン
トロールしてズレ補正を行い、また、接続後の抵抗値測
定にて良否判定が可能というフルクローズドループ制御
系を構成したことにより、ベアチップ実装における搭載
不良を撲滅できるという効果を有する。
と基板間に形成したコンデンサに交流電流を流し、電流
値が最大となるようにＸ，Ｙ，θ方向にステージをコン
トロールしてズレ補正を行い、また、接続後の抵抗値測
定にて良否判定が可能というフルクローズドループ制御
系を構成したことにより、ベアチップ実装における搭載
不良を撲滅できるという効果を有する。
【図１】本発明の一実施例を示す構成図である。
１ ＩＣパッド ２ 基板パッド ３ ＩＣチップ ４ 基板 ５ プローブ ６ 吸着ヘッド ７ 電流計測機 ８ 計算機 ９ Ｘ，Ｙ，θステージコントローラ １０ 交流電源
Claims (1)
- 【請求項１】 ＩＣベアチップの基板への実装におい
て、ＩＣチップのグランドパターンと基板のグランドパ
ターン間に交流電流を通電し、ＩＣチップのグランドパ
ターンと基板のグランドパターン間の電気容量変化を位
置補正機構へフィードバックし、高精度な位置決めを行
うことを特徴とするベアチップマウンタの基板への実装
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007096A JPH08204395A (ja) | 1995-01-20 | 1995-01-20 | ベアチップマウンタの基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007096A JPH08204395A (ja) | 1995-01-20 | 1995-01-20 | ベアチップマウンタの基板への実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204395A true JPH08204395A (ja) | 1996-08-09 |
Family
ID=11656555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007096A Pending JPH08204395A (ja) | 1995-01-20 | 1995-01-20 | ベアチップマウンタの基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115206825A (zh) * | 2021-04-12 | 2022-10-18 | 东莞触点智能装备有限公司 | 一种芯片贴合的接触确定方法、系统、固晶机及存储介质 |
| CN117293067A (zh) * | 2023-11-24 | 2023-12-26 | 深圳市曜通科技有限公司 | 一种用于半导体芯片的堆叠设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210507A (ja) * | 1988-10-13 | 1990-08-21 | American Teleph & Telegr Co <Att> | パーツのキャパシタンス誘導組立 |
| JPH0482242A (ja) * | 1990-07-25 | 1992-03-16 | Sumitomo Electric Ind Ltd | 半導体素子実装装置 |
| JPH0529798A (ja) * | 1991-07-23 | 1993-02-05 | Nec Ibaraki Ltd | 物品搭載装置の位置合わせ方法 |
-
1995
- 1995-01-20 JP JP7007096A patent/JPH08204395A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210507A (ja) * | 1988-10-13 | 1990-08-21 | American Teleph & Telegr Co <Att> | パーツのキャパシタンス誘導組立 |
| JPH0482242A (ja) * | 1990-07-25 | 1992-03-16 | Sumitomo Electric Ind Ltd | 半導体素子実装装置 |
| JPH0529798A (ja) * | 1991-07-23 | 1993-02-05 | Nec Ibaraki Ltd | 物品搭載装置の位置合わせ方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115206825A (zh) * | 2021-04-12 | 2022-10-18 | 东莞触点智能装备有限公司 | 一种芯片贴合的接触确定方法、系统、固晶机及存储介质 |
| CN117293067A (zh) * | 2023-11-24 | 2023-12-26 | 深圳市曜通科技有限公司 | 一种用于半导体芯片的堆叠设备 |
| CN117293067B (zh) * | 2023-11-24 | 2024-02-27 | 深圳市曜通科技有限公司 | 一种用于半导体芯片的堆叠设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970916 |