JPH08204536A - インタフェース回路及びレベル変換回路 - Google Patents
インタフェース回路及びレベル変換回路Info
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- JPH08204536A JPH08204536A JP7007500A JP750095A JPH08204536A JP H08204536 A JPH08204536 A JP H08204536A JP 7007500 A JP7007500 A JP 7007500A JP 750095 A JP750095 A JP 750095A JP H08204536 A JPH08204536 A JP H08204536A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、インタフェース回路に関し、次段
回路がＭＥＳＦＥＴを用いて構成されている場合に特有
の問題を解決することを目的とする。 【構成】 前段回路から入力された入力信号ＶINの電流
値を制限する入力電流制限回路１を備え、この電流値を
制限した信号をＭＥＳ型トランジスタで構成された次段
の回路７に出力するように構成する。
回路がＭＥＳＦＥＴを用いて構成されている場合に特有
の問題を解決することを目的とする。 【構成】 前段回路から入力された入力信号ＶINの電流
値を制限する入力電流制限回路１を備え、この電流値を
制限した信号をＭＥＳ型トランジスタで構成された次段
の回路７に出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、インタフェース回路に
係り、特に、次段回路が金属・半導体接触型電界効果ト
ランジスタ（ＭＥＳＦＥＴ）を用いて構成されている場
合に特有の問題を解決するのに適合された、例えばレベ
ル変換回路等のインタフェース回路に関する。
係り、特に、次段回路が金属・半導体接触型電界効果ト
ランジスタ（ＭＥＳＦＥＴ）を用いて構成されている場
合に特有の問題を解決するのに適合された、例えばレベ
ル変換回路等のインタフェース回路に関する。
【０００２】近年、ガリウム砒素（ＧａＡｓ）等の化合
物半導体を用いた集積回路は、その集積度が高まったこ
とに伴い、高速性且つ低消費電力性が要求される分野に
広く使用されている。この場合、従来から使用されてい
る例えばＴＴＬ集積回路と整合できるものであることが
要求されるため、ＧａＡｓ集積回路等では内部回路への
入力インタフェース回路として、入力信号（この場合、
ＴＴＬレベルの入力信号）を内部回路の論理レベルに変
換するレベル変換回路を設ける必要がある。
物半導体を用いた集積回路は、その集積度が高まったこ
とに伴い、高速性且つ低消費電力性が要求される分野に
広く使用されている。この場合、従来から使用されてい
る例えばＴＴＬ集積回路と整合できるものであることが
要求されるため、ＧａＡｓ集積回路等では内部回路への
入力インタフェース回路として、入力信号（この場合、
ＴＴＬレベルの入力信号）を内部回路の論理レベルに変
換するレベル変換回路を設ける必要がある。
【０００３】
【従来の技術】レベル変換に係る従来の技術としては、
ＴＴＬレベルの入力信号をＣＭＯＳレベルやＥＣＬレベ
ル等の信号に変換する技術が知られており、このため、
ＣＭＯＳ集積回路或いはＥＣＬ集積回路の入力部には、
入力信号を内部回路に必要なＣＭＯＳレベル或いはＥＣ
Ｌレベルの信号に変換するためのレベル変換回路が設け
られている。
ＴＴＬレベルの入力信号をＣＭＯＳレベルやＥＣＬレベ
ル等の信号に変換する技術が知られており、このため、
ＣＭＯＳ集積回路或いはＥＣＬ集積回路の入力部には、
入力信号を内部回路に必要なＣＭＯＳレベル或いはＥＣ
Ｌレベルの信号に変換するためのレベル変換回路が設け
られている。
【０００４】この場合、ＣＭＯＳ集積回路等は、典型的
にはシリコン（Ｓｉ）等の単一半導体基板上に二酸化珪
素（ＳｉＯ2 ）等の絶縁物を介して形成されている。こ
のため、半導体基板上に形成されるトランジスタ（ＦＥ
Ｔ）の構造は、金属・酸化物・半導体絶縁型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）となっている。一方、技術
の現状として、ＧａＡｓ等を用いた化合物半導体集積回
路では、一般的なＣＭＯＳ集積回路等で見られるような
Ｓｉ基板に対するＳｉＯ2 のような絶縁物が実用化され
ていない。そのため、化合物半導体基板上に形成される
トランジスタ（ＦＥＴ）の構造は、金属・半導体接触型
電界効果トランジスタ（ＭＥＳＦＥＴ）となっている。
にはシリコン（Ｓｉ）等の単一半導体基板上に二酸化珪
素（ＳｉＯ2 ）等の絶縁物を介して形成されている。こ
のため、半導体基板上に形成されるトランジスタ（ＦＥ
Ｔ）の構造は、金属・酸化物・半導体絶縁型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）となっている。一方、技術
の現状として、ＧａＡｓ等を用いた化合物半導体集積回
路では、一般的なＣＭＯＳ集積回路等で見られるような
Ｓｉ基板に対するＳｉＯ2 のような絶縁物が実用化され
ていない。そのため、化合物半導体基板上に形成される
トランジスタ（ＦＥＴ）の構造は、金属・半導体接触型
電界効果トランジスタ（ＭＥＳＦＥＴ）となっている。
【０００５】つまり、ＣＭＯＳ等の半導体集積回路で
は、使用されるＦＥＴのゲート電極とチャネルの間に絶
縁物（いわゆるゲート絶縁膜）が介在しているため、そ
のゲート・ソース間（又はゲート・ドレイン間）に電流
が流れることはなく、これに対しＧａＡｓ等の化合物半
導体集積回路では、使用されるＦＥＴのゲート電極が半
導体にショットキー接触した構造を有しているため、ゲ
ート・ソース間（又はゲート・ドレイン間）に電流パス
が生じる。
は、使用されるＦＥＴのゲート電極とチャネルの間に絶
縁物（いわゆるゲート絶縁膜）が介在しているため、そ
のゲート・ソース間（又はゲート・ドレイン間）に電流
が流れることはなく、これに対しＧａＡｓ等の化合物半
導体集積回路では、使用されるＦＥＴのゲート電極が半
導体にショットキー接触した構造を有しているため、ゲ
ート・ソース間（又はゲート・ドレイン間）に電流パス
が生じる。
【０００６】
【発明が解決しようとする課題】例えば、前段の回路が
バイポーラトランジスタ等の電流駆動型トランジスタを
用いて構成されている場合に、次段の回路がＭＥＳＦＥ
Ｔを用いて構成されていると、上述したようにゲート・
ソース間（又はゲート・ドレイン間）の電流パスによ
り、前段の回路で論理を扱うべき電流が常にこの電流パ
スによって吸収されてしまうといった問題が生じる。
バイポーラトランジスタ等の電流駆動型トランジスタを
用いて構成されている場合に、次段の回路がＭＥＳＦＥ
Ｔを用いて構成されていると、上述したようにゲート・
ソース間（又はゲート・ドレイン間）の電流パスによ
り、前段の回路で論理を扱うべき電流が常にこの電流パ
スによって吸収されてしまうといった問題が生じる。
【０００７】つまり、前段の回路の出力段にＭＥＳＦＥ
Ｔがそのままに接続されていると、このＭＥＳＦＥＴに
おける電流パスが、前段の回路で扱われる電流の逃げ道
になってしまうといった不利が生じる。言い換えると、
電流のリークが生じて正常な前段回路の駆動ができなく
なるといった課題があった。この場合、次段の回路がＭ
ＯＳＦＥＴを用いて構成されていれば、上述したように
ゲート絶縁膜の介在によって電流パスは生じないので、
ＭＥＳＦＥＴに見られるような問題点は発生しない。
Ｔがそのままに接続されていると、このＭＥＳＦＥＴに
おける電流パスが、前段の回路で扱われる電流の逃げ道
になってしまうといった不利が生じる。言い換えると、
電流のリークが生じて正常な前段回路の駆動ができなく
なるといった課題があった。この場合、次段の回路がＭ
ＯＳＦＥＴを用いて構成されていれば、上述したように
ゲート絶縁膜の介在によって電流パスは生じないので、
ＭＥＳＦＥＴに見られるような問題点は発生しない。
【０００８】本発明は、上述した従来技術における課題
に鑑み創作されたもので、次段回路がＭＥＳＦＥＴを用
いて構成されている場合に特有の問題を解決するのに適
合されたインタフェース回路を提供することを目的とす
る。
に鑑み創作されたもので、次段回路がＭＥＳＦＥＴを用
いて構成されている場合に特有の問題を解決するのに適
合されたインタフェース回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、図１の原理ブロック図に示される
ように、前段回路から入力された入力信号の電流値を制
限する入力電流制限回路１を具備し、この電流値を制限
した信号をＭＥＳ型トランジスタで構成された次段の回
路７に出力することを特徴とするインタフェース回路が
提供される。
め、本発明によれば、図１の原理ブロック図に示される
ように、前段回路から入力された入力信号の電流値を制
限する入力電流制限回路１を具備し、この電流値を制限
した信号をＭＥＳ型トランジスタで構成された次段の回
路７に出力することを特徴とするインタフェース回路が
提供される。
【００１０】また、本発明の他の形態によれば、前段回
路から入力された入力信号の電流値を制限する入力電流
制限回路１と、この制限された入力信号をＭＥＳ型トラ
ンジスタで構成された次段の回路７の論理レベルに変換
するレベルシフト回路５とを具備することを特徴とする
レベル変換回路が提供される。また、本発明の好適な実
施態様では、入力電流制限回路１とレベルシフト回路５
との間に、所定の基準電圧に基づいて上記入力信号の論
理しきい値を判定するレベル判定回路２を具備する。
路から入力された入力信号の電流値を制限する入力電流
制限回路１と、この制限された入力信号をＭＥＳ型トラ
ンジスタで構成された次段の回路７の論理レベルに変換
するレベルシフト回路５とを具備することを特徴とする
レベル変換回路が提供される。また、本発明の好適な実
施態様では、入力電流制限回路１とレベルシフト回路５
との間に、所定の基準電圧に基づいて上記入力信号の論
理しきい値を判定するレベル判定回路２を具備する。
【００１１】さらに、本発明の好適な実施態様では、上
記所定の基準電圧をレベル判定回路２に供給する基準電
圧発生回路３を具備する。さらに、本発明の好適な実施
態様では、高電位の電源電圧ＶDD及び低電位の電源電圧
ＶSSの供給を受け、レベルシフト回路５の出力信号を受
けて次段の回路７に必要なレベルの論理信号ＶOUT を出
力する出力段回路６を具備する。
記所定の基準電圧をレベル判定回路２に供給する基準電
圧発生回路３を具備する。さらに、本発明の好適な実施
態様では、高電位の電源電圧ＶDD及び低電位の電源電圧
ＶSSの供給を受け、レベルシフト回路５の出力信号を受
けて次段の回路７に必要なレベルの論理信号ＶOUT を出
力する出力段回路６を具備する。
【００１２】さらに、本発明の好適な実施態様では、高
電位の電源電圧ＶTTL のラインとレベル判定回路２の出
力端との間にプルアップ回路４を具備する。
電位の電源電圧ＶTTL のラインとレベル判定回路２の出
力端との間にプルアップ回路４を具備する。
【００１３】
【作用】上述した本発明に係るインタフェース回路の構
成によれば、前段回路からの入力信号がＭＥＳ型トラン
ジスタ（ＭＥＳＦＥＴ）で構成された次段回路に入力さ
れる前に、入力電流制限回路１の作用により、当該ＭＥ
ＳＦＥＴで生じる電流パスに流れる電流を減少させるこ
とができる。
成によれば、前段回路からの入力信号がＭＥＳ型トラン
ジスタ（ＭＥＳＦＥＴ）で構成された次段回路に入力さ
れる前に、入力電流制限回路１の作用により、当該ＭＥ
ＳＦＥＴで生じる電流パスに流れる電流を減少させるこ
とができる。
【００１４】これによって、前段回路で扱われる電流の
値を正常に保つことができ、ひいては前述した問題点
（電流のリークが生じて正常な前段回路の駆動ができな
くなるといった課題）を解消することが可能となる。な
お、本発明の他の構成要素に係る作用の詳細について
は、添付図面を参照しつつ以下に記述される実施例を用
いて説明する。
値を正常に保つことができ、ひいては前述した問題点
（電流のリークが生じて正常な前段回路の駆動ができな
くなるといった課題）を解消することが可能となる。な
お、本発明の他の構成要素に係る作用の詳細について
は、添付図面を参照しつつ以下に記述される実施例を用
いて説明する。
【００１５】
【実施例】図２には本発明の一実施例に係るＧａＡｓ集
積回路に設けられるレベル変換回路の構成が示される。
図示の回路は、ＧａＡｓ集積回路の入力インタフェース
部に設けられ、入力されるＴＴＬレベルの論理信号をＧ
ａＡｓレベルの論理信号に変換して内部回路に供給する
機能を有している。なお、図中、図１で示したものと同
じ参照符号は同等の構成要素を表している。
積回路に設けられるレベル変換回路の構成が示される。
図示の回路は、ＧａＡｓ集積回路の入力インタフェース
部に設けられ、入力されるＴＴＬレベルの論理信号をＧ
ａＡｓレベルの論理信号に変換して内部回路に供給する
機能を有している。なお、図中、図１で示したものと同
じ参照符号は同等の構成要素を表している。
【００１６】先ず、入力電流制限回路１は、ＴＴＬレベ
ルの入力論理信号ＶINの入力端ＩＮにソースが接続され
ると共にゲートも接続されているデプレッション型ＭＥ
ＳＦＥＴ１１を備えて構成されている。この入力電流制
限回路１は、入力されるＴＴＬレベルの論理信号ＶINの
入力電流を制限する機能を有している。また、ＴＴＬレ
ベル判定回路２は、入力電流制限回路１の出力端（ＭＥ
ＳＦＥＴ１１のドレイン）にソースが接続され且つ基準
電圧発生回路３から供給される基準電圧Ｖ2 に応答する
エンハンスメント型ＭＥＳＦＥＴ２１を備えて構成され
ている。このＴＴＬレベル判定回路２は、入力電流制限
回路１を通して入力されるＴＴＬレベルの論理信号Ｖ1
の論理しきい値を判定する機能を有している。すなわ
ち、ＴＴＬレベルの入力論理信号が“Ｈ”レベルの時に
ＭＥＳＦＥＴ２１はオフとなり、ＴＴＬレベルの入力論
理信号が“Ｌ”レベルの時にＭＥＳＦＥＴ２１はオンと
なる。
ルの入力論理信号ＶINの入力端ＩＮにソースが接続され
ると共にゲートも接続されているデプレッション型ＭＥ
ＳＦＥＴ１１を備えて構成されている。この入力電流制
限回路１は、入力されるＴＴＬレベルの論理信号ＶINの
入力電流を制限する機能を有している。また、ＴＴＬレ
ベル判定回路２は、入力電流制限回路１の出力端（ＭＥ
ＳＦＥＴ１１のドレイン）にソースが接続され且つ基準
電圧発生回路３から供給される基準電圧Ｖ2 に応答する
エンハンスメント型ＭＥＳＦＥＴ２１を備えて構成され
ている。このＴＴＬレベル判定回路２は、入力電流制限
回路１を通して入力されるＴＴＬレベルの論理信号Ｖ1
の論理しきい値を判定する機能を有している。すなわ
ち、ＴＴＬレベルの入力論理信号が“Ｈ”レベルの時に
ＭＥＳＦＥＴ２１はオフとなり、ＴＴＬレベルの入力論
理信号が“Ｌ”レベルの時にＭＥＳＦＥＴ２１はオンと
なる。
【００１７】また、基準電圧発生回路３は、高電位の電
源ラインＶTTL にドレインが接続され且つそのゲートが
ソースに接続されているデプレッション型ＭＥＳＦＥＴ
３１と、このＭＥＳＦＥＴ３１のソースにドレイン及び
ゲートが接続されているエンハンスメント型ＭＥＳＦＥ
Ｔ３２と、このＭＥＳＦＥＴ３２のソースと低電位の電
源ラインＶSSの間に順方向に直列接続された３つのダイ
オード３３〜３５とを備えて構成されている。エンハン
スメント型ＭＥＳＦＥＴ３２のドレイン端より基準電圧
Ｖ2 が出力される。
源ラインＶTTL にドレインが接続され且つそのゲートが
ソースに接続されているデプレッション型ＭＥＳＦＥＴ
３１と、このＭＥＳＦＥＴ３１のソースにドレイン及び
ゲートが接続されているエンハンスメント型ＭＥＳＦＥ
Ｔ３２と、このＭＥＳＦＥＴ３２のソースと低電位の電
源ラインＶSSの間に順方向に直列接続された３つのダイ
オード３３〜３５とを備えて構成されている。エンハン
スメント型ＭＥＳＦＥＴ３２のドレイン端より基準電圧
Ｖ2 が出力される。
【００１８】また、プルアップ回路４は、電源ラインＶ
TTL にドレインが接続され且つそのゲートがソースに接
続されているデプレッション型ＭＥＳＦＥＴ４１と、こ
のＭＥＳＦＥＴ４１のソースとＴＴＬレベル判定回路２
の出力端（ＭＥＳＦＥＴ２１のドレイン）の間に順方向
に接続されたダイオード４２とを備えて構成されてい
る。このプルアップ回路４は、ＴＴＬレベルの入力論理
信号が“Ｈ”レベルの時に、ＭＥＳＦＥＴ２１のドレイ
ン側の信号Ｖ3 の電圧レベルをプルアップし、またＴＴ
Ｌレベルの入力論理信号が“Ｌ”レベルの時は、ＭＥＳ
ＦＥＴ２１を介して入力端ＩＮ側に電流を供給する機能
を有している。
TTL にドレインが接続され且つそのゲートがソースに接
続されているデプレッション型ＭＥＳＦＥＴ４１と、こ
のＭＥＳＦＥＴ４１のソースとＴＴＬレベル判定回路２
の出力端（ＭＥＳＦＥＴ２１のドレイン）の間に順方向
に接続されたダイオード４２とを備えて構成されてい
る。このプルアップ回路４は、ＴＴＬレベルの入力論理
信号が“Ｈ”レベルの時に、ＭＥＳＦＥＴ２１のドレイ
ン側の信号Ｖ3 の電圧レベルをプルアップし、またＴＴ
Ｌレベルの入力論理信号が“Ｌ”レベルの時は、ＭＥＳ
ＦＥＴ２１を介して入力端ＩＮ側に電流を供給する機能
を有している。
【００１９】また、レベルシフト回路５は、電源ライン
ＶTTL にドレインが接続され且つＭＥＳＦＥＴ２１のド
レイン側の信号Ｖ3 に応答するエンハンスメント型ＭＥ
ＳＦＥＴ５１と、電源ラインＶSSにソースが接続される
と共にゲートも接続されているデプレッション型ＭＥＳ
ＦＥＴ５２と、ＭＥＳＦＥＴ５１のソースとＭＥＳＦＥ
Ｔ５２のドレインの間に順方向に直列接続された２つの
ダイオード５３及び５４とを備えて構成されている。ダ
イオード５４のカソードよりレベルシフト回路５の出力
信号Ｖ4 が得られる。このレベルシフト回路５は、ＴＴ
Ｌレベル判定回路２の出力信号（ＭＥＳＦＥＴ２１のド
レイン側の信号Ｖ3 ）のレベルを、次段の出力段回路６
の入力電圧レベルに適合するように適宜シフトさせて出
力する機能を有している。
ＶTTL にドレインが接続され且つＭＥＳＦＥＴ２１のド
レイン側の信号Ｖ3 に応答するエンハンスメント型ＭＥ
ＳＦＥＴ５１と、電源ラインＶSSにソースが接続される
と共にゲートも接続されているデプレッション型ＭＥＳ
ＦＥＴ５２と、ＭＥＳＦＥＴ５１のソースとＭＥＳＦＥ
Ｔ５２のドレインの間に順方向に直列接続された２つの
ダイオード５３及び５４とを備えて構成されている。ダ
イオード５４のカソードよりレベルシフト回路５の出力
信号Ｖ4 が得られる。このレベルシフト回路５は、ＴＴ
Ｌレベル判定回路２の出力信号（ＭＥＳＦＥＴ２１のド
レイン側の信号Ｖ3 ）のレベルを、次段の出力段回路６
の入力電圧レベルに適合するように適宜シフトさせて出
力する機能を有している。
【００２０】また、出力段回路６は、高電位の電源ライ
ンＶDDにドレインが接続され且つそのゲートがソースに
接続されているデプレッション型ＭＥＳＦＥＴ６１と、
このＭＥＳＦＥＴ６１のソースと電源ラインＶSSの間に
接続され且つレベルシフト回路５の出力信号Ｖ4 に応答
するエンハンスメント型ＭＥＳＦＥＴ６２と、電源ライ
ンＶDDにドレインが接続され且つレベルシフト回路５の
出力信号Ｖ4 に応答するデプレッション型ＭＥＳＦＥＴ
６３と、このＭＥＳＦＥＴ６３のソースと電源ラインＶ
SSの間に接続され且つＭＥＳＦＥＴ６２のドレイン電位
に応答するエンハンスメント型ＭＥＳＦＥＴ６４とを備
えて構成されている。このＭＥＳＦＥＴ６４のドレイン
端よりＧａＡｓレベルの出力論理信号ＶOUT が得られ、
出力端ＯＵＴに出力される。この出力端ＯＵＴは、出力
段回路６と同じ電源電圧ＶDDの供給を受ける内部回路
（図１参照）に接続されている。
ンＶDDにドレインが接続され且つそのゲートがソースに
接続されているデプレッション型ＭＥＳＦＥＴ６１と、
このＭＥＳＦＥＴ６１のソースと電源ラインＶSSの間に
接続され且つレベルシフト回路５の出力信号Ｖ4 に応答
するエンハンスメント型ＭＥＳＦＥＴ６２と、電源ライ
ンＶDDにドレインが接続され且つレベルシフト回路５の
出力信号Ｖ4 に応答するデプレッション型ＭＥＳＦＥＴ
６３と、このＭＥＳＦＥＴ６３のソースと電源ラインＶ
SSの間に接続され且つＭＥＳＦＥＴ６２のドレイン電位
に応答するエンハンスメント型ＭＥＳＦＥＴ６４とを備
えて構成されている。このＭＥＳＦＥＴ６４のドレイン
端よりＧａＡｓレベルの出力論理信号ＶOUT が得られ、
出力端ＯＵＴに出力される。この出力端ＯＵＴは、出力
段回路６と同じ電源電圧ＶDDの供給を受ける内部回路
（図１参照）に接続されている。
【００２１】なお、本実施例の回路で使用される各電源
電圧ＶTTL 、ＶDD及びＶSSの電圧値は、以下のように設
定されている。 ＶTTL ＝５．０〔Ｖ〕又は３．３〔Ｖ〕 ＶDD＝１．２〔Ｖ〕 ＶSS＝０〔Ｖ〕 また、図２において、各ノードの信号ＶIN、Ｖ1 、
Ｖ3 、Ｖ4 及びＶOUT に括弧書きで付記されている２つ
の数値は、ＶTTL ＝５．０〔Ｖ〕の時のＴＴＬ入力レベ
ルＶINが“Ｈ”レベルの場合と“Ｌ”レベルの場合にお
ける電圧値（単位はＶ）を表している。例えば、Ｖ3 を
例にとると、ＴＴＬ入力レベルＶINが“Ｈ”レベル（つ
まり２．５〔Ｖ〕）の時にＶ3 ＝２．５〔Ｖ〕となり、
ＴＴＬ入力レベルＶINが“Ｌ”レベル（つまり０．５
〔Ｖ〕）の時にＶ3 ＝０．８〔Ｖ〕となる。
電圧ＶTTL 、ＶDD及びＶSSの電圧値は、以下のように設
定されている。 ＶTTL ＝５．０〔Ｖ〕又は３．３〔Ｖ〕 ＶDD＝１．２〔Ｖ〕 ＶSS＝０〔Ｖ〕 また、図２において、各ノードの信号ＶIN、Ｖ1 、
Ｖ3 、Ｖ4 及びＶOUT に括弧書きで付記されている２つ
の数値は、ＶTTL ＝５．０〔Ｖ〕の時のＴＴＬ入力レベ
ルＶINが“Ｈ”レベルの場合と“Ｌ”レベルの場合にお
ける電圧値（単位はＶ）を表している。例えば、Ｖ3 を
例にとると、ＴＴＬ入力レベルＶINが“Ｈ”レベル（つ
まり２．５〔Ｖ〕）の時にＶ3 ＝２．５〔Ｖ〕となり、
ＴＴＬ入力レベルＶINが“Ｌ”レベル（つまり０．５
〔Ｖ〕）の時にＶ3 ＝０．８〔Ｖ〕となる。
【００２２】図３には、図２の回路の動作特性としてＴ
ＴＬレベル入力電圧ＶINとＴＴＬ入力電流の関係が示さ
れ、また図４には、図２の回路の動作特性としてＴＴＬ
レベル入力電圧ＶINとＦＥＴ２１のドレイン側電圧Ｖ3
の関係が示される。図３及び図４において、各曲線は、
エンハンスメント型ＭＥＳＦＥＴのしきい値ＶTHE を以
下のように変えた場合の特性を表している。
ＴＬレベル入力電圧ＶINとＴＴＬ入力電流の関係が示さ
れ、また図４には、図２の回路の動作特性としてＴＴＬ
レベル入力電圧ＶINとＦＥＴ２１のドレイン側電圧Ｖ3
の関係が示される。図３及び図４において、各曲線は、
エンハンスメント型ＭＥＳＦＥＴのしきい値ＶTHE を以
下のように変えた場合の特性を表している。
【００２３】 実線で示される曲線；ＶTHE ＝０．１７５〔Ｖ〕 長い破線で示される曲線；ＶTHE ＝０．２２５〔Ｖ〕 短い破線で示される曲線；ＶTHE ＝０．２７５〔Ｖ〕 本実施例に係るレベル変換回路の構成において、入力さ
れるＴＴＬレベルの論理信号ＶINが“Ｈ”レベルの時
（つまり２．５〔Ｖ〕以上の時）、ＴＴＬレベル判定回
路２のＦＥＴ２１はオフとなり、入力電流は０〔Ａ〕と
なる（図３の特性曲線参照）。
れるＴＴＬレベルの論理信号ＶINが“Ｈ”レベルの時
（つまり２．５〔Ｖ〕以上の時）、ＴＴＬレベル判定回
路２のＦＥＴ２１はオフとなり、入力電流は０〔Ａ〕と
なる（図３の特性曲線参照）。
【００２４】次いで、プルアップ回路４の作用により、
ＦＥＴ２１のドレイン側の信号Ｖ3の電圧レベルがプル
アップされ（図４の特性曲線参照）、レベルシフト回路
５のＦＥＴ５１のゲートに“Ｈ”レベルの論理信号とし
て入力される。これを受けてレベルシフト回路５は所定
のレベルシフト処理を行い、さらに次段の出力段回路６
を通して、ＧａＡｓレベルの“Ｈ”レベルの論理信号Ｖ
OUT に変換される。
ＦＥＴ２１のドレイン側の信号Ｖ3の電圧レベルがプル
アップされ（図４の特性曲線参照）、レベルシフト回路
５のＦＥＴ５１のゲートに“Ｈ”レベルの論理信号とし
て入力される。これを受けてレベルシフト回路５は所定
のレベルシフト処理を行い、さらに次段の出力段回路６
を通して、ＧａＡｓレベルの“Ｈ”レベルの論理信号Ｖ
OUT に変換される。
【００２５】一方、ＴＴＬレベルの論理信号ＶINが
“Ｌ”レベルの時（つまり０．５〔Ｖ〕以下の時）、Ｔ
ＴＬレベル判定回路２のＦＥＴ２１はオンとなり、プル
アップ回路４と基準電圧発生回路３からそれぞれＦＥＴ
２１を介して入力端ＩＮ側に電流が流れる。つまり、外
部へ流れ出す負（−）の入力電流が流れる（図３の特性
曲線参照）。
“Ｌ”レベルの時（つまり０．５〔Ｖ〕以下の時）、Ｔ
ＴＬレベル判定回路２のＦＥＴ２１はオンとなり、プル
アップ回路４と基準電圧発生回路３からそれぞれＦＥＴ
２１を介して入力端ＩＮ側に電流が流れる。つまり、外
部へ流れ出す負（−）の入力電流が流れる（図３の特性
曲線参照）。
【００２６】これによって、ＦＥＴ２１のドレイン側の
信号Ｖ3 の電圧レベルは“Ｌ”レベルとなり（図４の特
性曲線参照）、レベルシフト回路５のＦＥＴ５１のゲー
トに“Ｌ”レベルの論理信号として入力される。以降、
上記と同様にして、レベルシフト回路５及び出力段回路
６を通して、ＧａＡｓレベルの“Ｌ”レベルの論理信号
ＶOUT に変換される。
信号Ｖ3 の電圧レベルは“Ｌ”レベルとなり（図４の特
性曲線参照）、レベルシフト回路５のＦＥＴ５１のゲー
トに“Ｌ”レベルの論理信号として入力される。以降、
上記と同様にして、レベルシフト回路５及び出力段回路
６を通して、ＧａＡｓレベルの“Ｌ”レベルの論理信号
ＶOUT に変換される。
【００２７】このように本実施例に係るレベル変換回路
によれば、先ず、入力電流制限回路１の存在により、入
力されるＴＴＬレベルの論理信号ＶINの入力電流を小さ
く抑制することができる。また、レベルシフト回路５の
作用により、入力電流制限回路１を通して入力されるＴ
ＴＬレベルの論理信号の電圧レベルを、内部回路と同じ
電源電圧ＶDDの供給を受けて駆動される出力段回路６の
入力電圧レベルに適合するように適宜シフトさせている
ので、入力されるＴＴＬレベルの論理信号ＶINを内部回
路に必要なＧａＡｓレベルの論理信号に満足に変換する
ことができる。
によれば、先ず、入力電流制限回路１の存在により、入
力されるＴＴＬレベルの論理信号ＶINの入力電流を小さ
く抑制することができる。また、レベルシフト回路５の
作用により、入力電流制限回路１を通して入力されるＴ
ＴＬレベルの論理信号の電圧レベルを、内部回路と同じ
電源電圧ＶDDの供給を受けて駆動される出力段回路６の
入力電圧レベルに適合するように適宜シフトさせている
ので、入力されるＴＴＬレベルの論理信号ＶINを内部回
路に必要なＧａＡｓレベルの論理信号に満足に変換する
ことができる。
【００２８】さらに、基準電圧発生回路３において、エ
ンハンスメント型ＭＥＳＦＥＴ３２は、各ダイオード３
３〜３５と同様に、レベルシフトを行う機能を有してい
る。このＭＥＳＦＥＴ３２のレベルシフト機能により、
基準電圧発生回路３の出力レベル（基準電圧Ｖ2 ）は、
ＴＴＬレベル判定用のＭＥＳＦＥＴ２１のしきい値にば
らつきがあっても、そのしきい値ばらつきに追従できる
ようになる。つまり、製造プロセスに起因するＦＥＴ２
１のしきい値ばらつきに対して、レベルが安定した基準
電圧Ｖ2 を当該ＦＥＴのゲートに印加することができ
る。これは、基準電圧発生回路３の性能の向上に寄与す
るものである。
ンハンスメント型ＭＥＳＦＥＴ３２は、各ダイオード３
３〜３５と同様に、レベルシフトを行う機能を有してい
る。このＭＥＳＦＥＴ３２のレベルシフト機能により、
基準電圧発生回路３の出力レベル（基準電圧Ｖ2 ）は、
ＴＴＬレベル判定用のＭＥＳＦＥＴ２１のしきい値にば
らつきがあっても、そのしきい値ばらつきに追従できる
ようになる。つまり、製造プロセスに起因するＦＥＴ２
１のしきい値ばらつきに対して、レベルが安定した基準
電圧Ｖ2 を当該ＦＥＴのゲートに印加することができ
る。これは、基準電圧発生回路３の性能の向上に寄与す
るものである。
【００２９】さらに、出力段回路６は、次段に接続され
る内部回路と同じ電源電圧ＶDDにより駆動され、また出
力段回路６を構成する各ＦＥＴ６１〜６４はプッシュ・
プル構成となっているので、仮に電源電圧ＶDDが変動し
た場合でも、その変動に追従することができる。つま
り、この出力段回路６の作用により、レベル変換回路全
体として電源電圧ＶDDの変動に追従できるようになる。
言い換えると、電源電圧ＶDDの変動に対して、安定した
レベル変換を実現することができる。
る内部回路と同じ電源電圧ＶDDにより駆動され、また出
力段回路６を構成する各ＦＥＴ６１〜６４はプッシュ・
プル構成となっているので、仮に電源電圧ＶDDが変動し
た場合でも、その変動に追従することができる。つま
り、この出力段回路６の作用により、レベル変換回路全
体として電源電圧ＶDDの変動に追従できるようになる。
言い換えると、電源電圧ＶDDの変動に対して、安定した
レベル変換を実現することができる。
【００３０】なお、本実施例では入力電流制限回路１を
構成するＦＥＴ１１とＴＴＬレベル判定回路２を構成す
るＦＥＴ２１をそれぞれ別構成としたが、これは、両方
の回路を同一のＦＥＴで共用するように構成することも
可能である。また、本実施例では電源電圧ＶTTL として
５．０〔Ｖ〕又は３．３〔Ｖ〕を使用した場合について
説明したが、両方の電圧値を混在して使用してもよいこ
とはもちろんである。この場合には、レベルシフト手段
として機能する、例えばダイオード或いはＭＥＳＦＥＴ
の接続個数を適宜変更する必要がある。
構成するＦＥＴ１１とＴＴＬレベル判定回路２を構成す
るＦＥＴ２１をそれぞれ別構成としたが、これは、両方
の回路を同一のＦＥＴで共用するように構成することも
可能である。また、本実施例では電源電圧ＶTTL として
５．０〔Ｖ〕又は３．３〔Ｖ〕を使用した場合について
説明したが、両方の電圧値を混在して使用してもよいこ
とはもちろんである。この場合には、レベルシフト手段
として機能する、例えばダイオード或いはＭＥＳＦＥＴ
の接続個数を適宜変更する必要がある。
【００３１】
【発明の効果】以上説明したように本発明によれば、次
段回路がＭＥＳＦＥＴを用いて構成されている場合に特
有の問題を解決するのに適合されたインタフェース回路
を提供することができる。また、入力信号の論理しきい
値を正確に判定することで、次段回路に必要な論理レベ
ル（例えばＧａＡｓレベル）に変換を行うことができ
る。これは、かかるレベル変換回路を入力インタフェー
ス部に備える半導体集積回路の性能向上に大いに寄与す
るものである。
段回路がＭＥＳＦＥＴを用いて構成されている場合に特
有の問題を解決するのに適合されたインタフェース回路
を提供することができる。また、入力信号の論理しきい
値を正確に判定することで、次段回路に必要な論理レベ
ル（例えばＧａＡｓレベル）に変換を行うことができ
る。これは、かかるレベル変換回路を入力インタフェー
ス部に備える半導体集積回路の性能向上に大いに寄与す
るものである。
【図１】本発明に係るレベル変換回路の原理ブロック図
である。
である。
【図２】本発明の一実施例に係るＧａＡｓ集積回路に設
けられるレベル変換回路の構成を示す回路図である。
けられるレベル変換回路の構成を示す回路図である。
【図３】図２の回路の動作特性（ＴＴＬレベル入力電圧
とＴＴＬ入力電流の関係）を示すグラフである。
とＴＴＬ入力電流の関係）を示すグラフである。
【図４】図２の回路の動作特性（ＴＴＬレベル入力電圧
とＦＥＴ２１のドレイン側電圧の関係）を示すグラフで
ある。
とＦＥＴ２１のドレイン側電圧の関係）を示すグラフで
ある。
１…入力電流制限回路 ２…レベル判定回路 ３…基準電圧発生回路 ４…プルアップ回路 ５…レベルシフト回路 ６…出力段回路 ７…次段の回路（内部回路） ＶIN…ＴＴＬレベルの入力論理信号 ＶOUT …ＧａＡｓレベルの出力論理信号 ＶTTL ，ＶDD…高電位の電源ライン ＶSS…低電位の電源ライン Ｖ2 …所定の基準電圧
Claims (5)
- 【請求項１】 前段回路から入力された入力信号の電流
値を制限する入力電流制限回路を具備し、この電流値を
制限した信号をＭＥＳ型トランジスタで構成された次段
回路に出力することを特徴とするインタフェース回路。 - 【請求項２】 前段回路から入力された入力信号の電流
値を制限する入力電流制限回路と、前記制限された入力
信号をＭＥＳ型トランジスタで構成された次段回路の論
理レベルに変換するレベルシフト回路とを具備すること
を特徴とするレベル変換回路。 - 【請求項３】 前記入力電流制限回路と前記レベルシフ
ト回路との間に、所定の基準電圧に基づいて前記入力信
号の論理しきい値を判定するレベル判定回路を具備する
ことを特徴とする請求項２に記載のレベル変換回路。 - 【請求項４】 前記ＭＥＳ型トランジスタは、化合物半
導体によって構成された電界効果型トランジスタである
ことを特徴とする請求項１又は２に記載の回路。 - 【請求項５】 前記前段回路は、電流駆動型トランジス
タによって構成されてなることを特徴とする請求項１又
は２に記載の回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007500A JPH08204536A (ja) | 1995-01-20 | 1995-01-20 | インタフェース回路及びレベル変換回路 |
| US08/506,638 US5592108A (en) | 1995-01-20 | 1995-07-25 | Interface circuit adapted for connection to following circuit using metal-semiconductor type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007500A JPH08204536A (ja) | 1995-01-20 | 1995-01-20 | インタフェース回路及びレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204536A true JPH08204536A (ja) | 1996-08-09 |
Family
ID=11667508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007500A Pending JPH08204536A (ja) | 1995-01-20 | 1995-01-20 | インタフェース回路及びレベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592108A (ja) |
| JP (1) | JPH08204536A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790008A (en) * | 1994-05-27 | 1998-08-04 | Littlefuse, Inc. | Surface-mounted fuse device with conductive terminal pad layers and groove on side surfaces |
| JP3712476B2 (ja) * | 1996-10-02 | 2005-11-02 | 富士通株式会社 | 信号伝送システム及び半導体装置 |
| JPH11102305A (ja) * | 1997-09-29 | 1999-04-13 | Oki Electric Ind Co Ltd | インサーキットエミュレータ |
| US6005370A (en) * | 1998-01-26 | 1999-12-21 | Physio-Control Manufacturing Corporation | Automatic rate control for defibrillator capacitor charging |
| US6331794B1 (en) * | 1999-03-10 | 2001-12-18 | Richard A. Blanchard | Phase leg with depletion-mode device |
| JP2001127616A (ja) * | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | バッファ回路 |
| US7289243B2 (en) * | 2002-08-07 | 2007-10-30 | Lexmark International, Inc. | Apparatus and method for data compression optimized by print head architecture |
| US6861873B2 (en) * | 2003-05-16 | 2005-03-01 | International Business Machines Corporation | Level translator circuit for power supply disablement |
| US6900662B2 (en) * | 2003-05-16 | 2005-05-31 | International Business Machines Corporation | Level translator circuit for power supply disablement |
| US7176739B2 (en) * | 2003-06-26 | 2007-02-13 | Lucent Technologies Inc. | Circuit to improve data bus performance |
| US7983024B2 (en) * | 2007-04-24 | 2011-07-19 | Littelfuse, Inc. | Fuse card system for automotive circuit protection |
| US8013633B2 (en) * | 2007-06-20 | 2011-09-06 | Hewlett-Packard Development Company, L.P. | Thin film transistor logic |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113480A (ja) * | 1985-11-13 | 1987-05-25 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
| JPH0263319A (ja) * | 1988-08-30 | 1990-03-02 | Fujitsu Ltd | 入力バッファ |
| FR2648643B1 (fr) * | 1989-06-20 | 1991-08-30 | Thomson Composants Microondes | Circuit d'interface entre deux circuits numeriques de natures differentes |
-
1995
- 1995-01-20 JP JP7007500A patent/JPH08204536A/ja active Pending
- 1995-07-25 US US08/506,638 patent/US5592108A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5592108A (en) | 1997-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |