JPH08204550A - Ｐｌｌ装置、増幅器及び集積回路 - Google Patents
Ｐｌｌ装置、増幅器及び集積回路Info
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- JPH08204550A JPH08204550A JP7027307A JP2730795A JPH08204550A JP H08204550 A JPH08204550 A JP H08204550A JP 7027307 A JP7027307 A JP 7027307A JP 2730795 A JP2730795 A JP 2730795A JP H08204550 A JPH08204550 A JP H08204550A
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Abstract
(57)【要約】
【目的】本発明は、ＰＬＬ装置、増幅器及び集積回路に
おいて、電圧制御発振器を制御する制御入力に、電源電
圧の変動による歪やエラーが発生することを防止し得る
ようにする。 【構成】直流増幅器（２２）に制御電圧補正回路（２
３）を配設して、電源電圧（ＶCC）の変動による制御入
力（Ｓ５）の直流電圧の変動を抑制する。
おいて、電圧制御発振器を制御する制御入力に、電源電
圧の変動による歪やエラーが発生することを防止し得る
ようにする。 【構成】直流増幅器（２２）に制御電圧補正回路（２
３）を配設して、電源電圧（ＶCC）の変動による制御入
力（Ｓ５）の直流電圧の変動を抑制する。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図５〜図８） 発明が解決しようとする課題（図５〜図８） 課題を解決するための手段（図１及び図２） 作用（図１及び図２） 実施例（図１〜図４） 発明の効果
【０００２】
【産業上の利用分野】本発明はＰＬＬ装置、増幅器及び
集積回路に関し、例えば衛星放送を受信する衛星放送受
信装置に適用し得る。
集積回路に関し、例えば衛星放送を受信する衛星放送受
信装置に適用し得る。
【０００３】
【従来の技術】従来、この種の衛星放送受信装置には、
位相ロツクループ（以下ＰＬＬという）方式で復調する
ものがある。図５に示すように、衛星放送受信装置１
は、放送電波をアンテナ部２で受信して第１中間周波数
に変換したＦＭ映像信号Ｓ１をチユーナ部３に与える。
チユーナ部３は、ＦＭ映像信号Ｓ１を第２中間周波数
（ 400〔ＭHz〕帯）に変換したＦＭ映像信号Ｓ２をＰＬ
Ｌ方式の復調部４に与える。
位相ロツクループ（以下ＰＬＬという）方式で復調する
ものがある。図５に示すように、衛星放送受信装置１
は、放送電波をアンテナ部２で受信して第１中間周波数
に変換したＦＭ映像信号Ｓ１をチユーナ部３に与える。
チユーナ部３は、ＦＭ映像信号Ｓ１を第２中間周波数
（ 400〔ＭHz〕帯）に変換したＦＭ映像信号Ｓ２をＰＬ
Ｌ方式の復調部４に与える。
【０００４】復調部４は、ＦＭ映像信号Ｓ２と、電圧制
御発振器（以下ＶＣＯという）６が出力する発振信号Ｓ
３とを位相比較器５に与える。位相比較器５は、ＦＭ映
像信号Ｓ２及び発振信号Ｓ３の位相差に応じた誤差信号
Ｓ４を直流増幅器７で増幅して、制御信号Ｓ５をＶＣＯ
６及び映像信号処理部８に与える。
御発振器（以下ＶＣＯという）６が出力する発振信号Ｓ
３とを位相比較器５に与える。位相比較器５は、ＦＭ映
像信号Ｓ２及び発振信号Ｓ３の位相差に応じた誤差信号
Ｓ４を直流増幅器７で増幅して、制御信号Ｓ５をＶＣＯ
６及び映像信号処理部８に与える。
【０００５】ＶＣＯ６の発振周波数は、制御信号Ｓ５に
よつて変化し、位相比較器５に入力されたＦＭ映像信号
Ｓ２と同じ周波数になるようにＰＬＬが形成される。Ｖ
ＣＯ６が発振信号Ｓ３をＦＭ映像信号Ｓ２の周波数変化
に追随して変化させることにより、制御信号Ｓ５の電圧
はＦＭ変調された原信号と同一となる。つまり制御信号
Ｓ５は、ＦＭ映像信号Ｓ２の復調信号となり、制御信号
Ｓ５を映像信号処理部８に与えると映像信号Ｓ６が得ら
れる。
よつて変化し、位相比較器５に入力されたＦＭ映像信号
Ｓ２と同じ周波数になるようにＰＬＬが形成される。Ｖ
ＣＯ６が発振信号Ｓ３をＦＭ映像信号Ｓ２の周波数変化
に追随して変化させることにより、制御信号Ｓ５の電圧
はＦＭ変調された原信号と同一となる。つまり制御信号
Ｓ５は、ＦＭ映像信号Ｓ２の復調信号となり、制御信号
Ｓ５を映像信号処理部８に与えると映像信号Ｓ６が得ら
れる。
【０００６】図６に示すように、ＶＣＯ６は、バラクタ
ダイオード９の容量値を制御信号Ｓ５の電圧（以下制御
電圧という）ＶCONTで可変して、コイルＬ1 及びコンデ
ンサＣ1 でなる直列回路の周波数を変化させる。図７に
示すように、このときの制御電圧ＶCONT及び発振周波数
の関係は、発振周波数が増加するに従つて、制御電圧Ｖ
CONTが指数関数的に増加し、完全な直線とはならない。
この関係を復調部４でのＦＭ映像信号Ｓ２の復調に応用
する場合、できるだけ直線性の良い部分が動作点に選ば
れる。
ダイオード９の容量値を制御信号Ｓ５の電圧（以下制御
電圧という）ＶCONTで可変して、コイルＬ1 及びコンデ
ンサＣ1 でなる直列回路の周波数を変化させる。図７に
示すように、このときの制御電圧ＶCONT及び発振周波数
の関係は、発振周波数が増加するに従つて、制御電圧Ｖ
CONTが指数関数的に増加し、完全な直線とはならない。
この関係を復調部４でのＦＭ映像信号Ｓ２の復調に応用
する場合、できるだけ直線性の良い部分が動作点に選ば
れる。
【０００７】図８に示すように、直流増幅器７は、差動
の誤差信号Ｓ４を入力段１１のトランジスタＱ１及びＱ
２に与え、それぞれトランジスタＱ３及びＱ４でレベル
シフトして直流動作点を調整した差動出力Ｓ７及びＳ８
を差動増幅段１２に与える。差動増幅段１２は、差動出
力Ｓ７及びＳ８を差動対のトランジスタＱ５及びＱ６に
与え、それぞれのコレクタより差動出力Ｓ９及びＳ１０
を出力段１３に与える。出力段１３は、差動出力Ｓ９及
びＳ１０をそれぞれトランジスタＱ７及びＱ８に与え、
それぞれのエミツタより差動の制御信号Ｓ５を出力す
る。
の誤差信号Ｓ４を入力段１１のトランジスタＱ１及びＱ
２に与え、それぞれトランジスタＱ３及びＱ４でレベル
シフトして直流動作点を調整した差動出力Ｓ７及びＳ８
を差動増幅段１２に与える。差動増幅段１２は、差動出
力Ｓ７及びＳ８を差動対のトランジスタＱ５及びＱ６に
与え、それぞれのコレクタより差動出力Ｓ９及びＳ１０
を出力段１３に与える。出力段１３は、差動出力Ｓ９及
びＳ１０をそれぞれトランジスタＱ７及びＱ８に与え、
それぞれのエミツタより差動の制御信号Ｓ５を出力す
る。
【０００８】因みに、トランジスタＱ３〜Ｑ８は、それ
ぞれのエミツタが定電流源１４〜１９を介して接地ライ
ンに接続され、それぞれ定電流Ｉ1 〜Ｉ6 を流す。また
トランジスタＱ５及びＱ６は、エミツタが抵抗Ｒ1 を介
して共通に接続され、コレクタがそれぞれ抵抗Ｒ2 及び
Ｒ3 を介して電源電圧ＶCCに接続されている。
ぞれのエミツタが定電流源１４〜１９を介して接地ライ
ンに接続され、それぞれ定電流Ｉ1 〜Ｉ6 を流す。また
トランジスタＱ５及びＱ６は、エミツタが抵抗Ｒ1 を介
して共通に接続され、コレクタがそれぞれ抵抗Ｒ2 及び
Ｒ3 を介して電源電圧ＶCCに接続されている。
【０００９】ここで、トランジスタＱ７のベースエミツ
タ間電圧をＶBE(Q7)とすると、出力段１３の一方の出力
端子Ｐ1 に現れる直流電圧ＶOUT1は、次式、
タ間電圧をＶBE(Q7)とすると、出力段１３の一方の出力
端子Ｐ1 に現れる直流電圧ＶOUT1は、次式、
【数１】 で求められる。
【００１０】
【発明が解決しようとする課題】ところが、上述の
（１）式によれば、電源電圧ＶCCが変化すると直流電圧
ＶOUT1も変化することになる。電源電圧ＶCCが変動して
直流増幅器７の直流電圧ＶOUT1が変化すると、動作点が
変わつて復調信号である制御信号Ｓ５が歪んでしまう問
題があつた。また、電源電圧ＶCCの変動が直流増幅器７
の出力に現れること自体が制御信号Ｓ５のエラーとなる
問題があつた。
（１）式によれば、電源電圧ＶCCが変化すると直流電圧
ＶOUT1も変化することになる。電源電圧ＶCCが変動して
直流増幅器７の直流電圧ＶOUT1が変化すると、動作点が
変わつて復調信号である制御信号Ｓ５が歪んでしまう問
題があつた。また、電源電圧ＶCCの変動が直流増幅器７
の出力に現れること自体が制御信号Ｓ５のエラーとなる
問題があつた。
【００１１】衛星放送では、映像信号がＦＭ変調されて
おり、30〔ＭHz〕程度の周波数偏移がある。従つて電源
電圧ＶCC（動作電圧）を５〔Ｖ〕で設計する場合、ＶＣ
Ｏ６の特性には20〔ＭHz／Ｖ〕程度の周波数変化が要求
され、直流増幅器７の出力には、２〔Ｖ〕程度の電圧区
間で線形性が要求される。
おり、30〔ＭHz〕程度の周波数偏移がある。従つて電源
電圧ＶCC（動作電圧）を５〔Ｖ〕で設計する場合、ＶＣ
Ｏ６の特性には20〔ＭHz／Ｖ〕程度の周波数変化が要求
され、直流増幅器７の出力には、２〔Ｖ〕程度の電圧区
間で線形性が要求される。
【００１２】電源電圧ＶCCの変動から逃れるには、一般
には電圧レギユレータを付加する。ところが、電圧レギ
ユレータは入力電圧と出力電圧の間に電圧降下を発生さ
せる。従つて、電源電圧ＶCCが５〔Ｖ〕のとき、２
〔Ｖ〕分の線形性を満足するには、電圧余裕がなかつ
た。このため電圧レギユレータ等で電源電圧ＶCCの変動
を抑圧することは難しかつた。
には電圧レギユレータを付加する。ところが、電圧レギ
ユレータは入力電圧と出力電圧の間に電圧降下を発生さ
せる。従つて、電源電圧ＶCCが５〔Ｖ〕のとき、２
〔Ｖ〕分の線形性を満足するには、電圧余裕がなかつ
た。このため電圧レギユレータ等で電源電圧ＶCCの変動
を抑圧することは難しかつた。
【００１３】本発明は以上の点を考慮してなされたもの
で、電圧制御発振器を制御する制御入力に、電源電圧の
変動による歪やエラーが発生することを防止し得るＰＬ
Ｌ装置、増幅器及び集積回路を提案しようとするもので
ある。
で、電圧制御発振器を制御する制御入力に、電源電圧の
変動による歪やエラーが発生することを防止し得るＰＬ
Ｌ装置、増幅器及び集積回路を提案しようとするもので
ある。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、制御入力（Ｓ５）の電圧に応じて
発振周波数を制御する電圧制御発振器（６）と、電圧制
御発振器（６）の発振出力（Ｓ３）と所定の外部入力
（Ｓ２）との位相を比較する位相比較器（５）と、位相
比較器（５）の出力（Ｓ４）を直流的に増幅して制御入
力（Ｓ５）を出力する直流増幅器（２２）とを有するＰ
ＬＬ装置（２１）において、直流増幅器（２２）に、電
源電圧（ＶCC）の変動成分を検出して、変動成分に応じ
て制御入力（Ｓ５）の直流電圧を補正する制御電圧補正
回路（２３）を設ける。
め本発明においては、制御入力（Ｓ５）の電圧に応じて
発振周波数を制御する電圧制御発振器（６）と、電圧制
御発振器（６）の発振出力（Ｓ３）と所定の外部入力
（Ｓ２）との位相を比較する位相比較器（５）と、位相
比較器（５）の出力（Ｓ４）を直流的に増幅して制御入
力（Ｓ５）を出力する直流増幅器（２２）とを有するＰ
ＬＬ装置（２１）において、直流増幅器（２２）に、電
源電圧（ＶCC）の変動成分を検出して、変動成分に応じ
て制御入力（Ｓ５）の直流電圧を補正する制御電圧補正
回路（２３）を設ける。
【００１５】また本発明においては、コレクタが抵抗
（Ｒ2 ）を介して電源電圧（ＶCC）に接続され、コレク
タ又は抵抗（Ｒ2 ）の一部から出力信号（Ｓ９）を出力
する第１のトランジスタ（Ｑ５）を有する増幅回路（１
２）と、抵抗（Ｒ2 ）の一部又は全部が負荷となるよう
に接続され、電源電圧（ＶCC）の変動成分を検出して検
出結果に応じた電流を負荷（Ｒ2 ）に流して出力信号
（Ｓ９）の直流電圧を補正する第２のトランジスタ（Ｑ
９）を有する電圧補正回路（２３）とを設ける。
（Ｒ2 ）を介して電源電圧（ＶCC）に接続され、コレク
タ又は抵抗（Ｒ2 ）の一部から出力信号（Ｓ９）を出力
する第１のトランジスタ（Ｑ５）を有する増幅回路（１
２）と、抵抗（Ｒ2 ）の一部又は全部が負荷となるよう
に接続され、電源電圧（ＶCC）の変動成分を検出して検
出結果に応じた電流を負荷（Ｒ2 ）に流して出力信号
（Ｓ９）の直流電圧を補正する第２のトランジスタ（Ｑ
９）を有する電圧補正回路（２３）とを設ける。
【００１６】さらに本発明においては、制御入力（Ｓ
５）の電圧に応じて発振周波数を制御する電圧制御発振
器（６）と、電圧制御発振器（６）の発振出力（Ｓ３）
と所定の外部入力（Ｓ２）との位相を比較する位相比較
器（５）と、位相比較器（５）の出力（Ｓ４）を直流的
に増幅して制御入力（Ｓ５）を出力する直流増幅器（２
２）とを有するＰＬＬ装置（２１）の直流増幅器（２
２）を半導体集積回路内に有する集積回路において、直
流増幅器（２２）に、電源電圧（ＶCC）の変動成分を検
出して、変動成分に応じて制御入力（Ｓ５）の直流電圧
を補正する制御電圧補正回路（２３）を設ける。
５）の電圧に応じて発振周波数を制御する電圧制御発振
器（６）と、電圧制御発振器（６）の発振出力（Ｓ３）
と所定の外部入力（Ｓ２）との位相を比較する位相比較
器（５）と、位相比較器（５）の出力（Ｓ４）を直流的
に増幅して制御入力（Ｓ５）を出力する直流増幅器（２
２）とを有するＰＬＬ装置（２１）の直流増幅器（２
２）を半導体集積回路内に有する集積回路において、直
流増幅器（２２）に、電源電圧（ＶCC）の変動成分を検
出して、変動成分に応じて制御入力（Ｓ５）の直流電圧
を補正する制御電圧補正回路（２３）を設ける。
【００１７】さらに本発明においては、半導体集積回路
内に、コレクタが抵抗（Ｒ2 ）を介して電源電圧
（ＶCC）に接続され、コレクタ又は抵抗（Ｒ2 ）の一部
から出力信号（Ｓ９）を出力する第１のトランジスタ
（Ｑ５）を有する増幅回路（１２）と、抵抗（Ｒ2 ）の
一部又は全部が負荷となるように接続され、電源電圧
（ＶCC）の変動成分を検出して検出結果に応じた電流を
負荷（Ｒ2 ）に流して出力信号（Ｓ９）の直流電圧を補
正する第２のトランジスタ（Ｑ９）を有する電圧補正回
路（２３）とを設ける。
内に、コレクタが抵抗（Ｒ2 ）を介して電源電圧
（ＶCC）に接続され、コレクタ又は抵抗（Ｒ2 ）の一部
から出力信号（Ｓ９）を出力する第１のトランジスタ
（Ｑ５）を有する増幅回路（１２）と、抵抗（Ｒ2 ）の
一部又は全部が負荷となるように接続され、電源電圧
（ＶCC）の変動成分を検出して検出結果に応じた電流を
負荷（Ｒ2 ）に流して出力信号（Ｓ９）の直流電圧を補
正する第２のトランジスタ（Ｑ９）を有する電圧補正回
路（２３）とを設ける。
【００１８】
【作用】直流増幅器（２２）に制御電圧補正回路（２
３）を配設して、電源電圧（ＶCC）の変動による制御入
力（Ｓ５）の直流電圧の変動を抑制することにより、電
圧制御発振器（６）を制御する制御入力（Ｓ５）に、電
源電圧（ＶCC）の変動による歪やエラーが発生すること
を未然に防止することができる。
３）を配設して、電源電圧（ＶCC）の変動による制御入
力（Ｓ５）の直流電圧の変動を抑制することにより、電
圧制御発振器（６）を制御する制御入力（Ｓ５）に、電
源電圧（ＶCC）の変動による歪やエラーが発生すること
を未然に防止することができる。
【００１９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２０】図５との対応部分に同一符号を付して示す
図１において、２０は全体として衛星放送を受信する衛
星放送受信装置を示し、従来の復調部４に代えて、集積
回路構成でなる復調部２１が配設されている。復調部２
１は、従来の直流増幅器７に代えて、直流増幅器２２が
配設されている。図２に示すように、直流増幅器２２
は、従来の構成に加えて、変動抑圧段２３が配設されて
おり、差動増幅段１２の差動出力Ｓ９及びＳ１０を変動
抑圧段２３を介して出力段１３に与える。
図１において、２０は全体として衛星放送を受信する衛
星放送受信装置を示し、従来の復調部４に代えて、集積
回路構成でなる復調部２１が配設されている。復調部２
１は、従来の直流増幅器７に代えて、直流増幅器２２が
配設されている。図２に示すように、直流増幅器２２
は、従来の構成に加えて、変動抑圧段２３が配設されて
おり、差動増幅段１２の差動出力Ｓ９及びＳ１０を変動
抑圧段２３を介して出力段１３に与える。
【００２１】変動抑圧段２３は、エミツタがそれぞれ共
通に接続されたトランジスタＱ９及びＱ１０とＱ１１及
びＱ１２とでなる差動対が配設されており、電源電圧Ｖ
CCと基準となる定電圧Ｖ1 とに基づいて比較結果に応じ
たコレクタ電流をトランジスタＱ９及びＱ１０に流す。
トランジスタＱ９及びＱ１０の共通エミツタは、抵抗Ｒ
4 及びＲ5 でなる並列回路と定電流Ｉ7 を流す定電流源
２４とを介して接地ラインに接続されている。トランジ
スタＱ１１及びＱ１２の共通エミツタは、抵抗Ｒ6 及び
Ｒ7 でなる並列回路と定電流源２４とを介して接地ライ
ンに接続されている。
通に接続されたトランジスタＱ９及びＱ１０とＱ１１及
びＱ１２とでなる差動対が配設されており、電源電圧Ｖ
CCと基準となる定電圧Ｖ1 とに基づいて比較結果に応じ
たコレクタ電流をトランジスタＱ９及びＱ１０に流す。
トランジスタＱ９及びＱ１０の共通エミツタは、抵抗Ｒ
4 及びＲ5 でなる並列回路と定電流Ｉ7 を流す定電流源
２４とを介して接地ラインに接続されている。トランジ
スタＱ１１及びＱ１２の共通エミツタは、抵抗Ｒ6 及び
Ｒ7 でなる並列回路と定電流源２４とを介して接地ライ
ンに接続されている。
【００２２】トランジスタＱ９のコレクタは、トランジ
スタＱ５のコレクタとトランジスタＱ７のベースとに接
続され、差動出力Ｓ９が与えられる。トランジスタＱ１
０のコレクタは、トランジスタＱ６のコレクタとトラン
ジスタＱ８のベースとに接続され、差動出力Ｓ１０が与
えられる。またトランジスタＱ９及びＱ１０の共通ベー
スは、一端が電源電圧ＶCCに接続された抵抗Ｒ8 と、一
端が接地ラインに接続された抵抗Ｒ9 とでなる直列回路
の接続中点に接続されて、電源電圧ＶCCの変動を検出す
る。
スタＱ５のコレクタとトランジスタＱ７のベースとに接
続され、差動出力Ｓ９が与えられる。トランジスタＱ１
０のコレクタは、トランジスタＱ６のコレクタとトラン
ジスタＱ８のベースとに接続され、差動出力Ｓ１０が与
えられる。またトランジスタＱ９及びＱ１０の共通ベー
スは、一端が電源電圧ＶCCに接続された抵抗Ｒ8 と、一
端が接地ラインに接続された抵抗Ｒ9 とでなる直列回路
の接続中点に接続されて、電源電圧ＶCCの変動を検出す
る。
【００２３】トランジスタＱ１１及びＱ１２の共通コレ
クタは、電源電圧ＶCCに接続されている。またトランジ
スタＱ１１及びＱ１２の共通ベースは、一端が定電圧Ｖ
1 に接続された抵抗Ｒ10と、一端が接地ラインに接続さ
れた抵抗Ｒ11とでなる直列回路の接続中点に接続され
て、基準電圧が設定される。
クタは、電源電圧ＶCCに接続されている。またトランジ
スタＱ１１及びＱ１２の共通ベースは、一端が定電圧Ｖ
1 に接続された抵抗Ｒ10と、一端が接地ラインに接続さ
れた抵抗Ｒ11とでなる直列回路の接続中点に接続され
て、基準電圧が設定される。
【００２４】以上の構成において、電源電圧ＶCCが５
〔Ｖ〕のとき、トランジスタＱ９及びＱ１０のベース電
位と、トランジスＱ１１及びＱ１２のベース電位とが同
一になるように、抵抗Ｒ4 とＲ5 の抵抗分割比と、抵抗
Ｒ6 、Ｒ7 の抵抗分割比とを設定する。
〔Ｖ〕のとき、トランジスタＱ９及びＱ１０のベース電
位と、トランジスＱ１１及びＱ１２のベース電位とが同
一になるように、抵抗Ｒ4 とＲ5 の抵抗分割比と、抵抗
Ｒ6 、Ｒ7 の抵抗分割比とを設定する。
【００２５】この設定状態において、トランジスタＱ９
及びＱ１０には、それぞれＩ7 ／４のコレクタ電流が流
れる。このときの出力端子Ｐ1 の直流電圧ＶOUT1は、次
式、
及びＱ１０には、それぞれＩ7 ／４のコレクタ電流が流
れる。このときの出力端子Ｐ1 の直流電圧ＶOUT1は、次
式、
【数２】 で求められる。
【００２６】ここで、電源電圧ＶCCがΔＶだけ上がつた
場合、トランジスタＱ９及びＱ１０のベース電位がトラ
ンジスタＱ１１及びＱ１２のベース電位に比して高くな
る。これにより、トランジスタＱ９及びＱ１０のコレク
タ電流が増えて、トランジスタＱ９のコレクタ電流によ
る抵抗Ｒ2 の電圧降下が大きくなる。従つて、ΔＶの増
加による直流電圧ＶOUT1の上昇が打ち消される。
場合、トランジスタＱ９及びＱ１０のベース電位がトラ
ンジスタＱ１１及びＱ１２のベース電位に比して高くな
る。これにより、トランジスタＱ９及びＱ１０のコレク
タ電流が増えて、トランジスタＱ９のコレクタ電流によ
る抵抗Ｒ2 の電圧降下が大きくなる。従つて、ΔＶの増
加による直流電圧ＶOUT1の上昇が打ち消される。
【００２７】これに対して、電源電圧ＶCCがΔＶだけ下
がつた場合、トランジスタＱ９のコレクタ電流が減つ
て、抵抗Ｒ2 の電圧降下が小さくなる。これにより、Δ
Ｖの減少による直流電圧ＶOUT1の低下が打ち消される。
従つて、図３の実線に示すように、出力端子Ｐ1 の直流
電圧ＶOUT1は、電源電圧ＶCCが変動しても、例えば約4.
4 〔Ｖ〕〜5.6 〔Ｖ〕で一定となる。結果として、復調
部２１は、電源電圧ＶCCの変動による制御信号Ｓ５の歪
やエラーを未然に防止することができる。因みに、破線
は、従来の直流増幅器７の出力端子の直流電圧を示し、
電源電圧ＶCCの増加に比例して直線的に増加する。
がつた場合、トランジスタＱ９のコレクタ電流が減つ
て、抵抗Ｒ2 の電圧降下が小さくなる。これにより、Δ
Ｖの減少による直流電圧ＶOUT1の低下が打ち消される。
従つて、図３の実線に示すように、出力端子Ｐ1 の直流
電圧ＶOUT1は、電源電圧ＶCCが変動しても、例えば約4.
4 〔Ｖ〕〜5.6 〔Ｖ〕で一定となる。結果として、復調
部２１は、電源電圧ＶCCの変動による制御信号Ｓ５の歪
やエラーを未然に防止することができる。因みに、破線
は、従来の直流増幅器７の出力端子の直流電圧を示し、
電源電圧ＶCCの増加に比例して直線的に増加する。
【００２８】以上の構成によれば、直流増幅器２２に変
動抑圧段２３を配設して、電源電圧ＶCCの変動による制
御信号Ｓ５の直流電圧の変動を抑制することにより、Ｖ
ＣＯ６を制御する制御信号Ｓ５に、電源電圧ＶCCの変動
による歪やエラーが発生することを未然に防止すること
ができる。
動抑圧段２３を配設して、電源電圧ＶCCの変動による制
御信号Ｓ５の直流電圧の変動を抑制することにより、Ｖ
ＣＯ６を制御する制御信号Ｓ５に、電源電圧ＶCCの変動
による歪やエラーが発生することを未然に防止すること
ができる。
【００２９】またＦＭ復調に用いない場合は、電源電圧
ＶCCの変動によるＶＣＯ６の発振周波数の変動を打ち消
すことができる。電源電圧ＶCCが低く、電圧レギユレー
タ等によつて電源電圧ＶCCの変動を抑圧できない場合に
は、特に有効となる。
ＶCCの変動によるＶＣＯ６の発振周波数の変動を打ち消
すことができる。電源電圧ＶCCが低く、電圧レギユレー
タ等によつて電源電圧ＶCCの変動を抑圧できない場合に
は、特に有効となる。
【００３０】なお上述の実施例においては、出力段１３
に並列に接続された変動抑圧段２３に差動出力Ｓ９及び
Ｓ１０を与えることによつて、電源電圧ＶCCの変動によ
る差動出力Ｓ９及びＳ１０の変動を抑圧する場合につい
て述べたが、本発明はこれに限らず、差動増幅段１２に
供給する電源電圧を調整することによつて、電源電圧Ｖ
CCの変動による差動出力Ｓ９及びＳ１０の変動を抑圧す
る場合にも適用し得る。この場合にも上述と同様の効果
を得ることができる。
に並列に接続された変動抑圧段２３に差動出力Ｓ９及び
Ｓ１０を与えることによつて、電源電圧ＶCCの変動によ
る差動出力Ｓ９及びＳ１０の変動を抑圧する場合につい
て述べたが、本発明はこれに限らず、差動増幅段１２に
供給する電源電圧を調整することによつて、電源電圧Ｖ
CCの変動による差動出力Ｓ９及びＳ１０の変動を抑圧す
る場合にも適用し得る。この場合にも上述と同様の効果
を得ることができる。
【００３１】図７に示すように、直流増幅器２５は、直
流増幅器２２の構成のうち差動増幅段１２及び変動抑圧
段２３に代えて、差動増幅段２６及び変動抑圧段２７が
配設されている。差動増幅段２６は、差動増幅段１２の
抵抗Ｒ2 及びＲ3 を抵抗Ｒ12を介して電源電圧ＶCCに接
続する。変動抑圧段２７は、トランジスタＱ９及びＱ１
０とトランジスタＱ１１及びＱ１２とに代えて、それぞ
れトランジスタＱ１３とトランジスタＱ１４とが配設さ
れている。また変動抑圧段２７は、抵抗Ｒ4 及びＲ5 で
なる並列回路と抵抗Ｒ6及びＲ7 でなる並列回路とに代
えて、それぞれ抵抗Ｒ13と抵抗Ｒ14とが配設されてい
る。
流増幅器２２の構成のうち差動増幅段１２及び変動抑圧
段２３に代えて、差動増幅段２６及び変動抑圧段２７が
配設されている。差動増幅段２６は、差動増幅段１２の
抵抗Ｒ2 及びＲ3 を抵抗Ｒ12を介して電源電圧ＶCCに接
続する。変動抑圧段２７は、トランジスタＱ９及びＱ１
０とトランジスタＱ１１及びＱ１２とに代えて、それぞ
れトランジスタＱ１３とトランジスタＱ１４とが配設さ
れている。また変動抑圧段２７は、抵抗Ｒ4 及びＲ5 で
なる並列回路と抵抗Ｒ6及びＲ7 でなる並列回路とに代
えて、それぞれ抵抗Ｒ13と抵抗Ｒ14とが配設されてい
る。
【００３２】トランジスタＱ１３には、また差動増幅段
２６の抵抗Ｒ2 及びＲ3 と抵抗Ｒ12との接続中点の出力
が与えられる。これにより、変動抑圧段２７は、設定電
圧と比較した結果に応じたコレクタ電流をトランジスタ
Ｑ１３に流して差動出力Ｓ９及びＳ１０の変動を防止す
ることができる。
２６の抵抗Ｒ2 及びＲ3 と抵抗Ｒ12との接続中点の出力
が与えられる。これにより、変動抑圧段２７は、設定電
圧と比較した結果に応じたコレクタ電流をトランジスタ
Ｑ１３に流して差動出力Ｓ９及びＳ１０の変動を防止す
ることができる。
【００３３】また上述の実施例においては、トランジス
タＱ９〜１２をＮＰＮ形で構成する場合について述べた
が、本発明はこれに限らず、トランジスタＱ９〜１２を
ＰＮＰ形で構成する場合にも適用できる。
タＱ９〜１２をＮＰＮ形で構成する場合について述べた
が、本発明はこれに限らず、トランジスタＱ９〜１２を
ＰＮＰ形で構成する場合にも適用できる。
【００３４】
【発明の効果】上述のように本発明によれば、直流増幅
器に制御電圧補正回路を配設して、電源電圧の変動によ
る制御入力の直流電圧の変動を抑制することにより、電
圧制御発振器を制御する制御入力に、電源電圧の変動に
よる歪やエラーが発生することを未然に防止し得るＰＬ
Ｌ装置、増幅器及び集積回路を実現できる。
器に制御電圧補正回路を配設して、電源電圧の変動によ
る制御入力の直流電圧の変動を抑制することにより、電
圧制御発振器を制御する制御入力に、電源電圧の変動に
よる歪やエラーが発生することを未然に防止し得るＰＬ
Ｌ装置、増幅器及び集積回路を実現できる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ装置、増幅器及び集積回路
の一実施例による衛星放送受信装置を示す接続図であ
る。
の一実施例による衛星放送受信装置を示す接続図であ
る。
【図２】実施例による直流増幅器を示す接続図である。
【図３】実施例による電源電圧変動時の出力電圧と、従
来の電源電圧変動時の出力電圧を示す略線図である。
来の電源電圧変動時の出力電圧を示す略線図である。
【図４】他の実施例にによる直流増幅器を示す接続図で
ある。
ある。
【図５】従来の衛星放送受信装置の説明に供する接続図
である。
である。
【図６】一般的なＶＣＯの構成を示す接続図である。
【図７】ＶＣＯの制御電圧対周波数特性を示す曲線図で
ある。
ある。
【図８】従来の直流増幅器の構成を示す接続図である。
１、２０……衛星放送受信装置、２……アンテナ部、３
……チユーナ部、４、２１……復調部、５……位相比較
器、６……ＶＣＯ、７、２２、２５……直流増幅器、８
……映像信号処理部、９……バラクタダイオード、１１
……入力段、１２、２６……差動増幅段、１３……出力
段、１４〜１９、２４……定電流源、２３、２７……変
動抑圧段。
……チユーナ部、４、２１……復調部、５……位相比較
器、６……ＶＣＯ、７、２２、２５……直流増幅器、８
……映像信号処理部、９……バラクタダイオード、１１
……入力段、１２、２６……差動増幅段、１３……出力
段、１４〜１９、２４……定電流源、２３、２７……変
動抑圧段。
Claims (5)
- 【請求項１】制御入力の電圧に応じて発振周波数を制御
する電圧制御発振器と、当該電圧制御発振器の発振出力
と所定の外部入力との位相を比較する位相比較器と、当
該位相比較器の出力を直流的に増幅して上記制御入力を
出力する直流増幅器とを有するＰＬＬ装置において、 上記直流増幅器に、 電源電圧の変動成分を検出して、当該変動成分に応じて
上記制御入力の直流電圧を補正する制御電圧補正回路を
具えることを特徴とするＰＬＬ装置。 - 【請求項２】上記直流増幅器は、 コレクタが抵抗を介して電源電圧に接続され、当該コレ
クタ又は当該抵抗の一部から上記位相比較器の出力に基
づいた出力信号を出力する第１のトランジスタが配設さ
れた増幅回路を有し、 上記制御電圧補正回路は、 上記抵抗の一部又は全部が負荷となるように接続され、
上記電源電圧の変動成分を検出して当該検出結果に応じ
た電流を上記負荷に流して上記制御入力の直流電圧を補
正する第２のトランジスタを有することを特徴とする請
求項１に記載のＰＬＬ装置。 - 【請求項３】コレクタが抵抗を介して電源電圧に接続さ
れ、当該コレクタ又は当該抵抗の一部から出力信号を出
力する第１のトランジスタを有する増幅回路と、 上記抵抗の一部又は全部が負荷となるように接続され、
上記電源電圧の変動成分を検出して当該検出結果に応じ
た電流を上記負荷に流して上記出力信号の直流電圧を補
正する第２のトランジスタを有する電圧補正回路とを具
えることを特徴とする増幅器。 - 【請求項４】制御入力の電圧に応じて発振周波数を制御
する電圧制御発振器と、当該電圧制御発振器の発振出力
と所定の外部入力との位相を比較する位相比較器と、当
該位相比較器の出力を直流的に増幅して上記制御入力を
出力する直流増幅器とを有するＰＬＬ装置の上記直流増
幅器を半導体集積回路内に有する集積回路において、 上記直流増幅器に、 電源電圧の変動成分を検出して、当該変動成分に応じて
上記制御入力の直流電圧を補正する制御電圧補正回路を
具えることを特徴とする集積回路。 - 【請求項５】半導体集積回路内に、 コレクタが抵抗を介して電源電圧に接続され、当該コレ
クタ又は当該抵抗の一部から出力信号を出力する第１の
トランジスタを有する増幅回路と、 上記抵抗の一部又は全部が負荷となるように接続され、
上記電源電圧の変動成分を検出して当該検出結果に応じ
た電流を上記負荷に流して上記出力信号の直流電圧を補
正する第２のトランジスタを有する電圧補正回路とを具
えることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027307A JPH08204550A (ja) | 1995-01-23 | 1995-01-23 | Ｐｌｌ装置、増幅器及び集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027307A JPH08204550A (ja) | 1995-01-23 | 1995-01-23 | Ｐｌｌ装置、増幅器及び集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204550A true JPH08204550A (ja) | 1996-08-09 |
Family
ID=12217436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027307A Pending JPH08204550A (ja) | 1995-01-23 | 1995-01-23 | Ｐｌｌ装置、増幅器及び集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112265A1 (ja) * | 2004-05-17 | 2005-11-24 | Mitsubishi Denki Kabushiki Kaisha | フェイズ・ロックド・ループ（pll)回路及びその位相同期方法及びその動作解析方法 |
-
1995
- 1995-01-23 JP JP7027307A patent/JPH08204550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112265A1 (ja) * | 2004-05-17 | 2005-11-24 | Mitsubishi Denki Kabushiki Kaisha | フェイズ・ロックド・ループ（pll)回路及びその位相同期方法及びその動作解析方法 |
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