JPH08204561A - サブレンジング型ａ／ｄ変換器 - Google Patents
サブレンジング型ａ／ｄ変換器Info
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- JPH08204561A JPH08204561A JP1364095A JP1364095A JPH08204561A JP H08204561 A JPH08204561 A JP H08204561A JP 1364095 A JP1364095 A JP 1364095A JP 1364095 A JP1364095 A JP 1364095A JP H08204561 A JPH08204561 A JP H08204561A
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- Japan
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- switch
- voltage
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Abstract
(57)【要約】
【目的】 サブレンジング型Ａ／Ｄ変換器に於けるラダ
ー抵抗の誤差の低減及びそれに伴うＡ／Ｄ変換結果の直
線性の改善を図る。 【構成】 ラダー抵抗とスイッチ群３と比較器アレーと
ディジタル加算器とを備えるサブレンジング型Ａ／Ｄ変
換器の上記比較器アレーに於ける各電圧比較器は、スイ
ッチ群３と接続されるノードＮａに接続された入力容量
Ｃc と、その入力容量Ｃc に入力端が接続されたインバ
ータ６と、インバータ６の入出力端に接続されたスイッ
チ素子７とを有しており、更にノードＮａにスイッチ手
段ＳＷを介して接続された容量Ｃe を有する。そして、
スイッチ手段ＳＷは、上位比較時のクロックである第１
クロックφ１により制御される第１スイッチ素子ＳＷ１
と、下位比較時のクロックである第２クロックφ２によ
り制御される第２スイッチ素子ＳＷ２とを有する。
ー抵抗の誤差の低減及びそれに伴うＡ／Ｄ変換結果の直
線性の改善を図る。 【構成】 ラダー抵抗とスイッチ群３と比較器アレーと
ディジタル加算器とを備えるサブレンジング型Ａ／Ｄ変
換器の上記比較器アレーに於ける各電圧比較器は、スイ
ッチ群３と接続されるノードＮａに接続された入力容量
Ｃc と、その入力容量Ｃc に入力端が接続されたインバ
ータ６と、インバータ６の入出力端に接続されたスイッ
チ素子７とを有しており、更にノードＮａにスイッチ手
段ＳＷを介して接続された容量Ｃe を有する。そして、
スイッチ手段ＳＷは、上位比較時のクロックである第１
クロックφ１により制御される第１スイッチ素子ＳＷ１
と、下位比較時のクロックである第２クロックφ２によ
り制御される第２スイッチ素子ＳＷ２とを有する。
Description
【０００１】
【産業上の利用分野】この発明は、ユニファイド方式の
サブレンジング型Ａ／Ｄ変換器に関するものである。特
に、ラダー抵抗の各タップ電圧の誤差を低減する回路に
関するものである。
サブレンジング型Ａ／Ｄ変換器に関するものである。特
に、ラダー抵抗の各タップ電圧の誤差を低減する回路に
関するものである。
【０００２】
【従来の技術】ユニファイド方式のサブレンジング型Ａ
／Ｄ変換器（上位Ｍビット、下位Ｎビット）の従来の構
成例を、図６に示す。但し、同図は、JSSC 1990年 vol.
SC-25,No.1"An 8-bit 20 MS/s CMOS A/D Converter wit
h 50-mW Power Consumption"に示されたものを簡略化し
て示したものである。即ち、簡単化のため、同図は、上
位２ビット（Ｍ＝２）、下位２ビット（Ｎ＝２）から成
る４ビットのＡ／Ｄ変換器を構成する場合を示してい
る。図中の記号１は基準電圧ＶRを抵抗分割して参照電
圧を生成するラダー抵抗を、２はアナログ入力端子を、
３はアナログ入力電圧と上位及び下位比較用タップ電圧
とを切り換えるスイッチ群を、４は比較器アレーを、そ
して５はディジタル加算器を、各々示している。又、比
較器アレー４は３つの電圧比較器を有しており、各電圧
比較器は入力容量Ｃc，スイッチ素子７及びインバータ
６より成る。
／Ｄ変換器（上位Ｍビット、下位Ｎビット）の従来の構
成例を、図６に示す。但し、同図は、JSSC 1990年 vol.
SC-25,No.1"An 8-bit 20 MS/s CMOS A/D Converter wit
h 50-mW Power Consumption"に示されたものを簡略化し
て示したものである。即ち、簡単化のため、同図は、上
位２ビット（Ｍ＝２）、下位２ビット（Ｎ＝２）から成
る４ビットのＡ／Ｄ変換器を構成する場合を示してい
る。図中の記号１は基準電圧ＶRを抵抗分割して参照電
圧を生成するラダー抵抗を、２はアナログ入力端子を、
３はアナログ入力電圧と上位及び下位比較用タップ電圧
とを切り換えるスイッチ群を、４は比較器アレーを、そ
して５はディジタル加算器を、各々示している。又、比
較器アレー４は３つの電圧比較器を有しており、各電圧
比較器は入力容量Ｃc，スイッチ素子７及びインバータ
６より成る。
【０００３】以下、図６の回路の動作について説明す
る。
る。
【０００４】サブレンジング型Ａ／Ｄ変換器は、サンプ
ル期間、上位比較期間、下位比較期間の３段階でＡ／Ｄ
変換を行なう。しかも、ユニファイド方式では、図６に
示すように、上位比較期間と下位比較期間で、同一の電
圧比較器アレー４を用いている。各期間でのスイッチ群
３の接続の様子を、図７に示す。
ル期間、上位比較期間、下位比較期間の３段階でＡ／Ｄ
変換を行なう。しかも、ユニファイド方式では、図６に
示すように、上位比較期間と下位比較期間で、同一の電
圧比較器アレー４を用いている。各期間でのスイッチ群
３の接続の様子を、図７に示す。
【０００５】まずサンプル期間では、アナログ入力端子
２に印加されたアナログ入力電圧を比較器アレー４の各
入力容量Ｃc（配線容量などの寄生容量も考慮したも
の）に充電する。次に上位比較期間では、スイッチ群３
が上位比較用タップ電圧（Vrc1〜Vrc3）に切り換わり、
アナログ入力電圧と上位比較用タップ電圧との比較を行
なう。これにより上位コードが決定されるとともに、ア
ナログ入力電圧が、どの上位１ＬＳＢ内にあるかを選定
する。更に下位比較期間では、スイッチ群３が上位比較
期間で選定された領域内の下位比較用タップ電圧（Vrf1
〜Vrf3）に切り換わり、より一層詳細な比較を行なった
結果、下位コードを決定する。この結果得られた上位コ
ードと下位コードを、ディジタル加算器５で加算し、全
ビットのディジタル出力を得る。これらの動作を経て、
１サンプルのＡ／Ｄ変換が完了する。
２に印加されたアナログ入力電圧を比較器アレー４の各
入力容量Ｃc（配線容量などの寄生容量も考慮したも
の）に充電する。次に上位比較期間では、スイッチ群３
が上位比較用タップ電圧（Vrc1〜Vrc3）に切り換わり、
アナログ入力電圧と上位比較用タップ電圧との比較を行
なう。これにより上位コードが決定されるとともに、ア
ナログ入力電圧が、どの上位１ＬＳＢ内にあるかを選定
する。更に下位比較期間では、スイッチ群３が上位比較
期間で選定された領域内の下位比較用タップ電圧（Vrf1
〜Vrf3）に切り換わり、より一層詳細な比較を行なった
結果、下位コードを決定する。この結果得られた上位コ
ードと下位コードを、ディジタル加算器５で加算し、全
ビットのディジタル出力を得る。これらの動作を経て、
１サンプルのＡ／Ｄ変換が完了する。
【０００６】実際には、これらの動作がサンプリング周
波数で繰り返され、全てのＡ／Ｄ変換が行なわれる。
波数で繰り返され、全てのＡ／Ｄ変換が行なわれる。
【０００７】
【発明が解決しようとする課題】現状では、以下に説明
するような問題点がある。
するような問題点がある。
【０００８】即ち、比較器アレーの入力容量の接続が切
り替わる際、その電圧差から、入力容量とラダー抵抗と
の間で電荷が移動する。接続の切り替わりはサンプリン
グ周波数で繰り返されるため、この電荷移動はラダー抵
抗への流出入電流となる。この電流により、ラダー抵抗
のタップ電圧にたわみが生じる。各タップ電圧はＡ／Ｄ
変換時に参照電圧として用いられるため、このたわみは
Ａ／Ｄ変換精度の劣化の１要因となる。タップ電圧のた
わみは、上位比較時と下位比較時とでそれぞれ生じ、こ
れらの和がタップ電圧のたわみとなる。
り替わる際、その電圧差から、入力容量とラダー抵抗と
の間で電荷が移動する。接続の切り替わりはサンプリン
グ周波数で繰り返されるため、この電荷移動はラダー抵
抗への流出入電流となる。この電流により、ラダー抵抗
のタップ電圧にたわみが生じる。各タップ電圧はＡ／Ｄ
変換時に参照電圧として用いられるため、このたわみは
Ａ／Ｄ変換精度の劣化の１要因となる。タップ電圧のた
わみは、上位比較時と下位比較時とでそれぞれ生じ、こ
れらの和がタップ電圧のたわみとなる。
【０００９】図８に、タップ電圧の誤差（たわみから理
想値を減算したもの）をラダー抵抗の位置に対してプロ
ットしたものを示す。ラダー抵抗の位置は、０≦ｘ≦１
に規格化されている。
想値を減算したもの）をラダー抵抗の位置に対してプロ
ットしたものを示す。ラダー抵抗の位置は、０≦ｘ≦１
に規格化されている。
【００１０】上位比較期間では、アナログ入力電圧と上
位比較用タップ電圧の間で、接続が切り替わる。一例と
して、図９の場合を考えることとし、同図に示すラダー
タップ（ラダー抵抗）の位置ａに対応するアナログ入力
電圧Ｖaが印加されたものとする。まずサンプル期間
で、入力容量（ｃ１〜ｃ３）はアナログ入力電圧Ｖa で
充電される。次に上位比較期間で、入力容量（Ｃ１〜Ｃ
３）の接続が、各上位比較用タップ電圧（Vrc1〜Vrc3）
に切り替わる。Ｖrc１＞Ｖaであるため、入力容量c１へ
はラダータップから電流が流出し、Ｖrc２＜Ｖa、Ｖrc
３＜Ｖaであるため、入力容量c２、c３からはラダータ
ップへ電流が流入する。これらの流出入電流の総和か
ら、タップ電圧のたわみの様子が決まる。位置aの場合
には、流入量が流出量よりも多いため、タップ電圧は理
想値より大きくなる。全アナログ入力について同様に考
えることができる。タップ電圧の誤差は、ラダー抵抗の
中間値（ｘ＝0.5）を境に上の位置（ｘ≧0.5）では理想
値より大きく、下の位置（ｘ≦0.5）では理想値よりも
小さくなる（図８中の曲線Ａ）。
位比較用タップ電圧の間で、接続が切り替わる。一例と
して、図９の場合を考えることとし、同図に示すラダー
タップ（ラダー抵抗）の位置ａに対応するアナログ入力
電圧Ｖaが印加されたものとする。まずサンプル期間
で、入力容量（ｃ１〜ｃ３）はアナログ入力電圧Ｖa で
充電される。次に上位比較期間で、入力容量（Ｃ１〜Ｃ
３）の接続が、各上位比較用タップ電圧（Vrc1〜Vrc3）
に切り替わる。Ｖrc１＞Ｖaであるため、入力容量c１へ
はラダータップから電流が流出し、Ｖrc２＜Ｖa、Ｖrc
３＜Ｖaであるため、入力容量c２、c３からはラダータ
ップへ電流が流入する。これらの流出入電流の総和か
ら、タップ電圧のたわみの様子が決まる。位置aの場合
には、流入量が流出量よりも多いため、タップ電圧は理
想値より大きくなる。全アナログ入力について同様に考
えることができる。タップ電圧の誤差は、ラダー抵抗の
中間値（ｘ＝0.5）を境に上の位置（ｘ≧0.5）では理想
値より大きく、下の位置（ｘ≦0.5）では理想値よりも
小さくなる（図８中の曲線Ａ）。
【００１１】一方、下位比較期間では、上位比較時に各
入力容量を充電した上位比較用タップ電圧とアナログ入
力近傍の下位比較用タップ電圧の間で接続が切り替わ
る。この場合も上位比較時と同様に、スイッチの切り替
わり前後の電圧差の大きさに応じて、入力容量の充放電
電流がラダー抵抗に流出入する。この場合には、上位比
較時とは逆に、上位比較による誤差と逆極性を示す。ま
た下位比較は、上位比較結果に基づき上位１ＬＳＢの領
域で行なわれるため、ラダー抵抗に流出入する電流密度
は上位比較時の２N倍になる。このため、下位比較期間
に生じる誤差は、上位比較期間に生じる誤差よりも絶対
値が大きい（図８中の曲線Ｂ）。
入力容量を充電した上位比較用タップ電圧とアナログ入
力近傍の下位比較用タップ電圧の間で接続が切り替わ
る。この場合も上位比較時と同様に、スイッチの切り替
わり前後の電圧差の大きさに応じて、入力容量の充放電
電流がラダー抵抗に流出入する。この場合には、上位比
較時とは逆に、上位比較による誤差と逆極性を示す。ま
た下位比較は、上位比較結果に基づき上位１ＬＳＢの領
域で行なわれるため、ラダー抵抗に流出入する電流密度
は上位比較時の２N倍になる。このため、下位比較期間
に生じる誤差は、上位比較期間に生じる誤差よりも絶対
値が大きい（図８中の曲線Ｂ）。
【００１２】各比較期間の誤差を足し合わせたものが、
実際のタップ電圧の誤差である（図８中の曲線Ｃ）。
実際のタップ電圧の誤差である（図８中の曲線Ｃ）。
【００１３】この発明は上述した問題点を解決すべくな
されたものであり、その目的は、サブレンジング型Ａ／
Ｄ変換器のＡ／Ｄ変換結果の直線性を改善することにあ
る。
されたものであり、その目的は、サブレンジング型Ａ／
Ｄ変換器のＡ／Ｄ変換結果の直線性を改善することにあ
る。
【００１４】
【課題を解決するための手段】請求項１に係る発明は、
基準電圧を抵抗分割するラダー抵抗と、前記ラダー抵抗
の各タップとアナログ入力端子とに接続され且つサンプ
ル期間，上位比較期間及び下位比較期間はそれぞれ第
１，第２及び第３クロックにより制御されるスイッチ群
と、複数の電圧比較器を有する比較器アレーと、ディジ
タル加算器とを備えたサブレンジング型Ａ／Ｄ変換器に
おいて、前記複数の電圧比較器のそれぞれの入力容量値
を前記上位比較期間と前記下位比較期間とでは異なる値
に設定したものである。
基準電圧を抵抗分割するラダー抵抗と、前記ラダー抵抗
の各タップとアナログ入力端子とに接続され且つサンプ
ル期間，上位比較期間及び下位比較期間はそれぞれ第
１，第２及び第３クロックにより制御されるスイッチ群
と、複数の電圧比較器を有する比較器アレーと、ディジ
タル加算器とを備えたサブレンジング型Ａ／Ｄ変換器に
おいて、前記複数の電圧比較器のそれぞれの入力容量値
を前記上位比較期間と前記下位比較期間とでは異なる値
に設定したものである。
【００１５】請求項２に係るサブレンジング型Ａ／Ｄ変
換器では、請求項１の前記複数の電圧比較器のそれぞれ
が、前記スイッチ群に接続されたノードと、前記ノード
に接続され且つその出力が前記ディジタル加算器へ送信
される入力容量と、その一端がグランド側に接続され且
つその他端が前記下位比較期間を除いて前記ノードに接
続された容量とを備えている。
換器では、請求項１の前記複数の電圧比較器のそれぞれ
が、前記スイッチ群に接続されたノードと、前記ノード
に接続され且つその出力が前記ディジタル加算器へ送信
される入力容量と、その一端がグランド側に接続され且
つその他端が前記下位比較期間を除いて前記ノードに接
続された容量とを備えている。
【００１６】請求項３に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を前記入力容量の２倍
の値に設定したものである。
換器は、請求項２記載の前記容量を前記入力容量の２倍
の値に設定したものである。
【００１７】請求項４に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を、前記第１及び第２
クロックによりそれぞれ制御され且つ並列接続された第
１及び第２スイッチ素子を介して前記ノードに接続した
ものである。
換器は、請求項２記載の前記容量を、前記第１及び第２
クロックによりそれぞれ制御され且つ並列接続された第
１及び第２スイッチ素子を介して前記ノードに接続した
ものである。
【００１８】請求項５に係るサブレンジング型Ａ／Ｄ変
換器は、請求項２記載の前記容量を、前記第３クロック
の反転クロックにより制御されるスイッチ手段を介して
前記ノードに接続したものである。
換器は、請求項２記載の前記容量を、前記第３クロック
の反転クロックにより制御されるスイッチ手段を介して
前記ノードに接続したものである。
【００１９】請求項６に係るサブレンジング型Ａ／Ｄ変
換器は、アナログ入力電圧が入力するアナログ入力端子
と、上位比較用タップ電圧が入力する上位比較用タップ
電圧入力端子と、下位比較用タップ電圧が入力する下位
比較用タップ電圧入力端子と、前記アナログ入力端子に
接続され、サンプル期間のみオンするスイッチと、前記
上位比較用タップ電圧入力端子に接続され、上位比較期
間のみオンする別のスイッチと、前記下位比較用タップ
電圧入力端子に接続され、下位比較期間のみオンする更
に別のスイッチと、前記スイッチ、別のスイッチ及び更
に別のスイッチに接続されたノードと、前記ノードに接
続された入力容量と、前記ノードに接続され、前記サン
プル期間及び上位比較期間でのみオンするスイッチ手段
と、前記スイッチ手段とグランドとの間に挿入配設され
た容量とを備えている。
換器は、アナログ入力電圧が入力するアナログ入力端子
と、上位比較用タップ電圧が入力する上位比較用タップ
電圧入力端子と、下位比較用タップ電圧が入力する下位
比較用タップ電圧入力端子と、前記アナログ入力端子に
接続され、サンプル期間のみオンするスイッチと、前記
上位比較用タップ電圧入力端子に接続され、上位比較期
間のみオンする別のスイッチと、前記下位比較用タップ
電圧入力端子に接続され、下位比較期間のみオンする更
に別のスイッチと、前記スイッチ、別のスイッチ及び更
に別のスイッチに接続されたノードと、前記ノードに接
続された入力容量と、前記ノードに接続され、前記サン
プル期間及び上位比較期間でのみオンするスイッチ手段
と、前記スイッチ手段とグランドとの間に挿入配設され
た容量とを備えている。
【００２０】
【作用】請求項１に係るサブレンジング型Ａ／Ｄ変換器
では、下位比較期間に生じるタップ電圧誤差を打ち消す
様に、上位比較期間に生じるタップ電圧誤差が異なる入
力容量値の設定に応じて変更される。
では、下位比較期間に生じるタップ電圧誤差を打ち消す
様に、上位比較期間に生じるタップ電圧誤差が異なる入
力容量値の設定に応じて変更される。
【００２１】請求項２に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間において容量と入力容量とがノ
ードに接続され、両容量が充電される。次に、上位比較
期間でも容量と入力容量とが接続されているので、各電
圧比較器とラダー抵抗との間で生じる電流の流出入が増
加する。一方、下位比較期間では、入力容量のみがノー
ドに接続されているので、上記電流の流出入の増加は生
じない。その結果、上位比較期間では上記電流の流出入
により生じるタップ電圧誤差が増大し、しかもそれは下
位比較期間に於けるタップ電圧誤差とは逆特性の関係に
あるため、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によって低
減される。
換器では、サンプル期間において容量と入力容量とがノ
ードに接続され、両容量が充電される。次に、上位比較
期間でも容量と入力容量とが接続されているので、各電
圧比較器とラダー抵抗との間で生じる電流の流出入が増
加する。一方、下位比較期間では、入力容量のみがノー
ドに接続されているので、上記電流の流出入の増加は生
じない。その結果、上位比較期間では上記電流の流出入
により生じるタップ電圧誤差が増大し、しかもそれは下
位比較期間に於けるタップ電圧誤差とは逆特性の関係に
あるため、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によって低
減される。
【００２２】請求項３に係るサブレンジング型Ａ／Ｄ変
換器では、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によってキ
ャンセルされる。
換器では、下位比較期間に生じたタップ電圧誤差は、増
大した上位比較期間に於けるタップ電圧誤差によってキ
ャンセルされる。
【００２３】請求項４に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間に於ける容量とノードとの接続
は、第１クロックによりオンした第１スイッチ素子によ
り実現される。又、上位比較期間に於ける容量とノード
との接続は、第２クロックによりオンした第２スイッチ
素子により実現される。
換器では、サンプル期間に於ける容量とノードとの接続
は、第１クロックによりオンした第１スイッチ素子によ
り実現される。又、上位比較期間に於ける容量とノード
との接続は、第２クロックによりオンした第２スイッチ
素子により実現される。
【００２４】請求項５に係るサブレンジング型Ａ／Ｄ変
換器では、容量とノードとの接続は第３クロックの反転
クロックにより制御される。従って、サンプル期間及び
上位比較期間ではスイッチ手段はオンし容量はノードに
接続されるが、下位比較期間ではスイッチ手段はオフし
容量はノードに接続されない。
換器では、容量とノードとの接続は第３クロックの反転
クロックにより制御される。従って、サンプル期間及び
上位比較期間ではスイッチ手段はオンし容量はノードに
接続されるが、下位比較期間ではスイッチ手段はオフし
容量はノードに接続されない。
【００２５】請求項６に係るサブレンジング型Ａ／Ｄ変
換器では、サンプル期間においてスイッチ及びスイッチ
手段がオンし、アナログ入力電圧が入力容量と容量とを
充電する。上位比較期間では、別のスイッチ及びスイッ
チ手段がオンし、上位比較用タップ電圧とノード電位と
の電圧差に応じて電流の流出入が生じる。他方、下位比
較期間では、更に別のスイッチのみがオンし、下位比較
用タップ電圧と入力容量の充電電圧で与えられるノード
電位との電圧差に応じて電流の流出入が生じる。
換器では、サンプル期間においてスイッチ及びスイッチ
手段がオンし、アナログ入力電圧が入力容量と容量とを
充電する。上位比較期間では、別のスイッチ及びスイッ
チ手段がオンし、上位比較用タップ電圧とノード電位と
の電圧差に応じて電流の流出入が生じる。他方、下位比
較期間では、更に別のスイッチのみがオンし、下位比較
用タップ電圧と入力容量の充電電圧で与えられるノード
電位との電圧差に応じて電流の流出入が生じる。
【００２６】
【実施例】本発明は、上位比較期間と下位比較期間とに
生じるタップ電圧のたわみが相互に逆特性であることを
利用して、タップ電圧の誤差をキャンセルしようとする
ものである。そのため、以下の各実施例では、上位比較
期間と下位比較期間とで、比較器アレーの入力容量値を
変える構成を採用している。
生じるタップ電圧のたわみが相互に逆特性であることを
利用して、タップ電圧の誤差をキャンセルしようとする
ものである。そのため、以下の各実施例では、上位比較
期間と下位比較期間とで、比較器アレーの入力容量値を
変える構成を採用している。
【００２７】（実施例１）この発明の第１実施例である
サブレンジング型Ａ／Ｄ変換器も、図６に示した従来の
Ａ／Ｄ変換器と同様に、基準電圧ＶR を抵抗分割して参
照電圧を生成するラダー抵抗（ラダータップ）１と、ス
イッチ群３と、比較器アレー４と、ディジタル加算器５
とに大別される。ただ、この実施例１では、上記比較器
アレー４を構成する各電圧比較器の構成が異なる。その
他の部分は、図６の場合と同一である。
サブレンジング型Ａ／Ｄ変換器も、図６に示した従来の
Ａ／Ｄ変換器と同様に、基準電圧ＶR を抵抗分割して参
照電圧を生成するラダー抵抗（ラダータップ）１と、ス
イッチ群３と、比較器アレー４と、ディジタル加算器５
とに大別される。ただ、この実施例１では、上記比較器
アレー４を構成する各電圧比較器の構成が異なる。その
他の部分は、図６の場合と同一である。
【００２８】図１は、実施例１の比較器アレー４を構成
する複数の電圧比較器の一つを抜き出して、その等価回
路を、模式化したスイッチ群３と共に示したブロック図
である。同図に示す通り、電圧比較器は、インバータ６
と、第１クロックφ１により制御されるスイッチ素子７
と、ノードＮａとノードＮｂ間に接続された入力容量Ｃ
c と、ノードＮａに接続されたスイッチ手段ＳＷと、ス
イッチ手段ＳＷとグランド間に接続された容量Ｃe とを
有する。そして、スイッチ手段ＳＷは、第１クロックφ
１により制御される第１スイッチ素子ＳＷ１と、第２ク
ロックφ２により制御される第２スイッチ素子ＳＷ２と
を有する。
する複数の電圧比較器の一つを抜き出して、その等価回
路を、模式化したスイッチ群３と共に示したブロック図
である。同図に示す通り、電圧比較器は、インバータ６
と、第１クロックφ１により制御されるスイッチ素子７
と、ノードＮａとノードＮｂ間に接続された入力容量Ｃ
c と、ノードＮａに接続されたスイッチ手段ＳＷと、ス
イッチ手段ＳＷとグランド間に接続された容量Ｃe とを
有する。そして、スイッチ手段ＳＷは、第１クロックφ
１により制御される第１スイッチ素子ＳＷ１と、第２ク
ロックφ２により制御される第２スイッチ素子ＳＷ２と
を有する。
【００２９】他方、スイッチ群３に於けるアナログ入力
端子２は、第１クロックφ１により制御されるスイッチ
を介してノードＮａに接続されており、アナログ入力電
圧Ｖa を電圧比較器に入力する。又、上位比較用タップ
電圧入力端子８は、第２クロックφ２により制御される
スイッチを介してノードＮａに接続されており、上位比
較用タップ電圧Ｖrcを電圧比較器に入力する。更に、下
位比較用タップ電圧入力端子９は、第３クロックφ３に
より制御されるスイッチを介してノードＮａに接続され
ており、下位比較用タップ電圧Ｖrfを電圧比較器に入力
する。
端子２は、第１クロックφ１により制御されるスイッチ
を介してノードＮａに接続されており、アナログ入力電
圧Ｖa を電圧比較器に入力する。又、上位比較用タップ
電圧入力端子８は、第２クロックφ２により制御される
スイッチを介してノードＮａに接続されており、上位比
較用タップ電圧Ｖrcを電圧比較器に入力する。更に、下
位比較用タップ電圧入力端子９は、第３クロックφ３に
より制御されるスイッチを介してノードＮａに接続され
ており、下位比較用タップ電圧Ｖrfを電圧比較器に入力
する。
【００３０】第１〜第３クロックφ１〜φ３のタイミン
グを図２に示す。同図において、第１クロック〜第３ク
ロックφ１〜φ３の各々が“Ｈ”レベルにあるときが、
それぞれサンプル期間、上位比較期間、下位比較期間に
対応する。
グを図２に示す。同図において、第１クロック〜第３ク
ロックφ１〜φ３の各々が“Ｈ”レベルにあるときが、
それぞれサンプル期間、上位比較期間、下位比較期間に
対応する。
【００３１】サンプル期間においては、第１スイッチ素
子ＳＷ１及びスイッチ素子７がオンし、アナログ入力電
圧Ｖa は入力容量Ｃc と容量Ｃe とに充電される。
子ＳＷ１及びスイッチ素子７がオンし、アナログ入力電
圧Ｖa は入力容量Ｃc と容量Ｃe とに充電される。
【００３２】上位比較期間では、第２スイッチ素子ＳＷ
２がオンし、容量Ｃe は入力容量Ｃc と並列に接続され
る。つまり、比較器アレーの各電圧比較器の入力容量値
は、入力容量Ｃc と容量Ｃe とで与えられることとな
る。この結果、上位比較時に生じるラダー抵抗１への電
流の流出入を増加させることができる。他方、下位比較
期間では、第１及び第２スイッチ素子ＳＷ１，ＳＷ２は
いずれもオンしないので、容量Ｃe が入力容量Ｃc と並
列に接続されることはない。つまり、比較器アレーの各
電圧比較器の入力容量値は、入力容量Ｃc のみで与えら
れる。従って、絶対値の大きな下位比較時の誤差を上位
比較時の増加分によってキャンセルすることが可能とな
る。
２がオンし、容量Ｃe は入力容量Ｃc と並列に接続され
る。つまり、比較器アレーの各電圧比較器の入力容量値
は、入力容量Ｃc と容量Ｃe とで与えられることとな
る。この結果、上位比較時に生じるラダー抵抗１への電
流の流出入を増加させることができる。他方、下位比較
期間では、第１及び第２スイッチ素子ＳＷ１，ＳＷ２は
いずれもオンしないので、容量Ｃe が入力容量Ｃc と並
列に接続されることはない。つまり、比較器アレーの各
電圧比較器の入力容量値は、入力容量Ｃc のみで与えら
れる。従って、絶対値の大きな下位比較時の誤差を上位
比較時の増加分によってキャンセルすることが可能とな
る。
【００３３】図３は、図１の好ましい具体例を示したも
のである。図１の等価回路を実現するには、図３に示す
通り、入力容量Ｃc と同一の容量値を有する２つの容量
Ｃe1（第１容量），Ｃe2（第２容量）の並列接続によっ
て容量Ｃe を構成し、更に、ノードＮａ以降の回路状態
を均一化するためにインバータ手段inv.1 を設けてい
る。このインバータ手段inv.1 は、第１クロックφ１に
より制御される第３スイッチ素子ＳＷ３とインバータ素
子１０とより成る。尚、第１容量Ｃe1，第２容量Ｃe2及
び入力容量Ｃc の容量値は、プロセスのバラツキの範囲
に設定されている。
のである。図１の等価回路を実現するには、図３に示す
通り、入力容量Ｃc と同一の容量値を有する２つの容量
Ｃe1（第１容量），Ｃe2（第２容量）の並列接続によっ
て容量Ｃe を構成し、更に、ノードＮａ以降の回路状態
を均一化するためにインバータ手段inv.1 を設けてい
る。このインバータ手段inv.1 は、第１クロックφ１に
より制御される第３スイッチ素子ＳＷ３とインバータ素
子１０とより成る。尚、第１容量Ｃe1，第２容量Ｃe2及
び入力容量Ｃc の容量値は、プロセスのバラツキの範囲
に設定されている。
【００３４】図４は、図３に於ける構成、即ち、容量Ｃ
e ＝２Ｃc としたときのラダー抵抗１のタップ電圧のた
わみを、ラダー抵抗１の位置に対してプロットしたもの
であり、同図中、曲線Ａ及びＢはそれぞれ上位比較時及
び下位比較時のタップ電圧誤差を示しており、両曲線
Ａ、Ｂはほぼ線対称の関係にある結果、実際に得られる
タップ電圧誤差は曲線Ｃに示す通りとなる。従って、容
量Ｃe ＝２Ｃc としたとき、Ａ／Ｄ変換結果の直線性は
最も良くなる。
e ＝２Ｃc としたときのラダー抵抗１のタップ電圧のた
わみを、ラダー抵抗１の位置に対してプロットしたもの
であり、同図中、曲線Ａ及びＢはそれぞれ上位比較時及
び下位比較時のタップ電圧誤差を示しており、両曲線
Ａ、Ｂはほぼ線対称の関係にある結果、実際に得られる
タップ電圧誤差は曲線Ｃに示す通りとなる。従って、容
量Ｃe ＝２Ｃc としたとき、Ａ／Ｄ変換結果の直線性は
最も良くなる。
【００３５】（実施例２）この発明の第２実施例である
サブレンジング型Ａ／Ｄ変換器は前述の第１実施例の変
形例に係わり、その構成を図５の等価回路に示す。即
ち、この第２実施例では、第１実施例のスイッチ手段Ｓ
Ｗを一つのスイッチ手段ＳＷＡで構成したものであり、
当該スイッチ手段ＳＷＡは、第３クロックφ３の反転ク
ロックφ３バーによって制御される。その他の点は、第
１実施例と同じである。従って、第３クロックφ３がＨ
レベルにある下位比較期間では、容量Ｃe がノードＮａ
に接続されることはない。この場合にも、ラダー抵抗の
誤差の低減・Ａ／Ｄ変換結果の直線性の改善が同様に実
現され、特に容量Ｃe ＝２Ｃc としたときのＡ／Ｄ変換
結果の直線性が最も良くなる点も第１実施例と同じであ
る。
サブレンジング型Ａ／Ｄ変換器は前述の第１実施例の変
形例に係わり、その構成を図５の等価回路に示す。即
ち、この第２実施例では、第１実施例のスイッチ手段Ｓ
Ｗを一つのスイッチ手段ＳＷＡで構成したものであり、
当該スイッチ手段ＳＷＡは、第３クロックφ３の反転ク
ロックφ３バーによって制御される。その他の点は、第
１実施例と同じである。従って、第３クロックφ３がＨ
レベルにある下位比較期間では、容量Ｃe がノードＮａ
に接続されることはない。この場合にも、ラダー抵抗の
誤差の低減・Ａ／Ｄ変換結果の直線性の改善が同様に実
現され、特に容量Ｃe ＝２Ｃc としたときのＡ／Ｄ変換
結果の直線性が最も良くなる点も第１実施例と同じであ
る。
【００３６】
【発明の効果】請求項１に係るサブレンジング型Ａ／Ｄ
変換器によれば、上位比較時に生じるラダー抵抗への電
流の流出入を増加することができ、これにより上位比較
時の誤差を増加し、絶対値の大きな下位比較時の誤差と
相殺させることで、Ａ／Ｄ変換結果の改善を図ることが
できる。
変換器によれば、上位比較時に生じるラダー抵抗への電
流の流出入を増加することができ、これにより上位比較
時の誤差を増加し、絶対値の大きな下位比較時の誤差と
相殺させることで、Ａ／Ｄ変換結果の改善を図ることが
できる。
【００３７】請求項２に係るサブレンジング型Ａ／Ｄ変
換器によれば、容量の値を適切に設定することにより、
ラダー抵抗のタップ電圧のたわみをキャンセル可能とし
てＡ／Ｄ直線性を改善することができる。
換器によれば、容量の値を適切に設定することにより、
ラダー抵抗のタップ電圧のたわみをキャンセル可能とし
てＡ／Ｄ直線性を改善することができる。
【００３８】請求項３に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみをキャ
ンセルすることができ、これによりＡ／Ｄ変換結果の直
線性を最適なものに改善することができる。
換器によれば、ラダー抵抗のタップ電圧のたわみをキャ
ンセルすることができ、これによりＡ／Ｄ変換結果の直
線性を最適なものに改善することができる。
【００３９】請求項４に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。
【００４０】請求項５に係るサブレンジング型Ａ／Ｄ変
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。
換器によれば、ラダー抵抗のタップ電圧のたわみの低減
及びそれに伴うＡ／Ｄ直線性の改善を実現できる。
【００４１】請求項６に係るサブレンジング型Ａ／Ｄ変
換器によれば、上位比較時に生じるラダー抵抗への電流
の流出入を増加することができ、絶対値の大きな下位比
較時の誤差を低減してＡ／Ｄ変換結果の改善を図ること
ができる。
換器によれば、上位比較時に生じるラダー抵抗への電流
の流出入を増加することができ、絶対値の大きな下位比
較時の誤差を低減してＡ／Ｄ変換結果の改善を図ること
ができる。
【図１】 本発明の一実施例としてのサブレンジング型
Ａ／Ｄ変換器の等価回路を示す図である。
Ａ／Ｄ変換器の等価回路を示す図である。
【図２】 各スイッチのタイミングを示すタイミングチ
ャートである。
ャートである。
【図３】 図１のＡ／Ｄ変換器の具体的な実現方法を示
す図である。
す図である。
【図４】 本発明の実施例の効果を示す図である。
【図５】 この発明の他の実施例としてのサブレンジン
グ型Ａ／Ｄ変換器の等価回路を示す図である。
グ型Ａ／Ｄ変換器の等価回路を示す図である。
【図６】 従来のユニファイド方式のサブレンジング型
Ａ／Ｄ変換器の回路を示すブロック図である。
Ａ／Ｄ変換器の回路を示すブロック図である。
【図７】 各期間でのスイッチ群の接続状態をす図であ
る。
る。
【図８】 各比較時に生じるタップ電圧のたわみの計算
結果を示す図である。
結果を示す図である。
【図９】 上位比較時のスイッチの切り換えにより生じ
る充放電電流を説明するための図である。
る充放電電流を説明するための図である。
１ ラダー抵抗、２ アナログ入力端子、３ スイッチ
群、４ 比較器アレー、５ ディジタル加算器、８ 上
位比較用タップ電圧入力端子、９ 下位比較用タップ電
圧入力端子、１０ インバータ、Ｖa アナログ入力電
圧、Ｖrc 上位比較用タップ電圧、Ｖrf 下位比較用タ
ップ電圧、Ｃc 入力容量、Ｃe 容量、Ｃe1 第１容
量、Ｃe2 第２容量、ＳＷ１ 第１スイッチ素子、ＳＷ
２ 第２スイッチ素子、ＳＷ３ 第３スイッチ素子、Ｓ
Ｗ，ＳＷＡ スイッチ手段。
群、４ 比較器アレー、５ ディジタル加算器、８ 上
位比較用タップ電圧入力端子、９ 下位比較用タップ電
圧入力端子、１０ インバータ、Ｖa アナログ入力電
圧、Ｖrc 上位比較用タップ電圧、Ｖrf 下位比較用タ
ップ電圧、Ｃc 入力容量、Ｃe 容量、Ｃe1 第１容
量、Ｃe2 第２容量、ＳＷ１ 第１スイッチ素子、ＳＷ
２ 第２スイッチ素子、ＳＷ３ 第３スイッチ素子、Ｓ
Ｗ，ＳＷＡ スイッチ手段。
Claims (6)
- 【請求項１】 基準電圧を抵抗分割するラダー抵抗と、
前記ラダー抵抗の各タップとアナログ入力端子とに接続
され且つサンプル期間，上位比較期間及び下位比較期間
はそれぞれ第１，第２及び第３クロックにより制御され
るスイッチ群と、複数の電圧比較器を有する比較器アレ
ーと、ディジタル加算器とを備えたサブレンジング型Ａ
／Ｄ変換器において、 前記複数の電圧比較器のそれぞれの入力容量値を前記上
位比較期間と前記下位比較期間とでは異なる値に設定し
たことを特徴とするサブレンジング型Ａ／Ｄ変換器。 - 【請求項２】 前記複数の電圧比較器のそれぞれは、 前記スイッチ群に接続されたノードと、 前記ノードに接続され且つその出力が前記ディジタル加
算器へ送信される入力容量と、 その一端がグランド側に接続され且つその他端が前記下
位比較期間を除いて前記ノードに接続された容量とを、
備えたことを特徴とする、請求項１記載のサブレンジン
グ型Ａ／Ｄ変換器。 - 【請求項３】 前記容量が前記入力容量の２倍の値に設
定されていることを特徴とする、請求項２記載のサブレ
ンジング型Ａ／Ｄ変換器。 - 【請求項４】 前記容量は、前記第１及び第２クロック
によりそれぞれ制御され且つ並列接続された第１及び第
２スイッチ素子を介して、前記ノードに接続されること
を特徴とする、請求項２記載のサブレンジング型Ａ／Ｄ
変換器。 - 【請求項５】 前記容量は、前記第３クロックの反転ク
ロックにより制御されるスイッチ手段を介して前記ノー
ドに接続されることを特徴とする、請求項２記載のサブ
レンジング型Ａ／Ｄ変換器。 - 【請求項６】 アナログ入力電圧が入力するアナログ入
力端子と、 上位比較用タップ電圧が入力する上位比較用タップ電圧
入力端子と、 下位比較用タップ電圧が入力する下位比較用タップ電圧
入力端子と、 前記アナログ入力端子に接続され、サンプル期間のみオ
ンするスイッチと、 前記上位比較用タップ電圧入力端子に接続され、上位比
較期間のみオンする別のスイッチと、 前記下位比較用タップ電圧入力端子に接続され、下位比
較期間のみオンする更に別のスイッチと、 前記スイッチ、別のスイッチ及び更に別のスイッチに接
続されたノードと、 前記ノードに接続された入力容量と、 前記ノードに接続され、前記サンプル期間及び上位比較
期間でのみオンするスイッチ手段と、 前記スイッチ手段とグランドとの間に挿入配設された容
量とを、備えたサブレンジング型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01364095A JP3331081B2 (ja) | 1995-01-31 | 1995-01-31 | サブレンジング型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01364095A JP3331081B2 (ja) | 1995-01-31 | 1995-01-31 | サブレンジング型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204561A true JPH08204561A (ja) | 1996-08-09 |
| JP3331081B2 JP3331081B2 (ja) | 2002-10-07 |
Family
ID=11838845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01364095A Expired - Fee Related JP3331081B2 (ja) | 1995-01-31 | 1995-01-31 | サブレンジング型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331081B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305765B1 (ko) * | 1999-09-30 | 2001-11-02 | 서평원 | 디이시티 시스템의 데이터 슬라이싱 장치 및 그 방법 |
| CN115865059A (zh) * | 2021-09-24 | 2023-03-28 | Oppo广东移动通信有限公司 | 比较器电路及其控制方法、电压比较装置和模数转换器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150190778A1 (en) | 2012-06-26 | 2015-07-09 | Imerys Filtration Minerals, Inc. | Co-Agglomerated Composite Materials, Methods for Making Co-Agglomerated Composite Materials, and Methods for Using Co-Agglomerated Composite Materials |
-
1995
- 1995-01-31 JP JP01364095A patent/JP3331081B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305765B1 (ko) * | 1999-09-30 | 2001-11-02 | 서평원 | 디이시티 시스템의 데이터 슬라이싱 장치 및 그 방법 |
| CN115865059A (zh) * | 2021-09-24 | 2023-03-28 | Oppo广东移动通信有限公司 | 比较器电路及其控制方法、电压比较装置和模数转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3331081B2 (ja) | 2002-10-07 |
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