JPH1155121A - Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器Info
- Publication number
- JPH1155121A JPH1155121A JP9205960A JP20596097A JPH1155121A JP H1155121 A JPH1155121 A JP H1155121A JP 9205960 A JP9205960 A JP 9205960A JP 20596097 A JP20596097 A JP 20596097A JP H1155121 A JPH1155121 A JP H1155121A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- digital signal
- operational amplifier
- delta
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 238000005070 sampling Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 36
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000014509 gene expression Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000007493 shaping process Methods 0.000 description 8
- 102100036563 26S proteasome regulatory subunit 8 Human genes 0.000 description 5
- 101001136753 Homo sapiens 26S proteasome regulatory subunit 8 Proteins 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 5
- 240000005109 Cryptomeria japonica Species 0.000 description 4
- 102100024619 Synaptotagmin-12 Human genes 0.000 description 4
- 101710161888 Synaptotagmin-12 Proteins 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005283 ground state Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- KTEARTXATWOYDB-UHFFFAOYSA-N 1-chloro-4-[1-(4-chlorophenyl)ethyl]benzene Chemical compound C=1C=C(Cl)C=CC=1C(C)C1=CC=C(Cl)C=C1 KTEARTXATWOYDB-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
- H03M1/806—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution with equally weighted capacitors which are switched by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】低消費電力のスイッチト・キャパシタ型Ｄ／Ａ
変換器等を提供すること。 【解決手段】与えられたデジタル信号をアナログ信号に
変換するＤ／Ａ変換器であって、φ１がハイレベルであ
る期間に、デジタル信号に基づいて、所定基準電圧（Ｖ
r+ Ｖr-）に対応する電荷を保持する複数の容量素子
（Ｃ1 、Ｃ2 、…、Ｃi ）と、φ２がハイレベルである
期間に、各容量素子を演算増幅器１００の入力端子と出
力端子との間に接続するスイッチ部（ＳＵＧ１〜ＳＵＧ
ｉ、ＳＢ）と、を備える。
変換器等を提供すること。 【解決手段】与えられたデジタル信号をアナログ信号に
変換するＤ／Ａ変換器であって、φ１がハイレベルであ
る期間に、デジタル信号に基づいて、所定基準電圧（Ｖ
r+ Ｖr-）に対応する電荷を保持する複数の容量素子
（Ｃ1 、Ｃ2 、…、Ｃi ）と、φ２がハイレベルである
期間に、各容量素子を演算増幅器１００の入力端子と出
力端子との間に接続するスイッチ部（ＳＵＧ１〜ＳＵＧ
ｉ、ＳＢ）と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、オーディオ機器等
の分野での信号処理に用いられるデジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器に係わり、特に、低消費
電力のスイッチト・キャパシタ型Ｄ／Ａ変換器やこれを
用いたデルタシグマ型Ｄ／Ａ変換器に関する。
の分野での信号処理に用いられるデジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器に係わり、特に、低消費
電力のスイッチト・キャパシタ型Ｄ／Ａ変換器やこれを
用いたデルタシグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の製造において
は、抵抗、ダイオード等の回路素子よりキャパシタの製
造が容易であるため、デジタル信号を用いて、バイナリ
ー比等の所定の容量比である容量値を有する複数の容量
素子の電荷蓄積、電荷転送を制御し、所望のアナログ信
号を生成するスイッチト・キャパシタ型Ｄ／Ａ変換器が
Ｄ／Ａ変換器を使用する際には頻繁に用いられる。
は、抵抗、ダイオード等の回路素子よりキャパシタの製
造が容易であるため、デジタル信号を用いて、バイナリ
ー比等の所定の容量比である容量値を有する複数の容量
素子の電荷蓄積、電荷転送を制御し、所望のアナログ信
号を生成するスイッチト・キャパシタ型Ｄ／Ａ変換器が
Ｄ／Ａ変換器を使用する際には頻繁に用いられる。
【０００３】図１に、従来のスイッチト・キャパシタ型
Ｄ／Ａ変換器の回路例を示す。このスイッチト・キャパ
シタ型Ｄ／Ａ変換器は、出力端子と反転入力端子とが接
続された電圧フォロア機能を有する演算増幅器１０と、
容量素子Ｃ1 〜Ｃi と、各容量素子Ｃ1 〜Ｃi の両端に
接続されたスイッチＳＷ１〜ＳＷｉと、２種類の基準電
圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＷ
Ｇ１〜ＳＷＧｉと、２種類のクロックφ１、φ２を供給
するためのクロック供給部２０とを備えている。
Ｄ／Ａ変換器の回路例を示す。このスイッチト・キャパ
シタ型Ｄ／Ａ変換器は、出力端子と反転入力端子とが接
続された電圧フォロア機能を有する演算増幅器１０と、
容量素子Ｃ1 〜Ｃi と、各容量素子Ｃ1 〜Ｃi の両端に
接続されたスイッチＳＷ１〜ＳＷｉと、２種類の基準電
圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＷ
Ｇ１〜ＳＷＧｉと、２種類のクロックφ１、φ２を供給
するためのクロック供給部２０とを備えている。
【０００４】なお、図３に示すようにクロック供給部２
０から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
０から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
【０００５】スイッチＳＷ１〜ＳＷｉはφ１がハイレベ
ルの時閉状態となって、これ以外の時には開状態とな
り、これを符号φ１で示している。また、ＳＷＧ１〜Ｓ
ＷＧｉはデジタルデータＳｉの極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ２がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ２で示
す）、一方、φ２がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ２で示す（以下添字ｂは論理反転を表現する））。
ルの時閉状態となって、これ以外の時には開状態とな
り、これを符号φ１で示している。また、ＳＷＧ１〜Ｓ
ＷＧｉはデジタルデータＳｉの極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ２がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ２で示
す）、一方、φ２がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ２で示す（以下添字ｂは論理反転を表現する））。
【０００６】さて、この回路の動作を説明する。まず、
φ１がハイレベルの時、ＳＷ１〜ＳＷｉが閉状態となり
全容量素子Ｃ1 〜Ｃi の両側の端子が接地される。次
に、φ２がハイレベルの時、ＳＷ１〜ＳＷｉが開状態と
なるとともに、ＳＷＧ１〜ＳＷＧｉの動作によって、デ
ジタルデータＳ1 からＳi の極性（＋１または−１）に
応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源
Ｖr+またはＶr-に接続される。
φ１がハイレベルの時、ＳＷ１〜ＳＷｉが閉状態となり
全容量素子Ｃ1 〜Ｃi の両側の端子が接地される。次
に、φ２がハイレベルの時、ＳＷ１〜ＳＷｉが開状態と
なるとともに、ＳＷＧ１〜ＳＷＧｉの動作によって、デ
ジタルデータＳ1 からＳi の極性（＋１または−１）に
応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源
Ｖr+またはＶr-に接続される。
【０００７】この結果、容量素子間で電荷の分配が起こ
り、この時、電荷保存則よりノードＶa （演算増幅器１
０の非反転入力端子位置）での電荷の総和はゼロになる
ので、次式（１）が成立する。
り、この時、電荷保存則よりノードＶa （演算増幅器１
０の非反転入力端子位置）での電荷の総和はゼロになる
ので、次式（１）が成立する。
【０００８】（Ｖa −Ｓi ・Ｖr ）・Ｃi ＋（Ｖa −Ｓ
i-1 ・Ｖr ）・Ｃi-1 ＋…＋（Ｖa−Ｓ1 ・Ｖr ）・Ｃ
1 ＝０ （１）（但し、Ｖr はＶr+の絶対値またはＶr-
の絶対値を示す（以下同様））。
i-1 ・Ｖr ）・Ｃi-1 ＋…＋（Ｖa−Ｓ1 ・Ｖr ）・Ｃ
1 ＝０ （１）（但し、Ｖr はＶr+の絶対値またはＶr-
の絶対値を示す（以下同様））。
【０００９】式（１）において、Ｃ1 からＣi の容量値
がバイナリー比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2
＝２・Ｃ1 」となっていれば、次式（２）が導かれる。 （Ｖa −Ｓi ・Ｖr ）・Ｃi ・２i-1 ＋（Ｖa −Ｓi-1 ・Ｖr ）・Ｃ1 ・２i- 2 ＋…＋（Ｖa −Ｓi ・Ｖr ）・Ｃ1 ＝０ （２） Ｄ／Ａ変換の出力（ＯＵＴ）は、演算増幅器のフォロア
動作によりＶa と等しくなるので、結局、電圧ＯＵＴは
次式（３）で与えられる。
がバイナリー比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2
＝２・Ｃ1 」となっていれば、次式（２）が導かれる。 （Ｖa −Ｓi ・Ｖr ）・Ｃi ・２i-1 ＋（Ｖa −Ｓi-1 ・Ｖr ）・Ｃ1 ・２i- 2 ＋…＋（Ｖa −Ｓi ・Ｖr ）・Ｃ1 ＝０ （２） Ｄ／Ａ変換の出力（ＯＵＴ）は、演算増幅器のフォロア
動作によりＶa と等しくなるので、結局、電圧ＯＵＴは
次式（３）で与えられる。
【００１０】 ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１） （３） 以上動作説明したように、式（３）によれば、図１に示
したスイッチト・キャパシタ回路はｉビットのＤ／Ａ変
換機能を有する。
したスイッチト・キャパシタ回路はｉビットのＤ／Ａ変
換機能を有する。
【００１１】ところで、このスイッチト・キャパシタ型
Ｄ／Ａ変換器では、図１に点線で示すような寄生容量Ｃ
P がノードＶa に存在するものとすると、式（２）の左
辺に「Ｖa ・ＣP 」なる項が加わり、Ｄ／Ａ変換誤差が
生じてしまう。実際に、演算増幅器１０の入力容量等の
寄生容量ＣP は必ず存在するので、図１に示した従来技
術によれば、寄生容量ＣP の影響を受けてしまい精度の
よいＤ／Ａ変換器を実現することは難しい。
Ｄ／Ａ変換器では、図１に点線で示すような寄生容量Ｃ
P がノードＶa に存在するものとすると、式（２）の左
辺に「Ｖa ・ＣP 」なる項が加わり、Ｄ／Ａ変換誤差が
生じてしまう。実際に、演算増幅器１０の入力容量等の
寄生容量ＣP は必ず存在するので、図１に示した従来技
術によれば、寄生容量ＣP の影響を受けてしまい精度の
よいＤ／Ａ変換器を実現することは難しい。
【００１２】なお、この種のスイッチト・キャパシタ型
Ｄ／Ａ変換器の参考文献としては、「R. van de Pla
ssche, "Integrated Analog-to-digital and digital-t
o-analog converters," Kluwer Academic Publishers,
1994,pp.229 」、「Y.P. Tsividis, "A Segmented u-25
5 Law PCM Voice Encode Utilizing NMOS technology,"
IEEEJ. Of solid-state circuits, vol.SC-11,PP.740-
747,Dec.1976」等の文献が挙げられる。
Ｄ／Ａ変換器の参考文献としては、「R. van de Pla
ssche, "Integrated Analog-to-digital and digital-t
o-analog converters," Kluwer Academic Publishers,
1994,pp.229 」、「Y.P. Tsividis, "A Segmented u-25
5 Law PCM Voice Encode Utilizing NMOS technology,"
IEEEJ. Of solid-state circuits, vol.SC-11,PP.740-
747,Dec.1976」等の文献が挙げられる。
【００１３】さて、図１に示した従来技術の問題を解決
するものとして、従来から図２に示すようなスイッチト
・キャパシタ型Ｄ／Ａ変換器が用いられていた。このス
イッチト・キャパシタ型Ｄ／Ａ変換器は、出力端子と反
転入力端子と間に容量素子Ｃtot とスイッチＳＡ２とが
接続された演算増幅器１１と、容量素子Ｃ1 〜Ｃi と、
容量素子Ｃ1 〜Ｃi と演算増幅器１１の反転入力端子と
の間に接続されたスイッチＳＡ１と、各容量素子Ｃ1 〜
Ｃi の両端に接続されたスイッチＳＲ１〜ＳＲｉと、２
種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続する
スイッチＳＲＧ１〜ＳＲＧｉと、２種類のクロックφ
１、φ２を供給するためのクロック供給部２１とを備え
ている。
するものとして、従来から図２に示すようなスイッチト
・キャパシタ型Ｄ／Ａ変換器が用いられていた。このス
イッチト・キャパシタ型Ｄ／Ａ変換器は、出力端子と反
転入力端子と間に容量素子Ｃtot とスイッチＳＡ２とが
接続された演算増幅器１１と、容量素子Ｃ1 〜Ｃi と、
容量素子Ｃ1 〜Ｃi と演算増幅器１１の反転入力端子と
の間に接続されたスイッチＳＡ１と、各容量素子Ｃ1 〜
Ｃi の両端に接続されたスイッチＳＲ１〜ＳＲｉと、２
種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続する
スイッチＳＲＧ１〜ＳＲＧｉと、２種類のクロックφ
１、φ２を供給するためのクロック供給部２１とを備え
ている。
【００１４】なお、クロック供給部２１から供給される
２種類のクロックφ１、φ２は、クロック供給部２０か
ら供給されるものと変わりはない。スイッチＳＲ１〜Ｓ
Ｒｉは、容量素子Ｃ1 〜Ｃi の右側に接続されφ１がハ
イレベルの時閉状態となって、これ以外の時には開状態
となるスイッチ（これを符号φ１で示す）と、容量素子
Ｃ1 〜Ｃi の左側に接続されφ２がハイレベルの時閉状
態となって、これ以外の時には開状態となるスイッチ
（これを符号φ２で示す）とからなる。
２種類のクロックφ１、φ２は、クロック供給部２０か
ら供給されるものと変わりはない。スイッチＳＲ１〜Ｓ
Ｒｉは、容量素子Ｃ1 〜Ｃi の右側に接続されφ１がハ
イレベルの時閉状態となって、これ以外の時には開状態
となるスイッチ（これを符号φ１で示す）と、容量素子
Ｃ1 〜Ｃi の左側に接続されφ２がハイレベルの時閉状
態となって、これ以外の時には開状態となるスイッチ
（これを符号φ２で示す）とからなる。
【００１５】また、ＳＲＧ１〜ＳＲＧｉはデジタルデー
タＳｉの極性（＋１または−１）に応じて、基準電圧源
（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベル
でＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に
接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレ
ベルでＳi の極性が「−１」の時には基準電圧源
（Ｖ r-）に接続する（符号Ｓi ｂ・φ１で示す）。
タＳｉの極性（＋１または−１）に応じて、基準電圧源
（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベル
でＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に
接続し（符号Ｓｉ・φ１で示す）、一方、φ１がハイレ
ベルでＳi の極性が「−１」の時には基準電圧源
（Ｖ r-）に接続する（符号Ｓi ｂ・φ１で示す）。
【００１６】さらに、スイッチＳＡ１、ＳＡ２は夫々、
φ２、φ１がハイレベルの時に閉状態となって、これ以
外の場合には、開状態となる。さて、この回路の動作を
説明する。まず、φ１がハイレベルの時、スイッチＳＡ
１およびスイッチＳＲ１〜ＳＲｉの右側のスイッチが閉
状態となり全容量素子Ｃ1 〜Ｃi の右側の端子が接地さ
れる。また、ＳＲＧ１〜ＳＲＧｉの動作によって、デジ
タルデータＳ1 からＳi の極性（＋１または−１）に応
じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源Ｖ
r+またはＶr-に接続され、基準電圧に応じた電荷が蓄積
される。
φ２、φ１がハイレベルの時に閉状態となって、これ以
外の場合には、開状態となる。さて、この回路の動作を
説明する。まず、φ１がハイレベルの時、スイッチＳＡ
１およびスイッチＳＲ１〜ＳＲｉの右側のスイッチが閉
状態となり全容量素子Ｃ1 〜Ｃi の右側の端子が接地さ
れる。また、ＳＲＧ１〜ＳＲＧｉの動作によって、デジ
タルデータＳ1 からＳi の極性（＋１または−１）に応
じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準電圧源Ｖ
r+またはＶr-に接続され、基準電圧に応じた電荷が蓄積
される。
【００１７】この時、スイッチＳＡ２の動作によって、
演算増幅器１１の出力端子（ＯＵＴ）と反転入力端子と
が短絡するので帰還容量素子Ｃtot の電荷はゼロとな
る。次に、φ２がハイレベルになると、容量素子Ｃ1 〜
Ｃi の左側の端子が接地されるとともに、スイッチＳＡ
１が閉状態になり、容量素子Ｃ1 〜Ｃi の右側の端子と
演算増幅器１１の反転入力端子とが接続される。
演算増幅器１１の出力端子（ＯＵＴ）と反転入力端子と
が短絡するので帰還容量素子Ｃtot の電荷はゼロとな
る。次に、φ２がハイレベルになると、容量素子Ｃ1 〜
Ｃi の左側の端子が接地されるとともに、スイッチＳＡ
１が閉状態になり、容量素子Ｃ1 〜Ｃi の右側の端子と
演算増幅器１１の反転入力端子とが接続される。
【００１８】ここで、反転入力端子は演算増幅器１１の
負帰還動作によって仮想接地状態にあるので、先にφ１
がハイレベルになって容量素子Ｃ1 〜Ｃi に蓄積された
電荷は全て容量素子Ｃtot に転送される。このような動
作によって、次式（４）が成立する。
負帰還動作によって仮想接地状態にあるので、先にφ１
がハイレベルになって容量素子Ｃ1 〜Ｃi に蓄積された
電荷は全て容量素子Ｃtot に転送される。このような動
作によって、次式（４）が成立する。
【００１９】 Ｖr ・（Ｓi ・Ｃi ＋Ｓi-1 ・Ｃi-1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・Ｃtot （ ４） 式（４）において、Ｃ1 からＣi の容量値がバイナリー
比になっていて、かつ、Ｃtot ＝Ｃi ・（２i −１）な
らば、次式（５）が導かれる。
比になっていて、かつ、Ｃtot ＝Ｃi ・（２i −１）な
らば、次式（５）が導かれる。
【００２０】 Ｖr ・（Ｓi ・Ｃ1 ・２i-1 ＋Ｓi-1 ・Ｃ1 ・２i-2 ＋…＋Ｓ1 ・Ｃ1 ）＝Ｏ ＵＴ・Ｃ1 ・（２i −１）（５） さらに、式（５）より次式（６）が導かれる。
【００２１】 ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１） （６） 以上説明したように、式（６）によれば、図２に示した
スイッチト・キャパシタ回路は、ｉビットのＤ／Ａ変換
機能を有することが分かり、このスイッチト・キャパシ
タ回路では、演算増幅器１１の反転入力端子は常に仮想
接地状態なので、寄生容量に蓄えられる電荷はφ１がハ
イレベルの時とφ２がハイレベルの時とで等しく、寄生
容量の影響を受けないことが分かる。
スイッチト・キャパシタ回路は、ｉビットのＤ／Ａ変換
機能を有することが分かり、このスイッチト・キャパシ
タ回路では、演算増幅器１１の反転入力端子は常に仮想
接地状態なので、寄生容量に蓄えられる電荷はφ１がハ
イレベルの時とφ２がハイレベルの時とで等しく、寄生
容量の影響を受けないことが分かる。
【００２２】ところで、式（５）は理想の容量比の場合
に成立する式であるが、実際には容量比が理想値となる
ように容量素子を製造することは困難であるので、容量
比の相対精度（ミスマッチ）がＤ／Ａ変換誤差を発生さ
せてしまう。また、一般に、半導体集積回路において
は、容量比の相対精度は容量値の平方根に反比例する、
即ち、容量値が大きな程、相対精度が小さくなりＤ／Ａ
変換誤差も少なくなることが知られている。
に成立する式であるが、実際には容量比が理想値となる
ように容量素子を製造することは困難であるので、容量
比の相対精度（ミスマッチ）がＤ／Ａ変換誤差を発生さ
せてしまう。また、一般に、半導体集積回路において
は、容量比の相対精度は容量値の平方根に反比例する、
即ち、容量値が大きな程、相対精度が小さくなりＤ／Ａ
変換誤差も少なくなることが知られている。
【００２３】また、図２に示すスイッチト・キャパシタ
型Ａ／Ｄ変換器では、容量素子Ｃ1〜Ｃi に蓄えられた
電荷は、仮想接地点を通って容量素子Ｃtot に転送され
るので、演算増幅器１１がその転送分の電荷の供給動作
を行うことになる。したがって、Ｄ／Ａ変換誤差を少な
くするために容量素子Ｃtot の容量値を増加すると、演
算増幅器が供給動作を行う電荷も増えてしまい、一般に
演算増幅器の消費電流はこの供給電荷によって定まるた
め、図２に示すスイッチト・キャパシタ型Ａ／Ｄ変換器
では、低消費電流で精度の良いＤ／Ａ変換器を実現する
ことは難しい。
型Ａ／Ｄ変換器では、容量素子Ｃ1〜Ｃi に蓄えられた
電荷は、仮想接地点を通って容量素子Ｃtot に転送され
るので、演算増幅器１１がその転送分の電荷の供給動作
を行うことになる。したがって、Ｄ／Ａ変換誤差を少な
くするために容量素子Ｃtot の容量値を増加すると、演
算増幅器が供給動作を行う電荷も増えてしまい、一般に
演算増幅器の消費電流はこの供給電荷によって定まるた
め、図２に示すスイッチト・キャパシタ型Ａ／Ｄ変換器
では、低消費電流で精度の良いＤ／Ａ変換器を実現する
ことは難しい。
【００２４】なお、この種のスイッチト・キャパシタ型
Ｄ／Ａ変換器の参考文献としては、「USP5,162,801、US
P5,008,674、USP4,616,212、USP4,384,277」等の米国特
許や「R. Gregorian et. al., "Switched-capacito
r circuit design," Proc.IEEE, vol.71,pp.941-96
6,Aug.1983.」等が挙げられる。
Ｄ／Ａ変換器の参考文献としては、「USP5,162,801、US
P5,008,674、USP4,616,212、USP4,384,277」等の米国特
許や「R. Gregorian et. al., "Switched-capacito
r circuit design," Proc.IEEE, vol.71,pp.941-96
6,Aug.1983.」等が挙げられる。
【００２５】次に、図４を参照して、従来の低消費電力
タイプのデルタシグマ型Ｄ／Ａ変換器について説明す
る。このデルタシグマ型Ｄ／Ａ変換器は、入力されるデ
ジタル信号（Ｄｉｎ）を補間するデジタルインターポレ
ーションフイルタ４００と、デジタル信号のデルタシグ
マ変調を行うデジタルデルタシグマ変調器４１０と、ダ
イナミックエレメントマッチング４２０と、電流モード
Ｄ／Ａ変換器４３０と、ディザを付加可能な加算部４４
０とを有している。
タイプのデルタシグマ型Ｄ／Ａ変換器について説明す
る。このデルタシグマ型Ｄ／Ａ変換器は、入力されるデ
ジタル信号（Ｄｉｎ）を補間するデジタルインターポレ
ーションフイルタ４００と、デジタル信号のデルタシグ
マ変調を行うデジタルデルタシグマ変調器４１０と、ダ
イナミックエレメントマッチング４２０と、電流モード
Ｄ／Ａ変換器４３０と、ディザを付加可能な加算部４４
０とを有している。
【００２６】デジタル信号（Ｄｉｎ）としてＦｓレート
（サンプリングレート：通常４４．１（ｋＨｚ））、１
８ビットのデータが入力されると、デジタルインターポ
レーションフィルタ４００によって、折り返し（ａｌｉ
ａｓ）を防止（ａｎｔｉ−ａｌｉａｓ）しながら、Ｆｏ
ｓレート（オーバーサンプリングレート：通常６４ｆｓ
程度）のデジタル信号が出力されるように補間が行われ
る。
（サンプリングレート：通常４４．１（ｋＨｚ））、１
８ビットのデータが入力されると、デジタルインターポ
レーションフィルタ４００によって、折り返し（ａｌｉ
ａｓ）を防止（ａｎｔｉ−ａｌｉａｓ）しながら、Ｆｏ
ｓレート（オーバーサンプリングレート：通常６４ｆｓ
程度）のデジタル信号が出力されるように補間が行われ
る。
【００２７】次に、Ｆｏｓレート、１８ビットのデータ
は、デジタルデルタシグマ変調器４１０によってノイズ
・シェイピングされて、サンプリングレートより高周波
数で、より低分解能（４ビット程度）のデータへと量子
化される。デジタルインターポレーションフイルタ４０
０およびデルタシグマ変調器４１０が理想的に製造され
ていれば、この量子化された信号を４ビットのＤ／Ａ変
換器によってデジタル・アナログ変換を行ってアナログ
信号にすれば良いが、アナログ素子を製造する際に生じ
る製造ミスマッチによって、１８ビット精度を確保する
事はできないため、Ｄ／Ａ変換誤差によりノイズが発生
する。
は、デジタルデルタシグマ変調器４１０によってノイズ
・シェイピングされて、サンプリングレートより高周波
数で、より低分解能（４ビット程度）のデータへと量子
化される。デジタルインターポレーションフイルタ４０
０およびデルタシグマ変調器４１０が理想的に製造され
ていれば、この量子化された信号を４ビットのＤ／Ａ変
換器によってデジタル・アナログ変換を行ってアナログ
信号にすれば良いが、アナログ素子を製造する際に生じ
る製造ミスマッチによって、１８ビット精度を確保する
事はできないため、Ｄ／Ａ変換誤差によりノイズが発生
する。
【００２８】このため、アナログ素子製造のミスマッチ
により発生するノイズを、元々入力されるデジタル信号
が専有する帯域の外にシフトさせ、帯域内の信号対ノイ
ズ比（Ｓ／Ｎ比）を向上するためのデジタル処理を行う
必要がある。このような処理を行う処理部は通常、ダイ
ナミック・エレメント・マッチング（ＤＥＭ）と称さ
れ、ＤＥＭの出力データは最終段に設けた４ビットＤ／
Ａ変換器によってアナログ信号に変換される。図４に示
す例では、デルタシグマ変調器４１０の出力を入力とす
るダイナミックエレメントマッチング４３０の出力デー
タが電流モードＤ／Ａ変換器４３０によってＤ／Ａ変換
される。なお、このＤＥＭ自体の構成は公知であり、そ
の構成や動作内容も複雑であるので、ここでは本発明の
理解容易化のため、ＤＥＭ自体の詳細な説明を行わな
い。
により発生するノイズを、元々入力されるデジタル信号
が専有する帯域の外にシフトさせ、帯域内の信号対ノイ
ズ比（Ｓ／Ｎ比）を向上するためのデジタル処理を行う
必要がある。このような処理を行う処理部は通常、ダイ
ナミック・エレメント・マッチング（ＤＥＭ）と称さ
れ、ＤＥＭの出力データは最終段に設けた４ビットＤ／
Ａ変換器によってアナログ信号に変換される。図４に示
す例では、デルタシグマ変調器４１０の出力を入力とす
るダイナミックエレメントマッチング４３０の出力デー
タが電流モードＤ／Ａ変換器４３０によってＤ／Ａ変換
される。なお、このＤＥＭ自体の構成は公知であり、そ
の構成や動作内容も複雑であるので、ここでは本発明の
理解容易化のため、ＤＥＭ自体の詳細な説明を行わな
い。
【００２９】従来のデルタシグマＤ／Ａ変換器では、こ
の４ビットＤ／Ａ変換器に演算増幅器を必要としない抵
抗や電流源等で構成される電流モードＤ／Ａ変換器４３
０を用いて低消費電力化を図っていた。そして、電流モ
ードＤ／Ａ変換器４３０を構成する抵抗等の回路素子の
ミスマッチは、同程度のエリアを占有する容量素子のミ
スマッチの１０倍程度と大きい。
の４ビットＤ／Ａ変換器に演算増幅器を必要としない抵
抗や電流源等で構成される電流モードＤ／Ａ変換器４３
０を用いて低消費電力化を図っていた。そして、電流モ
ードＤ／Ａ変換器４３０を構成する抵抗等の回路素子の
ミスマッチは、同程度のエリアを占有する容量素子のミ
スマッチの１０倍程度と大きい。
【００３０】また、ＤＥＭは周期的な制御シーケンス
で、後段に接続される電流モードＤ／Ａ変換器４３０の
制御を行うので、この周期的制御により、回路素子のミ
スマツチが大きいとアナログ信号として不要なトーンを
発生させてしまう。ここで、周期的な制御シーケンスと
は、例えば、電流モードＤ／Ａ変換器４３０を構成する
電流源と抵抗との組み合わせであるセグメントが複数設
けられている場合、全てのセグメントを満遍なく使用す
るために、予め定めた周期的な使用パターンで各セグメ
ントを使用していくこと等をいうが、ここでは詳細には
説明しない。
で、後段に接続される電流モードＤ／Ａ変換器４３０の
制御を行うので、この周期的制御により、回路素子のミ
スマツチが大きいとアナログ信号として不要なトーンを
発生させてしまう。ここで、周期的な制御シーケンスと
は、例えば、電流モードＤ／Ａ変換器４３０を構成する
電流源と抵抗との組み合わせであるセグメントが複数設
けられている場合、全てのセグメントを満遍なく使用す
るために、予め定めた周期的な使用パターンで各セグメ
ントを使用していくこと等をいうが、ここでは詳細には
説明しない。
【００３１】以上説明したように、従来のデルタシグマ
Ｄ／Ａ変換器では消費電力が小さくても、トーンにより
Ｓ／Ｎ比が劣化していた。このトーンを軽減するため
に、デルタシグマ変調器４１０の出力に、加算部４４０
によってＭ系列信号等の疑似ランダム信号であるデイザ
を加えて、周期性を有する信号をランダム化することも
提案されている。
Ｄ／Ａ変換器では消費電力が小さくても、トーンにより
Ｓ／Ｎ比が劣化していた。このトーンを軽減するため
に、デルタシグマ変調器４１０の出力に、加算部４４０
によってＭ系列信号等の疑似ランダム信号であるデイザ
を加えて、周期性を有する信号をランダム化することも
提案されている。
【００３２】この回路によれば、デイザを付加すること
はノイズを加えるのと等価であるため、トーンはなくな
ってもＳ／Ｎ比が劣化してしまうという問題があり、ま
た、デイザを付加することは、製造コストを増加させ
る。結局、電流モードＤ／Ａ変換器を用いた従来のデル
タシグマ型Ｄ／Ａ変換器では低消費電力と高Ｓ／Ｎは同
時に実現できなかった。
はノイズを加えるのと等価であるため、トーンはなくな
ってもＳ／Ｎ比が劣化してしまうという問題があり、ま
た、デイザを付加することは、製造コストを増加させ
る。結局、電流モードＤ／Ａ変換器を用いた従来のデル
タシグマ型Ｄ／Ａ変換器では低消費電力と高Ｓ／Ｎは同
時に実現できなかった。
【００３３】なお、この種のデルタシグマ型Ｄ／Ａ変換
器に関する文献としては、「R.T Baird et.al., "Linea
rity enhancement of multi-bit delta-sigma A/D AND
D/Aconverters using data weighted averaging,"IEEE
Tran.On Cir.And Sys.-II Vol.42,No.12,pp753-762.De
c.1995」「T.Hamasaki et.al.,"A 3V,22mW Mulit-bitcu
rrent mode delta sigma DAC with 100dB dynamic rang
e," IEEE Jou. Of solid-state circuits, Vol.31,No.1
2,pp.1888-1894,Dec.1996」等が挙げられる。
器に関する文献としては、「R.T Baird et.al., "Linea
rity enhancement of multi-bit delta-sigma A/D AND
D/Aconverters using data weighted averaging,"IEEE
Tran.On Cir.And Sys.-II Vol.42,No.12,pp753-762.De
c.1995」「T.Hamasaki et.al.,"A 3V,22mW Mulit-bitcu
rrent mode delta sigma DAC with 100dB dynamic rang
e," IEEE Jou. Of solid-state circuits, Vol.31,No.1
2,pp.1888-1894,Dec.1996」等が挙げられる。
【００３４】
【発明が解決しようとする課題】このように、図１に示
す従来の回路によれば、寄生容量の影響を受けてＤ／Ａ
変換誤差が大きくなるという問題があり、また、図２に
示す従来の回路によれば、寄生容量の影響を受けなくす
ることはできても、消費電流が大きな回路になってしま
う。
す従来の回路によれば、寄生容量の影響を受けてＤ／Ａ
変換誤差が大きくなるという問題があり、また、図２に
示す従来の回路によれば、寄生容量の影響を受けなくす
ることはできても、消費電流が大きな回路になってしま
う。
【００３５】さらに、これらの問題を解決するために図
４に示すような回路が提案されているものの、デイザを
付加することはノイズを加えるのと等価であるため、ト
ーンはなくなってもＳ／Ｎ比が劣化してしまうという問
題があった。また、デイザを付加することは製造コスト
を増加させてしまう。
４に示すような回路が提案されているものの、デイザを
付加することはノイズを加えるのと等価であるため、ト
ーンはなくなってもＳ／Ｎ比が劣化してしまうという問
題があった。また、デイザを付加することは製造コスト
を増加させてしまう。
【００３６】さらに、デルタシグマＤ／Ａ変換器を構成
する電流モードＤ／Ａ変換器は一般に制御クロックのジ
ッターに敏感であるという問題もあった。本発明は上述
した従来の未解決の課題を解決するためになされたもの
で、その目的は、寄生容量の影響を受けず、消費電流が
少なく、高Ｓ／Ｎ比でＤ／Ａ変換を行うＤ／Ａ変換手段
を提供する点にある。
する電流モードＤ／Ａ変換器は一般に制御クロックのジ
ッターに敏感であるという問題もあった。本発明は上述
した従来の未解決の課題を解決するためになされたもの
で、その目的は、寄生容量の影響を受けず、消費電流が
少なく、高Ｓ／Ｎ比でＤ／Ａ変換を行うＤ／Ａ変換手段
を提供する点にある。
【００３７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明によれば、与えられたデジタル
信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の期間に、前記デジタル信号に基づいて、所定基準
電圧に対応する電荷を保持する複数の容量素子と、第２
の期間に、前記各容量素子を演算増幅器の入力端子と出
力端子との間に接続するスイッチ部と、を備えたＤ／Ａ
変換器が提供される。
め、請求項１に係る発明によれば、与えられたデジタル
信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の期間に、前記デジタル信号に基づいて、所定基準
電圧に対応する電荷を保持する複数の容量素子と、第２
の期間に、前記各容量素子を演算増幅器の入力端子と出
力端子との間に接続するスイッチ部と、を備えたＤ／Ａ
変換器が提供される。
【００３８】また、請求項２に係る発明によれば、与え
られたデジタル信号をアナログ信号に変換するＤ／Ａ変
換器であって、第１の期間に、前記デジタル信号に基づ
いて、所定基準電圧に対応する電荷を保侍する第１の複
数の容量素子と、第２の期間に、前記第１の複数の容量
素子の夫々を演算増幅器の反転入力端子と非反転出力端
子との間に接続する第１のスイッチ部と、第１の期間
に、前記デジタル信号に基づいて、前記所定基準電圧に
対応する電荷を保持する第２の複数の容量素子と、第２
の期間に、前記第２の複数の容量素子の夫々を前記演算
増幅器の非反転入力端子と反転出力端子との間に接続す
る第２のスイッチ部とを備えたＤ／Ａ変換器が提供され
る。
られたデジタル信号をアナログ信号に変換するＤ／Ａ変
換器であって、第１の期間に、前記デジタル信号に基づ
いて、所定基準電圧に対応する電荷を保侍する第１の複
数の容量素子と、第２の期間に、前記第１の複数の容量
素子の夫々を演算増幅器の反転入力端子と非反転出力端
子との間に接続する第１のスイッチ部と、第１の期間
に、前記デジタル信号に基づいて、前記所定基準電圧に
対応する電荷を保持する第２の複数の容量素子と、第２
の期間に、前記第２の複数の容量素子の夫々を前記演算
増幅器の非反転入力端子と反転出力端子との間に接続す
る第２のスイッチ部とを備えたＤ／Ａ変換器が提供され
る。
【００３９】また、請求項３に係る発明は、請求項１お
よび２のいずれかにおいて、前記複数の容量素子の容量
値は、小さなものから大きなものまで、順に２倍の大き
さになっていくように設定されていることを特徴とす
る。
よび２のいずれかにおいて、前記複数の容量素子の容量
値は、小さなものから大きなものまで、順に２倍の大き
さになっていくように設定されていることを特徴とす
る。
【００４０】さらに、請求項４に係る発明は、請求項１
および２のいずれかにおいて、前記複数の容量素子の容
量値が、同一の値に設定されていることを特徴とする。
なお、請求項３、４に記載した前記複数の容量素子に
は、第１および第２の複数の容量素子がともに含まれ
る。
および２のいずれかにおいて、前記複数の容量素子の容
量値が、同一の値に設定されていることを特徴とする。
なお、請求項３、４に記載した前記複数の容量素子に
は、第１および第２の複数の容量素子がともに含まれ
る。
【００４１】さらにまた、請求項５に係る発明によれ
ば、請求項１、２、３および４のいずれかにおいて、前
記演算増幅器の出力端子端と入力端子との間に、ローパ
ス特性を有するように容量素子を設けたことを特徴とす
る。
ば、請求項１、２、３および４のいずれかにおいて、前
記演算増幅器の出力端子端と入力端子との間に、ローパ
ス特性を有するように容量素子を設けたことを特徴とす
る。
【００４２】また、以下のように本発明の他の態様であ
るデルタシグマ型のＤ／Ａ変換器も提供される。即ち、
請求項６に係る発明によれば、所定のサンプリング周波
数でサンプリングされたデジタル信号をアナログ信号に
変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デ
ジタル信号を補間して、前記サンプリング周波数より高
い周波数の第２のデジタル信号に変換するデジタルイン
ターポレーションフィルタと、該第２のデジタル信号を
ノイズシェーピングして、より低ビット数の第３のデジ
タル信号に変換するデジタルデルタシグマ変調器と、デ
ジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル
信号に基づいて、所定基準電圧に対応する電荷を保持す
る複数の容量素子と、第２の期間に、前記各容量素子を
演算増幅器の入力端子と出力端子との間に接続するスイ
ッチ部とを有する、デルタシグマ型Ｄ／Ａ変換器が提供
される。
るデルタシグマ型のＤ／Ａ変換器も提供される。即ち、
請求項６に係る発明によれば、所定のサンプリング周波
数でサンプリングされたデジタル信号をアナログ信号に
変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デ
ジタル信号を補間して、前記サンプリング周波数より高
い周波数の第２のデジタル信号に変換するデジタルイン
ターポレーションフィルタと、該第２のデジタル信号を
ノイズシェーピングして、より低ビット数の第３のデジ
タル信号に変換するデジタルデルタシグマ変調器と、デ
ジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル
信号に基づいて、所定基準電圧に対応する電荷を保持す
る複数の容量素子と、第２の期間に、前記各容量素子を
演算増幅器の入力端子と出力端子との間に接続するスイ
ッチ部とを有する、デルタシグマ型Ｄ／Ａ変換器が提供
される。
【００４３】また、請求項７に係る発明によれば、所定
のサンプリング周波数でサンプリングされたデジタル信
号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換
器であって、前記デジタル信号を補間して、前記サンプ
リング周波数より高い周波数の第２のデジタル信号に変
換するデジタルインターポレーションフィルタと、該第
２のデジタル信号をノイズシェーピングして、より低ビ
ット数の第３のデジタル信号に変換するデジタルデルタ
シグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ
変換器と、を備え、該Ｄ／Ａ変換器は、第１の期間に、
第３のデジタル信号に基づいて、所定基準電圧に対応す
る電荷を保持する第１の複数の容量素子と、第２の期間
に、前記第１の複数の容量素子の夫々を演算増幅器の反
転入力端子と非反転出力端子との間に接続する第１のス
イッチ部と、第１の期間に、前記第３のデジタル信号と
逆の極性の第４のデジタル信号に基づいて、前記所定基
準電圧に対応する電荷を保持する第２の複数の容量素子
と、第２の期間に、前記第２の複数の容量素子の夫々を
前記演算増幅器の非反転入力端子と反転出力端子との間
に接続する第２のスイッチ部とを有する、デルタシグマ
型Ｄ／Ａ変換器が提供される。
のサンプリング周波数でサンプリングされたデジタル信
号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換
器であって、前記デジタル信号を補間して、前記サンプ
リング周波数より高い周波数の第２のデジタル信号に変
換するデジタルインターポレーションフィルタと、該第
２のデジタル信号をノイズシェーピングして、より低ビ
ット数の第３のデジタル信号に変換するデジタルデルタ
シグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ
変換器と、を備え、該Ｄ／Ａ変換器は、第１の期間に、
第３のデジタル信号に基づいて、所定基準電圧に対応す
る電荷を保持する第１の複数の容量素子と、第２の期間
に、前記第１の複数の容量素子の夫々を演算増幅器の反
転入力端子と非反転出力端子との間に接続する第１のス
イッチ部と、第１の期間に、前記第３のデジタル信号と
逆の極性の第４のデジタル信号に基づいて、前記所定基
準電圧に対応する電荷を保持する第２の複数の容量素子
と、第２の期間に、前記第２の複数の容量素子の夫々を
前記演算増幅器の非反転入力端子と反転出力端子との間
に接続する第２のスイッチ部とを有する、デルタシグマ
型Ｄ／Ａ変換器が提供される。
【００４４】また、請求項８に係る発明によれば、請求
項６および７のいずれかにおいて、前記デジタルデルタ
シグマ変調器と前記Ｄ／Ａ変換器との間に、ダイナミッ
クエレメントマッチングを備えたことを特徴とする。
項６および７のいずれかにおいて、前記デジタルデルタ
シグマ変調器と前記Ｄ／Ａ変換器との間に、ダイナミッ
クエレメントマッチングを備えたことを特徴とする。
【００４５】さらに、請求項９に係る発明によれば、請
求項６、７および８のいずれかにおいて、前記複数の容
量素子の容量値が、同一の値に設定されていることを特
徴とする。
求項６、７および８のいずれかにおいて、前記複数の容
量素子の容量値が、同一の値に設定されていることを特
徴とする。
【００４６】さらにまた、請求項１０に係る発明によれ
ば、請求項６、７、８および９のいずれかにおいて、前
記デジタルデルタシグマ変調器のフィードバックループ
が、１より大きいゲインを有するように構成されている
ことを特徴とする。
ば、請求項６、７、８および９のいずれかにおいて、前
記デジタルデルタシグマ変調器のフィードバックループ
が、１より大きいゲインを有するように構成されている
ことを特徴とする。
【００４７】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図５に、本発明の実施の形態にか
かるＤ／Ａ変換器の回路構成図を示す。
参照しつつ説明する。図５に、本発明の実施の形態にか
かるＤ／Ａ変換器の回路構成図を示す。
【００４８】このＤ／Ａ変換器は、出力端子と反転入力
端子とが容量素子Ｃfbで接続されるとともに、非反転入
力端子が接地されている演算増幅器１００と、容量素子
Ｃ1〜Ｃi と、容量素子Ｃ1 〜Ｃi と演算増幅器１００
の反転入力端子との間に接続されたスイッチＳＢと、各
容量素子Ｃ1 〜Ｃi の右側の端子に接続されたスイッチ
ＳＵ１〜ＳＵｉと、２種類の基準電圧源（Ｖr+、Ｖr-）
のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、
各容量素子Ｃ1 〜Ｃi の左側の端子と演算増幅器１００
の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉ
と、２種類のクロックφ１、φ２を供給するためのクロ
ック供給部２００とを備えている。
端子とが容量素子Ｃfbで接続されるとともに、非反転入
力端子が接地されている演算増幅器１００と、容量素子
Ｃ1〜Ｃi と、容量素子Ｃ1 〜Ｃi と演算増幅器１００
の反転入力端子との間に接続されたスイッチＳＢと、各
容量素子Ｃ1 〜Ｃi の右側の端子に接続されたスイッチ
ＳＵ１〜ＳＵｉと、２種類の基準電圧源（Ｖr+、Ｖr-）
のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、
各容量素子Ｃ1 〜Ｃi の左側の端子と演算増幅器１００
の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉ
と、２種類のクロックφ１、φ２を供給するためのクロ
ック供給部２００とを備えている。
【００４９】なお、図３に示すようにクロック供給部２
００から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
００から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
【００５０】スイッチＳＵ１〜ＳＵｉはφ１がハイレベ
ルの時閉状態となって、これ以外の時には開状態とな
り、これを符号φ１で示している。また、ＳＵＧ１〜Ｓ
ＵＧｉはデジタルデータＳｉの極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ１で示す）。
ルの時閉状態となって、これ以外の時には開状態とな
り、これを符号φ１で示している。また、ＳＵＧ１〜Ｓ
ＵＧｉはデジタルデータＳｉの極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ１で示す）。
【００５１】スイッチＳＢおよびスイッチＳＹ１〜ＳＹ
ｉは、φ２がハイレベルの時閉状態となって、これ以外
の時には開状態となるスイッチ（これを符号φ２で示
す）である。
ｉは、φ２がハイレベルの時閉状態となって、これ以外
の時には開状態となるスイッチ（これを符号φ２で示
す）である。
【００５２】さて、この回路の動作を説明する。まず、
φ１がハイレベルの時、スイッチＳＵ１〜ＳＵｉが閉状
態となり容量素子Ｃ1 〜Ｃi の右側の端子が接地され
る。さらに、スイッチＳＵＧ１〜ＳＵＧｉの動作によっ
て、デジタルデータＳ1 からＳ i の極性（＋１または−
１）に応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準
電圧源Ｖr+またはＶr-に接続され、容量素子Ｃ1 〜Ｃi
は夫々の基準電圧に対応する電荷を保持する。
φ１がハイレベルの時、スイッチＳＵ１〜ＳＵｉが閉状
態となり容量素子Ｃ1 〜Ｃi の右側の端子が接地され
る。さらに、スイッチＳＵＧ１〜ＳＵＧｉの動作によっ
て、デジタルデータＳ1 からＳ i の極性（＋１または−
１）に応じて、容量素子Ｃ1 〜Ｃi の左側の端子が基準
電圧源Ｖr+またはＶr-に接続され、容量素子Ｃ1 〜Ｃi
は夫々の基準電圧に対応する電荷を保持する。
【００５３】次に、φ２がハイレベルの時、スイッチＳ
Ｕ１〜ＳＵｉ、および、スイッチＳＵＧ１〜ＳＵＧｉが
開状態となるとともに、スイッチＳＢおよびスイッチＳ
Ｙ１〜ＳＹｉが閉状態となって、容量素子Ｃ1 〜Ｃ
i が、演算増幅器１００の出力端子（出力電圧ＯＵＴ）
と反転入力端子との間に並列に接続される。
Ｕ１〜ＳＵｉ、および、スイッチＳＵＧ１〜ＳＵＧｉが
開状態となるとともに、スイッチＳＢおよびスイッチＳ
Ｙ１〜ＳＹｉが閉状態となって、容量素子Ｃ1 〜Ｃ
i が、演算増幅器１００の出力端子（出力電圧ＯＵＴ）
と反転入力端子との間に並列に接続される。
【００５４】すると、容量素子の間での電荷の分配が起
こり、電荷保存則より次式（７）が成立することにな
る。 Ｖr ・（Ｓi ・Ｃi ＋Ｓi-1 ・Ｃi-1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・（Ｃi ＋ Ｃi-1 ＋…Ｃ1 ） （７） 式（７）において、Ｃ1 からＣi の容量値がバイナリー
比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2 ＝２・Ｃ1 」
となっていれば、次式（８）が導かれる。
こり、電荷保存則より次式（７）が成立することにな
る。 Ｖr ・（Ｓi ・Ｃi ＋Ｓi-1 ・Ｃi-1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ・（Ｃi ＋ Ｃi-1 ＋…Ｃ1 ） （７） 式（７）において、Ｃ1 からＣi の容量値がバイナリー
比、即ち、「Ｃi ＝２・Ｃi-1 、…、Ｃ2 ＝２・Ｃ1 」
となっていれば、次式（８）が導かれる。
【００５５】 Ｖr ・（Ｓi ・Ｃ1 ・２i-1 ＋Ｓi-1 ・Ｃ1 ・２i-2 ＋…＋Ｓ1 ・Ｃ1 ）＝Ｏ ＵＴ・Ｃ1 ・（２i −１） （８） この結果、出力端子に出力される電圧ＯＵＴは次式
（９）のようになる。
（９）のようになる。
【００５６】 ＯＵＴ＝Ｖr ・（Ｓi ・２i-1 ＋Ｓi-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１） （９） 以上動作説明したように、式（９）によれば、図５に示
したスイッチト・キャパシタ回路はｉビットのバイナリ
ー型のＤ／Ａ変換器となる。
したスイッチト・キャパシタ回路はｉビットのバイナリ
ー型のＤ／Ａ変換器となる。
【００５７】なお、式（７）において、容量素子Ｃ1 〜
Ｃi の容量値を同一とすると、「ＯＵＴ＝Ｖr ・（Ｓi
＋Ｓi-1 ＋…＋Ｓ1 ）／ｉ」となるため、容量素子Ｃ1
〜Ｃ i の容量値を同一とすれば、ｉビットのリニアレベ
ル型のＤ／Ａ変換器を実現できる。
Ｃi の容量値を同一とすると、「ＯＵＴ＝Ｖr ・（Ｓi
＋Ｓi-1 ＋…＋Ｓ1 ）／ｉ」となるため、容量素子Ｃ1
〜Ｃ i の容量値を同一とすれば、ｉビットのリニアレベ
ル型のＤ／Ａ変換器を実現できる。
【００５８】また、演算増幅器１００の出力端子と反転
入力端子との間に接続されている容量素子Ｃfbは、φ１
がハイレベルの時に、前回のタイミングでのＤ／Ａ変換
の結果を電圧として保持するホールドすることによって
演算増幅器１００が常に正常な動作レンジ内で動作する
ことを維持させ、演算増幅器１００の出力が予測できな
いような電圧値となり、演算増幅器１００の動作が動作
レンジ外となるのを防ぐのを防止している。また、この
ような容量素子Ｃfbは、後述するようなローパス特性を
スイツチト・キャパシタ回路に与える。したがって、容
量素子Ｃfbの容量値が小さいほど高周波数領域でフラッ
トとなるＤ／Ａ変換特性が得られる。なお、容量素子Ｃ
fbを設けることは、Ｄ／Ａ変換の精度には何ら影響を及
ぼさない。
入力端子との間に接続されている容量素子Ｃfbは、φ１
がハイレベルの時に、前回のタイミングでのＤ／Ａ変換
の結果を電圧として保持するホールドすることによって
演算増幅器１００が常に正常な動作レンジ内で動作する
ことを維持させ、演算増幅器１００の出力が予測できな
いような電圧値となり、演算増幅器１００の動作が動作
レンジ外となるのを防ぐのを防止している。また、この
ような容量素子Ｃfbは、後述するようなローパス特性を
スイツチト・キャパシタ回路に与える。したがって、容
量素子Ｃfbの容量値が小さいほど高周波数領域でフラッ
トとなるＤ／Ａ変換特性が得られる。なお、容量素子Ｃ
fbを設けることは、Ｄ／Ａ変換の精度には何ら影響を及
ぼさない。
【００５９】この実施の形態によれば、以下に示すよう
な効果が得られる。まず、このスイッチト・キャパシタ
Ｄ／Ａ変換器では、φ１がハイレベルの時、基準電圧源
の電圧をサンプリングして保持する容量素子と、φ２が
ハイレベルの時、演算増幅器の入力端子・出力端子間に
接続され負帰還ループを形成する容量素子とが兼用され
るように構成されているので、図２で示した従来の技術
のように、容量素子Ｃ 1 〜Ｃi から容量素子Ｃfbへの電
荷の転送を行う必要はなく、演算増幅器の電荷供給動作
は行われない。したがって、この回路によれば、演算増
幅器に必要な消費電流は、演算増幅器の熱雑音の仕様を
満たすための最低限の消費電流で十分であり、消費電流
の小さなＤ／Ａ変換器を実現可能になる。
な効果が得られる。まず、このスイッチト・キャパシタ
Ｄ／Ａ変換器では、φ１がハイレベルの時、基準電圧源
の電圧をサンプリングして保持する容量素子と、φ２が
ハイレベルの時、演算増幅器の入力端子・出力端子間に
接続され負帰還ループを形成する容量素子とが兼用され
るように構成されているので、図２で示した従来の技術
のように、容量素子Ｃ 1 〜Ｃi から容量素子Ｃfbへの電
荷の転送を行う必要はなく、演算増幅器の電荷供給動作
は行われない。したがって、この回路によれば、演算増
幅器に必要な消費電流は、演算増幅器の熱雑音の仕様を
満たすための最低限の消費電流で十分であり、消費電流
の小さなＤ／Ａ変換器を実現可能になる。
【００６０】また、前述したように、容量素子の容量値
を大きくすればミスマッチは減ってＤ／Ａ変換の精度は
向上するため、容量素子の容量値を大きくしてＤ／Ａ変
換の精度を向上することが可能となる。この際、容量素
子の容量値を大きくしても、演算増幅器は電荷供給動作
を行わないので、消費電流を少なくしつつＳ／Ｎ比の高
くしてＤ／Ａ変換を行うＤ／Ａ変換器を実現できる。
を大きくすればミスマッチは減ってＤ／Ａ変換の精度は
向上するため、容量素子の容量値を大きくしてＤ／Ａ変
換の精度を向上することが可能となる。この際、容量素
子の容量値を大きくしても、演算増幅器は電荷供給動作
を行わないので、消費電流を少なくしつつＳ／Ｎ比の高
くしてＤ／Ａ変換を行うＤ／Ａ変換器を実現できる。
【００６１】さらに、この実施の形態によれば、スイツ
チト・キャパシタ回路におけるＳ／Ｎの劣化要因である
「ｋＴ／Ｃノイズ」も消費電流を増加させずに減少させ
ることができる。この「ｋＴ／Ｃノイズ」は、スイッチ
の熱雑音によって発生するノイズであって、その大きさ
は容量素子の容量値に反比例するため、容量素子の容量
値が大きいほど「ｋＴ／Ｃノイズ」は小さくなる。よっ
て、この実施の形態によれば、演算増幅器の消費電流を
増加させずに「ｋＴ／Ｃノイズ」を減らすことが可能と
なる。
チト・キャパシタ回路におけるＳ／Ｎの劣化要因である
「ｋＴ／Ｃノイズ」も消費電流を増加させずに減少させ
ることができる。この「ｋＴ／Ｃノイズ」は、スイッチ
の熱雑音によって発生するノイズであって、その大きさ
は容量素子の容量値に反比例するため、容量素子の容量
値が大きいほど「ｋＴ／Ｃノイズ」は小さくなる。よっ
て、この実施の形態によれば、演算増幅器の消費電流を
増加させずに「ｋＴ／Ｃノイズ」を減らすことが可能と
なる。
【００６２】さらにまた、この実施の形態によれば、演
算増幅器の反転入力端子は仮想接地状態になるため、常
に一定の電圧になっていて、寄生容量の影響も受けな
い。次に、図６を参照して、本発明の他の実施の形態に
かかるＤ／Ａ変換器について説明する。
算増幅器の反転入力端子は仮想接地状態になるため、常
に一定の電圧になっていて、寄生容量の影響も受けな
い。次に、図６を参照して、本発明の他の実施の形態に
かかるＤ／Ａ変換器について説明する。
【００６３】この実施の形態は、全差動型の演算増幅器
を用いている点に特徴がある。前述した図５に示す回路
は、いわゆるシングルエンド（片側）型の演算増幅器を
用いたＤ／Ａ変換器であるが、実際に、デルタシグマ型
Ｄ／Ａ変換器のようなデジタル回路とアナログ回路とが
混在したものを半導体集積回路として実現する場合に
は、デジタル・ノイズ等のコモンモードノイズを除去す
る必要があり、このコモンモードノイズを除去するため
に全差動型の回路構成にしている。
を用いている点に特徴がある。前述した図５に示す回路
は、いわゆるシングルエンド（片側）型の演算増幅器を
用いたＤ／Ａ変換器であるが、実際に、デルタシグマ型
Ｄ／Ａ変換器のようなデジタル回路とアナログ回路とが
混在したものを半導体集積回路として実現する場合に
は、デジタル・ノイズ等のコモンモードノイズを除去す
る必要があり、このコモンモードノイズを除去するため
に全差動型の回路構成にしている。
【００６４】また、デルタシグマ型Ｄ／Ａ変換器では、
図５に示す回路のように、バイナリー型のＤ／Ａ変換器
ではなく、ダイナミック・エレメント・マッチングを用
いる都合により、各ビットが等しい重みを有するリニア
レベル型のＤ／Ａ変換器が用いられる場合がある。そこ
で、このリニアレベル型のＤ／Ａ変換器の実現例につて
説明する。
図５に示す回路のように、バイナリー型のＤ／Ａ変換器
ではなく、ダイナミック・エレメント・マッチングを用
いる都合により、各ビットが等しい重みを有するリニア
レベル型のＤ／Ａ変換器が用いられる場合がある。そこ
で、このリニアレベル型のＤ／Ａ変換器の実現例につて
説明する。
【００６５】このＤ／Ａ変換器は、非反転出力端子（Ｏ
ＵＴ＋）と反転入力端子とが容量素子Ｃfb（＝３０・Ｃ
1 ）で接続されるとともに、反転出力端子（ＯＵＴ−）
と非反転入力端子とが容量素子Ｃfb（＝３０・Ｃ1 ）で
接続されている演算増幅器１１０と、非反転出力側（図
面左側）の１５個の容量素子Ｃ1 と、反転出力側（図面
右側）の１５個の容量素子Ｃ1 と、非反転出力側の各容
量素子Ｃ1 と演算増幅器１１０の反転入力端子との間に
接続されたスイッチＳＣ１と、反転出力側の各容量素子
Ｃ1 と演算増幅器１１０の非反転入力端子との間に接続
されたスイッチＳＣ２と、非反転出力側の各容量素子Ｃ
1 の右側の端子に接続されたスイッチＳＶ１〜ＳＶ１５
と、反転出力側の各容量素子Ｃ1 の左側の端子に接続さ
れたスイッチＳＸ１〜ＳＸ１５と、２種類の基準電圧源
（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１
〜ＳＶＧ１５と、非反転出力側の各容量素子Ｃ1 の左側
の端子と演算増幅器１００の非反転出力端子との間に接
続されたスイッチＳＺ１〜ＳＺ１５と、２種類の基準電
圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸ
Ｇ１〜ＳＸＧ１５と、反転出力側の各容量素子Ｃ１の右
側の端子と演算増幅器１１０の反転出力端子との間に接
続されたスイッチＳＤ１〜ＳＤ１５と、２種類のクロッ
クφ１、φ２を供給するためのクロック供給部２１０と
を備えていて、全差動型で１５レベルのリニアレベル型
のＤ／Ａ変換器である。
ＵＴ＋）と反転入力端子とが容量素子Ｃfb（＝３０・Ｃ
1 ）で接続されるとともに、反転出力端子（ＯＵＴ−）
と非反転入力端子とが容量素子Ｃfb（＝３０・Ｃ1 ）で
接続されている演算増幅器１１０と、非反転出力側（図
面左側）の１５個の容量素子Ｃ1 と、反転出力側（図面
右側）の１５個の容量素子Ｃ1 と、非反転出力側の各容
量素子Ｃ1 と演算増幅器１１０の反転入力端子との間に
接続されたスイッチＳＣ１と、反転出力側の各容量素子
Ｃ1 と演算増幅器１１０の非反転入力端子との間に接続
されたスイッチＳＣ２と、非反転出力側の各容量素子Ｃ
1 の右側の端子に接続されたスイッチＳＶ１〜ＳＶ１５
と、反転出力側の各容量素子Ｃ1 の左側の端子に接続さ
れたスイッチＳＸ１〜ＳＸ１５と、２種類の基準電圧源
（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１
〜ＳＶＧ１５と、非反転出力側の各容量素子Ｃ1 の左側
の端子と演算増幅器１００の非反転出力端子との間に接
続されたスイッチＳＺ１〜ＳＺ１５と、２種類の基準電
圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸ
Ｇ１〜ＳＸＧ１５と、反転出力側の各容量素子Ｃ１の右
側の端子と演算増幅器１１０の反転出力端子との間に接
続されたスイッチＳＤ１〜ＳＤ１５と、２種類のクロッ
クφ１、φ２を供給するためのクロック供給部２１０と
を備えていて、全差動型で１５レベルのリニアレベル型
のＤ／Ａ変換器である。
【００６６】なお、図３に示すようにクロック供給部２
１０から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
１０から供給される２種類のクロックφ１、φ２は、夫
々、ローレベルとハイレベルとを所定間隔で繰り返すよ
うなクロックであって、一方がハイレベルとき他方はロ
ーレベルとなって、互いのクロックのハイレベル部は重
複しない。
【００６７】スイッチＳＶ１〜ＳＶ１５、および、スイ
ッチＳＸ１〜ＳＸ１５はφ１がハイレベルの時閉状態と
なって、これ以外の時には開状態となり、これを符号φ
１で示している。
ッチＳＸ１〜ＳＸ１５はφ１がハイレベルの時閉状態と
なって、これ以外の時には開状態となり、これを符号φ
１で示している。
【００６８】また、ＳＶＧ１〜ＳＶＧ１５はデジタルデ
ータＳｉ（ｉ＝１〜１５）の極性（＋１または−１）に
応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ１で示す）。
ータＳｉ（ｉ＝１〜１５）の極性（＋１または−１）に
応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr-）に接続する（符号Ｓi ｂ・
φ１で示す）。
【００６９】同様に、ＳＸＧ１〜ＳＸＧ１５はデジタル
データＳｉ（ｉ＝１〜１５）の極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr-）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr+）に接続する（符号Ｓi ｂ・
φ１で示す）。
データＳｉ（ｉ＝１〜１５）の極性（＋１または−１）
に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続
し、φ１がハイレベルでＳｉの極性が「＋１」の時には
基準電圧源（Ｖr-）に接続し（符号Ｓｉ・φ１で示
す）、一方、φ１がローレベルでＳi の極性が「−１」
の時には基準電圧源（Ｖr+）に接続する（符号Ｓi ｂ・
φ１で示す）。
【００７０】スイッチＳＣ１、ＳＣ２、およびスイッチ
ＳＺ１〜ＳＺ１５、ＳＤ１〜ＳＤ１５は、φ２がハイレ
ベルの時閉状態となって、これ以外の時には開状態とな
るスイッチ（これを符号φ２で示す）である。
ＳＺ１〜ＳＺ１５、ＳＤ１〜ＳＤ１５は、φ２がハイレ
ベルの時閉状態となって、これ以外の時には開状態とな
るスイッチ（これを符号φ２で示す）である。
【００７１】この回路の動作を説明すると、まず、φ１
がハイレベルの時、スイッチＳＶ１〜ＳＶ１５およびＳ
Ｘ１〜ＳＸ１５が閉状態となり、非反転出力側の各容量
素子Ｃ1 の右側の端子、および、反転出力側の各容量素
子Ｃ1 の左側の端子が接地される。さらに、スイッチＳ
ＶＧ１〜ＳＶＧ１５およびスイッチＳＸＧ１〜ＳＸＧ１
５の動作によって、デジタルデータＳ1 からＳ15の極性
（＋１または−１）に応じて、非反転出力側の各容量素
子Ｃ1 の左側の端子および反転出力側の各容量素子Ｃ1
が基準電圧源Ｖr+またはＶr-に接続され、各容量素子Ｃ
1 は夫々の基準電圧に対応する電荷を保持する。
がハイレベルの時、スイッチＳＶ１〜ＳＶ１５およびＳ
Ｘ１〜ＳＸ１５が閉状態となり、非反転出力側の各容量
素子Ｃ1 の右側の端子、および、反転出力側の各容量素
子Ｃ1 の左側の端子が接地される。さらに、スイッチＳ
ＶＧ１〜ＳＶＧ１５およびスイッチＳＸＧ１〜ＳＸＧ１
５の動作によって、デジタルデータＳ1 からＳ15の極性
（＋１または−１）に応じて、非反転出力側の各容量素
子Ｃ1 の左側の端子および反転出力側の各容量素子Ｃ1
が基準電圧源Ｖr+またはＶr-に接続され、各容量素子Ｃ
1 は夫々の基準電圧に対応する電荷を保持する。
【００７２】次に、φ２がハイレベルの時、スイッチＳ
ＶＧ１〜ＳＶＧ１５、ＳＸＧ１〜ＳＸＧ１５、ＳＶ１〜
ＳＶ１５、ＳＸ１〜ＳＸ１５が開状態となるとともに、
スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ１５、ＳＤ１〜
ＳＤ１５が閉状態となって、非反転出力側の各容量素子
Ｃ1 が、演算増幅器１１０の非反転出力端子と反転入力
端子との間に並列に接続されとともに、反転出力側の各
容量素子Ｃ1 が、演算増幅器１１０の反転出力端子と非
反転入力端子との間に並列に接続される。
ＶＧ１〜ＳＶＧ１５、ＳＸＧ１〜ＳＸＧ１５、ＳＶ１〜
ＳＶ１５、ＳＸ１〜ＳＸ１５が開状態となるとともに、
スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ１５、ＳＤ１〜
ＳＤ１５が閉状態となって、非反転出力側の各容量素子
Ｃ1 が、演算増幅器１１０の非反転出力端子と反転入力
端子との間に並列に接続されとともに、反転出力側の各
容量素子Ｃ1 が、演算増幅器１１０の反転出力端子と非
反転入力端子との間に並列に接続される。
【００７３】すると、容量素子の間での電荷の分配が起
こり、電荷保存則より式（７）より以下の式が成立する
ことになる。即ち、式（７）において、１５個の容量素
子Ｃ 1 からＣ15がＣ1 なる同一の容量を有するとして、
Ｃfbを無視すると、非反転出力側のスイッチト・キャパ
シタ回路で次式（１０）が成立する。
こり、電荷保存則より式（７）より以下の式が成立する
ことになる。即ち、式（７）において、１５個の容量素
子Ｃ 1 からＣ15がＣ1 なる同一の容量を有するとして、
Ｃfbを無視すると、非反転出力側のスイッチト・キャパ
シタ回路で次式（１０）が成立する。
【００７４】 Ｖr ・（Ｓ15・Ｃ1 ＋Ｓ14・Ｃ1 ＋…＋Ｓ1 ・Ｃ1 ）＝ＯＵＴ＋・Ｃ1 ・１５ （１０） 式（１０）より、非反転出力端子から出力される出力電
圧ＯＵＴ＋は次式（１１）で与えられることになる。
圧ＯＵＴ＋は次式（１１）で与えられることになる。
【００７５】 ＯＵＴ＋＝Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５ （１１） これは１５レベルのリニアレベル型のＤ／Ａ変換動作を
実現していることを意味する。また、図６に示すよう
に、反転出力側の容量素子のスイッチングを制御してい
るデジタル・データが、非反転出力側と逆極性になって
いるので、式（１１）と同様に、反転出力端子から出力
される出力電圧ＯＵＴ−は次式（１２）で求められる。
実現していることを意味する。また、図６に示すよう
に、反転出力側の容量素子のスイッチングを制御してい
るデジタル・データが、非反転出力側と逆極性になって
いるので、式（１１）と同様に、反転出力端子から出力
される出力電圧ＯＵＴ−は次式（１２）で求められる。
【００７６】 ＯＵＴ−＝−Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５ （１２） 全差動回路では、非反転出力端子から出力される電圧と
反転出力端子から出力される出力電圧との差（差動出
力）が実際の出力信号となり、ここで差動出力をＯＵＴ
とすると、ＯＵＴは以下のように定まる。
反転出力端子から出力される出力電圧との差（差動出
力）が実際の出力信号となり、ここで差動出力をＯＵＴ
とすると、ＯＵＴは以下のように定まる。
【００７７】 ＯＵＴ＝（ＯＵＴ＋）−（ＯＵＴ−）＝２Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／ １５ （１３） 式（１１）、式（１２）のシングルエンド（片側）回路
の出力と比ベると、全差動回路では信号振幅が６ｄＢ増
加していることがわかる。これにより、演算増幅器が発
生する熱雑音のＳ／Ｎに対する影響は６ｄＢ改善され
る。言い換えれば、Ｓ／Ｎを維持したままで、演算増幅
器の消費電流を半分にすることができる。
の出力と比ベると、全差動回路では信号振幅が６ｄＢ増
加していることがわかる。これにより、演算増幅器が発
生する熱雑音のＳ／Ｎに対する影響は６ｄＢ改善され
る。言い換えれば、Ｓ／Ｎを維持したままで、演算増幅
器の消費電流を半分にすることができる。
【００７８】なお、非反転出力側および反転出力側の各
容量素子の容量値をバイナリー比として、バイナリー型
のＤ／Ａ変換器を実現することも可能である。この場
合、出力は、「ＯＵＴ＝２・Ｖr ・（Ｓi ・２i-1 ＋Ｓ
i-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）」となる。
容量素子の容量値をバイナリー比として、バイナリー型
のＤ／Ａ変換器を実現することも可能である。この場
合、出力は、「ＯＵＴ＝２・Ｖr ・（Ｓi ・２i-1 ＋Ｓ
i-1 ・２i-2 ＋…＋Ｓ1 ）／（２i −１）」となる。
【００７９】また、前述したように、本発明によるスイ
ッチト・キャパシタＤ／Ａ変換器はローパス特性を有す
る。図５の回路の帰還キャパシタＣfbは図６では３０・
Ｃ1なる容量値としている。帰還キャパシタの影響を含
めて、式（１０）を式（１３）のように全差動型にして
書き直すと、次式（１４）のようになる。
ッチト・キャパシタＤ／Ａ変換器はローパス特性を有す
る。図５の回路の帰還キャパシタＣfbは図６では３０・
Ｃ1なる容量値としている。帰還キャパシタの影響を含
めて、式（１０）を式（１３）のように全差動型にして
書き直すと、次式（１４）のようになる。
【００８０】 ＯＵＴ〔ｎ−１〕・３０Ｃ1 ＋２Ｖr ・（Ｓ15＋Ｓ14＋…＋Ｓ1 ）・Ｃ1 ＝Ｏ ＵＴ〔ｎ〕・（３０Ｃ1 ＋１５Ｃ1 ） （１４） ここでＯＵＴ［ｎ−１］は、周期的に行うＤ／Ａ変換の
前周期の変換結果を示す。式（１４）でＯＵＴ〔ｎ−
１］＝ＯＵＴ・Ｚ-1としてＺ変換表示してＺ関数を解く
と、次式（１５）のようになる。
前周期の変換結果を示す。式（１４）でＯＵＴ〔ｎ−
１］＝ＯＵＴ・Ｚ-1としてＺ変換表示してＺ関数を解く
と、次式（１５）のようになる。
【００８１】 ＯＵＴ＝２Ｖr ・（（Ｓ15＋Ｓ14＋…＋Ｓ1 ）／１５）・（ １／（３−２・ Ｚ-1）） （１５） 式（１３）のＤ／Ａ変換結果にローパス特性を有する項
「１／（３−２・Ｚ-1）」が乗算されていることが分か
り、前周期のＤ／Ａ変換結果を保持するための帰還キャ
パシタＣfbを設けることによって、ローパス特性を得る
ことが可能になる。
「１／（３−２・Ｚ-1）」が乗算されていることが分か
り、前周期のＤ／Ａ変換結果を保持するための帰還キャ
パシタＣfbを設けることによって、ローパス特性を得る
ことが可能になる。
【００８２】例えば、スイッチト・キャパシタＤ／Ａ変
換器のサンプリング周波数を４４．１（ｋＨｚ）・６４
＝２．８２２４（ＭＨｚ）とすると式（１５）は、カッ
トオフ周波数１５０（ｋＨｚ）の１次ローパスフィルタ
特性を有する。このカットオフ周波数は以下のようにし
て求まる。
換器のサンプリング周波数を４４．１（ｋＨｚ）・６４
＝２．８２２４（ＭＨｚ）とすると式（１５）は、カッ
トオフ周波数１５０（ｋＨｚ）の１次ローパスフィルタ
特性を有する。このカットオフ周波数は以下のようにし
て求まる。
【００８３】即ち、式（１５）の「１／（３−２・
Ｚ-1）」なる項によるローパス特性のカットオフ周波数
Ｆｃは、「３−２・Ｚ-1 （１６）」なる式（１６）の
解を求めることにより与えられる。また、式（１６）を
「Ｚ≒１＋ｓ／Ｆｏｓ （１７）（Ｆｏｓはオーバーサ
ンプリング周波数）」のように近似し、ｓ領域の式に変
換することによってＦｓは求まる。式（１６）、（１
７）より、「ｓ＝Ｆｏｓ／３（１８）」となるので、式
（１８）より、「Ｆｃ＝ｓ・Ｆｏｓ／（２・π）＝ｓ・
Ｆｏｓ／（２・π・３）」となる。これにＦｏｓ＝２．
８２４４（ＭＨｚ）を代入すると、Ｆｃ＝１４９．７
（ＫＨｚ）となる。
Ｚ-1）」なる項によるローパス特性のカットオフ周波数
Ｆｃは、「３−２・Ｚ-1 （１６）」なる式（１６）の
解を求めることにより与えられる。また、式（１６）を
「Ｚ≒１＋ｓ／Ｆｏｓ （１７）（Ｆｏｓはオーバーサ
ンプリング周波数）」のように近似し、ｓ領域の式に変
換することによってＦｓは求まる。式（１６）、（１
７）より、「ｓ＝Ｆｏｓ／３（１８）」となるので、式
（１８）より、「Ｆｃ＝ｓ・Ｆｏｓ／（２・π）＝ｓ・
Ｆｏｓ／（２・π・３）」となる。これにＦｏｓ＝２．
８２４４（ＭＨｚ）を代入すると、Ｆｃ＝１４９．７
（ＫＨｚ）となる。
【００８４】また、デルタシグマ型Ｄ／Ａ変換器ではオ
ーバーサンプリングを行っているので、このローパス特
性は信号処理を行っている周波数帯域には影響を与えな
い。また、本発明の実施形態のように、高周波数領域で
の量子化ノイズを除去するために、帰還キャパシタＣfb
の容量値を大きくして、このローパス特性を利用するこ
とも可能であり、この場合でも消費電流の増加を招かな
い。
ーバーサンプリングを行っているので、このローパス特
性は信号処理を行っている周波数帯域には影響を与えな
い。また、本発明の実施形態のように、高周波数領域で
の量子化ノイズを除去するために、帰還キャパシタＣfb
の容量値を大きくして、このローパス特性を利用するこ
とも可能であり、この場合でも消費電流の増加を招かな
い。
【００８５】次に、図７、８を参照して、本発明の他の
実施の形態にかかるデルタシグマ型Ｄ／Ａ変換器につい
て説明する。図７は、本発明の実施の形態であるデルタ
シグマ型Ｄ／Ａ変換器の回路図である。このデルタシグ
マ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサン
プリングされたデジタル信号を補間して、サンプリング
周波数より高い周波数のデジタル信号に変換するデジタ
ルインターポレーションフィルタ７００と、補間処理さ
れたデジタル信号をノイズシェーピングして、より低ビ
ット数（低分解能）の１５レベルのデジタル信号に変換
する１５レベルデジタルデルタシグマ変調器７１０と、
ＤＷＡ方式を採用したＤＷＡ方式ダイナミックエレメン
トマッチング７２０と、１５レベルのデジタル信号を入
力可能な１５レベルスイッチトキャパシタフィルタＤ／
Ａ変換器７３０と、を有している。
実施の形態にかかるデルタシグマ型Ｄ／Ａ変換器につい
て説明する。図７は、本発明の実施の形態であるデルタ
シグマ型Ｄ／Ａ変換器の回路図である。このデルタシグ
マ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサン
プリングされたデジタル信号を補間して、サンプリング
周波数より高い周波数のデジタル信号に変換するデジタ
ルインターポレーションフィルタ７００と、補間処理さ
れたデジタル信号をノイズシェーピングして、より低ビ
ット数（低分解能）の１５レベルのデジタル信号に変換
する１５レベルデジタルデルタシグマ変調器７１０と、
ＤＷＡ方式を採用したＤＷＡ方式ダイナミックエレメン
トマッチング７２０と、１５レベルのデジタル信号を入
力可能な１５レベルスイッチトキャパシタフィルタＤ／
Ａ変換器７３０と、を有している。
【００８６】なお、１５レベルスイッチトキャパシタフ
ィルタＤ／Ａ変換器７３０としては、図６に示したＤ／
Ａ変換器や、図５に示したＤ／Ａ変換器（但し、Ｃ1 〜
Ｃiの全容量素子の容量値を同一としたもの）を用いれ
ばよい。
ィルタＤ／Ａ変換器７３０としては、図６に示したＤ／
Ａ変換器や、図５に示したＤ／Ａ変換器（但し、Ｃ1 〜
Ｃiの全容量素子の容量値を同一としたもの）を用いれ
ばよい。
【００８７】このデルタシグマ型Ｄ／Ａ変換器では、ま
ず、デジタルインターポレーションフィルタ７００がデ
ジタル信号を補間して、サンプリング周波数より高い周
波数の第２のデジタル信号に変換し、１５レベルデジタ
ルデルタシグマ変調器７１０が該第２のデジタル信号を
ノイズシェーピングして、より低ビット数の第３のデジ
タル信号に変換し、さらに、ＤＷＡ方式ダイナミックエ
レメントマッチング７２０によってＤＥＭ処理されたデ
ジタル信号を、１５レベルスイッチトキャパシタＤ／Ａ
変換器７３０がＤ／Ａ変換を行う。
ず、デジタルインターポレーションフィルタ７００がデ
ジタル信号を補間して、サンプリング周波数より高い周
波数の第２のデジタル信号に変換し、１５レベルデジタ
ルデルタシグマ変調器７１０が該第２のデジタル信号を
ノイズシェーピングして、より低ビット数の第３のデジ
タル信号に変換し、さらに、ＤＷＡ方式ダイナミックエ
レメントマッチング７２０によってＤＥＭ処理されたデ
ジタル信号を、１５レベルスイッチトキャパシタＤ／Ａ
変換器７３０がＤ／Ａ変換を行う。
【００８８】そして、１５レベルスイッチトキャパシタ
Ｄ／Ａ変換器７３０として図５に示したＤ／Ａ変換器を
採用した場合（但しＣ1 〜Ｃi （ｉ＝１５））の夫々の
容量値を同一とする）には、複数の容量素子（Ｃ1 〜Ｃ
i ）がφ１がハイレベルの時、デジタル信号に基づい
て、所定基準電圧（Ｖr+、Ｖr-）に対応する電荷を保持
し、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢが、φ
２がハイレベルの時閉状態となって、各容量素子を演算
増幅器１００の入力端子と出力端子との間に接続するの
で、演算増幅器１００による電荷供給動作が行われず、
消費電力の少ない高精度のＤ／Ａ変換器を含んでなるデ
ルタシグマ型Ｄ／Ａ変換器を実現することが可能にな
る。
Ｄ／Ａ変換器７３０として図５に示したＤ／Ａ変換器を
採用した場合（但しＣ1 〜Ｃi （ｉ＝１５））の夫々の
容量値を同一とする）には、複数の容量素子（Ｃ1 〜Ｃ
i ）がφ１がハイレベルの時、デジタル信号に基づい
て、所定基準電圧（Ｖr+、Ｖr-）に対応する電荷を保持
し、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢが、φ
２がハイレベルの時閉状態となって、各容量素子を演算
増幅器１００の入力端子と出力端子との間に接続するの
で、演算増幅器１００による電荷供給動作が行われず、
消費電力の少ない高精度のＤ／Ａ変換器を含んでなるデ
ルタシグマ型Ｄ／Ａ変換器を実現することが可能にな
る。
【００８９】また、１５レベルスイッチトキャパシタＤ
／Ａ変換器７３０として図６に示したＤ／Ａ変換器を採
用した場合には、非反転出力側および反転出力側の複数
の容量素子の夫々がφ１がハイレベルの時、デジタル信
号に基づいて、所定基準電圧（Ｖr+、Ｖr-）に対応する
電荷を保持し、スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ
１５、ＳＤ１〜ＳＤ１５が、φ２がハイレベルの時閉状
態となって、非反転出力側の容量素子を演算増幅器１１
０の反転入力端子と非反転出力端子との間に接続ととも
に、反転出力側の容量素子を演算増幅器１１０の非反転
入力端子と反転出力端子との間に接続するので、演算増
幅器１１０による電荷供給動作が行われず、消費電力の
少なく、演算増幅器の全差動動作によってＳ／Ｎ比を向
上することを可能とする高精度のＤ／Ａ変換器を含んで
なるデルタシグマ型Ｄ／Ａ変換器を実現することが可能
になる。
／Ａ変換器７３０として図６に示したＤ／Ａ変換器を採
用した場合には、非反転出力側および反転出力側の複数
の容量素子の夫々がφ１がハイレベルの時、デジタル信
号に基づいて、所定基準電圧（Ｖr+、Ｖr-）に対応する
電荷を保持し、スイッチＳＣ１、ＳＣ２、ＳＺ１〜ＳＺ
１５、ＳＤ１〜ＳＤ１５が、φ２がハイレベルの時閉状
態となって、非反転出力側の容量素子を演算増幅器１１
０の反転入力端子と非反転出力端子との間に接続ととも
に、反転出力側の容量素子を演算増幅器１１０の非反転
入力端子と反転出力端子との間に接続するので、演算増
幅器１１０による電荷供給動作が行われず、消費電力の
少なく、演算増幅器の全差動動作によってＳ／Ｎ比を向
上することを可能とする高精度のＤ／Ａ変換器を含んで
なるデルタシグマ型Ｄ／Ａ変換器を実現することが可能
になる。
【００９０】また、図８には、１５レベルデジタルデル
タシグマ変調器７１０の構成例を示している。この１５
レベルデジタルデルタシグマ変調器７１０は３次のＳｏ
ｄｉｎｉ ｌｏｏｐ（ソディニループ）型と称されるも
ので、３次のループフィルタ８１０と、１５レベルの量
子化を行う１５レベル量子化器８２０と、ゲイン８３０
（増幅率Ｇ）を含むフィードバックループによるフィー
ドバック値と入力とを加算する加算器８４０とを有す
る。ループフィルタ８１０において、８０１、８０２、
８０３は夫々積分器、８０４、８０５、８０６、８０７
は夫々係数Ｂ１、Ａ１、Ａ２、Ａ３の掛け算器、８０８
は加算器である。
タシグマ変調器７１０の構成例を示している。この１５
レベルデジタルデルタシグマ変調器７１０は３次のＳｏ
ｄｉｎｉ ｌｏｏｐ（ソディニループ）型と称されるも
ので、３次のループフィルタ８１０と、１５レベルの量
子化を行う１５レベル量子化器８２０と、ゲイン８３０
（増幅率Ｇ）を含むフィードバックループによるフィー
ドバック値と入力とを加算する加算器８４０とを有す
る。ループフィルタ８１０において、８０１、８０２、
８０３は夫々積分器、８０４、８０５、８０６、８０７
は夫々係数Ｂ１、Ａ１、Ａ２、Ａ３の掛け算器、８０８
は加算器である。
【００９１】ここで、ゲイン８３０は、３次の負帰還ル
ープを有するデルタシグマ変調器において、大振幅入力
時の発振を防止するためには不可欠なものであるととも
に、ゲインを設けることは、等価的に「１／Ｇ」なる増
幅率の増幅器を入力部に設けることに相当する。したが
って、「１／Ｇ」の値を調整して、例えばフィードバッ
クループが１より大きいゲインを有するようにして、最
終段の１５レベルスイッチトキャパシタＤ／Ａ変換器７
３０の出力振幅を調整を行うとともに、大振幅入力時の
発振を防止することが可能となる。
ープを有するデルタシグマ変調器において、大振幅入力
時の発振を防止するためには不可欠なものであるととも
に、ゲインを設けることは、等価的に「１／Ｇ」なる増
幅率の増幅器を入力部に設けることに相当する。したが
って、「１／Ｇ」の値を調整して、例えばフィードバッ
クループが１より大きいゲインを有するようにして、最
終段の１５レベルスイッチトキャパシタＤ／Ａ変換器７
３０の出力振幅を調整を行うとともに、大振幅入力時の
発振を防止することが可能となる。
【００９２】本発明の実施の形態にかかるスイッチト・
キャパシタＤ／Ａ変換器は、図５や図６で示した通り、
基準電圧源から基準電圧をサンプリングする容量素子と
帰還ループを構成する容量素子とが兼用された構成とな
っているので、スイッチトキャハシタＤ／Ａ変換器自体
のゲインは１で固定となっている。したがって、Ｄ／Ａ
変換のレベル調整を行う場合には、スイッチトキャハシ
タＤ／Ａ変換器７３０の前段のいずれかの位置で、信号
振幅を調整する必要がある。図８でのゲイン８３０の値
を、例えば１以上になるようにして、１５レベルデジタ
ルデルタシグマ変調器７１０の発振防止とデルタシグマ
型Ｄ／Ａ変換器全体の信号ゲインの両方を考慮する事に
より、新たな回路の追加を行わないで、Ｄ／Ａ変換時の
信号振幅を調整することが可能である。
キャパシタＤ／Ａ変換器は、図５や図６で示した通り、
基準電圧源から基準電圧をサンプリングする容量素子と
帰還ループを構成する容量素子とが兼用された構成とな
っているので、スイッチトキャハシタＤ／Ａ変換器自体
のゲインは１で固定となっている。したがって、Ｄ／Ａ
変換のレベル調整を行う場合には、スイッチトキャハシ
タＤ／Ａ変換器７３０の前段のいずれかの位置で、信号
振幅を調整する必要がある。図８でのゲイン８３０の値
を、例えば１以上になるようにして、１５レベルデジタ
ルデルタシグマ変調器７１０の発振防止とデルタシグマ
型Ｄ／Ａ変換器全体の信号ゲインの両方を考慮する事に
より、新たな回路の追加を行わないで、Ｄ／Ａ変換時の
信号振幅を調整することが可能である。
【００９３】なお、このようなデジタルデルタシグマ変
調器７１０自体は、例えば、「D.R.Wellard et.al"Ster
e.O 16bit Delta-Sigma A/D converter for Digital A
udio",vol.37.pp476-486,June 1989 」等の文献に記載
されている公知のものであり、詳細な動作説明等は省略
する。
調器７１０自体は、例えば、「D.R.Wellard et.al"Ster
e.O 16bit Delta-Sigma A/D converter for Digital A
udio",vol.37.pp476-486,June 1989 」等の文献に記載
されている公知のものであり、詳細な動作説明等は省略
する。
【００９４】また、ＤＷＡ方式ダイナミックエレメント
マッチング７２０としては、「R.TBaird et.al., "Line
arity enhancement of multi-bit delta-sigma A/D AND
D/A converters using data weighted averaging,"IEE
E Tran.On Cir.And Sys.-IIVol.42,No.12,pp753-762.De
c.1995」等の文献に記載されている Data WeightedAver
aging（ＤＷＡ）方式のＤＥＭに採用している。
マッチング７２０としては、「R.TBaird et.al., "Line
arity enhancement of multi-bit delta-sigma A/D AND
D/A converters using data weighted averaging,"IEE
E Tran.On Cir.And Sys.-IIVol.42,No.12,pp753-762.De
c.1995」等の文献に記載されている Data WeightedAver
aging（ＤＷＡ）方式のＤＥＭに採用している。
【００９５】ＤＷＡ方式は、等しい重みのアナログ素子
（具体的には、容量素子Ｃ1 〜Ｃ i）を順番に循環して
使用することにより、素子ミスマッチが原因で発生する
ノイズ成分を１次でノイズ・シェイピングする方式であ
るが、この方式自体について詳述することは省略する。
（具体的には、容量素子Ｃ1 〜Ｃ i）を順番に循環して
使用することにより、素子ミスマッチが原因で発生する
ノイズ成分を１次でノイズ・シェイピングする方式であ
るが、この方式自体について詳述することは省略する。
【００９６】しかしＤＷＡ方式を採用しても、１（％）
以上の素子ミスマッチがあれば、Ｄ／Ａ変換結果として
トーンが発生しＳ／Ｎ比が劣化してしまうが、本発明に
よれば、低消費電流で、容量値を大きくして素子マッチ
ングの少ないＤ／Ａ変換器を用いることができるので、
トーンによるＳ／Ｎ比の劣化は起こらない。また、トー
ンが発生しないのでデイザを付加する必要ない。
以上の素子ミスマッチがあれば、Ｄ／Ａ変換結果として
トーンが発生しＳ／Ｎ比が劣化してしまうが、本発明に
よれば、低消費電流で、容量値を大きくして素子マッチ
ングの少ないＤ／Ａ変換器を用いることができるので、
トーンによるＳ／Ｎ比の劣化は起こらない。また、トー
ンが発生しないのでデイザを付加する必要ない。
【００９７】さらに、一般に、スイッチト・キャパシタ
回路は、自身を制御する制御クロックのエッジ部のみの
短い期間で動作が安定していれば精度の良い動作を行う
ので、制御クロックがジッターを有していてもその影響
を受けない。この結果、本発明の実施の形態にかかるＤ
／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変
換器は、低消費電力、高Ｓ／Ｎ比、クロックジッターに
対する影響を受けにくいという特性を有する。
回路は、自身を制御する制御クロックのエッジ部のみの
短い期間で動作が安定していれば精度の良い動作を行う
ので、制御クロックがジッターを有していてもその影響
を受けない。この結果、本発明の実施の形態にかかるＤ
／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変
換器は、低消費電力、高Ｓ／Ｎ比、クロックジッターに
対する影響を受けにくいという特性を有する。
【００９８】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、複数の容量素子が第１の期間に、デジタル
信号に基づいて、所定基準電圧に対応する電荷を保持
し、スイッチ部が、第２の期間に、各容量素子を演算増
幅器の入力端子と出力端子との間に接続するので、演算
増幅器による電荷供給動作が行われず、消費電力の少な
い高精度のＤ／Ａ変換器が実現可能になる。
明によれば、複数の容量素子が第１の期間に、デジタル
信号に基づいて、所定基準電圧に対応する電荷を保持
し、スイッチ部が、第２の期間に、各容量素子を演算増
幅器の入力端子と出力端子との間に接続するので、演算
増幅器による電荷供給動作が行われず、消費電力の少な
い高精度のＤ／Ａ変換器が実現可能になる。
【００９９】また、請求項２に係る発明によれば、第１
および第２の複数の容量素子が第１の期間に、デジタル
信号に基づいて、所定基準電圧に対応する電荷を保侍
し、第２の期間に、第１のスイッチ部が、第１の複数の
容量素子の夫々を演算増幅器の反転入力端子と非反転出
力端子との間に接続するとともに、第２のスイッチ部
が、第２の複数の容量素子の夫々を演算増幅器の非反転
入力端子と反転出力端子との間に接続するので、演算増
幅器による電荷供給動作が行われず、消費電力の少ない
高精度のＤ／Ａ変換器が実現可能になるとともに、演算
増幅器の全差動動作によって、Ｓ／Ｎ比を向上すること
が可能になる。
および第２の複数の容量素子が第１の期間に、デジタル
信号に基づいて、所定基準電圧に対応する電荷を保侍
し、第２の期間に、第１のスイッチ部が、第１の複数の
容量素子の夫々を演算増幅器の反転入力端子と非反転出
力端子との間に接続するとともに、第２のスイッチ部
が、第２の複数の容量素子の夫々を演算増幅器の非反転
入力端子と反転出力端子との間に接続するので、演算増
幅器による電荷供給動作が行われず、消費電力の少ない
高精度のＤ／Ａ変換器が実現可能になるとともに、演算
増幅器の全差動動作によって、Ｓ／Ｎ比を向上すること
が可能になる。
【０１００】また、請求項３に係る発明は、請求項１お
よび２に係る発明のいずれかの効果に加えて、複数の容
量素子の容量値を、小さなものから大きなものまで、順
に２倍の大きさになっていくように設定するので、バイ
ナリー型のＤ／Ａ変換機能を実現することが可能とな
る。
よび２に係る発明のいずれかの効果に加えて、複数の容
量素子の容量値を、小さなものから大きなものまで、順
に２倍の大きさになっていくように設定するので、バイ
ナリー型のＤ／Ａ変換機能を実現することが可能とな
る。
【０１０１】さらに、請求項４に係る発明によれば、請
求項１および２に係る発明のいずれかの効果に加えて、
複数の容量素子の容量値を同一の値に設定するので、リ
ニアレベル型のＤ／Ａ変換機能を実現することが可能と
なる。
求項１および２に係る発明のいずれかの効果に加えて、
複数の容量素子の容量値を同一の値に設定するので、リ
ニアレベル型のＤ／Ａ変換機能を実現することが可能と
なる。
【０１０２】さらにまた、請求項５に係る発明によれ
ば、請求項１、２、３および４に係る発明のいずれかの
効果に加えて、演算増幅器の出力端子端と入力端子との
間に、ローパス特性を有するように容量素子を設けてあ
るので、ローパス特性を有するＤ／Ａ変換器を実現する
ことが可能となる。
ば、請求項１、２、３および４に係る発明のいずれかの
効果に加えて、演算増幅器の出力端子端と入力端子との
間に、ローパス特性を有するように容量素子を設けてあ
るので、ローパス特性を有するＤ／Ａ変換器を実現する
ことが可能となる。
【０１０３】また、請求項６に係る発明によれば、デジ
タルインターポレーションフィルタがデジタル信号を補
間して、サンプリング周波数より高い周波数の第２のデ
ジタル信号に変換し、デジタルデルタシグマ変調器が該
第２のデジタル信号をノイズシェーピングして、より低
ビット数の第３のデジタル信号に変換し、さらに、Ｄ／
Ａ変換器がＤ／Ａ変換する際に、複数の容量素子が第１
の期間に、第３のデジタル信号に基づいて、所定基準電
圧に対応する電荷を保持し、スイッチ部が、第２の期間
に、各容量素子を演算増幅器の入力端子と出力端子との
間に接続するので、演算増幅器による電荷供給動作が行
われず、消費電力の少ない高精度のＤ／Ａ変換器を含ん
でなるデルタシグマ型Ｄ／Ａ変換器を実現することが可
能になる。
タルインターポレーションフィルタがデジタル信号を補
間して、サンプリング周波数より高い周波数の第２のデ
ジタル信号に変換し、デジタルデルタシグマ変調器が該
第２のデジタル信号をノイズシェーピングして、より低
ビット数の第３のデジタル信号に変換し、さらに、Ｄ／
Ａ変換器がＤ／Ａ変換する際に、複数の容量素子が第１
の期間に、第３のデジタル信号に基づいて、所定基準電
圧に対応する電荷を保持し、スイッチ部が、第２の期間
に、各容量素子を演算増幅器の入力端子と出力端子との
間に接続するので、演算増幅器による電荷供給動作が行
われず、消費電力の少ない高精度のＤ／Ａ変換器を含ん
でなるデルタシグマ型Ｄ／Ａ変換器を実現することが可
能になる。
【０１０４】また、請求項７に係る発明によれば、デジ
タルインターポレーションフィルタがデジタル信号を補
間して、サンプリング周波数より高い周波数の第２のデ
ジタル信号に変換し、デジタルデルタシグマ変調器が該
第２のデジタル信号をノイズシェーピングして、より低
ビット数の第３のデジタル信号に変換し、さらに、Ｄ／
Ａ変換器がＤ／Ａ変換する際に、第１および第２の複数
の容量素子が第１の期間に、デジタル信号に基づいて、
所定基準電圧に対応する電荷を保侍し、第２の期間に、
第１のスイッチ部が、第１の複数の容量素子の夫々を演
算増幅器の反転入力端子と非反転出力端子との間に接続
するとともに、第２のスイッチ部が、第２の複数の容量
素子の夫々を演算増幅器の非反転入力端子と反転出力端
子との間に接続するので、演算増幅器による電荷供給動
作が行われず、消費電力の少ない高精度のＤ／Ａ変換器
が実現可能になるとともに、演算増幅器の全差動動作に
よってＳ／Ｎ比を向上することを可能とするＤ／Ａ変換
器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現する
ことが可能になる。
タルインターポレーションフィルタがデジタル信号を補
間して、サンプリング周波数より高い周波数の第２のデ
ジタル信号に変換し、デジタルデルタシグマ変調器が該
第２のデジタル信号をノイズシェーピングして、より低
ビット数の第３のデジタル信号に変換し、さらに、Ｄ／
Ａ変換器がＤ／Ａ変換する際に、第１および第２の複数
の容量素子が第１の期間に、デジタル信号に基づいて、
所定基準電圧に対応する電荷を保侍し、第２の期間に、
第１のスイッチ部が、第１の複数の容量素子の夫々を演
算増幅器の反転入力端子と非反転出力端子との間に接続
するとともに、第２のスイッチ部が、第２の複数の容量
素子の夫々を演算増幅器の非反転入力端子と反転出力端
子との間に接続するので、演算増幅器による電荷供給動
作が行われず、消費電力の少ない高精度のＤ／Ａ変換器
が実現可能になるとともに、演算増幅器の全差動動作に
よってＳ／Ｎ比を向上することを可能とするＤ／Ａ変換
器を含んでなるデルタシグマ型Ｄ／Ａ変換器を実現する
ことが可能になる。
【０１０５】また、請求項８に係る発明によれば、請求
項６および７に係る発明のいずれかの効果に加えて、デ
ジタルデルタシグマ変調器とＤ／Ａ変換器との間に、ダ
イナミックエレメントマッチングを備えたので、Ｓ／Ｎ
比が向上されるという効果が得られる。
項６および７に係る発明のいずれかの効果に加えて、デ
ジタルデルタシグマ変調器とＤ／Ａ変換器との間に、ダ
イナミックエレメントマッチングを備えたので、Ｓ／Ｎ
比が向上されるという効果が得られる。
【０１０６】さらに、請求項９に係る発明によれば、請
求項６、７および８に係る発明のいずれかの効果に加え
て、複数の容量素子の容量値を同一の値に設定している
ので、リニアレベル型のＤ／Ａ変換機能を実現すること
が可能となる。
求項６、７および８に係る発明のいずれかの効果に加え
て、複数の容量素子の容量値を同一の値に設定している
ので、リニアレベル型のＤ／Ａ変換機能を実現すること
が可能となる。
【０１０７】さらにまた、請求項１０に係る発明によれ
ば、請求項６、７、８および９に係る発明のいずれかの
効果に加えて、デジタルデルタシグマ変調器のフィード
バックループが、１より大きいゲインを有するように構
成しているので、デジタルデルタシグマ変調器での発振
防止を行うとともに、Ｄ／Ａ変換時のゲインの調整を可
能にするという効果が得られる。
ば、請求項６、７、８および９に係る発明のいずれかの
効果に加えて、デジタルデルタシグマ変調器のフィード
バックループが、１より大きいゲインを有するように構
成しているので、デジタルデルタシグマ変調器での発振
防止を行うとともに、Ｄ／Ａ変換時のゲインの調整を可
能にするという効果が得られる。
【図１】従来のスイッチト・キャパシタＤ／Ａ変換器の
回路図である。
回路図である。
【図２】従来の他のスイッチト・キャパシタＤ／Ａ変換
器の回路図である。
器の回路図である。
【図３】Ｄ／Ａ変換器に供給するクロックのタイミング
チャートである。
チャートである。
【図４】従来のデルタシグマ型Ｄ／Ａ変換器の回路図で
ある。
ある。
【図５】本発明の実施の形態にかかるＤ／Ａ変換器の回
路図である。
路図である。
【図６】本発明の他の実施の形態にかかるＤ／Ａ変換器
の回路図である。
の回路図である。
【図７】本発明の他の実施の形態にかかるデルタシグマ
型Ｄ／Ａ変換器の回路図である。
型Ｄ／Ａ変換器の回路図である。
【図８】デルタシグマ変調器のブロック図である。
１０ 演算増幅器 １１ 演算増幅器 １００ 演算増幅器 １１０ 演算増幅器 ２０ クロック供給部 ２１ クロック供給部 ２００ クロック供給部 ２１０ クロック供給部 Ｃ1 〜Ｃi 容量素子 ＳＷ１〜ＳＷｉ スイッチ ＳＷＧ１〜ＳＷＧｉ スイッチ Ｃtot 容量素子 ＳＡ１〜ＳＡ２ スイッチ ＳＲ１〜ＳＲｉ スイッチ ＳＲＧ１〜ＳＲＧｉ スイッチ ４００ デジタルインターポレーションフィルタ ４１０ デジタルデルタシグマ変調器 ４２０ ダイミックエレメントマッチング ４３０ 電流モードＤ／Ａ変換器 ４４０ 加算部 Ｃｆｂ 容量素子 ＳＢ スイッチ ＳＹ１〜ＳＹｉ スイッチ ＳＵ１〜ＳＵｉ スイッチ ＳＵＧ１〜ＳＵＧｉ スイッチ ＳＣ１〜ＳＣ２ スイッチ ＳＶ１〜ＳＶ１５ ＳＶＧ１〜ＳＶＧ１５ ＳＸ１〜ＳＸ１５ スイッチ ＳＸＧ１〜ＳＸＧ１５ スイッチ ７００ デジタルインターポレーションフィルタ ７１０ １５レベルデジタルデルタシグマ変調器 ７２０ ＤＷＡ方式ダイナミックエレメントマッチング ７３０ １５レベルスイッチトキャパシタＤ／Ａ変換器 ８１０ ループフィルタ ８０１ 積分器 ８０２ 積分器 ８０３ 積分器 ８０４ 掛け算器 ８０５ 掛け算器 ８０６ 掛け算器 ８０７ 掛け算器 ８０８ 加算器 ８２０ １５レベル量子化器 ８３０ ゲイン ８４０ 加算器
Claims (10)
- 【請求項１】 与えられたデジタル信号をアナログ信号
に変換するＤ／Ａ変換器であって、 第１の期間に、前記デジタル信号に基づいて、所定基準
電圧に対応する電荷を保持する複数の容量素子と、 第２の期間に、前記各容量素子を演算増幅器の入力端子
と出力端子との間に接続するスイッチ部と、を備えたＤ
／Ａ変換器。 - 【請求項２】 与えられたデジタル信号をアナログ信号
に変換するＤ／Ａ変換器であって、 第１の期間に、前記デジタル信号に基づいて、所定基準
電圧に対応する電荷を保侍する第１の複数の容量素子
と、 第２の期間に、前記第１の複数の容量素子の夫々を演算
増幅器の反転入力端子と非反転出力端子との間に接続す
る第１のスイッチ部と、 第１の期間に、前記デジタル信号に基づいて、前記所定
基準電圧に対応する電荷を保持する第２の複数の容量素
子と、 第２の期間に、前記第２の複数の容量素子の夫々を前記
演算増幅器の非反転入力端子と反転出力端子との間に接
続する第２のスイッチ部とを備えたＤ／Ａ変換器。 - 【請求項３】 請求項１および２のいずれかにおいて、 前記複数の容量素子の容量値は、小さなものから大きな
ものまで、順に２倍の大きさになっていくように設定さ
れていることを特徴とするＤ／Ａ変換器。 - 【請求項４】 請求項１および２のいずれかにおいて、 前記複数の容量素子の容量値が、同一の値に設定されて
いることを特徴とするＤ／Ａ変換器。 - 【請求項５】 請求項１、２、３および４のいずれかに
おいて、 前記演算増幅器の出力端子端と入力端子との間に、ロー
パス特性を有するように容量素子を設けたことを特徴と
するＤ／Ａ変換器。 - 【請求項６】 所定のサンプリング周波数でサンプリン
グされたデジタル信号をアナログ信号に変換するデルタ
シグマ型Ｄ／Ａ変換器であって、 前記デジタル信号を補間して、前記サンプリング周波数
より高い周波数の第２のデジタル信号に変換するデジタ
ルインターポレーションフィルタと、 該第２のデジタル信号をノイズシェーピングして、より
低ビット数の第３のデジタル信号に変換するデジタルデ
ルタシグマ変調器と、 デジタル・アナログ変換を行うＤ／Ａ変換器と、を備
え、 該Ｄ／Ａ変換器は、 第１の期間に、前記第３のデジタル信号に基づいて、所
定基準電圧に対応する電荷を保持する複数の容量素子
と、第２の期間に、前記各容量素子を演算増幅器の入力
端子と出力端子との間に接続するスイッチ部とを有す
る、デルタシグマ型Ｄ／Ａ変換器。 - 【請求項７】 所定のサンプリング周波数でサンプリン
グされたデジタル信号をアナログ信号に変換するデルタ
シグマ型Ｄ／Ａ変換器であって、 前記デジタル信号を補間して、前記サンプリング周波数
より高い周波数の第２のデジタル信号に変換するデジタ
ルインターポレーションフィルタと、 該第２のデジタル信号をノイズシェーピングして、より
低ビット数の第３のデジタル信号に変換するデジタルデ
ルタシグマ変調器と、 デジタル・アナログ変換を行うＤ／Ａ変換器と、を備
え、 該Ｄ／Ａ変換器は、 第１の期間に、第３のデジタル信号に基づいて、所定基
準電圧に対応する電荷を保持する第１の複数の容量素子
と、第２の期間に、前記第１の複数の容量素子の夫々を
演算増幅器の反転入力端子と非反転出力端子との間に接
続する第１のスイッチ部と、第１の期間に、前記第３の
デジタル信号と逆の極性の第４のデジタル信号に基づい
て、前記所定基準電圧に対応する電荷を保持する第２の
複数の容量素子と、第２の期間に、前記第２の複数の容
量素子の夫々を前記演算増幅器の非反転入力端子と反転
出力端子との間に接続する第２のスイッチ部とを有す
る、デルタシグマ型Ｄ／Ａ変換器。 - 【請求項８】 請求項６および７のいずれかにおいて、 前記デジタルデルタシグマ変調器と前記Ｄ／Ａ変換器と
の間に、ダイナミックエレメントマッチングを備えたこ
とを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - 【請求項９】 請求項６、７および８のいずれかにおい
て、 前記複数の容量素子の容量値が、同一の値に設定されて
いることを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - 【請求項１０】 請求項６、７、８および９のいずれか
において、 前記デジタルデルタシグマ変調器のフィードバックルー
プが、１より大きいゲインを有するように構成されてい
ることを特徴とするデルタシグマ型Ｄ／Ａ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20596097A JP3852721B2 (ja) | 1997-07-31 | 1997-07-31 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
| US08/987,282 US5990819A (en) | 1997-07-31 | 1997-12-09 | D/A converter and delta-sigma D/A converter |
| EP98110607A EP0899884A3 (en) | 1997-07-31 | 1998-06-10 | D/A converter and delta-sigma D/A converter |
| SG1998001735A SG65771A1 (en) | 1997-07-31 | 1998-07-07 | Dia converter and dleta-sigma d/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20596097A JP3852721B2 (ja) | 1997-07-31 | 1997-07-31 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1155121A true JPH1155121A (ja) | 1999-02-26 |
| JPH1155121A5 JPH1155121A5 (ja) | 2005-06-09 |
| JP3852721B2 JP3852721B2 (ja) | 2006-12-06 |
Family
ID=16515565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20596097A Expired - Fee Related JP3852721B2 (ja) | 1997-07-31 | 1997-07-31 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5990819A (ja) |
| EP (1) | EP0899884A3 (ja) |
| JP (1) | JP3852721B2 (ja) |
| SG (1) | SG65771A1 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| WO2006038637A1 (ja) * | 2004-10-05 | 2006-04-13 | Rohm Co., Ltd. | Ｄａｃとｓｃｆを有する電子回路及び半導体装置 |
| JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Ｐｗｍドライバおよびこれを用いたｄ級増幅器 |
| JP2006186750A (ja) * | 2004-12-28 | 2006-07-13 | Nec Electronics Corp | Ｄ／ａ変換器及びδσａ／ｄ変換器 |
| JP2007074706A (ja) | 2005-09-08 | 2007-03-22 | Marvell World Trade Ltd | 容量性デジタル／アナログおよびアナログ／デジタルコンバータ |
| KR100766073B1 (ko) | 2005-12-06 | 2007-10-11 | 한국전자통신연구원 | 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기 |
| US7388533B2 (en) | 2005-12-06 | 2008-06-17 | Electronics And Telecommunications Research Institute | Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor |
| KR100888262B1 (ko) | 2007-05-21 | 2009-03-11 | 삼성전자주식회사 | 신호 변환기 및 신호 변환 방법 |
| JP2009534874A (ja) * | 2006-01-11 | 2009-09-24 | クゥアルコム・インコーポレイテッド | オフセットを用いるシグマ−デルタ変調 |
| US8300116B2 (en) | 2009-02-13 | 2012-10-30 | Samsung Electronics Co., Ltd. | Two-path sigma-delta analog-to-digital converter and image sensor including the same |
| JP2013153263A (ja) * | 2012-01-24 | 2013-08-08 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器 |
| JP2013198064A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
| JP2013258645A (ja) * | 2012-06-14 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器 |
| JP2013258543A (ja) * | 2012-06-12 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器及びそのｄ／ａ変換器に用いられるクロック遅延制御回路 |
| JP2014057245A (ja) * | 2012-09-13 | 2014-03-27 | Asahi Kasei Electronics Co Ltd | 全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器 |
| JP2014082664A (ja) * | 2012-10-17 | 2014-05-08 | Asahi Kasei Electronics Co Ltd | デジタル−アナログ変換器 |
| WO2014156080A1 (ja) * | 2013-03-28 | 2014-10-02 | 旭化成エレクトロニクス株式会社 | デジタル－アナログ変換器及びデジタル－アナログ変換装置 |
| US9246502B2 (en) | 2013-08-21 | 2016-01-26 | Asahi Kasei Microdevices Corporation | Control method of D/A converter, D/A converter, control method of A/D converter, and A/D converter |
| JP2017157939A (ja) * | 2016-02-29 | 2017-09-07 | エスアイアイ・セミコンダクタ株式会社 | スイッチドキャパシタ入力回路及びスイッチドキャパシタアンプ及びスイッチドキャパシタ電圧比較器 |
| US10804928B1 (en) | 2019-04-11 | 2020-10-13 | Asahi Kasei Microdevices Corporation | DA conversion device |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138585A (ja) * | 1998-10-30 | 2000-05-16 | Hewlett Packard Japan Ltd | 出力振幅調整回路 |
| US6614374B1 (en) | 1999-06-15 | 2003-09-02 | Globespanvirata, Inc. | High performance switched-capacitor filter for oversampling Sigma-Delta digital to analog converters |
| US6268815B1 (en) | 1999-06-15 | 2001-07-31 | Globespan, Inc. | High performance switched-capacitor filter for oversampling sigma-delta digital to analog converters |
| US6288669B1 (en) * | 1999-07-15 | 2001-09-11 | Daramana G. Gata | Switched capacitor programmable gain and attenuation amplifier circuit |
| DE60115003T2 (de) * | 2000-04-04 | 2006-08-10 | Koninklijke Philips Electronics N.V. | Ein digital-analog-wandler |
| GB2362277A (en) * | 2000-05-09 | 2001-11-14 | Sharp Kk | Digital-to-analog converter and active matrix liquid crystal display |
| WO2002023733A2 (en) * | 2000-09-11 | 2002-03-21 | Broadcom Corporation | Sigma-delta digital-to-analog converter |
| WO2002023728A2 (en) | 2000-09-11 | 2002-03-21 | Broadcom Corporation | Method and apparatus for mismatched shaping of an oversampled converter |
| US6906653B2 (en) | 2000-10-18 | 2005-06-14 | Linear Cell Design Co., Ltd. | Digital to analog converter with a weighted capacitive circuit |
| US6466087B2 (en) | 2000-12-28 | 2002-10-15 | Nokia Mobile Phones, Ltd. | Method and apparatus providing digital error correction for a class D power stage |
| US7058463B1 (en) * | 2000-12-29 | 2006-06-06 | Nokia Corporation | Method and apparatus for implementing a class D driver and speaker system |
| US6522277B2 (en) * | 2001-02-05 | 2003-02-18 | Asahi Kasei Microsystems, Inc. | Circuit, system and method for performing dynamic element matching using bi-directional rotation within a data converter |
| US6437720B1 (en) * | 2001-02-16 | 2002-08-20 | Conexant Systems, Inc. | Code independent charge transfer scheme for switched-capacitor digital-to-analog converter |
| JP3878480B2 (ja) * | 2001-03-13 | 2007-02-07 | 株式会社東芝 | デジタルアナログ変換回路、デジタルアナログ変換方法および表示装置 |
| US6462685B1 (en) | 2001-04-05 | 2002-10-08 | Nokia Corporation | Dither signal insertion inversely proportional to signal level in delta-sigma modulators |
| US6445318B1 (en) | 2001-04-05 | 2002-09-03 | Nokia Mobile Phones, Ltd. | Method and apparatus for providing signal dependent dither generator for sigma-delta modulator |
| TW526465B (en) * | 2001-04-27 | 2003-04-01 | Toshiba Corp | Display apparatus, digital/analog converting circuit and digital/analog converting method |
| US6624779B2 (en) * | 2001-05-04 | 2003-09-23 | Texas Instruments Incorporated | Switched capacitor integrator that shares a capacitor for input signal and reference signal |
| US6473019B1 (en) | 2001-06-21 | 2002-10-29 | Nokia Corporation | Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator |
| US6426714B1 (en) | 2001-06-26 | 2002-07-30 | Nokia Corporation | Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator |
| US6535155B2 (en) | 2001-06-27 | 2003-03-18 | Nokia Corporation | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms |
| US6577258B2 (en) | 2001-10-01 | 2003-06-10 | Nokia Corporation | Adaptive sigma-delta data converter for mobile terminals |
| KR100408301B1 (ko) * | 2001-12-31 | 2003-12-01 | 삼성전자주식회사 | 화상 표시 소자 구동 장치 및 설계 방법 |
| JP3920123B2 (ja) * | 2002-03-25 | 2007-05-30 | 旭化成マイクロシステム株式会社 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
| EP1353445B1 (en) * | 2002-04-10 | 2006-03-01 | Linear Cell Design Co.,Ltd. | D/A converter |
| US6738004B2 (en) | 2002-08-15 | 2004-05-18 | Cirrus Logic, Inc. | Method and system of integrating a mismatch noise shaper into the main loop of a delta-sigma modulator |
| US7167121B2 (en) | 2002-10-16 | 2007-01-23 | Analog Devices, Inc. | Method and apparatus for split reference sampling |
| US6741197B1 (en) | 2003-01-13 | 2004-05-25 | Cirrus Logic, Inc. | Digital-to-analog converter (DAC) output stage |
| US6768437B1 (en) | 2003-06-24 | 2004-07-27 | Nokia Corporation | Switched voltage-mode dither signal generation for a sigma-delta modulator |
| US7119585B2 (en) * | 2003-09-05 | 2006-10-10 | Broadcom Corporation | Sample and hold circuit based on an ultra linear switch |
| DE10342056B4 (de) * | 2003-09-11 | 2005-11-10 | Infineon Technologies Ag | Additionsschaltung für Sigma-Delta-Modulatorschaltungen |
| US6927719B1 (en) | 2004-03-04 | 2005-08-09 | Texas Instruments Incorporated | Segmented, current-mode digital-to-analog converter |
| US7046046B2 (en) * | 2004-03-23 | 2006-05-16 | Microchip Technology Incorporated | Switched capacitor signal scaling circuit |
| JP3801602B2 (ja) * | 2004-06-23 | 2006-07-26 | 株式会社半導体理工学研究センター | Ｄａ変換回路及びそれを用いたδσａｄ変調器 |
| US7477079B2 (en) * | 2004-09-10 | 2009-01-13 | Cirrus Logic, Inc. | Single ended switched capacitor circuit |
| JP2006086981A (ja) | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路 |
| US7199743B2 (en) * | 2004-12-29 | 2007-04-03 | Intel Corporation | Cyclic digital to analog converter |
| TWI413957B (zh) * | 2005-03-01 | 2013-11-01 | Innolux Corp | 主動式矩陣陣列裝置 |
| JP4636926B2 (ja) * | 2005-04-22 | 2011-02-23 | 三洋電機株式会社 | マルチビットδς変調型ｄａコンバータ |
| KR100693816B1 (ko) * | 2005-08-20 | 2007-03-12 | 삼성전자주식회사 | 동적 소자 정합 방법 및 다중 비트 데이터 변환기 |
| TWI311403B (en) * | 2005-08-30 | 2009-06-21 | Realtek Semiconductor Corp | Reference voltage generating circuit |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| TWI281322B (en) * | 2005-11-29 | 2007-05-11 | Alpha Imaging Technology Corp | Digital analog converter apparatus and digital analog converter thereof |
| TW200805878A (en) * | 2006-07-12 | 2008-01-16 | Sunplus Technology Co Ltd | Programmable gain amplifier |
| US7663525B2 (en) * | 2006-08-03 | 2010-02-16 | Mediatek Inc. | Digital to analog converter and conversion method |
| US7286071B1 (en) * | 2006-08-14 | 2007-10-23 | Ipo Displays Corp | System for displaying images |
| GB2452521B (en) | 2007-09-06 | 2010-06-16 | Wolfson Microelectronics Plc | Digital to analogue converter circuits and methods of operation thereof |
| KR100911427B1 (ko) * | 2007-11-08 | 2009-08-11 | 한국전자통신연구원 | 동적 소자 정합 방법 및 이를 이용한 멀티-비트디지털-아날로그 변환기, 상기 멀티-비트 디지털-아날로그변환기를 구비한 델타-시그마 변조기 및 델타-시그마디지털-아날로그 변환기 |
| WO2010004456A1 (en) * | 2008-06-16 | 2010-01-14 | Nxp B.V. | Digital-to-analogue converter |
| US8223056B2 (en) * | 2009-05-06 | 2012-07-17 | Atmel Corporation | Cyclic digital to analog converter |
| US20110285566A1 (en) * | 2010-05-19 | 2011-11-24 | Panasonic Corporation | Digital-to-analog converter and digital-to-analog converting device |
| JP5362933B1 (ja) * | 2012-02-22 | 2013-12-11 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器およびその制御方法 |
| US8692700B2 (en) | 2012-05-02 | 2014-04-08 | Honeywell International Inc. | Sigma-delta digital-to-analog converter |
| CN102916703A (zh) * | 2012-11-06 | 2013-02-06 | 长沙景嘉微电子股份有限公司 | 一种1位数模转换及开关电容滤波电路 |
| CN106063122B (zh) * | 2014-09-30 | 2018-02-09 | 松下知识产权经营株式会社 | 电动机控制装置以及电动机控制方法 |
| CN109672443B (zh) * | 2019-02-19 | 2023-08-11 | 合肥奕斯伟集成电路有限公司 | 数模转换器以及显示装置 |
| US12294383B1 (en) * | 2021-01-18 | 2025-05-06 | Mellanox Technologies, Ltd. | High speed charge mode digital-to-analog converter |
| US12294389B2 (en) | 2022-01-19 | 2025-05-06 | Samsung Electronics Co., Ltd. | Semiconductor device |
| JP2024018084A (ja) * | 2022-07-29 | 2024-02-08 | Tdk株式会社 | 素子アレイ回路、電磁波センサ、温度センサ、および歪センサ |
| US12451895B2 (en) | 2022-10-28 | 2025-10-21 | Kepler Computing Inc. | Mismatch shaping apparatus and method for binary coded digital-to-analog converters |
| US12562942B2 (en) * | 2024-05-09 | 2026-02-24 | International Business Machines Corporation | Enhancing signal fidelity during interpolation |
| CN119207276B (zh) * | 2024-09-30 | 2026-04-24 | 华为技术有限公司 | 显示驱动电路、显示驱动芯片、显示模组及电子设备 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384277A (en) * | 1981-05-08 | 1983-05-17 | Motorola, Inc. | Digital to analog converter |
| US4521762A (en) * | 1981-08-27 | 1985-06-04 | Gte Automatic Electric Laboratories, Incorporated | Integratable D/A converter |
| JPS59154820A (ja) * | 1983-02-24 | 1984-09-03 | Yokogawa Hokushin Electric Corp | Ｄ／ａ変換器 |
| US4616212A (en) * | 1985-03-07 | 1986-10-07 | Xerox Corporation | Two stage weighted capacitor digital to analog converter |
| GB8813162D0 (en) * | 1988-06-03 | 1988-07-06 | British Telecomm | Digital-to-analogue conversion |
| US5162801A (en) * | 1991-12-02 | 1992-11-10 | Hughes Aircraft Company | Low noise switched capacitor digital-to-analog converter |
-
1997
- 1997-07-31 JP JP20596097A patent/JP3852721B2/ja not_active Expired - Fee Related
- 1997-12-09 US US08/987,282 patent/US5990819A/en not_active Expired - Lifetime
-
1998
- 1998-06-10 EP EP98110607A patent/EP0899884A3/en not_active Withdrawn
- 1998-07-07 SG SG1998001735A patent/SG65771A1/en unknown
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| WO2006038637A1 (ja) * | 2004-10-05 | 2006-04-13 | Rohm Co., Ltd. | Ｄａｃとｓｃｆを有する電子回路及び半導体装置 |
| JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Ｐｗｍドライバおよびこれを用いたｄ級増幅器 |
| JP2006186750A (ja) * | 2004-12-28 | 2006-07-13 | Nec Electronics Corp | Ｄ／ａ変換器及びδσａ／ｄ変換器 |
| JP2007074706A (ja) | 2005-09-08 | 2007-03-22 | Marvell World Trade Ltd | 容量性デジタル／アナログおよびアナログ／デジタルコンバータ |
| KR100766073B1 (ko) | 2005-12-06 | 2007-10-11 | 한국전자통신연구원 | 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기 |
| US7388533B2 (en) | 2005-12-06 | 2008-06-17 | Electronics And Telecommunications Research Institute | Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor |
| JP2009534874A (ja) * | 2006-01-11 | 2009-09-24 | クゥアルコム・インコーポレイテッド | オフセットを用いるシグマ−デルタ変調 |
| JP2012029307A (ja) * | 2006-01-11 | 2012-02-09 | Qualcomm Inc | オフセットを用いるシグマ−デルタ変調 |
| KR100888262B1 (ko) | 2007-05-21 | 2009-03-11 | 삼성전자주식회사 | 신호 변환기 및 신호 변환 방법 |
| US8300116B2 (en) | 2009-02-13 | 2012-10-30 | Samsung Electronics Co., Ltd. | Two-path sigma-delta analog-to-digital converter and image sensor including the same |
| JP2013153263A (ja) * | 2012-01-24 | 2013-08-08 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器 |
| JP2013198064A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
| JP2013258543A (ja) * | 2012-06-12 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器及びそのｄ／ａ変換器に用いられるクロック遅延制御回路 |
| JP2013258645A (ja) * | 2012-06-14 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器 |
| JP2014057245A (ja) * | 2012-09-13 | 2014-03-27 | Asahi Kasei Electronics Co Ltd | 全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器 |
| JP2014082664A (ja) * | 2012-10-17 | 2014-05-08 | Asahi Kasei Electronics Co Ltd | デジタル−アナログ変換器 |
| WO2014156080A1 (ja) * | 2013-03-28 | 2014-10-02 | 旭化成エレクトロニクス株式会社 | デジタル－アナログ変換器及びデジタル－アナログ変換装置 |
| US9450600B2 (en) | 2013-03-28 | 2016-09-20 | Asahi Kasei Microdevices Corporation | Digital-analog converter and digital-analog conversion device executing digital-analog conversion after delta sigma |
| JP6009653B2 (ja) * | 2013-03-28 | 2016-10-19 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
| US9246502B2 (en) | 2013-08-21 | 2016-01-26 | Asahi Kasei Microdevices Corporation | Control method of D/A converter, D/A converter, control method of A/D converter, and A/D converter |
| JP5882539B2 (ja) * | 2013-08-21 | 2016-03-09 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器及びｄ／ａ変換器の制御方法 |
| JP2017157939A (ja) * | 2016-02-29 | 2017-09-07 | エスアイアイ・セミコンダクタ株式会社 | スイッチドキャパシタ入力回路及びスイッチドキャパシタアンプ及びスイッチドキャパシタ電圧比較器 |
| US10804928B1 (en) | 2019-04-11 | 2020-10-13 | Asahi Kasei Microdevices Corporation | DA conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| SG65771A1 (en) | 1999-06-22 |
| JP3852721B2 (ja) | 2006-12-06 |
| US5990819A (en) | 1999-11-23 |
| EP0899884A3 (en) | 2003-07-30 |
| EP0899884A2 (en) | 1999-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3852721B2 (ja) | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 | |
| US6271782B1 (en) | Delta-sigma A/D converter | |
| JP2994497B2 (ja) | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム | |
| US5406283A (en) | Multi-bit oversampled DAC with dynamic element matching | |
| US9954549B2 (en) | Charge-sharing and charge-redistribution DAC and method for successive approximation analog-to-digital converters | |
| US7102557B1 (en) | Switched capacitor DAC | |
| EP3252953B1 (en) | Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation | |
| JP3143567B2 (ja) | デルタシグマ変調器 | |
| JP4763644B2 (ja) | ディザ回路及びディザ回路を備えたアナログデジタル変換器 | |
| US7576671B2 (en) | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters | |
| US11271585B2 (en) | Sigma delta modulator, integrated circuit and method therefor | |
| US7446686B2 (en) | Incremental delta-sigma data converters with improved stability over wide input voltage ranges | |
| US8223053B2 (en) | 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator | |
| JP3048452B2 (ja) | Ａｄ変換器 | |
| Kumar et al. | Reset-free memoryless delta–sigma analog-to-digital conversion | |
| JP2000174572A (ja) | 電圧増幅器 | |
| JP4454498B2 (ja) | スイッチトキャパシタシステム、方法、および使用 | |
| JPH04243326A (ja) | オーバサンプリングｄ−ａ変換器 | |
| US6473011B1 (en) | Serial D/A converter compensating for capacitor mismatch errors | |
| US12176910B2 (en) | Linear multi-level DAC | |
| WO2021144941A1 (ja) | デジタル／アナログ合成積分器とそれを用いたδς変調器 | |
| JP7146141B2 (ja) | 半導体集積回路 | |
| CN121396219A (zh) | Sigma-Delta数模转换器中的一种开关电容DAC电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |