JPH0820966B2 - データ処理装置試験方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置試験方式に係り、特に、先
行制御機能の試験に用いて好適なデータ処理装置試験方
式に関する。

〔従来の技術〕

データ処理装置における先行制御機能試験を行う従来
技術として、乱数プログラムを用いる方法が知られてい
る。この試験方法は、全試験対象命令が均一に生成され
なかつたり、ある命令が一度も生成されない場合が生
じ、一定時間内に均一な試験を実施することが困難であ
る。また、この試験方法は、試験命令の結果の期待値が
一義的に定まらない試験項目に対しては、結果比較より
除外して試験を行つておらず、生成試験命令列を１回実
行するだけであり、ハードウエア内部のバツフアメモリ
類の状態と先行制御機能との関連に対する試験が不充分
なものである。

なお、この種試験方式の従来技術として、例えば特開
昭61−23248号公報等に記載された技術が知られてい
る。

〔発明が解決しようとする問題点〕

前記従来技術は、試験命令の生成に関して、生成命令
の生成頻度の制御が行われていないため、一定時間内に
目的に応じた試験を完全に実行することが困難であり、
期待値の求め方に関して、機種によつて期待値が異なる
試験項目については、実行結果の比較対象から除外し
て、有効試験範囲を狭くしており、また、試験命令の実
行に関して、生成した試験命令列を１回実行するのみで
あるため、ハードウエア内部における各種バツフアメモ
リの状態に対する先行制御機能に対する動作試験を行う
ことができないという問題点を有していた。

本発明の目的は、前記従来技術の問題点を解決し、乱
数による試験命令生成を均一にでき、試験により得られ
る実行結果の期待値を全て比較の対象として、ハードウ
エア内部の各種バツフアの状態に対する先行制御機能試
験の実行を可能としたデータ処理装置試験方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、乱数データを入力とし
て試験命令を生成し、この試験命令の実行結果の期待値
をシミユレーシヨンにより求め、前記生成試験命令を被
試験データ処理装置に実行させ、その実行結果と前記期
待値とを比較するデータ処理装置試験方式において、試
験命令生成の頻度を命令毎に登録することにより、乱数
データを入力とする試験命令生成の頻度制御を行うと共
に、１つの乱数データによる生成試験命令の実行を複数
回行い、前記生成試験命令の実行結果を入力とした逆シ
ミユレーシヨンにより次回の同一生成試験命令の実行に
対する期待値を求めて比較を行うことにより、試験環境
を変更して試験命令を実行することにより達成される。

〔作用〕

試験命令は、乱数データと試験命令生成頻度テーブル
の内容を参照して試験命令生成部により作成される。試
験命令生成部は、試験命令生成頻度テーブルにより、少
ない発生頻度の試験命令を優先的に作成し、全体として
均一な試験命令の生成を行う。これにより、試験命令生
成の均一化が行われる。機種によつて異なる期待値を求
める動作に関しては、命令を実行したことにより得られ
る結果値によつて期待値が一義的に定まらない場合、結
果判定部で実行結果値を入力として逆シミユレーシヨン
を行い、得られた値を期待値とする。ハードウエア内部
の各種バツフアメモリの状態と先行制御機能の動作試験
は、生成試験命令列の最初の１回目の実行時、ハードウ
エア内部の各種バツフアメモリ類には、主記憶装置から
の命令、データが転送されていないので、先行制御機能
が緩慢に動作し、その際に各種バツフアに主記憶装置か
ら命令、データが転送されて命令の実行を行い、第２回
目の同一生成試験命令列の実行時、主記憶装置から命
令、データを取出すことなく、ハードウエア内の各種バ
ツフアメモリ内にある命令、データを用いて命令を実行
するように行われる。このため、先行制御機能に対し、
高速に命令、データを送ることが可能となり、先行制御
機能は、高速に動作し、先行制御機能とハードウエア内
部のバツフアメモリ類の状態との組合わせ試験を異なる
環境のもとで行うことが可能でなる。

〔実施例〕

以下、本発明によるデータ処理装置試験方式の一実施
例を図面により詳細に説明する。

第１図は本発明の一実施例の構成例を示すブロツク
図、第２図は先行制御機能による命令の実行を説明する
図、第３図は本発明の一実施例の全体の動作を説明する
フローチヤート、第４図は試験命令生成の均一化の動作
を説明するフローチヤート、第５図は一義的でない期待
値を求める動作を説明するフローチヤート、第６図は第
５図の動作に必要な主記憶装置内の情報を説明する図、
第７図（ａ），（ｂ）はハードウエア内部のバツフアメ
モリの状態と先行制御機能部との組合せ試験時における
命令の実行を説明する図である。第１図において、１は
データ処理装置、２は先行制御機能部、３はバツフアメ
モリ、４は主記憶装置、５は乱数プログラム、６は外部
記憶装置である。

本発明によるデータ処理装置試験を実行するデータ処
理装置１は、第１図に示すように、先行制御機能部２
と、ハードウエア内部のバツフアメモリ３と、主記憶装
置４とにより構成されている。そして、本発明による試
験方法は、このデータ処理装置を試験対象として、外部
記憶装置６内の試験プログラムライブラリより乱数プロ
グラム５を主記憶装置４へロードし、この乱数プログラ
ム５により試験命令列を発生させて、先行制御機能部２
を試験するものである。先行制御機能部２は、第２図に
示すように、生成試験命令列８に対し、命令の解読Ｄ、
アドレス変換Ａ、オペランドデータの読出しOF、実行Ｅ
の順に、マシンサイクル７に従つて各ステージが動作
し、生成試験命令列の各命令を順次処理していく。

本発明は、乱数プログラム５により生成された試験命
令列を前述のように処理することにより、先行制御機能
部２に対する試験を行うものであり、以下、第３図によ
りその全体の動作を説明する。

（１）乱数プログラム５により乱数が発生され、この乱
数を入力データとして試験命令が生成される（フロー1
3,14）。

（２）主記憶装置４内に備えられる図示しない試験命令
生成頻度テーブルを読出し、生成された試験命令の生成
回数をチエツクして、試験命令が均一に生成されるよう
に試験命令の再作成による調整を行い、生成された試験
命令に対応して、試験命令生成頻度テーブルをカウント
アツプする（フロー15〜17）。

（３）次に、試験命令の実行結果に対する期待値をシミ
ユレートすることにより求め、生成した試験命令の実行
に対し、ハードウエア内のバツフアメモリ３内に存在し
ている試験命令、データを追い出して、バツフアメモリ
をクリアする（フロー18,19）。

（４）生成された試験命令の第１回目の実行により結果
値を求め、この結果値に基づいて機種に依存する期待値
を逆シミユレーシヨンにより求める（フロー20,72）。

（５）期待値と結果値とが一致したか否かをチエツク
し、不一致であればエラーメツセージの出力を行う（フ
ロー21,22）。

（６）フロー21で期待値と結果値が一致している場合、
及び、フロー22でエラーメツセージを出力した後、同一
の試験命令が２回続けて行われたか否かをチエツクする
（フロー23）。

（７）その試験命令が１回しか実行されていない場合、
フロー20に戻り、同一命令が再実行される。このとき、
バツフアメモリ３内には、前回の試験命令実行時の命
令、データが残つたままとなつているので、この回の試
験命令の実行により、第１回目の実行時とは異なる環境
条件でハードウエア内のバツフアメモリ３の状態に対す
る先行制御機能部２の試験を行うことができる（フロー
20,72,21,22）。

（８）フロー23で同一試験命令が２回実行されている場
合、試験命令が、先行制御機能部２の全機能を完全に試
験し得る規定の回数だけ実行されたか否かチエツクし、
規定回数に達していない場合、前述の全フローを繰返し
実行し、規定回数に達している場合、乱数プログラム５
による一連の試験を終了する（フロー24）。

前述した試験命令の実行処理において、フロー15〜16
で、試験命令の生成が均一に行われるようにしている
が、第４図に、この試験命令を均一に生成するための処
理をフローとして示しているので、次に、この処理につ
いて説明する。なお、試験命令を均一に生成するための
試験命令再作成は、試験命令生成の都度行う必要はな
く、第４図に示す例では試験命令の実行回数が100の倍
数となる毎に実行されている。

（１）第３図に示すフロー14で試験命令が生成される
と、試験命令再作成モードであるか否かチエツクし、再
作成モードでない場合、試験命令の実行回数が100の倍
数か否かチエツクする。試験命令の実行回数が100の倍
数でない場合、第３図のフロー17に移る（25,26）。

（２）フロー26で、試験命令の実行回数が100の倍数で
ある場合、試験命令再作成モードをセツトし、試験命令
生成頻度テーブルより試験命令生成カウント値を取出
し、これらの生成カウント値の平均値を求め、この平均
値より小さい値の試験命令生成頻度テーブルを命令コー
ド対応に、試験命令再生頻度テーブルに移す（フロー2
7,28）。

（３）フロー25で試験命令再作成モードの場合及び前述
のフロー28の処理終了後、試験命令生成頻度テーブルの
個数である有効試験命令生成頻度テーブル数を求め、そ
の数が“0"であるか否かチエツクする（フロー29,3
0）。

（４）フロー30で有効試験命令生成頻度テーブル数が
“0"の場合、試験命令再作成モードをリセツトして、第
３図のフロー17に進む（フロー31）。

（５）フロー30で有効試験命令生成頻度テーブル数が
“0"でない場合、試験命令生成の均一化のための処理と
して、試験命令生成に対応した乱数値と有効試験命令生
成頻度テーブル数とにより新たな試験命令を生成し、そ
の命令に対する試験命令生成頻度テーブルのカウント値
を＋１し、次の乱数値の設定を行う（フロー32〜34）。

（６）規定数の試験命令数が選択されたか否かを判定
し、規定数に達していなければ、フロー32以降の処理を
繰返し、規定数に達していれば、生成カウント値が、生
成カウント値の平均値より等しいか大きい値の試験命令
再生生成頻度テーブルを試験命令生成頻度テーブルに戻
し、第３図の通常の処理に移る（フロー36）。

次に、一義的に期待値が決定できない結果値に対する
実行結果の判定の動作を第５図、第６図により説明す
る。例えば、第６図に示すような、主記憶装置４の乱数
プログラム領域５で作成された試験命令54、すなわち、
命令MVC,OP1,OP2におけるOP1,OP2は、夫々異なつたアド
レス変換例外要因を持ち、一義的に期待値を決定するこ
とができない。以下にこの命令の実行について、第５図
のフローを説明するが、このフローは、第３図に示すフ
ロー72,21の詳細である。

（１）まず、アドレス変換例外に関する比較判定を行
い、この場合、試験命令がアドレス変換例外要因を有す
るものなので、この命令のハードウエアの実行結果か
ら、割込コード52と、該割込コードに関連する情報とし
てアドレス変換例外アドレス53を求め、これらを第６図
に示すように、主記憶装置４のプリフイツクス領域55に
格納する（フロー47〜49）。

（２）次に、前述で求められたアドレス変換アドレス53
をLRA命令に与えて実行させる。このLRA命令の実行は、
与えられたアドレス変換アドレスに対応した割込コード
を発生させるので、このLRA命令の実行結果と、前述の
割込コード52との一致のチエツクを行う（フロー50,5
1）。

（３）フロー51で一致が得られない場合、エラーメツセ
ージを出力し、また、一致が得られた場合、エラーメツ
セージの出力後、及びフロー47で試験命令がアドレス変
換例外でない場合、第３図のフロー22に移行する。

第３図、第５図に示すフローチャート及び第６図によ
り説明したように、本発明の一実施例による試験方法
は、第３図のフロー23からフロー20に戻る処理により生
成された試験命令列を複数回実行させるようにしてい
る。すなわち、本発明の一実施例では、同一試験命令列
を２回実行することになる。この処理により行われる逆
シミュレーションにより期待値を求める処理は、複数回
実行させる試験命令列の１回目の実行結果を元に期待値
を逆に求める処理であり、この処理の詳細を、第６図を
参照して再度説明する。

第６図に示す乱数プログラム領域５内に生成された命
令54である“MVCOP1,OP2におけるOP1,OP2は、それぞれ
異なったアドレス変換例外要因を持っており、OP1,OP2
のどちらが先に例外要因を検出するかは機種に依存す
る。このため、この試験命令の実行結果の期待値として
一義的に定まった期待値を求めることができない。すな
わち、この場合、期待値が１つではないことになる。そ
こで、逆シミュレーションにより期待値を求める処理が
必要となる。

いま、命令54のOP1,OP2の何れかによりアドレス変換
例外が発生したとする。その結果、MVC命令のハードウ
ェア実行結果として割込みコード52とアドレス変換例外
を発生させたアドレス変換例外アドレス53とが情報とし
て得られる。ハードウェアは、これらの情報を第６図に
示すプリフィックスエリアに格納する。

次に、前述で得られたアドレス変換例外アドレス53が
LRA命令のオペランドとして与えられて実行される。LRA
命令はオペランドで示される論理アドレスを実アドレス
に変換する命令であり、実アドレスを求めるアドレス変
換過程において例外要因を検出すると、命令の実行結果
として、条件コード及びアドレス例外要因を発生させた
テーブルアドレスが得られる。すなわち、得られたLRA
命令の実行結果の条件コードが、例えば２であり、ペー
ジテーブルの無効ビットが例えば“1"である等として得
られる。ここで、前述したMVC命令のハードウェア実行
結果である割込みコード52とLRA命令の実行結果の条件
コードを比較することにより、アドレス変換例外が正し
い動作であるか否かを検証することができる。

さらに、前述したように、LRA命令の実行結果の条件
コードが２の場合、アドレス例外要因を発生させたペー
ジテーブルエントリアドレスが得られ、該テーブルエン
トリアドレスの示す内容が無効ビット＝“1"であるか否
かをチェックすることにより、試験命令列実行前に全て
の期待値が用意されていなくても、実行結果から期待値
を作成することができる。このように、本発明の実施例
によれば、逆シミュレーションの処理により、実行結果
から動作過程及び動作結果が正常であるか否かを逆に求
めることができる。

第７図はハードウェア内部のバツフアメモリ３の状態
と先行制御機能部２との組合せ試験を可能にするための
組合せ試験時の命令の実行を説明する図である。

第３図によりすでに説明したように、試験命令の第１
回目の実行は、ハードウエア内部のバツフアメモリ３の
内容を追い出してクリアした後に行われるため、マシン
サイクル70の処理で試験命令列８の各試験命令〜に
対して、主記憶装置４からハードウエア内部のバツフア
メモリ３へ命令及びデータを移す必要が生じる。このた
め、試験命令の第１回目の実行は、第７図（ａ）に示す
ように、余分のマシンサイクルを必要とし、その処理時
間が長くなる。例えば、試験命令の実行では、命令解
読Ｄの次に、アドレス変換Ａを行う際、このＡステージ
が試験命令により使用されているので、このマシンサ
イクルにダミーφが挿入され待たされることになる。同
様に、試験命令では、２マシンサイクルに渡つてダミ
ーφが挿入されることになる。

同一試験命令の引続く第２回目の実行は、ハードウエ
ア内部のバツフアメモリ３の内容が追い出されていない
ので、このバツフアメモリ３の内容を用いて行われる。
このため、第２回目の試験命令の実行は、第７図（ｂ）
に示すように、マシンサイクル71が、試験命令〜に
対して無駄のない処理を実行することにより行われる。

このような、同一試験命令の２回の実行により、バツ
フアメモリ３の状態と先行制御機能部２の組合せ試験を
行うことができる。

ここで、先行制御機能部２の組み合わせ試験につい
て、さらに詳細に説明する。

先行制御機能は、パイプライン制御とも呼ばれ、処理
を連続して並列に実行する機能である。先行制御は、機
種により並列処理される深さが異なるが、第７図には一
例として先行制御の概要が示されている。

前述した本発明の一実施例は、試験環境を変えて試験
命令列を複数回実行させているが、この理由は、計算機
には計算機の高速処理を実現するために、各種バッファ
が用意されており、１回目の試験命令列の実行と２回目
以降の試験命令列の実行とでは各種バッファの状態が異
なるからである。そして、各種バッファの状態が異なる
ということは、先行制御処理の動作も異なることにな
る。

このことを第７図を用いて説明する。

第７図（ａ）には１回目の試験命令列の実行を示して
いる。第３図により説明したように、試験命令の１回目
の実行は、ハードウェア内部のバッフアメモリ３の内容
を追い出してクリアした後に行われるために、マシンサ
イクル70の処理で試験命令列８の各試験命令〜に対
して、主記憶装置４からハードウェア内部のバッファメ
モリ３へ命令及びデータを移す必要が生じる。アドレス
変換についても同様にアドレス変換バッファに情報が設
定される。このため、試験命令の１回目の実行は、余分
のマシンサイクルを必要とし、その処理時間が長くな
る。

これに対して、第７図（ｂ）に示される２回目以降の
試験命令列の実行は、バッファメモリ３に登録された内
容を用いて処理が行われ、先行制御が乱されることなく
処理を進めることができる。

このように、本発明の一実施例は、試験環境を変えて
試験命令列を複数回実行させることにより、先行制御処
理の異なる動作を試験することができる。

そして、先行制御が非常に深い計算機では、パイプラ
インの状態により、前述で既に説明したように、期待値
が一義的に定まらない場合がある。その例として、パイ
プラインの状態によっては、アドレス変換例外を検出す
るか否かも確定できない命令が存在することが挙げられ
る。

本発明の一実施例による逆シミュレーションは、この
ような先行制御機能を有する計算機においても、期待値
が一義的に定まらない試験項目の試験を有効に行うこと
ができる。

前述した本発明の実施例によれば、従来技術に比較し
て、先行制御機能の試験における精度の向上、効率の向
上を図ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、乱数データに
よる試験命令の生成を、試験命令生成頻度テーブルを用
いて制御することにより、試験命令の生成を全体として
均一化して、試験の実施を行うことができ、期待値が一
義的に定まらない試験項目に対しては、実行結果から関
連するハードウエアの値を２種取り出し、それらが相互
に矛盾していないか否かによつて、試験対象に対し完全
な試験結果の比較を行うことを可能とし、また、同一試
験命令列を複数回繰返し実行することによつて、ハード
ウエア内部の各種バツフアメモリの状態が変わり、それ
に関連する先行制御機能部の動作組合せの試験を実行で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツク図、第
２図は先行制御機能による命令の実行を説明する図、第
３図は本発明の一実施例の全体の動作を説明するフロー
チヤート、第４図は試験命令生成の均一化の動作を説明
するフローチヤート、第５図は一義的でない期待値を求
める動作を説明するフローチヤート、第６図は第５図の
動作に必要な主記憶装置内の情報を説明する図、第７図
（ａ），（ｂ）はハードウエア内部のバツフアメモリの
状態と先行制御機能部との組合せ試験時における命令の
実行を説明する図である。 １……データ処理装置、２……先行制御機能部、３……
バツフアメモリ、４……主記憶装置、５……乱数プログ
ラム、６……外部記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 政吉 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 竹腰 敏彦 東京都渋谷区道玄坂１丁目16番５号 株式 会社日本ビジネスコンサルタント内 (72)発明者 染谷 哲 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内 (72)発明者 鈴木 薫 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭62−100847（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】乱数データを入力として試験命令を生成
   し、この試験命令の実行結果の期待値をシミュレーショ
   ンにより求め、前記生成試験命令を被試験データ処理装
   置に実行させ、その実行結果と前記期待値とを比較する
   データ処理装置試験方式において、試験命令生成の頻度
   を命令毎に登録することにより、乱数データを入力とす
   る試験命令生成の頻度制御を行うと共に、１つの乱数デ
   ータによる生成試験命令の実行を複数回行い、前記生成
   試験命令の実行結果を入力とした逆シミュレーションに
   より次回の同一生成試験命令の実行に対する期待値を求
   めて比較を行うことにより、試験環境を変更して試験命
   令を実行することを特徴とするデータ処理装置試験方
   式。