JPH08211406A - アクティブマトリクス表示素子 - Google Patents
アクティブマトリクス表示素子Info
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- JPH08211406A JPH08211406A JP1615995A JP1615995A JPH08211406A JP H08211406 A JPH08211406 A JP H08211406A JP 1615995 A JP1615995 A JP 1615995A JP 1615995 A JP1615995 A JP 1615995A JP H08211406 A JPH08211406 A JP H08211406A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】ガラス基板９上に遮光膜８、絶縁膜７、多結晶
シリコン層５のチャネル、ゲート絶縁膜２、ゲート電極
１ａ、ソース電極配線３、画素電極４を備え、導電性の
遮光膜８は画素ごとに分離されかつ絶縁され、遮光膜８
とゲート電極配線１間、ソース電極配線３間、及び画素
電極４間の各容量Ｃ1 、Ｃ2 、Ｃ3 が数１の関係を満た
すアクティブマトリクス表示素子。 【数１】０．６×Ｃ1 ≦Ｃ2 ≦５×Ｃ1 ０．６×Ｃ1 ≦Ｃ3 ≦５×Ｃ1 ０．８×Ｃ2 ≦Ｃ3 ≦１．２×Ｃ2 【効果】多結晶シリコンＴＦＴの裏面側遮光を達成し、
かつチャネル裏面側の寄生容量に起因するリーク電流を
低減せしめる。
シリコン層５のチャネル、ゲート絶縁膜２、ゲート電極
１ａ、ソース電極配線３、画素電極４を備え、導電性の
遮光膜８は画素ごとに分離されかつ絶縁され、遮光膜８
とゲート電極配線１間、ソース電極配線３間、及び画素
電極４間の各容量Ｃ1 、Ｃ2 、Ｃ3 が数１の関係を満た
すアクティブマトリクス表示素子。 【数１】０．６×Ｃ1 ≦Ｃ2 ≦５×Ｃ1 ０．６×Ｃ1 ≦Ｃ3 ≦５×Ｃ1 ０．８×Ｃ2 ≦Ｃ3 ≦１．２×Ｃ2 【効果】多結晶シリコンＴＦＴの裏面側遮光を達成し、
かつチャネル裏面側の寄生容量に起因するリーク電流を
低減せしめる。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶半導体をチャネ
ルに用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を
備えたアクティブマトリクス表示素子に関する。具体的
には、ＴＦＴ駆動の液晶表示素子に関する。
ルに用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を
備えたアクティブマトリクス表示素子に関する。具体的
には、ＴＦＴ駆動の液晶表示素子に関する。
【０００２】
【従来の技術】近年、液晶表示素子をはじめとする平面
型表示素子が様々な分野で広く用いられている。なかで
もアクティブマトリクス表示素子は、表示密度や視野
角、コントラストなどの面で単純マトリクス表示素子に
比して優位性がある。そして、通常アクティブマトリク
ス表示素子のスイッチング素子としてＴＦＴが用いられ
ている。
型表示素子が様々な分野で広く用いられている。なかで
もアクティブマトリクス表示素子は、表示密度や視野
角、コントラストなどの面で単純マトリクス表示素子に
比して優位性がある。そして、通常アクティブマトリク
ス表示素子のスイッチング素子としてＴＦＴが用いられ
ている。
【０００３】種々の構造形態があるＴＦＴのなかで、そ
の形成が容易であることからアモルファスシリコンＴＦ
Ｔが広く用いられている。しかし、アモルファスシリコ
ンＴＦＴはキャリアの移動度が低いため高速のスイッチ
ング動作が得られにくい。したがって、高性能の表示素
子に求められる高開口率化、駆動回路集積化などの要求
に応えられない。
の形成が容易であることからアモルファスシリコンＴＦ
Ｔが広く用いられている。しかし、アモルファスシリコ
ンＴＦＴはキャリアの移動度が低いため高速のスイッチ
ング動作が得られにくい。したがって、高性能の表示素
子に求められる高開口率化、駆動回路集積化などの要求
に応えられない。
【０００４】そのため、アモルファスシリコンＴＦＴに
くらべてキャリア移動度が相対的に高い多結晶シリコン
ＴＦＴが今後の高性能表示素子用の駆動素子として期待
されている。
くらべてキャリア移動度が相対的に高い多結晶シリコン
ＴＦＴが今後の高性能表示素子用の駆動素子として期待
されている。
【０００５】次にトップゲート型ＴＦＴの基板側の遮光
（裏面遮光）に関する従来技術を説明する。まず従来例
１（特開昭６０−２１６３７７公報）では、アモルファ
スシリコンＴＦＴの素子構造について遮光膜とソース電
極配線とが兼用して用いられている。また、従来例２
（特開平４−２０９３５公報）では遮光膜と蓄積容量と
を同一層に、同一材料にて形成することを特徴としてい
る。これらの従来技術においては、多結晶半導体ＴＦＴ
において特に問題となる、リーク電流への遮光膜の電位
の影響については考慮されていない。
（裏面遮光）に関する従来技術を説明する。まず従来例
１（特開昭６０−２１６３７７公報）では、アモルファ
スシリコンＴＦＴの素子構造について遮光膜とソース電
極配線とが兼用して用いられている。また、従来例２
（特開平４−２０９３５公報）では遮光膜と蓄積容量と
を同一層に、同一材料にて形成することを特徴としてい
る。これらの従来技術においては、多結晶半導体ＴＦＴ
において特に問題となる、リーク電流への遮光膜の電位
の影響については考慮されていない。
【０００６】また、特願平６−２０１１１６では、多結
晶半導体ＴＦＴのリーク電流を低減せしめるために、導
電性遮光膜をゲート選択電位より低く、ゲート非選択電
位より高い特定の遮光膜電位を印加することが示されて
いる。
晶半導体ＴＦＴのリーク電流を低減せしめるために、導
電性遮光膜をゲート選択電位より低く、ゲート非選択電
位より高い特定の遮光膜電位を印加することが示されて
いる。
【０００７】
【発明が解決しようとする課題】一般に、多結晶シリコ
ンＴＦＴには、光を照射するとゲートを非選択（オフ状
態）にした際のリーク電流が増大するという特性があ
る。そのため、液晶表示素子の画素を駆動するスイッチ
ング素子として用いる際には、何らかの遮光を施すこと
が好ましい。しかし、トップゲート型の多結晶シリコン
ＴＦＴにおいては、ＴＦＴ素子構造の裏側からの光を遮
り、かつＴＦＴ特性を損なわないような構造は従来知ら
れていなかった。
ンＴＦＴには、光を照射するとゲートを非選択（オフ状
態）にした際のリーク電流が増大するという特性があ
る。そのため、液晶表示素子の画素を駆動するスイッチ
ング素子として用いる際には、何らかの遮光を施すこと
が好ましい。しかし、トップゲート型の多結晶シリコン
ＴＦＴにおいては、ＴＦＴ素子構造の裏側からの光を遮
り、かつＴＦＴ特性を損なわないような構造は従来知ら
れていなかった。
【０００８】なお、本発明のトップゲート型とはチャネ
ルからみてゲート電極が基板と反対側に設けられた構造
のものを指している。コプレーナ型ＴＦＴ又は順スタガ
ー型ＴＦＴなどがこの構造を有している。
ルからみてゲート電極が基板と反対側に設けられた構造
のものを指している。コプレーナ型ＴＦＴ又は順スタガ
ー型ＴＦＴなどがこの構造を有している。
【０００９】
【課題を解決するための手段】本発明は、前述した課題
を解決すべくなされたものであり、画素電極と、画素電
極を駆動する駆動素子としてトップゲート型の多結晶半
導体ＴＦＴが備えられた第１の基板と、画素電極に対向
する対向電極が備えられた第２の基板と、第１の基板と
第２の基板との間に光制御層とが備えられ、第１の基板
と多結晶半導体ＴＦＴのチャネルとの間に絶縁膜と導電
性の遮光膜が設けられ、絶縁膜はチャネルと遮光膜との
間に配置されてなるアクティブマトリクス表示素子であ
って、前記遮光膜は各画素ごとに分離して形成されかつ
絶縁され、前記遮光膜とゲート電極配線との間、前記遮
光膜とソース電極配線との間、及び前記遮光膜と画素電
極との間に絶縁膜との重なりが設けられ、前記遮光膜と
ゲート電極配線間の容量をＣ1 、前記遮光膜とソース電
極配線間の容量をＣ2 、及び前記遮光膜と画素電極間の
容量をＣ3 とすると、ソースドレイン間に最大実効電圧
が印加され、かつゲート電極にオフ電圧が印加されてＴ
ＦＴ非選択状態となった際に、多結晶半導体ＴＦＴの寄
生チャネル電流がほぼ最小となる遮光膜電位ＶB を最小
遮光膜電位ＶBMINとすると、遮光膜電位ＶB ＝最小遮光
膜電位がＶBMIN±２Ｖの範囲に入るように、Ｃ1 、Ｃ2
及びＣ3 の値が相対的に決められたことを特徴とするア
クティブマトリクス表示素子を提供する。これを第１の
発明と呼ぶ。なお、Ｃ1 、Ｃ2及びＣ3 の容量値を決め
る際に、パターン上で連続して繋がっている導電位の各
領域のなかで実効的に容量結合する部分を含めるものと
する。
を解決すべくなされたものであり、画素電極と、画素電
極を駆動する駆動素子としてトップゲート型の多結晶半
導体ＴＦＴが備えられた第１の基板と、画素電極に対向
する対向電極が備えられた第２の基板と、第１の基板と
第２の基板との間に光制御層とが備えられ、第１の基板
と多結晶半導体ＴＦＴのチャネルとの間に絶縁膜と導電
性の遮光膜が設けられ、絶縁膜はチャネルと遮光膜との
間に配置されてなるアクティブマトリクス表示素子であ
って、前記遮光膜は各画素ごとに分離して形成されかつ
絶縁され、前記遮光膜とゲート電極配線との間、前記遮
光膜とソース電極配線との間、及び前記遮光膜と画素電
極との間に絶縁膜との重なりが設けられ、前記遮光膜と
ゲート電極配線間の容量をＣ1 、前記遮光膜とソース電
極配線間の容量をＣ2 、及び前記遮光膜と画素電極間の
容量をＣ3 とすると、ソースドレイン間に最大実効電圧
が印加され、かつゲート電極にオフ電圧が印加されてＴ
ＦＴ非選択状態となった際に、多結晶半導体ＴＦＴの寄
生チャネル電流がほぼ最小となる遮光膜電位ＶB を最小
遮光膜電位ＶBMINとすると、遮光膜電位ＶB ＝最小遮光
膜電位がＶBMIN±２Ｖの範囲に入るように、Ｃ1 、Ｃ2
及びＣ3 の値が相対的に決められたことを特徴とするア
クティブマトリクス表示素子を提供する。これを第１の
発明と呼ぶ。なお、Ｃ1 、Ｃ2及びＣ3 の容量値を決め
る際に、パターン上で連続して繋がっている導電位の各
領域のなかで実効的に容量結合する部分を含めるものと
する。
【００１０】通常、ＴＦＴの動作時においては、多結晶
半導体ＴＦＴのゲート電極にはゲート選択電位、又はゲ
ート非選択電位が印加され、ソース電極には、ゲート非
選択電位より高く、ゲート選択電位より低い範囲のソー
ス信号電位が印加され、対向電極にはゲート非選択電位
より高く、ゲート選択電位より低い対向電極電位が印加
される。
半導体ＴＦＴのゲート電極にはゲート選択電位、又はゲ
ート非選択電位が印加され、ソース電極には、ゲート非
選択電位より高く、ゲート選択電位より低い範囲のソー
ス信号電位が印加され、対向電極にはゲート非選択電位
より高く、ゲート選択電位より低い対向電極電位が印加
される。
【００１１】本発明においてはＴＦＴの各電極や蓄積容
量線、あるいは特定の回路端子の電位から遮光膜は絶縁
されている。言い換えると、遮光膜は他の回路部分と容
量結合した導電体として浮遊電位を有することになる。
そして、その遮光膜の電位ＶB が、ゲート非選択電位よ
り高く、対向電極電位より低い範囲でかつ、ＴＦＴ非選
択状態で一定の電位となるようにＴＦＴの裏面側の主た
る寄生容量構造を設定する。そして、通常の動作中のゲ
ート非選択時に遮光膜電位ＶB が一定の範囲に入るよう
にする。
量線、あるいは特定の回路端子の電位から遮光膜は絶縁
されている。言い換えると、遮光膜は他の回路部分と容
量結合した導電体として浮遊電位を有することになる。
そして、その遮光膜の電位ＶB が、ゲート非選択電位よ
り高く、対向電極電位より低い範囲でかつ、ＴＦＴ非選
択状態で一定の電位となるようにＴＦＴの裏面側の主た
る寄生容量構造を設定する。そして、通常の動作中のゲ
ート非選択時に遮光膜電位ＶB が一定の範囲に入るよう
にする。
【００１２】また、この第１の発明において、Ｃ1 、Ｃ
2 、Ｃ3 が次の数２の関係を満たすことを特徴とするア
クティブマトリクス表示素子を提供する。これを第２の
発明と呼ぶ。
2 、Ｃ3 が次の数２の関係を満たすことを特徴とするア
クティブマトリクス表示素子を提供する。これを第２の
発明と呼ぶ。
【００１３】
【数２】０．６×Ｃ1 ≦Ｃ2 ≦５×Ｃ1 ０．６×Ｃ1 ≦Ｃ3 ≦５×Ｃ1 ０．８×Ｃ2 ≦Ｃ3 ≦１．２×Ｃ2
【００１４】以下に、本発明について詳細に説明する。
本発明における多結晶半導体ＴＦＴの、チャネル部裏面
側に設ける絶縁膜の膜厚としては１００〜１０００ｎ
ｍ、好ましくは２００〜５００ｎｍが用いられる。膜厚
としては厚い方が裏面ＭＩＳ容量の効果が小さくなる。
本発明における多結晶半導体ＴＦＴの、チャネル部裏面
側に設ける絶縁膜の膜厚としては１００〜１０００ｎ
ｍ、好ましくは２００〜５００ｎｍが用いられる。膜厚
としては厚い方が裏面ＭＩＳ容量の効果が小さくなる。
【００１５】また、絶縁膜に用いる材料としては、Ｓｉ
Ｏ2 （誘電率３．９）、Ｓｉ3 Ｎ4（誘電率７．５）、
ＳｉＯX ＮY （誘電率４〜７）、又はタンタルオキシド
などの絶縁膜が用いられうる。この裏面ＭＩＳ容量効果
の大きさを考慮した場合、絶縁膜の誘電率は低い方が好
ましい。
Ｏ2 （誘電率３．９）、Ｓｉ3 Ｎ4（誘電率７．５）、
ＳｉＯX ＮY （誘電率４〜７）、又はタンタルオキシド
などの絶縁膜が用いられうる。この裏面ＭＩＳ容量効果
の大きさを考慮した場合、絶縁膜の誘電率は低い方が好
ましい。
【００１６】以下、図面を参照しながら本発明を説明す
る。図１は本発明のアクティブマトリクス表示素子に用
いる多結晶半導体ＴＦＴの断面を模式的に示し、図２は
アクティブマトリクス表示素子の多結晶半導体ＴＦＴ近
傍の一部平面図である。
る。図１は本発明のアクティブマトリクス表示素子に用
いる多結晶半導体ＴＦＴの断面を模式的に示し、図２は
アクティブマトリクス表示素子の多結晶半導体ＴＦＴ近
傍の一部平面図である。
【００１７】図２の多結晶シリコン層５はＩ字形状のシ
リコンアイランドとして形成されている。ゲート電極配
線１とソース電極配線３はほぼ直交して配置されてい
る。ゲート電極配線１からゲート電極１ａが延伸して形
成されている。ソース電極配線３からＴＦＴのソース電
極との接続部３ａが延伸して形成されている。ＴＦＴの
ドレイン電極には画素電極４が接続される。そして、ソ
ース電極配線３とゲート電極配線１、及び画素電極４と
それらの下方に位置するシリコンアイランドとの間に平
面的なオーバーラップが存在する。
リコンアイランドとして形成されている。ゲート電極配
線１とソース電極配線３はほぼ直交して配置されてい
る。ゲート電極配線１からゲート電極１ａが延伸して形
成されている。ソース電極配線３からＴＦＴのソース電
極との接続部３ａが延伸して形成されている。ＴＦＴの
ドレイン電極には画素電極４が接続される。そして、ソ
ース電極配線３とゲート電極配線１、及び画素電極４と
それらの下方に位置するシリコンアイランドとの間に平
面的なオーバーラップが存在する。
【００１８】この多結晶半導体ＴＦＴには、ゲート電極
１ａ、ゲート絶縁膜２、ソース電極配線３（ＴＦＴのソ
ース電極との接続部３ａ）、画素電極４（ＴＦＴのドレ
イン電極との接続部４ａ）、チャネルとして機能する多
結晶シリコン層５、層間絶縁膜６、絶縁膜７、遮光膜８
がガラス基板９の上に設けられている。ゲート電極１ａ
とゲート絶縁膜２より構成されるゲート部には、ゲート
オフセット構造が形成されてリーク電流が低減されうる
ようになっている。
１ａ、ゲート絶縁膜２、ソース電極配線３（ＴＦＴのソ
ース電極との接続部３ａ）、画素電極４（ＴＦＴのドレ
イン電極との接続部４ａ）、チャネルとして機能する多
結晶シリコン層５、層間絶縁膜６、絶縁膜７、遮光膜８
がガラス基板９の上に設けられている。ゲート電極１ａ
とゲート絶縁膜２より構成されるゲート部には、ゲート
オフセット構造が形成されてリーク電流が低減されうる
ようになっている。
【００１９】遮光膜８が導電性である場合には、ＴＦＴ
素子構造のチャネルの非ゲート側（図１に示す紙面での
下側、つまりチャネルの下側）に、本来のゲート部に似
た容量構造１０が形成されてしまう。また、ゲート電極
配線１と導電性の遮光膜８の間、ソース電極配線３と導
電性の遮光膜８の間、画素電極４と導電性の遮光膜８の
間にもそれぞれ絶縁膜を挟んだ容量構造１１、１２、１
３がそれぞれ形成される。
素子構造のチャネルの非ゲート側（図１に示す紙面での
下側、つまりチャネルの下側）に、本来のゲート部に似
た容量構造１０が形成されてしまう。また、ゲート電極
配線１と導電性の遮光膜８の間、ソース電極配線３と導
電性の遮光膜８の間、画素電極４と導電性の遮光膜８の
間にもそれぞれ絶縁膜を挟んだ容量構造１１、１２、１
３がそれぞれ形成される。
【００２０】図３は多結晶シリコンＴＦＴのゲート非選
択時（ＴＦＴの動作としてはオフ状態）のゲート電圧に
おいて、上述したチャネル下側の容量構造１０の及ぼす
電気的な寄与を調べた一例である。横軸が遮光膜電位で
あり、縦軸がソースドレイン電流を示す。
択時（ＴＦＴの動作としてはオフ状態）のゲート電圧に
おいて、上述したチャネル下側の容量構造１０の及ぼす
電気的な寄与を調べた一例である。横軸が遮光膜電位で
あり、縦軸がソースドレイン電流を示す。
【００２１】つまり、ソースドレインに一定の定格電圧
を印加し、ゲート電極にはオフ電圧を印加し、遮光膜に
外部から電圧を印加してソースドレイン間の電流を測定
した。この場合のソースドレイン電流はＴＦＴの所望の
動作としては不要なリーク電流を意味する。
を印加し、ゲート電極にはオフ電圧を印加し、遮光膜に
外部から電圧を印加してソースドレイン間の電流を測定
した。この場合のソースドレイン電流はＴＦＴの所望の
動作としては不要なリーク電流を意味する。
【００２２】ＴＦＴ素子構造としてはデュアルゲートと
しそのチャネル長が１０μｍ、チャネル幅が４μｍ、ゲ
ートオフセットが合計２．４μｍとした。絶縁膜７はＳ
ｉＯ2 で形成し、膜厚は８００ｎｍとした。
しそのチャネル長が１０μｍ、チャネル幅が４μｍ、ゲ
ートオフセットが合計２．４μｍとした。絶縁膜７はＳ
ｉＯ2 で形成し、膜厚は８００ｎｍとした。
【００２３】そして、ソースドレイン間電圧を１４Ｖ、
ゲート電位をゲートオフ状態にあたる−５Ｖとしたとき
に、遮光膜８の電位を可変してリーク電流（ソースドレ
イン電流）を測定した。つまり、この測定を行う際には
外部から電圧を印加して導電性の遮光膜の電位を定めて
いる。多結晶半導体ＴＦＴの実際の動作時には、遮光膜
８は外部の各回路の各電位から直接結合していない絶縁
された状態となり浮遊電位を持つ。他の回路の各電位と
容量結合してその浮遊電位が決まる。
ゲート電位をゲートオフ状態にあたる−５Ｖとしたとき
に、遮光膜８の電位を可変してリーク電流（ソースドレ
イン電流）を測定した。つまり、この測定を行う際には
外部から電圧を印加して導電性の遮光膜の電位を定めて
いる。多結晶半導体ＴＦＴの実際の動作時には、遮光膜
８は外部の各回路の各電位から直接結合していない絶縁
された状態となり浮遊電位を持つ。他の回路の各電位と
容量結合してその浮遊電位が決まる。
【００２４】この図３からリーク電流が、遮光膜８の電
位によって大きく変わることがわかる。そしてその最小
値を与える最小遮光膜電位（ＶBMIN（Ｖ））が存在して
いる。又は、特性曲線の鞍部を与える遮光膜電位ＶB の
範囲が存在する。また、リーク電流の最小値を与える最
小遮光膜電位ＶBMINは、ゲート電圧に大きく依存して変
化することがわかった。リーク電流の最小値は容量構造
１０の容量が小さいほど小さくなる。最小遮光膜電位Ｖ
B の値自体は、遮光膜８の上の絶縁膜７中の固定電荷、
あるいはシリコン膜５との界面状態などに依存する。な
お、特性曲線がほぼ単調な傾向を有しているので最小値
≒鞍部の極小値となっている。
位によって大きく変わることがわかる。そしてその最小
値を与える最小遮光膜電位（ＶBMIN（Ｖ））が存在して
いる。又は、特性曲線の鞍部を与える遮光膜電位ＶB の
範囲が存在する。また、リーク電流の最小値を与える最
小遮光膜電位ＶBMINは、ゲート電圧に大きく依存して変
化することがわかった。リーク電流の最小値は容量構造
１０の容量が小さいほど小さくなる。最小遮光膜電位Ｖ
B の値自体は、遮光膜８の上の絶縁膜７中の固定電荷、
あるいはシリコン膜５との界面状態などに依存する。な
お、特性曲線がほぼ単調な傾向を有しているので最小値
≒鞍部の極小値となっている。
【００２５】このように多結晶シリコンＴＦＴを構成要
素とする画素の駆動素子の構造において、リーク電流を
低く抑えるためには、ゲート非選択時のゲートのオフ電
位において、容量構造１０によるリーク電流を抑制する
ことが好ましい。上述した図３に示したようなリーク電
流の寄与が小さくなる特性曲線の鞍部に位置するように
遮光膜８の浮遊電位を設定することが好ましい。具体的
には特性曲線の最小値又はその近傍値を与える最小遮光
膜電位ＶBMINの±２．０Ｖの範囲に入るように設ける。
用いる動作電圧レンジなどとの関係によって、好ましく
は、±１．５Ｖ、さらに好ましくは±１．０Ｖの範囲に
入るように設定する。
素とする画素の駆動素子の構造において、リーク電流を
低く抑えるためには、ゲート非選択時のゲートのオフ電
位において、容量構造１０によるリーク電流を抑制する
ことが好ましい。上述した図３に示したようなリーク電
流の寄与が小さくなる特性曲線の鞍部に位置するように
遮光膜８の浮遊電位を設定することが好ましい。具体的
には特性曲線の最小値又はその近傍値を与える最小遮光
膜電位ＶBMINの±２．０Ｖの範囲に入るように設ける。
用いる動作電圧レンジなどとの関係によって、好ましく
は、±１．５Ｖ、さらに好ましくは±１．０Ｖの範囲に
入るように設定する。
【００２６】言い換えれば、表示素子としての機能上、
当該ＴＦＴがオフの際に表示に影響が出ない範囲にリー
ク電流を抑えればよい。また、最小遮光膜電位ＶBMINは
絶縁膜材料の種類などによるが、およそ１〜５Ｖの間に
存在する。最小遮光膜電位Ｖ BMIN＝１Ｖの場合にＣ2 ／
Ｃ1 ≒０．６、最小遮光膜電位ＶBMIN＝５Ｖの場合にＣ
2 ／Ｃ1 ≒５となるように設けることが好ましい。
当該ＴＦＴがオフの際に表示に影響が出ない範囲にリー
ク電流を抑えればよい。また、最小遮光膜電位ＶBMINは
絶縁膜材料の種類などによるが、およそ１〜５Ｖの間に
存在する。最小遮光膜電位Ｖ BMIN＝１Ｖの場合にＣ2 ／
Ｃ1 ≒０．６、最小遮光膜電位ＶBMIN＝５Ｖの場合にＣ
2 ／Ｃ1 ≒５となるように設けることが好ましい。
【００２７】この遮光膜電位ＶB は、図１及び図２に示
したようなＴＦＴの場合には、ゲート電極配線１と導電
性の遮光膜８の間、ソース電極配線３と導電性の遮光膜
８の間、画素電極４と導電性の遮光膜８の間にもそれぞ
れ絶縁膜を挟んだそれぞれの容量構造１１、１２、１３
の実効的な比率と、それぞれの電極の電位で主に決ま
る。また、基板垂直方向以外の斜め方向においても容量
結合を持ちうるが基板垂直方向における容量結合の量を
主に考察すればよい。
したようなＴＦＴの場合には、ゲート電極配線１と導電
性の遮光膜８の間、ソース電極配線３と導電性の遮光膜
８の間、画素電極４と導電性の遮光膜８の間にもそれぞ
れ絶縁膜を挟んだそれぞれの容量構造１１、１２、１３
の実効的な比率と、それぞれの電極の電位で主に決ま
る。また、基板垂直方向以外の斜め方向においても容量
結合を持ちうるが基板垂直方向における容量結合の量を
主に考察すればよい。
【００２８】ＴＦＴのゲート非選択時では、ソース電極
と画素電極間の電位差が最大の場合にリーク電流が最も
顕著な条件を与える。いまゲートの非選択電位をＶ
GL（Ｖ）、ソース電極の電位をＶS （Ｖ）、画素電極の
電位をＶP （Ｖ）、遮光膜８とゲート電極配線１の間、
遮光膜８とソース電極配線３の間、及び遮光膜８と画素
電極４の間の各容量をそれぞれＣ1 （Ｆ）、Ｃ2
（Ｆ）、Ｃ3 （Ｆ）とすると、遮光膜の電位ＶB は次の
数３でほぼ近似できる。
と画素電極間の電位差が最大の場合にリーク電流が最も
顕著な条件を与える。いまゲートの非選択電位をＶ
GL（Ｖ）、ソース電極の電位をＶS （Ｖ）、画素電極の
電位をＶP （Ｖ）、遮光膜８とゲート電極配線１の間、
遮光膜８とソース電極配線３の間、及び遮光膜８と画素
電極４の間の各容量をそれぞれＣ1 （Ｆ）、Ｃ2
（Ｆ）、Ｃ3 （Ｆ）とすると、遮光膜の電位ＶB は次の
数３でほぼ近似できる。
【００２９】
【数３】ＶB ＝（ＶGL×Ｃ1 ＋ＶS ×Ｃ2 ＋ＶP ×Ｃ
3 ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）
3 ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）
【００３０】したがって、ＴＦＴのゲート非選択時で、
ソース電極と画素電極間の電位差が最大の場合、すなわ
ちリーク電流が最も顕著となる条件において、この数３
のＶB が図３で示された最小のＶBMINの近傍に位置する
ように、上記の容量Ｃ1 、Ｃ2 、及びＣ3 の比率を設定
することが好ましい。
ソース電極と画素電極間の電位差が最大の場合、すなわ
ちリーク電流が最も顕著となる条件において、この数３
のＶB が図３で示された最小のＶBMINの近傍に位置する
ように、上記の容量Ｃ1 、Ｃ2 、及びＣ3 の比率を設定
することが好ましい。
【００３１】このとき、各容量Ｃ1 、Ｃ2 、Ｃ3 の条件
としては、以下の範囲をさらに満たすことが好ましい。
まずソース、ドレインの等価性維持の観点より数４の条
件があげられる。
としては、以下の範囲をさらに満たすことが好ましい。
まずソース、ドレインの等価性維持の観点より数４の条
件があげられる。
【００３２】
【数４】０．８×Ｃ2 ≦Ｃ3 ≦１．２×Ｃ2
【００３３】さらに、最小の値を与えるＶBMIN（Ｖ）
は、遮光膜８の上の絶縁膜７中の固定電荷や、シリコン
膜５との界面状態などに依存するが、一般的な作製条件
では、おおむね次の数５が成り立つことがわかってい
る。
は、遮光膜８の上の絶縁膜７中の固定電荷や、シリコン
膜５との界面状態などに依存するが、一般的な作製条件
では、おおむね次の数５が成り立つことがわかってい
る。
【００３４】
【数５】ＶS −２≦ＶBMIN≦ＶS ＋６ ＶS ＋１≦ＶBMIN≦ＶS ＋５
【００３５】したがって、次の数６の条件が満たされる
ことが好ましい。図２における遮光膜とその上面方向に
位置するゲート電極配線、ソース電極配線、画素電極と
の容量結合をダミーパターンを設けて調節できる。例え
ば、コンタクホール近傍で（図２の紙面下方向）、ソー
ス電極配線と絶縁膜とのオーバーラップ面積を増やして
Ｃ1 を定めうる。以下に、実施例について説明する。
ことが好ましい。図２における遮光膜とその上面方向に
位置するゲート電極配線、ソース電極配線、画素電極と
の容量結合をダミーパターンを設けて調節できる。例え
ば、コンタクホール近傍で（図２の紙面下方向）、ソー
ス電極配線と絶縁膜とのオーバーラップ面積を増やして
Ｃ1 を定めうる。以下に、実施例について説明する。
【００３６】
【数６】０．６×Ｃ1 ≦Ｃ2 ≦５×Ｃ1 ０．６×Ｃ1 ≦Ｃ3 ≦５×Ｃ1
【００３７】
（実施例１）無アルカリ性のガラス基板上に、５０ｎｍ
のＣｒ遮光膜を形成し、８００ｎｍのＳｉＯ2 絶縁膜を
積層した。なお、遮光膜上の絶縁膜の材料はＳｉＯ2 に
限定されない。また、その膜厚も絶縁性を有する範囲で
あればよい。あるいは、図３に示したリーク電流への寄
与の最小値が十分小さくなるような範囲であればよい。
ＳｉＯ2 においては上述したように１００〜１０００ｎ
ｍ程度が用いられうる。遮光膜についてもＣｒに限ら
ず、導電性の材料であればすべて本発明に適用できる。
のＣｒ遮光膜を形成し、８００ｎｍのＳｉＯ2 絶縁膜を
積層した。なお、遮光膜上の絶縁膜の材料はＳｉＯ2 に
限定されない。また、その膜厚も絶縁性を有する範囲で
あればよい。あるいは、図３に示したリーク電流への寄
与の最小値が十分小さくなるような範囲であればよい。
ＳｉＯ2 においては上述したように１００〜１０００ｎ
ｍ程度が用いられうる。遮光膜についてもＣｒに限ら
ず、導電性の材料であればすべて本発明に適用できる。
【００３８】さらにアモルファスシリコン膜をプラズマ
ＣＶＤで積層し、アルゴンイオンレーザによってビーム
アニールして多結晶しシリコンを得た。得られた多結晶
シリコンをパターニングして半導体アイランドを形成
し、この上に１２０ｎｍのＳｉＯ2 のゲート絶縁膜、１
５０ｎｍのＣｒゲート電極を積層、パターニングにより
形成した。さらに、多結晶シリコン層のソース部、ドレ
イン部に非質量分離のイオンシャワー装置を用いてＰイ
オンを打込んでｎ型領域を形成した。
ＣＶＤで積層し、アルゴンイオンレーザによってビーム
アニールして多結晶しシリコンを得た。得られた多結晶
シリコンをパターニングして半導体アイランドを形成
し、この上に１２０ｎｍのＳｉＯ2 のゲート絶縁膜、１
５０ｎｍのＣｒゲート電極を積層、パターニングにより
形成した。さらに、多結晶シリコン層のソース部、ドレ
イン部に非質量分離のイオンシャワー装置を用いてＰイ
オンを打込んでｎ型領域を形成した。
【００３９】層間絶縁膜としてその上にＳｉ3 Ｎ4 膜３
００ｎｍを積層し、ソース、ドレイン部にコンタクトホ
ールをあけ、ＣｒとＡｌを順に積層した複合金属電極を
形成して多結晶シリコンＴＦＴを形成した。ＴＦＴ各部
の素子寸法としては、チャネル長はデュアルゲートで１
０μｍ、チャネル幅は４μｍとし、ゲートオフセットは
合計２．４μｍとした。
００ｎｍを積層し、ソース、ドレイン部にコンタクトホ
ールをあけ、ＣｒとＡｌを順に積層した複合金属電極を
形成して多結晶シリコンＴＦＴを形成した。ＴＦＴ各部
の素子寸法としては、チャネル長はデュアルゲートで１
０μｍ、チャネル幅は４μｍとし、ゲートオフセットは
合計２．４μｍとした。
【００４０】遮光膜とゲート電極配線間、遮光膜とソー
ス電極配線間、遮光膜と画素電極間の各容量は、それぞ
れの重なり面積と絶縁膜の膜厚及び誘電率を用いて、お
おむね平行平板コンデンサと近似して容量値を算出でき
る。本実施例では、Ｃ2 ＝Ｃ3 ＝１．５×Ｃ1 となるよ
うに設計した。表１にそのシミュレーションの結果を示
す。各部をほぼ平行平板コンデンサとして近似してい
る。
ス電極配線間、遮光膜と画素電極間の各容量は、それぞ
れの重なり面積と絶縁膜の膜厚及び誘電率を用いて、お
おむね平行平板コンデンサと近似して容量値を算出でき
る。本実施例では、Ｃ2 ＝Ｃ3 ＝１．５×Ｃ1 となるよ
うに設計した。表１にそのシミュレーションの結果を示
す。各部をほぼ平行平板コンデンサとして近似してい
る。
【００４１】
【表１】
【００４２】本発明においては、ガラス基板上に遮光膜
を形成するので、用いる材料の種別にもよるが高温プロ
セスを用いることが通常困難となる。レーザアニールを
用いた多結晶シリコン形成方法と組み合わせることで耐
光性を有しかつ高速動作が可能な多結晶シリコンＴＦＴ
を生産性よく得ることができる。
を形成するので、用いる材料の種別にもよるが高温プロ
セスを用いることが通常困難となる。レーザアニールを
用いた多結晶シリコン形成方法と組み合わせることで耐
光性を有しかつ高速動作が可能な多結晶シリコンＴＦＴ
を生産性よく得ることができる。
【００４３】図４にビームアニールの方法を模式的に示
す。連続発振アルゴンイオンレーザから出射されたレー
ザビームをシリンドリカルレンズやｆθレンズなどの光
学系を通過せしめ調整する。そして、ビームスポット２
０として非晶質シリコン層５Ａに照射する。被アニール
物体はガラス基板９上に遮光膜８、ＡＲ膜２１などが積
層された半導体シリコン構造を有している。
す。連続発振アルゴンイオンレーザから出射されたレー
ザビームをシリンドリカルレンズやｆθレンズなどの光
学系を通過せしめ調整する。そして、ビームスポット２
０として非晶質シリコン層５Ａに照射する。被アニール
物体はガラス基板９上に遮光膜８、ＡＲ膜２１などが積
層された半導体シリコン構造を有している。
【００４４】ビームスポット２０の高速走査（例えば、
１２±３ｍ／ｓ）での照射により非晶質シリコン層５Ａ
は多結晶シリコン層５Ｂに形成せしめられ、最終的に多
結晶シリコンのストライプ５Ｃが得られる。さらに、パ
ターニングなどの工程を経てＴＦＴの素子構造を得る。
次に、多結晶シリコンＴＦＴの電気的測定などについて
述べる。
１２±３ｍ／ｓ）での照射により非晶質シリコン層５Ａ
は多結晶シリコン層５Ｂに形成せしめられ、最終的に多
結晶シリコンのストライプ５Ｃが得られる。さらに、パ
ターニングなどの工程を経てＴＦＴの素子構造を得る。
次に、多結晶シリコンＴＦＴの電気的測定などについて
述べる。
【００４５】画素駆動の方法はフレーム反転とした。こ
の際、ソース信号の下限値を基準（０Ｖ）として、ゲー
ト選択電位を１７Ｖ、ゲート非選択電位を−５Ｖ、ソー
ス信号電位を０〜１２Ｖ、対向電極電位を６Ｖとして画
素駆動を行った。
の際、ソース信号の下限値を基準（０Ｖ）として、ゲー
ト選択電位を１７Ｖ、ゲート非選択電位を−５Ｖ、ソー
ス信号電位を０〜１２Ｖ、対向電極電位を６Ｖとして画
素駆動を行った。
【００４６】ゲート非選択期間（ゲートのオフ電圧が−
５Ｖ）、ソース電極０Ｖ、画素電極１２Ｖとすると、遮
光膜電位は３．２５Ｖとなり図３で示されたＶBMINにほ
ぼ一致する。
５Ｖ）、ソース電極０Ｖ、画素電極１２Ｖとすると、遮
光膜電位は３．２５Ｖとなり図３で示されたＶBMINにほ
ぼ一致する。
【００４７】この構成により画素を駆動した結果、多結
晶シリコンＴＦＴのゲート非選択期間のリーク電流は２
ｐＡ以下に抑えられ、ＴＦＴの裏面側の遮光による光リ
ーク電流の低減と、さらにチャネル下側のＭＩＳ構造に
よるリーク電流の低減を両立した。
晶シリコンＴＦＴのゲート非選択期間のリーク電流は２
ｐＡ以下に抑えられ、ＴＦＴの裏面側の遮光による光リ
ーク電流の低減と、さらにチャネル下側のＭＩＳ構造に
よるリーク電流の低減を両立した。
【００４８】この結果、ゲート非選択期間において、光
制御層として用いられている液晶層の電位変動は十分小
さくなり、安定した高い表示品位を実現した。なお、液
晶表示素子の光制御層としては、従来からあるＴＮやＳ
ＴＮ以外に、液晶がカプセル化又は一部連通した連続カ
プセル構造とされ、樹脂などのマトリクス体中に形成さ
れた液晶・マトリクス複合体を備えたものにも用いう
る。
制御層として用いられている液晶層の電位変動は十分小
さくなり、安定した高い表示品位を実現した。なお、液
晶表示素子の光制御層としては、従来からあるＴＮやＳ
ＴＮ以外に、液晶がカプセル化又は一部連通した連続カ
プセル構造とされ、樹脂などのマトリクス体中に形成さ
れた液晶・マトリクス複合体を備えたものにも用いう
る。
【００４９】
【発明の効果】本発明によって、アクティブマトリクス
表示素子に用いる多結晶シリコンＴＦＴのリーク電流を
飛躍的に低減せしめることができた。例えば、投射型表
示装置においても、多結晶シリコンＴＦＴのリーク電流
に起因する不良現象を解消できた。
表示素子に用いる多結晶シリコンＴＦＴのリーク電流を
飛躍的に低減せしめることができた。例えば、投射型表
示装置においても、多結晶シリコンＴＦＴのリーク電流
に起因する不良現象を解消できた。
【００５０】言い換えれば、ＴＦＴ構造においてその電
気的特性を損なうことなく遮光を達成できるようになっ
た。
気的特性を損なうことなく遮光を達成できるようになっ
た。
【００５１】また、電圧印加時にホワイトとなるノーマ
リーホワイト表示形式の場合であっても、黒の階調が正
しく表示され、コントラストの高い表示が表現できた。
またグレースケールを表示する場合でも黒の部分が浮か
び上がらずに高いコントラスト状態でパターン表示がで
きた。
リーホワイト表示形式の場合であっても、黒の階調が正
しく表示され、コントラストの高い表示が表現できた。
またグレースケールを表示する場合でも黒の部分が浮か
び上がらずに高いコントラスト状態でパターン表示がで
きた。
【００５２】また、本発明はその効果を損しない範囲で
種々の応用ができる。
種々の応用ができる。
【図１】本発明における多結晶半導体ＴＦＴの一部断面
図。
図。
【図２】本発明における多結晶半導体ＴＦＴの近傍にお
ける平面図。
ける平面図。
【図３】多結晶シリコンＴＦＴにおける遮光膜電位によ
るソースドレイン電流の変動を示す特性図。
るソースドレイン電流の変動を示す特性図。
【図４】ビームアニールの方法を示す模式図。
１ａ：ゲート電極 ２：ゲート絶縁膜 ３：ソース電極配線 ４：画素電極 ５：多結晶シリコン層 ６：層間絶縁膜 ７：絶縁膜 ８：遮光膜 ９：ガラス基板
Claims (4)
- 【請求項１】画素電極と、画素電極を駆動する駆動素子
としてトップゲート型の多結晶半導体ＴＦＴが備えられ
た第１の基板と、画素電極に対向する対向電極が備えら
れた第２の基板と、第１の基板と第２の基板との間に光
制御層とが備えられ、第１の基板と多結晶半導体ＴＦＴ
のチャネルとの間に絶縁膜と導電性の遮光膜が設けら
れ、絶縁膜はチャネルと遮光膜との間に配置されてなる
アクティブマトリクス表示素子であって、 前記遮光膜は各画素ごとに分離して形成されかつ絶縁さ
れ、前記遮光膜とゲート電極配線との間、前記遮光膜と
ソース電極配線との間、及び前記遮光膜と画素電極との
間に絶縁膜との重なりが設けられ、前記遮光膜とゲート
電極配線間の容量をＣ1 、前記遮光膜とソース電極配線
間の容量をＣ2 、及び前記遮光膜と画素電極間の容量を
Ｃ3 とすると、ソースドレイン間に最大実効電圧が印加
され、かつゲート電極にオフ電圧が印加されてＴＦＴ非
選択状態となった際に、多結晶半導体ＴＦＴの寄生チャ
ネル電流がほぼ最小となる遮光膜電位ＶB を最小遮光膜
電位ＶBMINとすると、遮光膜電位ＶB が最小遮光膜電位
ＶBMIN±２Ｖの範囲に入るように、Ｃ1 、Ｃ2 及びＣ3
の値が相対的に決められたことを特徴とするアクティブ
マトリクス表示素子。 - 【請求項２】Ｃ1 、Ｃ2 、Ｃ3 が次の数１の関係を満た
すことを特徴とする請求項１のアクティブマトリクス表
示素子。 【数１】０．６×Ｃ1 ≦Ｃ2 ≦５×Ｃ1 ０．６×Ｃ1 ≦Ｃ3 ≦５×Ｃ1 ０．８×Ｃ2 ≦Ｃ3 ≦１．２×Ｃ2 - 【請求項３】絶縁膜の膜厚が１００〜１０００ｎｍとさ
れてなることを特徴とする請求項１又は２のアクティブ
マトリクス表示素子。 - 【請求項４】多結晶半導体ＴＦＴの多結晶半導体層がビ
ームアニールによって形成されてなることを特徴とする
請求項１、２又は３のアクティブマトリクス表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615995A JPH08211406A (ja) | 1995-02-02 | 1995-02-02 | アクティブマトリクス表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615995A JPH08211406A (ja) | 1995-02-02 | 1995-02-02 | アクティブマトリクス表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08211406A true JPH08211406A (ja) | 1996-08-20 |
Family
ID=11908737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1615995A Pending JPH08211406A (ja) | 1995-02-02 | 1995-02-02 | アクティブマトリクス表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08211406A (ja) |
Cited By (9)
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|---|---|---|---|---|
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| US6828584B2 (en) | 2001-05-18 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR100491920B1 (ko) * | 1996-09-18 | 2005-08-04 | 소니 가부시끼 가이샤 | 액정표시장치 |
| JP2008165031A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| WO2011027650A1 (ja) * | 2009-09-01 | 2011-03-10 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| JP2013140377A (ja) * | 2002-11-26 | 2013-07-18 | E Ink Corp | 可撓性電子回路およびディスプレイ |
| JP2014197211A (ja) * | 2006-05-16 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015211089A (ja) * | 2014-04-24 | 2015-11-24 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタ及び表示装置 |
| WO2016190187A1 (ja) * | 2015-05-25 | 2016-12-01 | シャープ株式会社 | 表示装置の駆動回路 |
-
1995
- 1995-02-02 JP JP1615995A patent/JPH08211406A/ja active Pending
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