JPH0821163B2 - フロツピイデイスク装置の読取回路 - Google Patents
フロツピイデイスク装置の読取回路Info
- Publication number
- JPH0821163B2 JPH0821163B2 JP27943289A JP27943289A JPH0821163B2 JP H0821163 B2 JPH0821163 B2 JP H0821163B2 JP 27943289 A JP27943289 A JP 27943289A JP 27943289 A JP27943289 A JP 27943289A JP H0821163 B2 JPH0821163 B2 JP H0821163B2
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- JP
- Japan
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- differential amplifier
- output
- floppy disk
- circuit
- full
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- 230000003321 amplification Effects 0.000 claims description 11
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はフロツピイデイスク装置の読出回路に関す
る。
る。
（従来の技術） 従来、この種の読出回路は、磁気ヘツドで読出した信
号を差動増幅器で一定量増幅し、そのまま、低域ろ過器
を通過させ、ピークセンス回路に入力させていた。
号を差動増幅器で一定量増幅し、そのまま、低域ろ過器
を通過させ、ピークセンス回路に入力させていた。
（発明が解決しようとする課題） 上述した従来の読出回路は、このように磁気ヘツドか
らの読出信号を一定量増幅するだけであつたので、読出
信号の分解能が低い場合や、磁気ヘツドの能力不足によ
る波形歪があつた場合、外来雑音等の混入によるS/Nの
低下があつた。またこの読出回路に続くピークセンス回
路のオスセツト等により読出信号のピークセンスが正確
に行なわれないことがあつた。かかる場合が極端なとき
はフロツピイデイスクに蓄積された情報を読み取る際、
読み取りエラーになるという欠点があつた。
らの読出信号を一定量増幅するだけであつたので、読出
信号の分解能が低い場合や、磁気ヘツドの能力不足によ
る波形歪があつた場合、外来雑音等の混入によるS/Nの
低下があつた。またこの読出回路に続くピークセンス回
路のオスセツト等により読出信号のピークセンスが正確
に行なわれないことがあつた。かかる場合が極端なとき
はフロツピイデイスクに蓄積された情報を読み取る際、
読み取りエラーになるという欠点があつた。
本発明の目的は上記欠点を解決するので、充分なS/N
を確保することによりピークセンス回路のオフセツト等
による読取りエラーをなくしたフロツピイデイスク装置
の読取回路を提供することにある。
を確保することによりピークセンス回路のオフセツト等
による読取りエラーをなくしたフロツピイデイスク装置
の読取回路を提供することにある。
（課題を解決するための手段） 前記目的を達成するために本発明によるフロツピイデ
イスク装置の読取回路はフロツピイデイスクから情報を
読出すフロツピイデイスク装置における読出回路におい
て、磁気ヘツドによつてフロツピイデイスクより読出し
た情報を増幅する差動増幅器と、前記差動増幅器の増幅
量設定端子に直列に接続された少くとも２つの抵抗器
と、前記差動増幅器出力を全波整流する全波整流器と、
前記全波整流器出力を、整流器出力に対応したレべルま
でシフトするバイアス回路と、前記２つの抵抗器の一方
に並列に接続され、前記バイアス回路出力によつて、そ
の抵抗値が変化する電圧制御可変抵抗器とを含み、前記
差動増幅器の出力の増大にしたがい、当該差動増幅器の
増幅量を大きくするように制御する構成としてある。
イスク装置の読取回路はフロツピイデイスクから情報を
読出すフロツピイデイスク装置における読出回路におい
て、磁気ヘツドによつてフロツピイデイスクより読出し
た情報を増幅する差動増幅器と、前記差動増幅器の増幅
量設定端子に直列に接続された少くとも２つの抵抗器
と、前記差動増幅器出力を全波整流する全波整流器と、
前記全波整流器出力を、整流器出力に対応したレべルま
でシフトするバイアス回路と、前記２つの抵抗器の一方
に並列に接続され、前記バイアス回路出力によつて、そ
の抵抗値が変化する電圧制御可変抵抗器とを含み、前記
差動増幅器の出力の増大にしたがい、当該差動増幅器の
増幅量を大きくするように制御する構成としてある。
（実施例） 以下、図面等を参照して、本発明をさらに詳しく説明
する。
する。
第１図は本発明によるフロツピイデイスク装置の読取回
路の一実施例を示すブロツク図である。磁気ヘツド１の
出力である読出信号ａは差動増幅器２に入力され、差動
増幅器２の出力である増幅器出力ｂは図示しない次回路
であるピークセンス回路に接続されるとともに全波整流
器６に入力される。増幅器出力ｂは全波整流器６で全波
整流されたのち、全波整流信号ｃとしてバイアス回路７
に入力される。
路の一実施例を示すブロツク図である。磁気ヘツド１の
出力である読出信号ａは差動増幅器２に入力され、差動
増幅器２の出力である増幅器出力ｂは図示しない次回路
であるピークセンス回路に接続されるとともに全波整流
器６に入力される。増幅器出力ｂは全波整流器６で全波
整流されたのち、全波整流信号ｃとしてバイアス回路７
に入力される。
バイアス回路７は全波整流器信号ｃを適当な電圧レベル
まで増幅して、レベルシフトを行ない、次の電圧制御可
変抵抗器５の電圧制御入力端子に入力する。電圧制御可
変抵抗器５はFETで構成されており、その電圧制御入力
の電圧値により電圧制御可変抵抗器５の両端の抵抗値で
ある電圧可変抵抗値ｄを変化させる。
まで増幅して、レベルシフトを行ない、次の電圧制御可
変抵抗器５の電圧制御入力端子に入力する。電圧制御可
変抵抗器５はFETで構成されており、その電圧制御入力
の電圧値により電圧制御可変抵抗器５の両端の抵抗値で
ある電圧可変抵抗値ｄを変化させる。
電圧制御可変抵抗器５は差動増幅器２の増幅量を設定す
る端子に接続された二つの抵抗器３、および抵抗器４の
一方の抵抗器４に並列に接続されている。差動増幅器２
は増幅設定端子に接続された抵抗値によりその増幅量が
変化する。
る端子に接続された二つの抵抗器３、および抵抗器４の
一方の抵抗器４に並列に接続されている。差動増幅器２
は増幅設定端子に接続された抵抗値によりその増幅量が
変化する。
第２図は第１図の動作を説明するための各回路出力タ
イミングチヤートである。
イミングチヤートである。
図中、Ａは本発明による場合の、Ｂは従来例の場合の増
幅器出力をそれぞれ示している。
幅器出力をそれぞれ示している。
上述のように増幅器出力が大きくなつた場合、増幅器
の増幅量が増大するので、読出信号のピーク部分はより
強調され、反対にレベルの低い部分はより強調されない
ので、磁気ヘツドの出力分解能が低い場合も、波形歪が
ある場合も、外部雑音に対し強い、突出した形の波形と
なる。すなわち全体としてS/Nが大きな回路となる。
の増幅量が増大するので、読出信号のピーク部分はより
強調され、反対にレベルの低い部分はより強調されない
ので、磁気ヘツドの出力分解能が低い場合も、波形歪が
ある場合も、外部雑音に対し強い、突出した形の波形と
なる。すなわち全体としてS/Nが大きな回路となる。
（発明の効果） 以上、説明したように本発明は、磁気ヘツドからの読
出信号を差動増幅器で増幅する際に、差動増幅器信号の
レベルを全波整流し、この電圧レベルを差動増幅器の増
幅設定端子にフイードバツクすることにより、差動増幅
器の出力が低い場合は増幅量を小さくし、出力が大きく
なるに従いその増幅量を大きくするものである。したが
つて、磁気ヘツドの出力分解能が低い場合、波形歪があ
る場合も、確実に読出しができ読出しエラーをなくする
ことができるという効果がある。
出信号を差動増幅器で増幅する際に、差動増幅器信号の
レベルを全波整流し、この電圧レベルを差動増幅器の増
幅設定端子にフイードバツクすることにより、差動増幅
器の出力が低い場合は増幅量を小さくし、出力が大きく
なるに従いその増幅量を大きくするものである。したが
つて、磁気ヘツドの出力分解能が低い場合、波形歪があ
る場合も、確実に読出しができ読出しエラーをなくする
ことができるという効果がある。
第１図は本発明によるフロツピイデイスク装置の読取回
路の実施例を示すブロツク図、第２図は本発明回路の動
作を説明するためのタイムチヤートである。 １……磁気ヘツド、２……差動増幅器 3,4……抵抗器、５……電圧制御可変抵抗器 ６……全波整流器、７……バイアス回路 ａ……読出信号、ｂ……増幅器出力 ｃ……全波整流器出力、ｄ……電圧制御可変抵抗値
路の実施例を示すブロツク図、第２図は本発明回路の動
作を説明するためのタイムチヤートである。 １……磁気ヘツド、２……差動増幅器 3,4……抵抗器、５……電圧制御可変抵抗器 ６……全波整流器、７……バイアス回路 ａ……読出信号、ｂ……増幅器出力 ｃ……全波整流器出力、ｄ……電圧制御可変抵抗値
Claims (1)
- 【請求項１】フロツピイデイスクから情報を読出すフロ
ツピイデイスク装置における読出回路において、磁気ヘ
ツドによつてフロツピイデイスクより読出した情報を増
幅する差動増幅器と、前記差動増幅器の増幅量設定端子
に直列に接続された少くとも２つの抵抗器と、前記差動
増幅器出力を全波整流する全波整流器と、前記全波整流
器出力を、整流器出力に対応したレベルまでシフトする
バイアス回路と、前記２つの抵抗器の一方に並列に接続
され、前記バイアス回路出力によつて、その抵抗値が変
化する電圧制御可変抵抗器とを含み、前記差動増幅器の
出力の増大にしたがい、当該差動増幅器の増幅量を大き
くするように制御することを特徴とするフロツピイデイ
スク装置の読取回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27943289A JPH0821163B2 (ja) | 1989-10-25 | 1989-10-25 | フロツピイデイスク装置の読取回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27943289A JPH0821163B2 (ja) | 1989-10-25 | 1989-10-25 | フロツピイデイスク装置の読取回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141003A JPH03141003A (ja) | 1991-06-17 |
| JPH0821163B2 true JPH0821163B2 (ja) | 1996-03-04 |
Family
ID=17610986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27943289A Expired - Fee Related JPH0821163B2 (ja) | 1989-10-25 | 1989-10-25 | フロツピイデイスク装置の読取回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821163B2 (ja) |
-
1989
- 1989-10-25 JP JP27943289A patent/JPH0821163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141003A (ja) | 1991-06-17 |
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Legal Events
| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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