JPH0821228B2 - レベルデコーダのピーク検出回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタルオーディオテープレコーダ（DA
T）等の記録再生装置に適用されるもので、データ列か
らその大きさを表すレベルデータを生成してその最大値
（ピーク値）を検出するレベルデコーダのピーク検出回
路に関するものである。

従来の技術 記録再生装置において、扱うデータの大きさを表す指
標としてレベルデータが用いられる。たとえばDATの場
合、１サンプル当たりＬ・Ｒ各チャンネルごとに生成さ
れる16ビットのPCMデータに対して、そのレベルをデコ
ードする回路（以下、レベルデコーダと称する）として
第４図や第５図に示すようなものがある。第４図は15ビ
ットのレベルデータを生成するレベルデコーダの一例で
あり、第５図は第６図に示すような変換則を用いて16ビ
ットのPCMデータから８ビットのレベルデータを生成す
るレベルデコーダの一例である。

ここで第４図の動作を説明する。第４図において、シ
フトレジスタ401にロードされた16ビットのPCMデータは
最上位ビット（MSB）からシフトクロック32Fsによって
順にシリアル出力される。ここでFsはPCMデータのサン
プル周期、従って32Fsは32ビット/Fsのビットレートで
ある。シリアル出力されたデータは絶対値生成手段402
において符号ビットである最上位ビットとそれに続くビ
ットとの排他的論理和によって15ビットの絶対値データ
に変換される。この絶対値データはシフトレジスタ403
においてシリアル／パラレル変換され、更新制御手段40
4の出力に応じてＬ・Ｒ各チャネルごとにそれぞれフリ
ップフロップ405,406に保持される。セレクタ407は上記
保持されたデータのうち絶対値生成手段402の出力と同
じチャンネルのものをセレクト信号SLによって選択す
る。選択されたデータはロード信号LD2によって所定の
タイミングでシフトレジスタ408にロードされ、シフト
ロック32Fsのビットレートにて更新制御手段404にシリ
アル出力される。一方、更新制御手段404は絶対値生成
手段402の出力とシフトレジスタ408の出力を比較し、絶
対値生成手段402の出力がシフトレジスタ408の出力より
も大きいときにそのデータのチャンネルに対応するフリ
ップフロップ405または406にラッチクロックCK1またはC
K2を出力してフリップフロップに保持されたデータを更
新する。これにより、ラッチ405,406には常にＬ・Ｒ各
チャンネルのレベルデータの最大値（ピーク値）が保持
される。この保持されたピーク値はシステムマイコンか
らの要求に従ってマイコンバスに出力され、その後クリ
ア信号CLRによってリセットされる。以上のようにして
入力のレベルデータが生成され、さらにそのピーク値が
検出される。

次に第５図の動作を説明する。第５図において、シフ
トレジスタ501にロードされた16ビットのPCMデータは、
最下位ビット（LSB）からシフトクロック64Fsによって
順にシリアル出力される。その際、符号ビットである最
上位ビット（MSB）をシリアル入力SIよりシフトレジス
タ501内に再入力することにより、出力QFからは16ビッ
トのPCMデータに符号ビットをさらに16ビット付加した3
2ビットのシリアルデータが出力される。シリアル出力
されたデータは絶対値生成手段502において符号ビット
である最上位ビットとの排他的論理和をとることによっ
て絶対値データに変換される。この絶対値データはシフ
トレジスタ503においてシリアル／パラレル変換され、
下位４ビットはラッチ507に、また、上位11ビットはラ
ッチ信号生成手段（LGN）505にそれぞれ入力される。一
方、バイナリカウンタ504は所定のタイミングでリセッ
ト信号RSTにより初期化された後、シフトレジスタ503中
のデータのシフトに同期してカウントアップする。ラッ
チ信号生成手段505は入力されたデータから上位10ビッ
トが同符号（“0"または“1"）であるタイミングを検出
してラッチ信号Guを出力する。これにより、第６図にお
ける８ビットのレベルデータの上位４ビットがラッチ50
6に保持される。また、入力されたデータの上位11ビッ
トが同符号であるタイミングを検出して、ラッチ信号生
成手段505はラッチ信号Glを出力する。これにより、８
ビットのレベルデータの下位４ビット（第６図における
“ABCD"）がラッチ506に保持される。以上のようにして
生成された８ビットのレベルデータはフリップフロップ
509,510に更新制御手段508の出力に応じてそれぞれＬ・
Ｒ各チャンネルごとに保持される。セレクタ511はフリ
ップフロップ509,510に、保持されたデータのうちラッ
チ506,507に保持されたデータと同じチャンネルのもの
を選択して出力する。更新制御手段508はラッチ506,507
の出力とセレクタ511の出力とを大小比較し、ラッチ50
6,507の出力の方が大きい場合に、対応するチャンネル
のデータを保持するフリップフロップ509または510にラ
ッチクロックCK1またはCK2を出力してフリップフロップ
に保持されたデータを更新する。これにより、フリップ
フロップ509,510には常にＬ・Ｒ各チャンネルの最大値
（ピーク値）が保持される。保持されたピーク値はシス
テムマイコンからの要求に従ってマイコンバスに出力さ
れ、その後クリア信号CLRによってリセットされる。以
上のようにして入力のレベルデータが生成され、さらに
そのピーク値が検出される。

このように、第４図や第５図に示す従来のレベルデコ
ーダの構成では、入力の絶対値をシフトレジスタでシフ
トさせ、シリアル／パラレル変換して15ビットのレベル
データまたはその上位から連続する“0"の長さに応じて
８ビットに圧縮したレベルデータを生成していた。

発明が解決しようとする課題 しかしながら第４図に示す従来の構成では、レベルデ
コーダが15ビットであるためにシステムマイコンへのデ
ータの転送量が多く、転送時間がかかる上にシステムマ
イコンでの処理上の負担となったり、データ変換用にメ
モリ領域を大きく要していた。また、上記第５図に示す
従来の構成では、レベルデータが８ビットなので第４図
に示す従来の構成が持つような問題は解決されるが、第
６図に示すようにデータの圧縮によりレベルデータの分
解能が低くなり、特に記録、編集をする上で高い分解能
を必要とする0dB付近でのレベルが十分に表現できない
という問題を有していた。

本発明は上記従来の問題を解決するもので、0dB付近
での分解能が十分に高く、かつ、システムマイコンの処
理やメモリに負担のかからない８ビットのレベルデータ
を生成することのできるレベルデコーダのピーク検出回
路を提供することを目的とするものである。

課題を解決するための手段 この課題を解決するために本発明請求項１のレベルデ
コーダのピーク検出回路は、Ｎビットのパラレルデータ
をシリアルデータに変換して最下位ビット（LSB）から
順に出力し、かつその際に次のパラレルデータをロード
するまで最上位ビット（MSB）出力をシリアル入力に再
入力して保持する第１のシフトレジスタと、シリアルデ
ータをパラレルデータに変換する第２のシフトレジスタ
と、第２のシフトレジスタの出力を絶対値に変換する絶
対値生成手段と、第２のシフトレジスタ中のデータのシ
フト数カウントするカウンタと、カウンタの出力と絶対
値生成手段の出力とを前記カウンタの出力に応じて選択
するセレクタ手段と、絶対値生成手段の出力およびセレ
クタ手段の出力を保持するラッチ手段と、絶対値生成手
段の出力に応じて前記ラッチ手段のラッチ信号を生成す
るラッチ信号生成手段と、ラッチ手段の出力を保持する
フリップフロップ手段と、ラッチ手段とフリップフロッ
プ手段の出力を大小比較して、その結果に応じて前記フ
リップフロップ手段に保持するデータの更新制御を行う
更新制御手段とを備えたものである。

また、本発明請求項２のレベルデコーダのピーク検出
回路は、Ｎビットのパラレルデータをシリアルデータに
変換して最下位ビット（LSB）から順に出力し、かつ、
その際に次のパラレルデータをロードするまで最下位ビ
ット（MSB）出力をシリアル入力に再入力して保持する
第１のシフトレジスタと、第１のシフトレジスタの出力
を絶対値に変換する絶対値生成手段と、絶対値生成手段
の出力をシリアル／パラレル変換する第２のシフトレジ
スタと、第２のシフトレジスタ中のデータのシフト数を
カウントするカウンタと、カウンタの出力と第２のシフ
トレジスタの出力とを前記カウンタの出力に応じて選択
するセレクタ手段と、第２のシフトレジスタの出力およ
びセレクタ手段の出力を保持するラッチ手段と、第２の
シフトレジスタの出力に応じて前記ラッチ手段のラッチ
信号を生成するラッチ信号生成手段と、ラッチ手段の出
力を保持するフリップフロップ手段と、ラッチ手段とフ
リップフロップ手段の出力を大小比較して、その結果に
応じて前記フリップフロップ手段に保持するデータの更
新制御を行う更新制御手段とを備えたものである。

作用 本発明は上記した構成により、外部から入力されたＮ
ビットのデータをLSB方向に少なくともＮの1.5倍以上の
ビットレートでシフトし、あらかじめ符号ビットである
最上位ビットを余分に付加したデータ例をシリアル／パ
ラレル変換して入力データの絶対値を８ビットに圧縮し
たものを生成する。そして絶対値が所定値よりも大きい
場合には圧縮の変換則を変えることによって、0dB付近
のデータについては分解能を細かくしたレベルデータを
生成し、それ以外の場合には絶対値をその上位から連続
する“0"の長さに応じて圧縮したものをレベルデータと
して使用する。

実施例 以下、本発明の一実施例について図面を参照しながら
説明する。

第１図は本発明の請求項１の実施例のレベルデコーダ
のピーク検出回路をDATに適用したときの構成を示すブ
ロック図、第２図は本発明の請求項２の実施例のレベル
デコーダのピーク検出回路をDATに適用したときの構成
を示すブロック図である。また、第３図は16ビットのPC
Mデータから0dB付近での分解能を高くした８ビットのレ
ベルデータを生成する変換則を示す概略図である。

第１図において、101は第１のシフトレジスタ、102は
信号処理部、103は第２のシフトレジスタ、104は絶対値
生成手段、105はカウンタ、106はラッチ信号生成手段、
107,108はラッチ手段、109は更新制御手段、110,111は
フリップフロップ手段、112,113はセレクタ手段であ
る。

次に、第１図の動作を説明する。外部から入力された
チャンネルあたり16ビットの２チャンネルPCMデータは
ロード信号LOADによって第１のシフトレジスタ101にロ
ードされた後、シフトクロック64Fs（Fsはサンプリング
周波数、すなわち64Fsは64ビット毎サンプル周期）のビ
ットレートで下位の方向にシフトされる。その際、第１
のシフトレジスタ101の出力Q0に出力される符号ビット
に相当する最上位ビットをシリアル入力SIに再入力する
ことによって、ロードしたチャンネルあたり16ビットの
PCMデータのあとにさらに16ビットの符号ビットが第１
のシフトレジスタ101の出力QFよりシリアル出力され
る。このように符号ビットを付加したチャンネルあたり
32ビットのPCMデータは信号処理部102においてPCMデー
タとともに入力されるバリディティ・フラグVFLG（PCM
データの有効性を表すデータ）にもとづいて補間処理さ
れる。その出力は第２のシフトレジスタ103でパラレル
データに変換されて、絶対値生成手段104に入力され
る。絶対値生成手段104は入力データの最上位ビットと
それ以外のビットとの排他的論理和によって15ビットの
絶対値を生成する。この15ビットの絶対値データのう
ち、上位３ビットはセレクタ113の入力Ｂに、上位11ビ
ットはラッチ信号生成手段（LGN）106に、下位４ビット
はラッチ108にそれぞれ入力される。ラッチ信号生成手
段106は入力の上位10ビットが同符号になるタイミング
でラッチ108のラッチ信号Glを生成し、入力の上位11ビ
ットが同符号になるタイミングでラッチ107のラッチ信
号Guを生成する。バイナリカウンタ105はリセット信号R
STによって所定のタイミングで初期化された後、シフト
レジスタ103中のデータのシフトに同期してカウントア
ップする。セレクタ113はセレクト信号SELに入力された
バイナリカウンタ105の出力の最上位ビットQ3によって
バイナリカウンタ105の出力Q0〜Q3（入力Ａ）と、絶対
値生成手段104の上位３ビットとバイナリカウンタ105の
出力Q3を合成したもの（入力Ｂ）の一方を選択する。す
なわち出力Q3が“0"のときは入力Ａを、Q3が“1"のとき
は入力Ｂをそれぞれ選択する。これによりラッチ107に
は第３図における８ビットレベルデータの上位４ビット
が保持され、ラッチ108には８ビットレベルデータの下
位４ビット（第３図における“ABCD"）が保持される。
以上のようにして生成された８ビットのレベルデータは
フリップフロップ110,111に更新制御手段508の出力に応
じてそれぞれＬ・Ｒ各チャンネルごとに保持される。セ
レクタ112はフリップフロップ110,111に保持されたデー
タのうちラッチ107,108に保持されたデータと同じチャ
ンネルのものをセレクト信号SELにより選択して出力す
る。更新制御手段109はラッチ107,108の出力とセレクタ
112の出力とを大小比較し、ラッチ107,108の出力の方が
大きい場合に、対応するチャンネルのデータを保持する
フリップフロップ110または112にラッチクロックCK1ま
たはCK2を出力してフリップフロップに保持されたデー
タを更新する。これにより、フリップフロップ110,112
には常にＬ・Ｒ各チャンネルの最大値（ピーク値）が保
持される。この保持されたピーク値はシステムマイコン
からの要求に応じてシステムバスに出力され、その後ク
リア信号CLRによってリセットされる。以上のようにし
て入力のレベルデータが生成され、さらにそのピーク値
が検出される。また、第２図において、201は第１のシ
フトレジスタ、202は絶対値生成手段、204,212はセレク
タ手段、205はカウンタ、206はラッチ信号生成手段、20
7,208はラッチ手段、209は更新制御手段、210,211はフ
リップフロップ手段である。

次に第２図の動作を説明する。外部から入力されたチ
ャンネルあたり16ビットの２チャンネルPCMデータはロ
ード信号LOADによって第１のシフトレジスタ201にロー
ドされた後、シフトクロック64Fsのビットレートで下位
の方向にシフトされる。その際、第１のシフトレジスタ
201の出力Q0に出力される符号ビットに相当する最上位
ビットを第１図の場合と同様にシリアル入力SIに再入力
することによって、ロードしたチャンネルあたり16ビッ
トのPCMデータのあとにさらに16ビットの符号ビットが
付加されて第１のシフトレジスタ201の出力QFよりシリ
アル出力される。絶対値生成手段202はシフトレジスタ2
01からのシリアル入力と最上位ビット（MSB）を用いて
レベルデータを生成し、これをシフトレジスタ203でシ
リアル／パラレル変換する。パラレル変換された絶対値
データとシフトレジスタ203中のデータのシフト数をカ
ウントするバイナリカウンタ205の出力を用いて８ビッ
トのレベルデータを生成し、Ｌ・Ｒチャンネルごとにそ
のピーク値を保持する動作は、第１図の実施例で説明し
たものと同様なので省略する。

発明の効果 以上のように本発明請求項１によれば、Ｎビットのパ
ラレルデータをシリアルデータに変換して最下位ビット
（LSB）から出力し、かつその際にパラレルデータをロ
ードするまで最上位ビット（MSB）出力をシリアル入力
に再入力して保持する第１のシフトレジスタと、シリア
ルデータをパラレルデータに変換する第２のシフトレジ
スタと、第２のシフトレジスタの出力を絶対値に変換す
る絶対値生成手段と、第２のシフトレジスタ中のデータ
のシフト数をカウントするカウンタと、カウンタの出力
と絶対値生成手段の出力とを前記カウンタの出力に応じ
て選択するセレクタ手段と、絶対値生成手段の出力およ
びセレクタ手段の出力を保持するラッチ手段と、絶対値
生成手段の出力に応じて前記ラッチ手段のラッチ信号を
生成するラッチ信号生成手段と、ラッチ手段の出力を保
持するフリップフロップ手段と、ラッチ手段とフリップ
フロップ手段の出力に大小比較し、その結果に応じて前
記フリップフロップ手段に保持するデータの更新制御を
行う更新制御手段とを備えることによって、レベルデー
タをPCMデータの絶対値の大きさに応じて絶対値の一部
あるいはカウンタ値を選択して生成できる。すなわち、
第３図に示すようにPCMデータが所定の値よりも大きい
場合のみ絶対値の上位７ビットをレベルデータとして採
用し、それ以外の場合はカウンタ値と絶対値の一部を用
いてレベルデータを生成することによって、0dB付近で
の分解能を高くした８ビットのレベルデータを生成する
ことができる。これによりシステムマイコンへのデータ
の転送量が少なく、システムマイコンの処理やメモリの
負担を少なくして、しかも高い分解能が必要な0dB付近
でのレベルをより細かく検出することが可能である。さ
らに信号処理を施したPCMデータをシリアル／パラレル
変換するシフトレジスタは、そのデータをD/Aコンバー
タやデジタルオーディオインターフェース規格の出力信
号生成部に出力するためのフォーマット変換に兼用でき
るので、回路規模、ひいてはコストの削減を図ることが
できる。

また、本発明請求項２によれば、Ｎビットのパラレル
データをシリアルデータに変換して最下位ビット（LS
B）から順に出力し、かつ、その際に次のパラレルデー
タをロードするまで最上位ビット（MSB）出力をシリア
ル入力に再入力して保持する第１のシフトレジスタと、
第１のシフトレジスタの出力を絶対値に変換する絶対値
生成手段と、絶対値生成手段の出力をシリアル／パラレ
ル変換する第２のシフトレジスタと、第２のシフトレジ
スタ中のデータのシフト数をカウントするカウンタと、
カウンタの出力と第２のシフトレジスタの出力とを前記
カウンタの出力に応じて選択するセレクタ手段と、第２
のシフトレジスタの出力およびセレクタ手段の出力を保
持するラッチ手段と、第２のシフトレジスタの出力に応
じて前記ラッチ手段のラッチ信号を生成するラッチ信号
生成手段と、ラッチ手段の出力を保持するフリップフロ
ップ手段と、ラッチ手段とフリップフロップ手段の出力
を大小比較し、その結果に応じて前記フリップフロップ
手段に保持するデータの更新制御を行う更新制御手段と
を備えることによって、絶対値生成手段202はシフトレ
ジスタから出力されるシリアルデータとその符号ビット
との排他的論理和（Exclusive−OR）でPCMデータの絶対
値を生成できるので、本発明請求項１における絶対値生
成手段104に比べると小さな回路規模で同じの効果を実
現することができる。また、本発明請求項１における信
号処理部102の機能の一部としてPCMデータを絶対値を本
発明請求項２のようにして生成するなど構成の組み合わ
せも可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるレベルデコーダ
のピーク検出回路をDATに適用したときの構成を示すブ
ロック図、第２図は本発明の第２の実施例におけるレベ
ルデコーダのピーク検出回路をDATに適用したときの構
成を示すブロック図、第３図は16ビットのPCMデータか
ら、0dB付近での分解能を高くした８ビットのレベルデ
ータを生成する変換則を示す概略図、第４図は16ビット
のPCMデータの絶対値から15ビットのレベルデータを生
成する従来のレベルデコーダのピーク検出回路の構成を
示すブロック図、第５図は16ビットのPCMデータの絶対
値から８ビットのレベルデータを生成する従来のレベル
デコーダのピーク検出回路の構成を示すブロック図、第
６図は16ビットのPCMデータから８ビットのレベルデー
タを生成する従来の変換則を示す概略図である。 101…第１のシフトレジスタ、102…信号処理部、103…
第２のシフトレジスタ、104…絶対値生成手段、105…カ
ウンタ、106…ラッチ信号生成手段、107,108…ラッチ手
段、109…更新制御手段、110,111…フリップフロップ手
段、112,113…セレクタ手段、201…第１のシフトレジス
タ、202…絶対値生成手段、203…第２のシフトレジス
タ、204,212…セレクタ手段、205…カウンタ、206…ラ
ッチ信号生成手段、207,208…ラッチ手段、209…更新制
御手段、210,211…フリップフロップ手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】Ｎビットのパラレルデータをシリアルデー
   タに変換して最下位ビット（LSB）から順に出力し、か
   つその際に次のパラレルデータをロードするまで最上位
   ビット（MSB）出力をシリアル入力に再入力して保持す
   る第１のシフトレジスタと、 上記シリアルデータをパラレルデータに変換する第２の
   シフトレジスタと、 上記第２のシフトレジスタの出力を絶対値に変換する絶
   対値生成手段と、 上記第２のシフトレジスタ中のデータのシフト数をカウ
   ントするカウンタと、 上記カウンタの出力と絶対値生成手段の出力とを前記カ
   ウンタの出力に応じて選択するセレクタ手段と、 上記絶対値生成手段の出力および上記セレクタ手段の出
   力を保持するラッチ手段と、 上記絶対値生成手段の出力に応じて上記ラッチ手段のラ
   ッチ信号を生成するラッチ信号生成手段と、 上記ラッチ手段の出力を保持するフリップフロップ手段
   と、 上記ラッチ手段とフリップフロップ手段の出力を大小比
   較し、その結果に応じて前記フリップフロップ手段に保
   持するデータの更新制御を行う更新制御手段とを備えた
   レベルデコーダのピーク検出回路。
2. 【請求項２】Ｎビットのパラレルデータをシリアルデー
   タに変換して最下位ビット（LSB）から順に出力し、か
   つ、その際に次のパラレルデータをロードするまで最上
   位ビット（MSB）出力をシリアル入力に再入力して保持
   する第１のシフトレジスタと、 上記第１のシフトレジスタの出力を絶対値に変換する絶
   対値生成手段と、 上記絶対値生成手段の出力をシリアル／パラレル変換す
   る第２のシフトレジスタと、 上記第２のシフトレジスタ中のデータのシフト数をカウ
   ントするカウンタと、 上記カウンタの出力と第２のシフトレジスタの出力とを
   前記カウンタの出力に応じて選択するセレクタ手段と、 上記第２のシフトレジスタの出力および上記セレクタ手
   段の出力を保持するラッチ手段と、 上記第２のシフトレジスタの出力に応じて上記ラッチ手
   段のラッチ信号を生成するラッチ信号生成手段と、 上記ラッチ手段の出力を保持するフリップフロップ手段
   と、 上記ラッチ手段とフリップフロップ手段の出力を大小比
   較し、その結果に応じて前記フリップフロップ手段に保
   持するデータの更新制御を行う更新制御手段とを備えた
   レベルデコーダのピーク検出回路。