JPH0821232B2 - シリアルセレクト回路 - Google Patents
シリアルセレクト回路Info
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- JPH0821232B2 JPH0821232B2 JP61213166A JP21316686A JPH0821232B2 JP H0821232 B2 JPH0821232 B2 JP H0821232B2 JP 61213166 A JP61213166 A JP 61213166A JP 21316686 A JP21316686 A JP 21316686A JP H0821232 B2 JPH0821232 B2 JP H0821232B2
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- JP
- Japan
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- circuit
- level
- transistor
- output
- clock
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型電界効果トランジスタによて構成さ
れた半導体集積回路において、特にＮチャンネルMOSト
ランジスタを使った記憶素子での高速アクセスを可能に
したシリアルセレクト回路に関するものである。
れた半導体集積回路において、特にＮチャンネルMOSト
ランジスタを使った記憶素子での高速アクセスを可能に
したシリアルセレクト回路に関するものである。
以下の説明では、シリアルセレクト回路の一つである
ニブルモードデコーダ回路について行う。
ニブルモードデコーダ回路について行う。
ニブルモードとは、通常モードと同様に▲▼／
▲▼サイクル時に最初任意の行及び列アドレス情
報をそれぞれ取り入れ任意の１ビットを選択した後、▲
▼る活性化状態に維持したまま▲▼をトグ
ルするだけで後続の３ビットを直列に高速アクセスする
ことができるものを言う。
▲▼サイクル時に最初任意の行及び列アドレス情
報をそれぞれ取り入れ任意の１ビットを選択した後、▲
▼る活性化状態に維持したまま▲▼をトグ
ルするだけで後続の３ビットを直列に高速アクセスする
ことができるものを言う。
またニブルモードデコーダ回路は、従来の２相クロッ
クによるマルチアドレス方式のＭ行×Ｎ列のマトリック
ス状に配置されたメモリセルとＭ個の行を選択する行デ
コーダとＮ個の列を選択する列デコーダにより構成され
るランダムアクセスメモリにおいて外部からのアドレス
情報のうち２ビット分を入力した後、該情報を隣接する
デコーダに転送するために、シフトレジスタを介して４
つのデコーダを環状に連結した閉回路を構成することに
より得られる。
クによるマルチアドレス方式のＭ行×Ｎ列のマトリック
ス状に配置されたメモリセルとＭ個の行を選択する行デ
コーダとＮ個の列を選択する列デコーダにより構成され
るランダムアクセスメモリにおいて外部からのアドレス
情報のうち２ビット分を入力した後、該情報を隣接する
デコーダに転送するために、シフトレジスタを介して４
つのデコーダを環状に連結した閉回路を構成することに
より得られる。
第３図は従来のニブルモードデコーダ回路を示す回路
図である。この回路は４ビットシフト段のうちの一つの
段を表わしており、実際には、このデコーダ回路が４個
並置されて一つのニブルモード回路を形成する。この従
来の回路は、トランジスタQ14〜Q46からなるデコーダ回
路１とこのデコーダ回路１の出力（節点のレベル）を
トランジスタQ47，Q48を介してクロックφN1により入力
し出力信号Iosi（ｉ＝0,1,2,3）の逆相出力信号▲
▼をダイナミックな動作により発生する逆相出力信
号発生回路３と出力信号Iosiとその逆相出力信号▲
▼をラッチするラッチ回路５と選択信号SHFTi＋１
（ｉ＋１はｉ＝３のとき０となるものとする）あるい
は、非選択信号DISi＋１を発生する選択信号発生回路４
及び非選択信号発生回路６と選択信号SHFTi及び非選択
信号DISiを入力する入力回路２とからなっている。次に
この図の第３図の回路における各クロック信号のタイム
チャートを示した第４図を参照してこの回路の動作▲
▼／▲▼サイクルで説明する。まずこのデコ
ーダ回路が最初に選択されたとすると、アドレス信号A
i,Ajは両方とも“L"（Low）レベルにある。この場合他
の３つのデコーダ回路のアドレス信号Ai,Ajは、どれか
一つが“H"（H:gh）レベルにある。最初に選択されたデ
コーダ回路は、クロックφAの印加によりトランジスタQ
44がオンすることにより、このアドレス情報が確定され
デコーダ出力として節点のレベルが“H"レベルに保持
される。次にクロックφN1引き続いて少し遅れてクロッ
クφN2を“L"レベルからVDDレベル（電源レベル）の
“H"レベルに立ち上げる。かくすると、節点は、トラ
ンジスタQ48のゲート−ドレイン間容量によるブートス
トラップ効果によりVDD以上のレベルに上昇し、デコー
ダ回路出力信号の出力節点であるトランジスタQ56のド
レイン電位がVDDのレベルとなり、結果として、VDDレベ
ルにある出力信号Iosiが送出される。これに従い、トラ
ンジスタQ56及びQ50がオンとなるので節点及びのレ
ベルは“L"レベルに移行するとともにトランジスタQ50
のドレイン電位は“L"レベルとなり結果として“H"レベ
ルにある出力信号Iosiの逆相信号として“L"レベルにあ
る逆相出力信号▲▼が出力されることになる。
図である。この回路は４ビットシフト段のうちの一つの
段を表わしており、実際には、このデコーダ回路が４個
並置されて一つのニブルモード回路を形成する。この従
来の回路は、トランジスタQ14〜Q46からなるデコーダ回
路１とこのデコーダ回路１の出力（節点のレベル）を
トランジスタQ47，Q48を介してクロックφN1により入力
し出力信号Iosi（ｉ＝0,1,2,3）の逆相出力信号▲
▼をダイナミックな動作により発生する逆相出力信
号発生回路３と出力信号Iosiとその逆相出力信号▲
▼をラッチするラッチ回路５と選択信号SHFTi＋１
（ｉ＋１はｉ＝３のとき０となるものとする）あるい
は、非選択信号DISi＋１を発生する選択信号発生回路４
及び非選択信号発生回路６と選択信号SHFTi及び非選択
信号DISiを入力する入力回路２とからなっている。次に
この図の第３図の回路における各クロック信号のタイム
チャートを示した第４図を参照してこの回路の動作▲
▼／▲▼サイクルで説明する。まずこのデコ
ーダ回路が最初に選択されたとすると、アドレス信号A
i,Ajは両方とも“L"（Low）レベルにある。この場合他
の３つのデコーダ回路のアドレス信号Ai,Ajは、どれか
一つが“H"（H:gh）レベルにある。最初に選択されたデ
コーダ回路は、クロックφAの印加によりトランジスタQ
44がオンすることにより、このアドレス情報が確定され
デコーダ出力として節点のレベルが“H"レベルに保持
される。次にクロックφN1引き続いて少し遅れてクロッ
クφN2を“L"レベルからVDDレベル（電源レベル）の
“H"レベルに立ち上げる。かくすると、節点は、トラ
ンジスタQ48のゲート−ドレイン間容量によるブートス
トラップ効果によりVDD以上のレベルに上昇し、デコー
ダ回路出力信号の出力節点であるトランジスタQ56のド
レイン電位がVDDのレベルとなり、結果として、VDDレベ
ルにある出力信号Iosiが送出される。これに従い、トラ
ンジスタQ56及びQ50がオンとなるので節点及びのレ
ベルは“L"レベルに移行するとともにトランジスタQ50
のドレイン電位は“L"レベルとなり結果として“H"レベ
ルにある出力信号Iosiの逆相信号として“L"レベルにあ
る逆相出力信号▲▼が出力されることになる。
一方、トランジスタQ60及びQ66がオンとなり、節点
のレベルは、“H"レベル、節点のレベルは“L"レベル
を保持する。すなわちデコーダ回路１の出力信号Iosiは
節点に逆相出力信号▲▼は節点にラッチさ
れたことになる。
のレベルは、“H"レベル、節点のレベルは“L"レベル
を保持する。すなわちデコーダ回路１の出力信号Iosiは
節点に逆相出力信号▲▼は節点にラッチさ
れたことになる。
デコード情報のラッチングが終ると、クロックφAに
引き続いてクロック信号φN1及びφN2を順次“L"レベル
に移行する。この結果トランジスタQ44がオフしデコー
ダ回路１が分離されるとともに節点及び節点は“L"
レベルに移行する。
引き続いてクロック信号φN1及びφN2を順次“L"レベル
に移行する。この結果トランジスタQ44がオフしデコー
ダ回路１が分離されるとともに節点及び節点は“L"
レベルに移行する。
次に転送クロックφPNを“L"レベルから“H"レベルに
立ち上げると節点のレベルはトランジスタQ57のゲー
トドレイン間容量によるブーストラップ効果によりVDD
レベル以上に上昇し、選択信号SHFTi＋１の出力節点で
あるトランジスタQ58のドレイン電位が次段のデコーダ
回路の入力回路へ向けて送出されるせなお、この場合、
トランジスタQ69はオンとなり非選択信号DISi＋１は
“L"レベルとなる。
立ち上げると節点のレベルはトランジスタQ57のゲー
トドレイン間容量によるブーストラップ効果によりVDD
レベル以上に上昇し、選択信号SHFTi＋１の出力節点で
あるトランジスタQ58のドレイン電位が次段のデコーダ
回路の入力回路へ向けて送出されるせなお、この場合、
トランジスタQ69はオンとなり非選択信号DISi＋１は
“L"レベルとなる。
“H"レベルの選択信号SHFTi＋１を受けた次段のデコ
ーダ回路は、その出力節点が“H"レベルに充電される。
この第３図の回路においては“H"レベルにある選択信号
SHFTiを受けてトランジスタQ45がオンすることにより節
点が充電される。
ーダ回路は、その出力節点が“H"レベルに充電される。
この第３図の回路においては“H"レベルにある選択信号
SHFTiを受けてトランジスタQ45がオンすることにより節
点が充電される。
一方“H"レベルの非選択信号DISi＋１を受けた次段の
デコーダ回路はその出力節点が“L"レベルへと放電され
る。この第３図の回路においては“H"レベルにある非選
択信号DISi＋１を受けてトランジスタQ46がオンするこ
とにより節点が放電して、“L"レベルとなる。
デコーダ回路はその出力節点が“L"レベルへと放電され
る。この第３図の回路においては“H"レベルにある非選
択信号DISi＋１を受けてトランジスタQ46がオンするこ
とにより節点が放電して、“L"レベルとなる。
なお以上の説明においてトランジスタQ52，Q53の動作
を省略したがこれは節点，がローフロート状態にな
るのを防止するために挿入されたものである。
を省略したがこれは節点，がローフロート状態にな
るのを防止するために挿入されたものである。
以上説明したとおりこの回路においては、アドレス情
報によりデコーダ回路１の出力が決まると、その出力信
号Iosと逆相の出力信号▲▼を逆相出力信号発生
回路３により発生し、この逆相出力信号▲▼と出
力信号Iosとをラッチ回路５でラッチし、転送クロック
（クロックφPN）により、“H"レベルにある選択信号SH
FTあるいは非選択信号DISをそれらの発生回路４あるい
は６に発生させこれを次シフト段のデコーダ回路の入力
回路に入力することにより次段のデコーダ回路の充電あ
るいは放電を行わせしめ、これが次から次へ、閉回路を
形成しているデコーダ回路へ転送させ、シフト動作が行
われるようになっている。
報によりデコーダ回路１の出力が決まると、その出力信
号Iosと逆相の出力信号▲▼を逆相出力信号発生
回路３により発生し、この逆相出力信号▲▼と出
力信号Iosとをラッチ回路５でラッチし、転送クロック
（クロックφPN）により、“H"レベルにある選択信号SH
FTあるいは非選択信号DISをそれらの発生回路４あるい
は６に発生させこれを次シフト段のデコーダ回路の入力
回路に入力することにより次段のデコーダ回路の充電あ
るいは放電を行わせしめ、これが次から次へ、閉回路を
形成しているデコーダ回路へ転送させ、シフト動作が行
われるようになっている。
上述したニブルモード回路には、従来の列デコーダに
対し、２ビット分のアドレス情報を入力するデコーダを
連結し該アドレス情報の保持、転送を行うシフトレジス
タの付加が必須である。これに伴い回路構成素子の増加
による集積度、消費電力及び回路の安定性等の問題が付
随する。このなかでも特に、アクセス時間の高速化によ
って回路の不安定性を増加させることは、メモリ全体の
特性を損うことになるので重要である。
対し、２ビット分のアドレス情報を入力するデコーダを
連結し該アドレス情報の保持、転送を行うシフトレジス
タの付加が必須である。これに伴い回路構成素子の増加
による集積度、消費電力及び回路の安定性等の問題が付
随する。このなかでも特に、アクセス時間の高速化によ
って回路の不安定性を増加させることは、メモリ全体の
特性を損うことになるので重要である。
たとえば上述した第３図の従来のニブルモードデコー
ダ回路においては、アクセス時間の高速化により、ブリ
チャージ期間が短縮されているため、その不足によりφ
PNの電圧レベルがVDDに較べ、その何分の一か減少した
と仮定するとトランジスタQ57を介した選択信号SHFTi＋
１のレベルが減少する。該選択信号SHFTi＋１が次段の
デコーダ回路の入力回路の中のトランジスタQ45のゲー
トに入力した場合、該デコーダ回路の節点のレベルは
本来VDDの一段落ちレベルに較べると小さくなる。した
がってトランジスタQ47を介した節点レベルが節点
のレベルの低下により、不足し、トランジスタQ48のゲ
ート−ドレイン間容量によるブートストラップ効果が充
分でなくなるため出力信号IosiのレベルがVDDより低く
なる。すると、出力信号Iosiとその逆相出力信号Iosiを
ラッチするラッチ回路５のトランジスタQ60のゲートに
該出力信号Iosiの信号が入力した場合、前記と同様にト
ランジスタQ57のゲートドレイン間のブーストラップ効
果が充分でなくなり、選択信号SHFTi＋１のレベルが低
くなるという悪循環を引き起こし、ニブルモードデコー
ダ回路が正常に作動しないとい欠点がある。
ダ回路においては、アクセス時間の高速化により、ブリ
チャージ期間が短縮されているため、その不足によりφ
PNの電圧レベルがVDDに較べ、その何分の一か減少した
と仮定するとトランジスタQ57を介した選択信号SHFTi＋
１のレベルが減少する。該選択信号SHFTi＋１が次段の
デコーダ回路の入力回路の中のトランジスタQ45のゲー
トに入力した場合、該デコーダ回路の節点のレベルは
本来VDDの一段落ちレベルに較べると小さくなる。した
がってトランジスタQ47を介した節点レベルが節点
のレベルの低下により、不足し、トランジスタQ48のゲ
ート−ドレイン間容量によるブートストラップ効果が充
分でなくなるため出力信号IosiのレベルがVDDより低く
なる。すると、出力信号Iosiとその逆相出力信号Iosiを
ラッチするラッチ回路５のトランジスタQ60のゲートに
該出力信号Iosiの信号が入力した場合、前記と同様にト
ランジスタQ57のゲートドレイン間のブーストラップ効
果が充分でなくなり、選択信号SHFTi＋１のレベルが低
くなるという悪循環を引き起こし、ニブルモードデコー
ダ回路が正常に作動しないとい欠点がある。
本発明では、最初のアドレス情報の転送は、最初に選
択されたシリアルセレクト回路の選択信号発生回路が行
うが、次シフト段以降での情報の転送を確実なものとす
るためにシリアルセクト回路内に選択的にプリチャージ
される手段を有するクロックジェネレーターを有してい
る。
択されたシリアルセレクト回路の選択信号発生回路が行
うが、次シフト段以降での情報の転送を確実なものとす
るためにシリアルセクト回路内に選択的にプリチャージ
される手段を有するクロックジェネレーターを有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。この
実施例の回路は千ビットシフト段のうちの一つの段を表
わしており、実際には、このシリアルセレクト回路が４
個並置されて一つのニブルモード回路を形成する。この
実施例の回路は、アドレス２進信号Ai,AjとクロックφC
を受けるOR結合されたトランジスタQ2，Q3，Q4とクロッ
クφPの制御を受ける負荷トランジスタQ1とクロックφA
によるOR回路を分離するためのトランジスタQ5からなる
デコーダ回路１と該デコーダ回路１の出力（節点のレ
ベル）をトランジスタQ6，Q7を介してクロックφBの印
加により入力情報を隣接する一方の側のクロックジェネ
レーターに伝達するための選択信号SHFTiを発生する選
択信号発生回路２と、該選択信号を入力してトランジス
タQ27，Q27を介して、クロックφXの印加により出力Ios
iを発生する出力発生回路と、前段の選択信号をDelay
部に入力し、一方では、隣接する一方の側のクロックジ
ェネレーターのDelay部に入力させるための選択信号と
して用い、同時に隣接する他方の側のクロックジェネレ
ータのDriver部に入力させ放電させるため非選択信号と
して用いる信号SHFTiを発生させるクロックジェネレー
ターからできている。なお、選択信号発生回路の出
力信号SHFTiと、クロックジェネレーターの出力信号S
HFTiとは接続されている。
実施例の回路は千ビットシフト段のうちの一つの段を表
わしており、実際には、このシリアルセレクト回路が４
個並置されて一つのニブルモード回路を形成する。この
実施例の回路は、アドレス２進信号Ai,AjとクロックφC
を受けるOR結合されたトランジスタQ2，Q3，Q4とクロッ
クφPの制御を受ける負荷トランジスタQ1とクロックφA
によるOR回路を分離するためのトランジスタQ5からなる
デコーダ回路１と該デコーダ回路１の出力（節点のレ
ベル）をトランジスタQ6，Q7を介してクロックφBの印
加により入力情報を隣接する一方の側のクロックジェネ
レーターに伝達するための選択信号SHFTiを発生する選
択信号発生回路２と、該選択信号を入力してトランジス
タQ27，Q27を介して、クロックφXの印加により出力Ios
iを発生する出力発生回路と、前段の選択信号をDelay
部に入力し、一方では、隣接する一方の側のクロックジ
ェネレーターのDelay部に入力させるための選択信号と
して用い、同時に隣接する他方の側のクロックジェネレ
ータのDriver部に入力させ放電させるため非選択信号と
して用いる信号SHFTiを発生させるクロックジェネレー
ターからできている。なお、選択信号発生回路の出
力信号SHFTiと、クロックジェネレーターの出力信号S
HFTiとは接続されている。
クロックジェネレーター３は以下のように構成され
る。トランジスタQ8のドレインは電源（VDD）端子には
ゲートはクロックφPN端子にソースが節点を通じてト
ランジスタQ9のドレイン、及びトランジスタQ13のゲー
トに接続され、トランジスタQ9のゲートはクロックφN1
端子に、そのソースはトランジスタQ10のドレインに接
続され、トランジスタQ10のソースは接地され、トラン
ジスタQ11のドレインは、VDD端子にゲートは選択信号SH
FTi−１の入力端子にソースは、トランジスタQ12のドレ
インにトランジスタQ12のゲートは、クロックφN1の入
力端子にソースは節点を通してトランジスタQ13のド
レイン及びトランジスタQ14のドレイン、及びトランジ
スタQ19のゲートに接続され、トランジスタQ13のソース
は接地されている。ここでトランジスタQ9とQ10及び、Q
11とQ12はAND回路を形成している事が特徴である。以上
の中でトランジスタQ8〜Q13によってクロックジェネレ
ーターのDelay部は、形成されている。トランジスタQ14
のゲートは、VDD端子に、ソースはトランジスタQ15のゲ
ートに接続され、トランジスタQ15のドレインは、φPN
の入力端子にソースは節点を通してトランジスタ
Q10，Q17のドレイン及びトランジスタQ18のゲート及び
容量C1に接続されている。トランジスタQ18のドレイン
は、VDD端子にそのソースは選択信号SHFTiの出力節点と
なり、それを通して、容量C1及びトランジスタQ19のド
レイン及びトランジスタQ20のドレインとトランジスタQ
7のソースに接続されている。トランジスタQ20のゲート
は選択信号SHFTi＋１の入力端子にソースは接地されて
いる。更にトランジスタQ23とQ24はそれぞれゲートとド
レインがそれぞれ交差接続されフリップフロップを形成
しており、それらのソースは、共に接地しており、トラ
ンジスタQ24のドレインは、選択信号SHFTiの出力接点に
接続されて、トランジスタQ23のドレインは、節点を
通してトランジスタQ21，Q22のソースに接続され、トラ
ンジスタQ21，Q22のゲートは、それぞれ選択信号SHFTi
＋１、クロックφPの入力端子に接続され、それらのド
レインは、VDD端子に接続されている。以上トランジス
タQ14〜Q24によってクロックジェネレーターのDriver部
は形成されている。
る。トランジスタQ8のドレインは電源（VDD）端子には
ゲートはクロックφPN端子にソースが節点を通じてト
ランジスタQ9のドレイン、及びトランジスタQ13のゲー
トに接続され、トランジスタQ9のゲートはクロックφN1
端子に、そのソースはトランジスタQ10のドレインに接
続され、トランジスタQ10のソースは接地され、トラン
ジスタQ11のドレインは、VDD端子にゲートは選択信号SH
FTi−１の入力端子にソースは、トランジスタQ12のドレ
インにトランジスタQ12のゲートは、クロックφN1の入
力端子にソースは節点を通してトランジスタQ13のド
レイン及びトランジスタQ14のドレイン、及びトランジ
スタQ19のゲートに接続され、トランジスタQ13のソース
は接地されている。ここでトランジスタQ9とQ10及び、Q
11とQ12はAND回路を形成している事が特徴である。以上
の中でトランジスタQ8〜Q13によってクロックジェネレ
ーターのDelay部は、形成されている。トランジスタQ14
のゲートは、VDD端子に、ソースはトランジスタQ15のゲ
ートに接続され、トランジスタQ15のドレインは、φPN
の入力端子にソースは節点を通してトランジスタ
Q10，Q17のドレイン及びトランジスタQ18のゲート及び
容量C1に接続されている。トランジスタQ18のドレイン
は、VDD端子にそのソースは選択信号SHFTiの出力節点と
なり、それを通して、容量C1及びトランジスタQ19のド
レイン及びトランジスタQ20のドレインとトランジスタQ
7のソースに接続されている。トランジスタQ20のゲート
は選択信号SHFTi＋１の入力端子にソースは接地されて
いる。更にトランジスタQ23とQ24はそれぞれゲートとド
レインがそれぞれ交差接続されフリップフロップを形成
しており、それらのソースは、共に接地しており、トラ
ンジスタQ24のドレインは、選択信号SHFTiの出力接点に
接続されて、トランジスタQ23のドレインは、節点を
通してトランジスタQ21，Q22のソースに接続され、トラ
ンジスタQ21，Q22のゲートは、それぞれ選択信号SHFTi
＋１、クロックφPの入力端子に接続され、それらのド
レインは、VDD端子に接続されている。以上トランジス
タQ14〜Q24によってクロックジェネレーターのDriver部
は形成されている。
出力信号発生回路４は、以下のように構成される。ト
ランジスタQ26のドレインは、選択信号SHFTiの入力端子
にゲートはVDD端子に、ソースは、節点を通してトラ
ンジスタQ27のゲートに接続されトランジスタQ27のドレ
インは、クロックφX端子にソースは出力信号Iosiの出
力接点となるとともに、トランジスタQ29のドレインと
トランジスタQ28のゲートと接続されており、トランジ
スタQ28とQ29は、ゲートとドレインが交差接続されてフ
リップフロップ回路を形成しており、トランジスタQ28
とQ29のソースは接地されている。トランジスタQ28のド
レインは、節点を通してトランジスタQ25のソースに
接続され、トランジスタQ25のゲートは、クロックφPに
ソースはVDD端子に接続されている。
ランジスタQ26のドレインは、選択信号SHFTiの入力端子
にゲートはVDD端子に、ソースは、節点を通してトラ
ンジスタQ27のゲートに接続されトランジスタQ27のドレ
インは、クロックφX端子にソースは出力信号Iosiの出
力接点となるとともに、トランジスタQ29のドレインと
トランジスタQ28のゲートと接続されており、トランジ
スタQ28とQ29は、ゲートとドレインが交差接続されてフ
リップフロップ回路を形成しており、トランジスタQ28
とQ29のソースは接地されている。トランジスタQ28のド
レインは、節点を通してトランジスタQ25のソースに
接続され、トランジスタQ25のゲートは、クロックφPに
ソースはVDD端子に接続されている。
第２図は第１図の実施例の回路における各クロック信
号と出力Iosと選択SHFTのタイムチャートを示したもの
である。次にこの図を参照してこの実施例の回路の動作
を▲▼／▲▼サイクルで説明する。
号と出力Iosと選択SHFTのタイムチャートを示したもの
である。次にこの図を参照してこの実施例の回路の動作
を▲▼／▲▼サイクルで説明する。
まず、アドレス信号Ai,Ajがともに“L"レベルである
ものがデコーダ回路１に入力した場合、このシリアルセ
レクト回路が最初に選択されたことになりアドレス信号
Ai,Ajのうちで一つでも“H"レベルのものがデコーダ回
路１に入力した場合は、このシリアルセレクト回路は、
最初、非選択であるということになる。以下最初に選択
されたシリアルセレクト回路の動作から順に説明してい
く。
ものがデコーダ回路１に入力した場合、このシリアルセ
レクト回路が最初に選択されたことになりアドレス信号
Ai,Ajのうちで一つでも“H"レベルのものがデコーダ回
路１に入力した場合は、このシリアルセレクト回路は、
最初、非選択であるということになる。以下最初に選択
されたシリアルセレクト回路の動作から順に説明してい
く。
デコーダ回路１の出力節点１は、クロックφPによっ
てトランジスタQ1を通してプリチャージされてVDD−VT
（トランジスタのしきい値電圧）の“H"レベルにある。
次にクロックφPを“L"に移行させ、同時にクロックφA
を“H"レベルに移行させるとトランジスタQ5がオンする
がトランジスタQ2，Q3，Q4はオフ状態にあるため節点
は、“H"レベルに保持される。他の３つのシリアルセレ
クト回路は、この時アドレス信号Ai,Ajのうち少なくと
も一つが“H"レベルにあるのでクロックφAの印加によ
りトランジスタQ5がオンすることにより節点のレベル
は“L"レベルに移行する。節点が“H"レベルに保持さ
れている時に、クロックφBを“L"レベルからVDDレベル
の“H"レベルに立ち上げる。かくすると節点はトラン
ジスタQ7のゲート−ドレイン間容量によるブートストラ
ップ効果によりVDD以上のレベルに上昇し、最初の選択
信号の出力節点であるトランジスタQ7のソース電位がV
DDレベルとなり、結果としてVDDレベルにある選択信号S
HFTiが送出される。該選択信号SHFTiが送出された後、
少し遅れてクロックφCを印加するとトランジスタQ4が
オンされ、トランジスタQ5もオン状態に保持されている
ため節点のレベルは“H"から“L"レベルに同時に節点
のレベルも“H"から“L"レベルに引き落とされるた
め、トランジスタQ11はオフ状態になる。したがって該
選択信号SHFTiは、“H"レベルに保持される。引き続い
て転送クロックφXを“L"レベルからVDDレベルの“H"レ
ベルに立ち上げると節点はトランジスタQ27のゲート
−ドレイン間容量によるブートストラップ効果によりV
DD以上のレベルに上昇し、デコーダ回路出力信号の出力
節点であるトランジスタQ27のドレイン位置がVDDレベル
となる。従ってトランジスタQ28がオン状態となるため
クロックφPの印加によって“H"レベルに保持されてい
た節点は“L"レベルに移行される。よってトランジス
タQ29はオフ状態となり、結果としてVDDレベルにある出
力信号Iosiが送出される。トランジスタQ28とQ29によっ
てつくられたフリップフロップ回路における動作の様子
は、選択信号SHFTiの出力節点に設けられたトランジス
タQ23，Q24によってつくられたフリップフロップ回路の
動作の様子と同じである。すなわち、選択信号SHFTiが
“H"レベルに上がればトランジスタQ24はオフ状態に変
化する。これら、トランジスタQ23，Q24，とトランジス
タQ28，Q29によってつくられたフリップフロップ回路
は、それぞれ選択信号SHFTi、出力信号Iosiが“L"レベ
ルの場合におけるローフロート状態防止のために取り付
けられている。
てトランジスタQ1を通してプリチャージされてVDD−VT
（トランジスタのしきい値電圧）の“H"レベルにある。
次にクロックφPを“L"に移行させ、同時にクロックφA
を“H"レベルに移行させるとトランジスタQ5がオンする
がトランジスタQ2，Q3，Q4はオフ状態にあるため節点
は、“H"レベルに保持される。他の３つのシリアルセレ
クト回路は、この時アドレス信号Ai,Ajのうち少なくと
も一つが“H"レベルにあるのでクロックφAの印加によ
りトランジスタQ5がオンすることにより節点のレベル
は“L"レベルに移行する。節点が“H"レベルに保持さ
れている時に、クロックφBを“L"レベルからVDDレベル
の“H"レベルに立ち上げる。かくすると節点はトラン
ジスタQ7のゲート−ドレイン間容量によるブートストラ
ップ効果によりVDD以上のレベルに上昇し、最初の選択
信号の出力節点であるトランジスタQ7のソース電位がV
DDレベルとなり、結果としてVDDレベルにある選択信号S
HFTiが送出される。該選択信号SHFTiが送出された後、
少し遅れてクロックφCを印加するとトランジスタQ4が
オンされ、トランジスタQ5もオン状態に保持されている
ため節点のレベルは“H"から“L"レベルに同時に節点
のレベルも“H"から“L"レベルに引き落とされるた
め、トランジスタQ11はオフ状態になる。したがって該
選択信号SHFTiは、“H"レベルに保持される。引き続い
て転送クロックφXを“L"レベルからVDDレベルの“H"レ
ベルに立ち上げると節点はトランジスタQ27のゲート
−ドレイン間容量によるブートストラップ効果によりV
DD以上のレベルに上昇し、デコーダ回路出力信号の出力
節点であるトランジスタQ27のドレイン位置がVDDレベル
となる。従ってトランジスタQ28がオン状態となるため
クロックφPの印加によって“H"レベルに保持されてい
た節点は“L"レベルに移行される。よってトランジス
タQ29はオフ状態となり、結果としてVDDレベルにある出
力信号Iosiが送出される。トランジスタQ28とQ29によっ
てつくられたフリップフロップ回路における動作の様子
は、選択信号SHFTiの出力節点に設けられたトランジス
タQ23，Q24によってつくられたフリップフロップ回路の
動作の様子と同じである。すなわち、選択信号SHFTiが
“H"レベルに上がればトランジスタQ24はオフ状態に変
化する。これら、トランジスタQ23，Q24，とトランジス
タQ28，Q29によってつくられたフリップフロップ回路
は、それぞれ選択信号SHFTi、出力信号Iosiが“L"レベ
ルの場合におけるローフロート状態防止のために取り付
けられている。
以上の説明においてクロックジェネレーター３の動作
について説明しなかったが、最初に選択に選択されたシ
リアルセレクト回路内のクロックジェネレーターは作動
しない。以下では、最初に選択されたデコーダ回路の
“H"レベルの選択信号SHFTiが次段のシリアルセレクト
回路のクロックジェネレーターのDelay部へ、転送され
入力した場合について説明する。最初に選択されたシリ
アルセレクト回路のクロックジェネレーターのDelay部
におけるトランジスタQ10，Q11の選択信号SHFTi（第１
図ではSHFTi−１）が入力される。このことによりトラ
ンジスタQ10，Q11はオン状態になり、このシリアルセレ
クト回路が選択された事になる。引き続いてクロックφ
NIが“L"レベルから“H"レベルに移行するとトランジス
タQ13はオフになり節点は“H"レベルとなる。しばむ
くしてクロックφN1を“L"レベルに引き下げ、引き続い
てクロックφPNを“L"レベルが“H"レベルに立ち上げる
と、節点は、トランジスタQ15のゲート−ドードレイ
ン間容量によるブートストラップ効果によりVDD以上の
レベルに上昇し、節点はVDDのレベルとなる。したが
ってトランジスタQ18はオンになり、選択信号SHFTi＋１
の出力節点であるトランジスタQ18のドレイン電位が上
昇していくが、このとき節点と該出力節点に設けられ
た容量C1によるブートストラップ効果により節点のレ
ベルはVDD以上のレベルに上昇するため選択信号SHFTi＋
１のレベルはVDDレベルとなり次端のシリアルセレクト
回路のクロックジェネレーターのDelay部へ向けて送出
される。同時に該選択信号SHFTi＋１は前段のシリアル
セレクト回路のクロックジェネレーターのDriver部のト
ランジスタQ20のゲートに入力することによってトラン
ジスタQ20がオンすることによって選択信号SHFTiのレベ
ルを“H"から“L"レベルに引き落とす。またクロックφ
PNを“H"レベルから“L"レベルに移行させ引き続いてク
ロックφN1を“L"レベルから“H"レベルに移行させると
節点は“L"レベルとなる。
について説明しなかったが、最初に選択に選択されたシ
リアルセレクト回路内のクロックジェネレーターは作動
しない。以下では、最初に選択されたデコーダ回路の
“H"レベルの選択信号SHFTiが次段のシリアルセレクト
回路のクロックジェネレーターのDelay部へ、転送され
入力した場合について説明する。最初に選択されたシリ
アルセレクト回路のクロックジェネレーターのDelay部
におけるトランジスタQ10，Q11の選択信号SHFTi（第１
図ではSHFTi−１）が入力される。このことによりトラ
ンジスタQ10，Q11はオン状態になり、このシリアルセレ
クト回路が選択された事になる。引き続いてクロックφ
NIが“L"レベルから“H"レベルに移行するとトランジス
タQ13はオフになり節点は“H"レベルとなる。しばむ
くしてクロックφN1を“L"レベルに引き下げ、引き続い
てクロックφPNを“L"レベルが“H"レベルに立ち上げる
と、節点は、トランジスタQ15のゲート−ドードレイ
ン間容量によるブートストラップ効果によりVDD以上の
レベルに上昇し、節点はVDDのレベルとなる。したが
ってトランジスタQ18はオンになり、選択信号SHFTi＋１
の出力節点であるトランジスタQ18のドレイン電位が上
昇していくが、このとき節点と該出力節点に設けられ
た容量C1によるブートストラップ効果により節点のレ
ベルはVDD以上のレベルに上昇するため選択信号SHFTi＋
１のレベルはVDDレベルとなり次端のシリアルセレクト
回路のクロックジェネレーターのDelay部へ向けて送出
される。同時に該選択信号SHFTi＋１は前段のシリアル
セレクト回路のクロックジェネレーターのDriver部のト
ランジスタQ20のゲートに入力することによってトラン
ジスタQ20がオンすることによって選択信号SHFTiのレベ
ルを“H"から“L"レベルに引き落とす。またクロックφ
PNを“H"レベルから“L"レベルに移行させ引き続いてク
ロックφN1を“L"レベルから“H"レベルに移行させると
節点は“L"レベルとなる。
なお以上の説明においてトランジスタQ16，Q17の動作
を省略したが、これは、節点がローフロート状態にな
るのを防止するために挿入されたものである。
を省略したが、これは、節点がローフロート状態にな
るのを防止するために挿入されたものである。
以上説明したとおり、この実施例の回路においては、
アドレス情報によりデコーダ回路１の出力が決まると、
連送クロック（クロックφB）により、最初に選択され
たシリアルセレクト回路においては“H"レベルにある選
択信号SHFT（その他のデコーダ回路においては“L"レベ
ルにある選択信号）を選択信号発生回路２により発生さ
せ、これを一つには、転送クロック（クロックφX）よ
り出力信号Iosを出力信号発生回路４により発生させも
う一つには、該選択信号SHFTを次シフト段のシリアルセ
レクト回路のクロックジェネレーターに入力することに
よりシリアルセレクト回路の充電を行い、前段のデコー
ダ回路においては同じ信号を用いて放電させ、それ以降
は、クロックジェネレーターを使って次から次へと連結
して閉回路を形成しているシリアルセレクト回路へ転送
され確実なシフト動作が行われる。
アドレス情報によりデコーダ回路１の出力が決まると、
連送クロック（クロックφB）により、最初に選択され
たシリアルセレクト回路においては“H"レベルにある選
択信号SHFT（その他のデコーダ回路においては“L"レベ
ルにある選択信号）を選択信号発生回路２により発生さ
せ、これを一つには、転送クロック（クロックφX）よ
り出力信号Iosを出力信号発生回路４により発生させも
う一つには、該選択信号SHFTを次シフト段のシリアルセ
レクト回路のクロックジェネレーターに入力することに
よりシリアルセレクト回路の充電を行い、前段のデコー
ダ回路においては同じ信号を用いて放電させ、それ以降
は、クロックジェネレーターを使って次から次へと連結
して閉回路を形成しているシリアルセレクト回路へ転送
され確実なシフト動作が行われる。
〔発明の効果〕 以上説明したように本発明は、最初のアドレス情報の
転送は、最初に選択されたシリアルセレクト回路の選択
信号発生回路が行い、次シフト段以降のアドレス情報の
転送をクロックジェネレーターを使って行う事によって
該アドレス情報の転送を確実にできる効果があり、高速
アクセスであるニブルモード回路の安定性を増加さしめ
た。
転送は、最初に選択されたシリアルセレクト回路の選択
信号発生回路が行い、次シフト段以降のアドレス情報の
転送をクロックジェネレーターを使って行う事によって
該アドレス情報の転送を確実にできる効果があり、高速
アクセスであるニブルモード回路の安定性を増加さしめ
た。
第１図は、本発明の実施参考例を示す回路図、第２図
は、第１図に示す一実施例のクロック信号及び出力信号
のタイムチャートを示し、第３図、第４図は、それぞれ
従来例の回路図と、そのクロック信号を示す図である。 回路図中の記号でＱはＮチャンネル型MOSトランジス
タ、Ｃは容量、〜，〜は節点をそれぞれ表わ
す。
は、第１図に示す一実施例のクロック信号及び出力信号
のタイムチャートを示し、第３図、第４図は、それぞれ
従来例の回路図と、そのクロック信号を示す図である。 回路図中の記号でＱはＮチャンネル型MOSトランジス
タ、Ｃは容量、〜，〜は節点をそれぞれ表わ
す。
Claims (1)
- 【請求項１】入力アドレスに対応して１つの回路のみ選
択信号を発生し他の回路は動作が禁止される複数のデコ
ーダ回路と、前記複数のデコーダ回路に対応してそれぞ
れ設けられ、その出力端が対応する前記デコーダ回路の
出力端と接続される複数のクロックジェネレータと、前
記複数のクロックジェネレータの出力端のレベルに対応
してそれぞれ出力信号を発生する複数の出力発生回路と
を有し、前記複数のクロックジェネレータはその前段の
前記クロックジェネレータの出力端に接続されるプリチ
ャージ用端子と、前記プリチャージ用端子に供給された
信号を所定時間遅延する遅延回路と、前記遅延回路の出
力信号に基づいて昇圧された信号を発生し前記クロック
ジェネレータの出力端に出力するプリチャージ回路と、
後段の前記クロックジェネレータの前記出力信号発生に
応答して前記クロックジェネレータの出力端のレベルを
非活性化レベルとする非活性化回路と、前記クロックジ
ェネレータの出力端のデータを格納する手段とを含んで
構成されることを特徴とするシリアルセレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213166A JPH0821232B2 (ja) | 1986-09-09 | 1986-09-09 | シリアルセレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213166A JPH0821232B2 (ja) | 1986-09-09 | 1986-09-09 | シリアルセレクト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366790A JPS6366790A (ja) | 1988-03-25 |
| JPH0821232B2 true JPH0821232B2 (ja) | 1996-03-04 |
Family
ID=16634652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213166A Expired - Lifetime JPH0821232B2 (ja) | 1986-09-09 | 1986-09-09 | シリアルセレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821232B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5977697A (ja) * | 1982-10-26 | 1984-05-04 | Nec Corp | デコ−ダ回路 |
| JPS6070599A (ja) * | 1983-09-28 | 1985-04-22 | Seiko Instr & Electronics Ltd | シフトレジスタ回路 |
-
1986
- 1986-09-09 JP JP61213166A patent/JPH0821232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366790A (ja) | 1988-03-25 |
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Legal Events
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