JPH08212794A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH08212794A JPH08212794A JP7015666A JP1566695A JPH08212794A JP H08212794 A JPH08212794 A JP H08212794A JP 7015666 A JP7015666 A JP 7015666A JP 1566695 A JP1566695 A JP 1566695A JP H08212794 A JPH08212794 A JP H08212794A
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Abstract
(57)【要約】
【目的】シフトレジスタを多段縦続接続したとき、共通
のクロック信号ＣＬＫを入力する次段のシフトレジスタ
に入力される前段のシフトレジスタのシリアルデータ出
力ＱＮがバッファ用インバータ１の遅延によって遅れ、
クロックを高速化できなくなることを改善する。 【構成】クロック信号ＣＬＫの立上がりでデータをシフ
トするｎビットのシフトレジスタのｎ−１段目までは通
常のＤ型フリップフロップ２で構成し、ｎ段目はマスタ
・スレーブＤ型フリップフロップ３で構成する。そして
シリアルデータ出力端子ＱＮにはフリップフロップ３の
マスタ出力ＭＱを２段のインバータ１を介して取出す。
マスタ出力ＭＱはｎ発目のクロック信号ＣＬＫの立上が
りで出力され、従来、シリアルデータ出力ＱＮに用いた
最終段のＤ型フリップフロップのデータ出力Ｑｎがｎ発
目のクロック信号の立下がりで出力されるのに比べ早ま
り、インバータ１の遅延を補償する。
のクロック信号ＣＬＫを入力する次段のシフトレジスタ
に入力される前段のシフトレジスタのシリアルデータ出
力ＱＮがバッファ用インバータ１の遅延によって遅れ、
クロックを高速化できなくなることを改善する。 【構成】クロック信号ＣＬＫの立上がりでデータをシフ
トするｎビットのシフトレジスタのｎ−１段目までは通
常のＤ型フリップフロップ２で構成し、ｎ段目はマスタ
・スレーブＤ型フリップフロップ３で構成する。そして
シリアルデータ出力端子ＱＮにはフリップフロップ３の
マスタ出力ＭＱを２段のインバータ１を介して取出す。
マスタ出力ＭＱはｎ発目のクロック信号ＣＬＫの立上が
りで出力され、従来、シリアルデータ出力ＱＮに用いた
最終段のＤ型フリップフロップのデータ出力Ｑｎがｎ発
目のクロック信号の立下がりで出力されるのに比べ早ま
り、インバータ１の遅延を補償する。
Description
【０００１】
【産業上の利用分野】本発明は画像表示装置のデータ転
送やシリアルデータをパラレルデータに変換する装置な
どのうち特に高速動作を必要とする装置に用いられ、半
導体集積回路などにより構成されたシフトレジスタに関
する。なお、以下各図において同一の符号は同一もしく
は相当部分を示す。
送やシリアルデータをパラレルデータに変換する装置な
どのうち特に高速動作を必要とする装置に用いられ、半
導体集積回路などにより構成されたシフトレジスタに関
する。なお、以下各図において同一の符号は同一もしく
は相当部分を示す。
【０００２】
【従来の技術】まず図７，８を用いて従来のこの種のシ
フトレジスタの代表的な構造とその動作を簡単に説明す
る。図７はＤ型フリップフロップ２をｎ段縦続接続した
構成のシフトレジスタを示す。半導体集積回路内に作り
込まれたこのシフトレジスタは、通常、入力データ（信
号）がその入力端子Ｄから入力バッファとしてのインバ
ータ１を複数段経て１段目のＤ型フリップフロップ２の
入力端子Ｄに入力され、クロック信号がシフトレジスタ
のクロック入力端子ＣＬＫから入力バッファとしてのイ
ンバータ１を複数段経て各段（つまりｎ個）のＤ型フリ
ップフロップ２のクロック端子ＣＬＫに入力される。ま
た、シフトレジスタのシリアル出力はｎ段目のＤ型フリ
ップフロップ２の出力端子Ｑ（＝Ｑｎ）から出力バッフ
ァとしてインバータ１を複数段経てシフトレジスタのシ
リアルデータ出力端子ＱＮより出力される。
フトレジスタの代表的な構造とその動作を簡単に説明す
る。図７はＤ型フリップフロップ２をｎ段縦続接続した
構成のシフトレジスタを示す。半導体集積回路内に作り
込まれたこのシフトレジスタは、通常、入力データ（信
号）がその入力端子Ｄから入力バッファとしてのインバ
ータ１を複数段経て１段目のＤ型フリップフロップ２の
入力端子Ｄに入力され、クロック信号がシフトレジスタ
のクロック入力端子ＣＬＫから入力バッファとしてのイ
ンバータ１を複数段経て各段（つまりｎ個）のＤ型フリ
ップフロップ２のクロック端子ＣＬＫに入力される。ま
た、シフトレジスタのシリアル出力はｎ段目のＤ型フリ
ップフロップ２の出力端子Ｑ（＝Ｑｎ）から出力バッフ
ァとしてインバータ１を複数段経てシフトレジスタのシ
リアルデータ出力端子ＱＮより出力される。
【０００３】例えば液晶表示装置の走査側駆動装置に用
いられるシフトレジスタでは、１段目からｎ段目までの
Ｄ型フリップフロップ２の夫々の出力端子Ｑから引出さ
れたシフトレジスタのパラレルデータ出力端子Ｑ１〜Ｑ
ｎの出力を入力とする高電圧出力回路が１チップ内に作
り込まれる。一般に走査線の本数は数百本あり、１個の
走査側駆動装置の出力数では足りないため、走査側駆動
装置を複数個直列接続して使用することになる。
いられるシフトレジスタでは、１段目からｎ段目までの
Ｄ型フリップフロップ２の夫々の出力端子Ｑから引出さ
れたシフトレジスタのパラレルデータ出力端子Ｑ１〜Ｑ
ｎの出力を入力とする高電圧出力回路が１チップ内に作
り込まれる。一般に走査線の本数は数百本あり、１個の
走査側駆動装置の出力数では足りないため、走査側駆動
装置を複数個直列接続して使用することになる。
【０００４】具体的には、１段目の駆動装置のシフトレ
ジスタのシリアルデータ出力端子ＱＮを次段の駆動装置
のデータ入力端子Ｄへ接続し、走査線の本数分のシフト
レジスタを構成する。図８は図７のシフトレジスタの入
力信号と出力信号のタイミングを示す。なお、説明の便
宜上、以下では端子名をその端子の信号名にも共用す
る。この例では、データシフトをクロック信号ＣＬＫの
後端の立下がりエッジで動作する構成としている。クロ
ック信号ＣＬＫの立下がりでシフトレジスタの入力デー
タＤを順次シフトしていき、シフトレジスタのパラレル
データ出力Ｑ１〜Ｑｎは夫々のＤ型フリップフロップ２
のクロック入力ＣＬＫの立下がりエッジよりｔｄ１の出
力遅延時間だけ遅れた出力となる。シフトレジスタのシ
リアルデータ出力であるＱＮは、最終段Ｄ型フリップフ
ロップ２の出力端子Ｑｎから出力バッファ１を経由し得
られるため、最終段Ｄ型フリップフロップのクロック入
力ＣＬＫの立下がりエッジよりの出力遅延はｔｄ２と大
きくなる。
ジスタのシリアルデータ出力端子ＱＮを次段の駆動装置
のデータ入力端子Ｄへ接続し、走査線の本数分のシフト
レジスタを構成する。図８は図７のシフトレジスタの入
力信号と出力信号のタイミングを示す。なお、説明の便
宜上、以下では端子名をその端子の信号名にも共用す
る。この例では、データシフトをクロック信号ＣＬＫの
後端の立下がりエッジで動作する構成としている。クロ
ック信号ＣＬＫの立下がりでシフトレジスタの入力デー
タＤを順次シフトしていき、シフトレジスタのパラレル
データ出力Ｑ１〜Ｑｎは夫々のＤ型フリップフロップ２
のクロック入力ＣＬＫの立下がりエッジよりｔｄ１の出
力遅延時間だけ遅れた出力となる。シフトレジスタのシ
リアルデータ出力であるＱＮは、最終段Ｄ型フリップフ
ロップ２の出力端子Ｑｎから出力バッファ１を経由し得
られるため、最終段Ｄ型フリップフロップのクロック入
力ＣＬＫの立下がりエッジよりの出力遅延はｔｄ２と大
きくなる。
【０００５】ｎビットのシフトレジスタを多段接続する
場合には、１段目のシフトレジスタのシリアルデータ出
力ＱＮが２段目のシフトレジスタのデータ入力Ｄとな
り、ｎ＋１発目のクロック信号ＣＬＫの立下がりで取り
込まれ順次シフトされていく。
場合には、１段目のシフトレジスタのシリアルデータ出
力ＱＮが２段目のシフトレジスタのデータ入力Ｄとな
り、ｎ＋１発目のクロック信号ＣＬＫの立下がりで取り
込まれ順次シフトされていく。
【０００６】
【発明が解決しようとする課題】しかしながら、データ
転送周波数が高い用途に使用する場合、１段目のシフト
レジスタのシリアルデータ出力ＱＮの出力遅延時間ｔｄ
２がクロック信号ＣＬＫの周期Ｔ１を越えると２段目の
シフトレジスタが正しくデータを取り込めないという問
題が生じる。
転送周波数が高い用途に使用する場合、１段目のシフト
レジスタのシリアルデータ出力ＱＮの出力遅延時間ｔｄ
２がクロック信号ＣＬＫの周期Ｔ１を越えると２段目の
シフトレジスタが正しくデータを取り込めないという問
題が生じる。
【０００７】そこで本発明はこの問題を解消し、低コス
トでシリアルデータ出力の遅延時間を小さくできるシフ
トレジスタを提供することを課題とする。
トでシリアルデータ出力の遅延時間を小さくできるシフ
トレジスタを提供することを課題とする。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のシフトレジスタは、共通のクロック
（ＣＬＫ）の後端のエッジ入力（立下がりなど）ごとに
データをシフトするＤ型フリップフロップ（２）をｎ段
縦続接続してなるシフトレジスタであって、ｎ段目に前
記クロックの前端のエッジ入力ごとに（ｎ−１）段目の
Ｄ型フリップフロップの出力データをシフトして、この
シフトレジスタのシリアルデータ出力端子（ＱＮ）に出
力するシリアルデータ出力手段を備えたものとする。
めに、請求項１のシフトレジスタは、共通のクロック
（ＣＬＫ）の後端のエッジ入力（立下がりなど）ごとに
データをシフトするＤ型フリップフロップ（２）をｎ段
縦続接続してなるシフトレジスタであって、ｎ段目に前
記クロックの前端のエッジ入力ごとに（ｎ−１）段目の
Ｄ型フリップフロップの出力データをシフトして、この
シフトレジスタのシリアルデータ出力端子（ＱＮ）に出
力するシリアルデータ出力手段を備えたものとする。
【０００９】また、請求項２のシフトレジスタでは、請
求項１に記載のシフトレジスタにおいて、前記シリアル
データ出力手段は、ｎ段目の前記Ｄ型フリップフロップ
と共にマスタ・スレーブＤ型フリップフロップ（３）を
構成し、そのマスタ部の出力データを前記シリアルデー
タ出力端子に出力するものであるようにする。
求項１に記載のシフトレジスタにおいて、前記シリアル
データ出力手段は、ｎ段目の前記Ｄ型フリップフロップ
と共にマスタ・スレーブＤ型フリップフロップ（３）を
構成し、そのマスタ部の出力データを前記シリアルデー
タ出力端子に出力するものであるようにする。
【００１０】また、請求項３のシフトレジスタでは、請
求項１に記載のシフトレジスタにおいて、前記シリアル
データ出力手段は、ｎ段目の前記Ｄ型フリップフロップ
とは別に設けられて（ｎ−１）段目の前記Ｄ型フリップ
フロップの出力データを入力し、クロックの後端のエッ
ジ入力でデータを前記シリアルデータ出力端子に出力す
る別設Ｄ型フリップフロップ（２Ａ）と、前記共通のク
ロックを反転して、この別設Ｄ型フリップフロップのク
ロック入力とするインバータ（１Ａ）とを備えたもので
あるようにする。
求項１に記載のシフトレジスタにおいて、前記シリアル
データ出力手段は、ｎ段目の前記Ｄ型フリップフロップ
とは別に設けられて（ｎ−１）段目の前記Ｄ型フリップ
フロップの出力データを入力し、クロックの後端のエッ
ジ入力でデータを前記シリアルデータ出力端子に出力す
る別設Ｄ型フリップフロップ（２Ａ）と、前記共通のク
ロックを反転して、この別設Ｄ型フリップフロップのク
ロック入力とするインバータ（１Ａ）とを備えたもので
あるようにする。
【００１１】また、請求項４のシフトレジスタは、請求
項１ないし３のいずれかに記載のシフトレジスタにおい
て、ｎ段目の前記Ｄ型フリップフロップの出力データ
と、前記シリアルデータ出力手段の出力データとのいず
れかを、選択信号（ＳＥＬ）に応じて前記シリアルデー
タ出力端子に選択出力させる手段（ＡＮＤ−ＮＯＲ回路
４など）を備えたものとする。
項１ないし３のいずれかに記載のシフトレジスタにおい
て、ｎ段目の前記Ｄ型フリップフロップの出力データ
と、前記シリアルデータ出力手段の出力データとのいず
れかを、選択信号（ＳＥＬ）に応じて前記シリアルデー
タ出力端子に選択出力させる手段（ＡＮＤ−ＮＯＲ回路
４など）を備えたものとする。
【００１２】また、請求項５のシフトレジスタは、請求
項１ないし４のいずれかに記載のシフトレジスタにおい
て、少なくとも初段の前記Ｄ型フリップフロップのデー
タ入力端又は前記シリアルデータ出力手段のデータ出力
端にはバッファ素子（インバータ１など）を備えたもの
とする。
項１ないし４のいずれかに記載のシフトレジスタにおい
て、少なくとも初段の前記Ｄ型フリップフロップのデー
タ入力端又は前記シリアルデータ出力手段のデータ出力
端にはバッファ素子（インバータ１など）を備えたもの
とする。
【００１３】また、請求項６のシフトレジスタでは、請
求項１ないし５のいずれかに記載のシフトレジスタは、
半導体集積回路により構成されたものであるようにす
る。
求項１ないし５のいずれかに記載のシフトレジスタは、
半導体集積回路により構成されたものであるようにす
る。
【００１４】
【作用】ｎ段のＤ型フリップフロップからなるシフトレ
ジスタの最終段をマスタ・スレーブＤ型フリップフロッ
プで構成し、シフトレジスタのシリアルデータ出力ＱＮ
を最終段のマスタ・スレーブＤ型フリップフロップのマ
スタ出力より取り出す構成とし、クロック信号の前端の
立上がりエッジで取り込んだデータを出力するように
し、またはｎ段のＤ型フリップフロップからなるシフト
レジスタのｎ段目に（ｎ−１）段目のＤ型フリップフロ
ップの出力を入力とし、クロック信号の反転信号で動作
するＤ型フリップフロップを追加し、その出力よりシフ
トレジスタのシリアルデータ出力ＱＮを取り出す構成と
し、追加されたＤ型フリップフロップがクロック信号の
立上がりで、データを取り込み出力する動作をするよう
にする。
ジスタの最終段をマスタ・スレーブＤ型フリップフロッ
プで構成し、シフトレジスタのシリアルデータ出力ＱＮ
を最終段のマスタ・スレーブＤ型フリップフロップのマ
スタ出力より取り出す構成とし、クロック信号の前端の
立上がりエッジで取り込んだデータを出力するように
し、またはｎ段のＤ型フリップフロップからなるシフト
レジスタのｎ段目に（ｎ−１）段目のＤ型フリップフロ
ップの出力を入力とし、クロック信号の反転信号で動作
するＤ型フリップフロップを追加し、その出力よりシフ
トレジスタのシリアルデータ出力ＱＮを取り出す構成と
し、追加されたＤ型フリップフロップがクロック信号の
立上がりで、データを取り込み出力する動作をするよう
にする。
【００１５】
【実施例】図１は本発明の第１の実施例としてのシフト
レジスタの構成を示す。図１においては図７に対し最終
段のｎ段目のＤ型フリップフロップ２をマスタ・スレー
ブＤ型フリップフロップとしてのＭＱ出力付Ｄ型フリッ
プフロップ３とし、このシフトレジスタのシリアルデー
タ出力端子ＱＮを最終段のＭＱ出力付Ｄ型フリップフロ
ップ３のマスタ出力端子ＭＱより、２段のインバータ１
を経て取り出す構成とした点が異なる。
レジスタの構成を示す。図１においては図７に対し最終
段のｎ段目のＤ型フリップフロップ２をマスタ・スレー
ブＤ型フリップフロップとしてのＭＱ出力付Ｄ型フリッ
プフロップ３とし、このシフトレジスタのシリアルデー
タ出力端子ＱＮを最終段のＭＱ出力付Ｄ型フリップフロ
ップ３のマスタ出力端子ＭＱより、２段のインバータ１
を経て取り出す構成とした点が異なる。
【００１６】図１ではシフトレジスタのデータ入力端子
Ｄから入力バッファとしてのインバータ１を２段経由
し、初段のＤ型フリップフロップ２の入力端子Ｄへ入力
し、シフトレジスタのクロック入力端子ＣＬＫからは入
力バッファとしてのインバータ１を２段経由し、全段の
ｎ個のＤ型フリップフロップ２と３のクロック入力端子
ＣＬＫへ共通に入力する。
Ｄから入力バッファとしてのインバータ１を２段経由
し、初段のＤ型フリップフロップ２の入力端子Ｄへ入力
し、シフトレジスタのクロック入力端子ＣＬＫからは入
力バッファとしてのインバータ１を２段経由し、全段の
ｎ個のＤ型フリップフロップ２と３のクロック入力端子
ＣＬＫへ共通に入力する。
【００１７】図４はＭＱ出力付Ｄ型フリップフロップ３
の回路例を示す。図５はこのフリップフロップ３の入出
力信号のタイミング図である。ＭＱ出力付Ｄ型フリップ
フロップ３の構成は幾つか考えられるが、この例では、
図４に示すようにクロックドインバータ５とインバータ
１によるマスタ・スレーブ型とした。図４の回路は図５
に示すように、入力クロック信号ＣＬＫの立下がりでデ
ータを出力する通常のＤ型フリップフロップとしての出
力端子Ｑのほかに、入力クロック信号ＣＬＫのＨレベル
区間で入力データをスルーし、Ｌレベル区間で入力デー
タを保持する、つまり入力クロック信号ＣＬＫの立上が
りエッジで取り込んだデータを出力する出力端子ＭＱを
持ち、この出力端子ＭＱはマスタ・スレーブＤ型フリッ
プフロップのマスタ部の出力を取り出すようにしてい
る。
の回路例を示す。図５はこのフリップフロップ３の入出
力信号のタイミング図である。ＭＱ出力付Ｄ型フリップ
フロップ３の構成は幾つか考えられるが、この例では、
図４に示すようにクロックドインバータ５とインバータ
１によるマスタ・スレーブ型とした。図４の回路は図５
に示すように、入力クロック信号ＣＬＫの立下がりでデ
ータを出力する通常のＤ型フリップフロップとしての出
力端子Ｑのほかに、入力クロック信号ＣＬＫのＨレベル
区間で入力データをスルーし、Ｌレベル区間で入力デー
タを保持する、つまり入力クロック信号ＣＬＫの立上が
りエッジで取り込んだデータを出力する出力端子ＭＱを
持ち、この出力端子ＭＱはマスタ・スレーブＤ型フリッ
プフロップのマスタ部の出力を取り出すようにしてい
る。
【００１８】図３は図１のシフトレジスタの動作を示す
タイミング図である。図１のシフトレジスタのパラレル
データ出力は、Ｑ１〜Ｑｎであり、クロック信号ＣＬＫ
の立下がりからｔｄ１の遅延時間後に出力される。遅延
時間ｔｄ１はシフトレジスタ内部での遅延のため極めて
小さく、シフトレジスタの周波数特性に大きく影響を与
えるものではないが、シフトレジスタのシリアルデータ
出力ＱＮは出力バッファ１を経由するため、ｔｄ２のよ
うに遅延時間が大きくなる。しかしながら、本発明にお
いてはマスタ出力ＭＱがｎ発目のクロック信号ＣＬＫの
立上がりで出力されるため、出力バッファ１を経由した
シリアルデータ出力ＱＮの（ｎ＋１）発目のクロック信
号（つまり次段のシフトレジスタの初段のＤ型フリップ
フロップ２がデータを取り込むべきクロック信号）ＣＬ
Ｋの立下がりから見た場合の出力遅延時間を小さくし、
改善することになる。つまり、遅延時間ｔｄ２より小さ
いクロック周期Ｔ１においてもシフトレジスタ回路の多
段接続動作が可能となる。
タイミング図である。図１のシフトレジスタのパラレル
データ出力は、Ｑ１〜Ｑｎであり、クロック信号ＣＬＫ
の立下がりからｔｄ１の遅延時間後に出力される。遅延
時間ｔｄ１はシフトレジスタ内部での遅延のため極めて
小さく、シフトレジスタの周波数特性に大きく影響を与
えるものではないが、シフトレジスタのシリアルデータ
出力ＱＮは出力バッファ１を経由するため、ｔｄ２のよ
うに遅延時間が大きくなる。しかしながら、本発明にお
いてはマスタ出力ＭＱがｎ発目のクロック信号ＣＬＫの
立上がりで出力されるため、出力バッファ１を経由した
シリアルデータ出力ＱＮの（ｎ＋１）発目のクロック信
号（つまり次段のシフトレジスタの初段のＤ型フリップ
フロップ２がデータを取り込むべきクロック信号）ＣＬ
Ｋの立下がりから見た場合の出力遅延時間を小さくし、
改善することになる。つまり、遅延時間ｔｄ２より小さ
いクロック周期Ｔ１においてもシフトレジスタ回路の多
段接続動作が可能となる。
【００１９】速いクロック信号ＣＬＫの周波数に限定使
用の場合は図１の構成でよいが、遅いクロック周波数で
は逆に２段目のシフトレジスタが正しいデータを受け取
ることが出来なくなるが、この場合、図２に示すよう
に、シフトレジスタのシリアルデータ出力ＱＮをＭＱ出
力付Ｄ型フリップフロップ３の出力端子ＭＱから取る
か、その通常のデータ出力端子Ｑから取るかを選択出来
るようなスイッチとしてのＡＮＤ−ＮＯＲ回路４を図１
のＭＱ出力付Ｄ型フリップフロップ３の出力部に付加す
る構成としてもよい。
用の場合は図１の構成でよいが、遅いクロック周波数で
は逆に２段目のシフトレジスタが正しいデータを受け取
ることが出来なくなるが、この場合、図２に示すよう
に、シフトレジスタのシリアルデータ出力ＱＮをＭＱ出
力付Ｄ型フリップフロップ３の出力端子ＭＱから取る
か、その通常のデータ出力端子Ｑから取るかを選択出来
るようなスイッチとしてのＡＮＤ−ＮＯＲ回路４を図１
のＭＱ出力付Ｄ型フリップフロップ３の出力部に付加す
る構成としてもよい。
【００２０】図６はｎ段のＤ型フリップフロップからな
るシフトレジスタのｎ段目にクロック信号ＣＬＫの反転
信号で動作するＤ型フリップフロップ２Ａを追加し、そ
の出力端子Ｑよりシフトレジスタのシリアルデータ出力
ＱＮを取り出す構成としたｎビットシフトレジスタの構
成例を示す。同図においてはクロック信号ＣＬＫの経路
よりインバータ１Ａにより反転した信号をクロック信号
入力端子ＣＬＫに入力し、（ｎ−１）段目のＤ型フリッ
プフロップ２の出力信号Ｑ（＝Ｑｎ−１）をデータ入力
端子Ｄに入力するＤ型フリップフロップ２Ａを追加し、
その出力端子Ｑから出力バッファとしてのインバータ１
を２段経由し、シフトレジスタのシリアルデータ出力端
子ＱＮに接続する。この場合、Ｄ型フリップフロップ２
Ａは（ｎ−１）段目のＤ型フリップフロップ２の出力信
号Ｑｎ−１をクロック信号ＣＬＫの反転信号で取り込
む、つまり図３に示すクロック信号ＣＬＫのｎ発目の立
上がりで取り込むため、図１の回路構成と同様に、クロ
ック信号ＣＬＫの立下がりより見たシフトレジスタの出
力ＱＮの遅延時間を小さくすることになり、シフトレジ
スタの多段接続の際の周波数特性を向上させることが出
来る。
るシフトレジスタのｎ段目にクロック信号ＣＬＫの反転
信号で動作するＤ型フリップフロップ２Ａを追加し、そ
の出力端子Ｑよりシフトレジスタのシリアルデータ出力
ＱＮを取り出す構成としたｎビットシフトレジスタの構
成例を示す。同図においてはクロック信号ＣＬＫの経路
よりインバータ１Ａにより反転した信号をクロック信号
入力端子ＣＬＫに入力し、（ｎ−１）段目のＤ型フリッ
プフロップ２の出力信号Ｑ（＝Ｑｎ−１）をデータ入力
端子Ｄに入力するＤ型フリップフロップ２Ａを追加し、
その出力端子Ｑから出力バッファとしてのインバータ１
を２段経由し、シフトレジスタのシリアルデータ出力端
子ＱＮに接続する。この場合、Ｄ型フリップフロップ２
Ａは（ｎ−１）段目のＤ型フリップフロップ２の出力信
号Ｑｎ−１をクロック信号ＣＬＫの反転信号で取り込
む、つまり図３に示すクロック信号ＣＬＫのｎ発目の立
上がりで取り込むため、図１の回路構成と同様に、クロ
ック信号ＣＬＫの立下がりより見たシフトレジスタの出
力ＱＮの遅延時間を小さくすることになり、シフトレジ
スタの多段接続の際の周波数特性を向上させることが出
来る。
【００２１】
【発明の効果】本発明によれば、共通のクロック信号の
後端の立下がりでデータをシフトするシフトレジスタの
最終段に、クロック信号の前端の立上がりで前段のＤ型
フリップフロップの出力データを入力してシフトしシフ
トレジスタのシリアルデータ出力端子へ出力する手段と
してのマスタ・スレーブＤ型シフトレジスタ、又は共通
のクロック信号を反転して自身へのクロック信号とする
別のＤ型フリップフロップを設けて新たなシフトレジス
タを構成するようにしたので、次段のシフトレジスタの
初段のＤ型フリップフロップに与えるデータの遅れ時間
を少なくすることができる。
後端の立下がりでデータをシフトするシフトレジスタの
最終段に、クロック信号の前端の立上がりで前段のＤ型
フリップフロップの出力データを入力してシフトしシフ
トレジスタのシリアルデータ出力端子へ出力する手段と
してのマスタ・スレーブＤ型シフトレジスタ、又は共通
のクロック信号を反転して自身へのクロック信号とする
別のＤ型フリップフロップを設けて新たなシフトレジス
タを構成するようにしたので、次段のシフトレジスタの
初段のＤ型フリップフロップに与えるデータの遅れ時間
を少なくすることができる。
【００２２】従って本発明によるシフトレジスタを使用
し、画像表示装置の駆動装置を構成した場合、駆動装置
の多段接続時における高周波数動作が可能となる。ま
た、駆動装置の半導体集積回路による製造においても、
微細加工により、シフトレジスタ回路部の動作スピード
の高速化を図る必要がないため、比較的製造コストが安
く、回路動作速度も速くない製造方法でも製造可能とな
る。
し、画像表示装置の駆動装置を構成した場合、駆動装置
の多段接続時における高周波数動作が可能となる。ま
た、駆動装置の半導体集積回路による製造においても、
微細加工により、シフトレジスタ回路部の動作スピード
の高速化を図る必要がないため、比較的製造コストが安
く、回路動作速度も速くない製造方法でも製造可能とな
る。
【図１】本発明の第１の実施例としてのシフトレジスタ
の回路図
の回路図
【図２】本発明の第２の実施例としてのシフトレジスタ
の回路図
の回路図
【図３】図１のシフトレジスタの入出力信号のタイミン
グ図
グ図
【図４】図１のＭＱ出力付Ｄ型フリップフロップの内部
回路図
回路図
【図５】図４のフリップフロップの入出力信号のタイミ
ング図
ング図
【図６】本発明の第３の実施例としてのシフトレジスタ
の回路図
の回路図
【図７】図１に対応する従来の回路図
【図８】図７のシフトレジスタの入出力信号のタイミン
グ図
グ図
１，１Ａ インバータ ２，２Ａ Ｄ型フリップフロップ ３ ＭＱ出力付Ｄ型フリップフロップ ４ ＡＮＤ−ＮＯＲ回路 ５ クロックドインバータ ＳＥＬ 選択信号
Claims (6)
- 【請求項１】共通のクロックの後端のエッジ入力ごとに
データをシフトするＤ型フリップフロップをｎ段縦続接
続してなるシフトレジスタであって、 ｎ段目に前記クロックの前端のエッジ入力ごとに（ｎ−
１）段目のＤ型フリップフロップの出力データをシフト
して、このシフトレジスタのシリアルデータ出力端子に
出力するシリアルデータ出力手段を備えたことを特徴と
するシフトレジスタ。 - 【請求項２】請求項１に記載のシフトレジスタにおい
て、 前記シリアルデータ出力手段は、ｎ段目の前記Ｄ型フリ
ップフロップと共にマスタ・スレーブＤ型フリップフロ
ップを構成し、そのマスタ部の出力データを前記シリア
ルデータ出力端子に出力するものであることを特徴とす
るシフトレジスタ。 - 【請求項３】請求項１に記載のシフトレジスタにおい
て、 前記シリアルデータ出力手段は、ｎ段目の前記Ｄ型フリ
ップフロップとは別に設けられて（ｎ−１）段目の前記
Ｄ型フリップフロップの出力データを入力し、クロック
の後端のエッジ入力でデータを前記シリアルデータ出力
端子に出力する別設Ｄ型フリップフロップと、 前記共通のクロックを反転して、この別設Ｄ型フリップ
フロップのクロック入力とするインバータとを備えたも
のであることを特徴とするシフトレジスタ。 - 【請求項４】請求項１ないし３のいずれかに記載のシフ
トレジスタにおいて、 ｎ段目の前記Ｄ型フリップフロップの出力データと、前
記シリアルデータ出力手段の出力データとのいずれか
を、選択信号に応じて前記シリアルデータ出力端子に選
択出力させる手段を備えたことを特徴とするシフトレジ
スタ。 - 【請求項５】請求項１ないし４のいずれかに記載のシフ
トレジスタにおいて、 少なくとも初段の前記Ｄ型フリップフロップのデータ入
力端又は前記シリアルデータ出力手段のデータ出力端に
はバッファ素子を備えたことを特徴とするシフトレジス
タ。 - 【請求項６】請求項１ないし５のいずれかに記載のシフ
トレジスタは、半導体集積回路により構成されたもので
あることを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015666A JPH08212794A (ja) | 1995-02-02 | 1995-02-02 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015666A JPH08212794A (ja) | 1995-02-02 | 1995-02-02 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212794A true JPH08212794A (ja) | 1996-08-20 |
Family
ID=11895071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015666A Pending JPH08212794A (ja) | 1995-02-02 | 1995-02-02 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437830C (zh) * | 2005-09-13 | 2008-11-26 | 友达光电股份有限公司 | 移位寄存电路 |
| US7564440B2 (en) | 2005-01-18 | 2009-07-21 | Tpo Displays Corp. | Shift register unit |
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
-
1995
- 1995-02-02 JP JP7015666A patent/JPH08212794A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7564440B2 (en) | 2005-01-18 | 2009-07-21 | Tpo Displays Corp. | Shift register unit |
| CN100437830C (zh) * | 2005-09-13 | 2008-11-26 | 友达光电股份有限公司 | 移位寄存电路 |
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
| US8116425B2 (en) | 2008-08-08 | 2012-02-14 | Kabushiki Kaisha Toshiba | Shift register |
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