JPH08213201A - 面実装型チップネットワーク抵抗器 - Google Patents
面実装型チップネットワーク抵抗器Info
- Publication number
- JPH08213201A JPH08213201A JP7327646A JP32764695A JPH08213201A JP H08213201 A JPH08213201 A JP H08213201A JP 7327646 A JP7327646 A JP 7327646A JP 32764695 A JP32764695 A JP 32764695A JP H08213201 A JPH08213201 A JP H08213201A
- Authority
- JP
- Japan
- Prior art keywords
- conductor pattern
- common electrode
- electrode conductor
- chip network
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims description 10
- 239000010408 film Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Details Of Resistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】
【課題】搭載方向が正逆いずれでも、誤配線を生じない
面実装型チップネットワーク抵抗器を提供すること。 【解決手段】面実装型チップネットワーク抵抗器であっ
て、基板２の表面外周に一定間隔をおいて配置される２
つの複数導体パターンの群Ａ、Ｂを、それぞれの導体パ
ターンの群が対向するように設け、複数導体パターンの
群Ａ、Ｂは、それぞれ１つの第１コモン電極導体パター
ンと複数の個別電極導体パターンとからなり、前記第１
コモン電極導体パターンは他の複数導体パターンの群の
個別電極導体パターンと対向するように配置し、２つの
複数導体パターンの群の第１コモン電極導体パターン間
は第２コモン電極導体パターン４ｂで電気的に接続さ
れ、前記第２コモン電極導体パターンとそれぞれの個別
電極導体パターンとの間に抵抗膜層の列が互いに平行に
設けられ、且つ前記抵抗膜層の幅は前記コモン電極導体
パターン及び個別電極導体パターンの幅より狭いことを
特徴とする。
面実装型チップネットワーク抵抗器を提供すること。 【解決手段】面実装型チップネットワーク抵抗器であっ
て、基板２の表面外周に一定間隔をおいて配置される２
つの複数導体パターンの群Ａ、Ｂを、それぞれの導体パ
ターンの群が対向するように設け、複数導体パターンの
群Ａ、Ｂは、それぞれ１つの第１コモン電極導体パター
ンと複数の個別電極導体パターンとからなり、前記第１
コモン電極導体パターンは他の複数導体パターンの群の
個別電極導体パターンと対向するように配置し、２つの
複数導体パターンの群の第１コモン電極導体パターン間
は第２コモン電極導体パターン４ｂで電気的に接続さ
れ、前記第２コモン電極導体パターンとそれぞれの個別
電極導体パターンとの間に抵抗膜層の列が互いに平行に
設けられ、且つ前記抵抗膜層の幅は前記コモン電極導体
パターン及び個別電極導体パターンの幅より狭いことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、面実装型チップ
ネットワーク抵抗器に関する。
ネットワーク抵抗器に関する。
【０００２】
【従来の技術】従来、面実装型チップネットワーク抵抗
器には、図７に示すように、基板７１上に、複数個の抵
抗７２を形成し、これらの抵抗７２の一端を導体パター
ン７３で共通に接続し、コモン電極の端子部７４に接続
する一方、抵抗７２の他端を個別電極の導体パターン７
５を経て、それぞれ個別電極の端子部７６に接続したも
のがある。
器には、図７に示すように、基板７１上に、複数個の抵
抗７２を形成し、これらの抵抗７２の一端を導体パター
ン７３で共通に接続し、コモン電極の端子部７４に接続
する一方、抵抗７２の他端を個別電極の導体パターン７
５を経て、それぞれ個別電極の端子部７６に接続したも
のがある。
【０００３】
【発明が解決しようとする課題】前述した従来の面実装
型チップネットワーク抵抗器は、各端子部７４、７６の
間隔は一定であるが、二辺の端子部の配置数が相違し、
コモン電極の端子部も一辺のみに設けられている。した
がって二辺の端子は互いに対称ではない。そのため、図
７の面実装型チップネットワーク抵抗器を図８に示すよ
うに、配線回路８１の配線パッド８２に実装する場合、
チップ搭載角度が１８０゜ずれて逆方向になると誤配線
になるという問題があった。又、コモン電極の端子部は
一辺のみに設けられているので、回路的にはやはり対称
でない。そのためのチップが１８０゜逆に搭載される
と、やはり誤配線となるという問題点があった。
型チップネットワーク抵抗器は、各端子部７４、７６の
間隔は一定であるが、二辺の端子部の配置数が相違し、
コモン電極の端子部も一辺のみに設けられている。した
がって二辺の端子は互いに対称ではない。そのため、図
７の面実装型チップネットワーク抵抗器を図８に示すよ
うに、配線回路８１の配線パッド８２に実装する場合、
チップ搭載角度が１８０゜ずれて逆方向になると誤配線
になるという問題があった。又、コモン電極の端子部は
一辺のみに設けられているので、回路的にはやはり対称
でない。そのためのチップが１８０゜逆に搭載される
と、やはり誤配線となるという問題点があった。
【０００４】この発明は、前述の問題点に着目してなさ
れたものであって、搭載方向が、正逆いずれでも、誤配
線を生じない面実装型チップネットワーク抵抗器を提供
することを目的としている。
れたものであって、搭載方向が、正逆いずれでも、誤配
線を生じない面実装型チップネットワーク抵抗器を提供
することを目的としている。
【０００５】
【課題を解決するための手段】前述の問題点を解決する
ために、本願の請求項１に記載した発明は面実装型チッ
プネットワーク抵抗器であって、基板の表面外周に一定
間隔をおいて配置される２つの複数導体パターンの群
を、それぞれの導体パターンの群が対向するように設
け、前記複数導体パターンの群は、それぞれ１つの第１
コモン電極導体パターンと複数の個別電極導体パターン
とからなり、前記第１コモン電極導体パターンは他の複
数導体パターンの群の個別電極導体パターンと対向する
ように配置し、２つの複数導体パターンの群の第１コモ
ン電極導体パターン間は第２コモン電極導体パターンで
電気的に接続され、前記第２コモン電極導体パターンと
それぞれの個別電極導体パターンとの間に抵抗膜層の列
が互いに平行に設けられ、且つ前記抵抗膜層の幅は前記
コモン電極導体パターン及び個別電極導体パターンの幅
より狭いことを特徴とする。
ために、本願の請求項１に記載した発明は面実装型チッ
プネットワーク抵抗器であって、基板の表面外周に一定
間隔をおいて配置される２つの複数導体パターンの群
を、それぞれの導体パターンの群が対向するように設
け、前記複数導体パターンの群は、それぞれ１つの第１
コモン電極導体パターンと複数の個別電極導体パターン
とからなり、前記第１コモン電極導体パターンは他の複
数導体パターンの群の個別電極導体パターンと対向する
ように配置し、２つの複数導体パターンの群の第１コモ
ン電極導体パターン間は第２コモン電極導体パターンで
電気的に接続され、前記第２コモン電極導体パターンと
それぞれの個別電極導体パターンとの間に抵抗膜層の列
が互いに平行に設けられ、且つ前記抵抗膜層の幅は前記
コモン電極導体パターン及び個別電極導体パターンの幅
より狭いことを特徴とする。
【０００６】更に、本願の請求項２に記載した発明は同
じく面実装型チップネットワーク抵抗器であって、前記
第２コモン電極導体パターンの幅寸法は前記抵抗膜層の
幅寸法より広い幅で形成されていることを特徴とする。
じく面実装型チップネットワーク抵抗器であって、前記
第２コモン電極導体パターンの幅寸法は前記抵抗膜層の
幅寸法より広い幅で形成されていることを特徴とする。
【０００７】
【実施の形態】以下、実施例を示す図面により、この発
明をさらに詳細に説明する。図１は、この発明の一実施
例を示す面実装型チップネットワーク抵抗器の概略図で
ある。この実施例の面実装型チップネットワーク抵抗器
１は、アルミナセラミック等の基板２の相対する長辺部
２ａ、２ｂに、複数の端子部３-1、３-2、・・・、３
-10が等間隔で設けられ、長辺部２ａに形成されている
端子部３-1、・・・、３-5に連なる複数導体パターンの
群Ａと長辺部２ｂに形成されている端子部３-6、・・
・、３-10に連なる複数導体パターンの群Ｂとからなっ
ている。このうち、端子部３-5と３-10は基板２の互い
に逆の端部２ｃ、２ｄから等間隔の位置に配置される第
１コモン電極４ａの端子部で、その他は全て個別電極の
端子部であり前述の第１コモン電極は他の複数導体パタ
ーンの群の個別電極と対向するように形成されている。
この個別電極の各端子部３-1、・・・、３-4、３-6、・
・・、３-9の各個別電極導体パターン６-1、・・・、６
-4、６-6、・・・、６ -9と前述の第１コモン電極間を接
続する第２コモン電極導体パターン間にそれぞれ抵抗膜
層５-1、・・・、５-4、及び５-6、・・・、５-9が互い
に平行に形成されている。
明をさらに詳細に説明する。図１は、この発明の一実施
例を示す面実装型チップネットワーク抵抗器の概略図で
ある。この実施例の面実装型チップネットワーク抵抗器
１は、アルミナセラミック等の基板２の相対する長辺部
２ａ、２ｂに、複数の端子部３-1、３-2、・・・、３
-10が等間隔で設けられ、長辺部２ａに形成されている
端子部３-1、・・・、３-5に連なる複数導体パターンの
群Ａと長辺部２ｂに形成されている端子部３-6、・・
・、３-10に連なる複数導体パターンの群Ｂとからなっ
ている。このうち、端子部３-5と３-10は基板２の互い
に逆の端部２ｃ、２ｄから等間隔の位置に配置される第
１コモン電極４ａの端子部で、その他は全て個別電極の
端子部であり前述の第１コモン電極は他の複数導体パタ
ーンの群の個別電極と対向するように形成されている。
この個別電極の各端子部３-1、・・・、３-4、３-6、・
・・、３-9の各個別電極導体パターン６-1、・・・、６
-4、６-6、・・・、６ -9と前述の第１コモン電極間を接
続する第２コモン電極導体パターン間にそれぞれ抵抗膜
層５-1、・・・、５-4、及び５-6、・・・、５-9が互い
に平行に形成されている。
【０００８】この実施例の面実装型チップネットワーク
抵抗器１のパターン構造の一例を示すと、図３に示す通
りであり、図３のＡ−Ａ線で切断した断面図を図４に示
している。図に示す通り、２つの第１コモン電極導体パ
ターン４ａ間を電気的に接続する第２コモン電極導体パ
ターン４ｂ、各個別電極導体パターン６-1、・・・、６
-4、６-6、・・・、６-9の端子部を除いた部分と、抵抗
膜層５-1、・・・、５ -4、５-6、・・・、５-9を覆い、
保護膜７が形成されている。この実施例において１つの
コモン電極導体パターンに複数の抵抗膜層が接続される
ので、コモン電極導体パターンでの電圧低下が起こり易
くなり、それを防止するために第１コモン電極及び第２
コモン電極の幅寸法は各抵抗膜層の幅寸法より図面から
も明らかなように幅広に形成されている。前述の第２コ
モン電極導体パターン４ｂ、各個別電極導体パターン６
-1、・・・、６-4、６-6、・・・、６-9等は、金、銀等
の厚膜、又は薄膜で形成され、各端子部３-1、・・・、
３-10は、Ｎｉ、ハンダ等のメッキ処理が施される。保
護膜７としてはガラス、樹脂等が使用される。
抵抗器１のパターン構造の一例を示すと、図３に示す通
りであり、図３のＡ−Ａ線で切断した断面図を図４に示
している。図に示す通り、２つの第１コモン電極導体パ
ターン４ａ間を電気的に接続する第２コモン電極導体パ
ターン４ｂ、各個別電極導体パターン６-1、・・・、６
-4、６-6、・・・、６-9の端子部を除いた部分と、抵抗
膜層５-1、・・・、５ -4、５-6、・・・、５-9を覆い、
保護膜７が形成されている。この実施例において１つの
コモン電極導体パターンに複数の抵抗膜層が接続される
ので、コモン電極導体パターンでの電圧低下が起こり易
くなり、それを防止するために第１コモン電極及び第２
コモン電極の幅寸法は各抵抗膜層の幅寸法より図面から
も明らかなように幅広に形成されている。前述の第２コ
モン電極導体パターン４ｂ、各個別電極導体パターン６
-1、・・・、６-4、６-6、・・・、６-9等は、金、銀等
の厚膜、又は薄膜で形成され、各端子部３-1、・・・、
３-10は、Ｎｉ、ハンダ等のメッキ処理が施される。保
護膜７としてはガラス、樹脂等が使用される。
【０００９】この実施例の面実装型チップネットワーク
抵抗器１を配線基板８に実装する場合、図２に示すよう
に、配線回路基板８に設けられる配線パッド９-1、
９-2、・・・、９-10に面実装型チップネットワーク抵
抗器１の各端子部３-1、３-2、・・・、３-10が対応す
るように配置し、各パッドと、各端子部をハンダ付けす
ることになる。この場合、９-5と９-10がコモン電極用
のパッドであり、その他のパッド９-1、・・・、９-4、
及び９-6、・・・、９-10は個別電極用のパッドであ
る。
抵抗器１を配線基板８に実装する場合、図２に示すよう
に、配線回路基板８に設けられる配線パッド９-1、
９-2、・・・、９-10に面実装型チップネットワーク抵
抗器１の各端子部３-1、３-2、・・・、３-10が対応す
るように配置し、各パッドと、各端子部をハンダ付けす
ることになる。この場合、９-5と９-10がコモン電極用
のパッドであり、その他のパッド９-1、・・・、９-4、
及び９-6、・・・、９-10は個別電極用のパッドであ
る。
【００１０】今、図２に示す状態、つまり端子部３
-5と、パッド部９-5が対応する状態に対し、面実装型チ
ップネットワーク抵抗器１が１８０゜逆に配線回路基板
８上に搭載された場合に、配線パッド９-5に対し、端子
部３-10が対応してハンダ付けされることになるが、こ
の場合、端子部３-5と３-10がともに第１コモン電極４
ａの端子部として第２コモン電極導体パターン４ｂによ
り共通接続されているので、何ら支障なく、誤配線を生
ずることもなく、従って面実装型チップネットワーク抵
抗器１を実装する場合、方向を考慮する必要がない。
-5と、パッド部９-5が対応する状態に対し、面実装型チ
ップネットワーク抵抗器１が１８０゜逆に配線回路基板
８上に搭載された場合に、配線パッド９-5に対し、端子
部３-10が対応してハンダ付けされることになるが、こ
の場合、端子部３-5と３-10がともに第１コモン電極４
ａの端子部として第２コモン電極導体パターン４ｂによ
り共通接続されているので、何ら支障なく、誤配線を生
ずることもなく、従って面実装型チップネットワーク抵
抗器１を実装する場合、方向を考慮する必要がない。
【００１１】なお、図２において、コモン端子部３-10
は、ダミーランド電極９-10に接続されているが、ダミ
ーランド電極９-10からの別の回路へ導体パターンを形
成し、第１コモン電極導体パターン及び第２コモン電極
導体パターンをジャンパ線とし利用してもよい。この実
施例の面実装型チップネットワーク抵抗器は、デジタル
信号回路のプルアップ、プルダウン抵抗として使用され
ることが多いが、図６に示すように端子電極９-6、
９-7、・・・、９-10の間にパスライン１０-1、・・
・、１０-5を通すことにより、容易にパターンが形成さ
れる。
は、ダミーランド電極９-10に接続されているが、ダミ
ーランド電極９-10からの別の回路へ導体パターンを形
成し、第１コモン電極導体パターン及び第２コモン電極
導体パターンをジャンパ線とし利用してもよい。この実
施例の面実装型チップネットワーク抵抗器は、デジタル
信号回路のプルアップ、プルダウン抵抗として使用され
ることが多いが、図６に示すように端子電極９-6、
９-7、・・・、９-10の間にパスライン１０-1、・・
・、１０-5を通すことにより、容易にパターンが形成さ
れる。
【００１２】又、図５は、この発明の他の実施例を示す
面実装型チップネットワーク抵抗器の概略図である。図
５において、図１と同一番号を付したものは、同一のも
の示している。この実施例の面実装型チップネットワー
ク抵抗器では、図１と同様に抵抗膜層５-1、・・・、５
-4、５-6、・・・、５-9がそれぞれ個別電極の端子部３
-1、・・・、３-4、３-6、・・・、３-9と第１コモン電
極の端子部３-5、３-10を電気的に接続する第２コモン
電極導体パターン間にそれぞれ接続されており、基板２
の上面に構成されている。これに対し、抵抗膜層１
１-1、１１-2、・・・、１１ -4及び１１-6、・・・、１
１-9は、基板２の裏面において、一方は個別電極の端子
部３-1、３-2、・・・、３-4、３-6、・・・、３-9にそ
れぞれ接続されるとともに、共通的に第１コモン電極の
端子部３-5と３-10に接続されている。そして、この実
施例では、３-5の端子部をＶｃｃ用、３-10をグランド
用として使用することにより、ターミネーター回路とし
て構成することができる。
面実装型チップネットワーク抵抗器の概略図である。図
５において、図１と同一番号を付したものは、同一のも
の示している。この実施例の面実装型チップネットワー
ク抵抗器では、図１と同様に抵抗膜層５-1、・・・、５
-4、５-6、・・・、５-9がそれぞれ個別電極の端子部３
-1、・・・、３-4、３-6、・・・、３-9と第１コモン電
極の端子部３-5、３-10を電気的に接続する第２コモン
電極導体パターン間にそれぞれ接続されており、基板２
の上面に構成されている。これに対し、抵抗膜層１
１-1、１１-2、・・・、１１ -4及び１１-6、・・・、１
１-9は、基板２の裏面において、一方は個別電極の端子
部３-1、３-2、・・・、３-4、３-6、・・・、３-9にそ
れぞれ接続されるとともに、共通的に第１コモン電極の
端子部３-5と３-10に接続されている。そして、この実
施例では、３-5の端子部をＶｃｃ用、３-10をグランド
用として使用することにより、ターミネーター回路とし
て構成することができる。
【００１３】なお、前述の実施例では、抵抗体はいずれ
も８素子であるが、４素子あるいは１６素子等、抵抗体
素子数は適宜必要に応じて変更することができる。又、
前述の従来例と本願発明の実施例について、従来例は、
凹型の端子部を示し、実施例は、凸型の端子部について
図示してあるが、本願発明において、これらはいずれの
形状であってもよいことは言うまでもない。
も８素子であるが、４素子あるいは１６素子等、抵抗体
素子数は適宜必要に応じて変更することができる。又、
前述の従来例と本願発明の実施例について、従来例は、
凹型の端子部を示し、実施例は、凸型の端子部について
図示してあるが、本願発明において、これらはいずれの
形状であってもよいことは言うまでもない。
【００１４】
【発明の効果】この発明によれば、基板の表面外周に一
定間隔をおいて配置される２つの複数導体パターンの群
を、それぞれの導体パターンの群が対向するように設
け、前記複数導体パターンの群は、それぞれ１つの第１
コモン電極導体パターンと複数の個別電極導体パターン
とからなり、前記第１コモン電極導体パターンは他の複
数導体パターンの群の個別電極導体パターンと対向する
ように配置し、２つの複数導体パターンの群の第１コモ
ン電極導体パターン間は第２コモン電極導体パターンで
電気的に接続され、前記第２コモン電極導体パターンと
それぞれの個別電極導体パターンとの間に抵抗膜層の列
が互いに平行に設けられ、且つ前記抵抗膜層の幅は前記
コモン電極導体パターン及び個別電極導体パターンの幅
より狭いという構成を採ることにより、面実装型チップ
ネットワーク抵抗器の実装時に１８０゜逆に搭載した場
合でも、何ら支障なく誤配線を生じることがなく、面実
装型チップネットワーク抵抗器の実装方向を考慮せず実
装が可能になるという効果を有する。
定間隔をおいて配置される２つの複数導体パターンの群
を、それぞれの導体パターンの群が対向するように設
け、前記複数導体パターンの群は、それぞれ１つの第１
コモン電極導体パターンと複数の個別電極導体パターン
とからなり、前記第１コモン電極導体パターンは他の複
数導体パターンの群の個別電極導体パターンと対向する
ように配置し、２つの複数導体パターンの群の第１コモ
ン電極導体パターン間は第２コモン電極導体パターンで
電気的に接続され、前記第２コモン電極導体パターンと
それぞれの個別電極導体パターンとの間に抵抗膜層の列
が互いに平行に設けられ、且つ前記抵抗膜層の幅は前記
コモン電極導体パターン及び個別電極導体パターンの幅
より狭いという構成を採ることにより、面実装型チップ
ネットワーク抵抗器の実装時に１８０゜逆に搭載した場
合でも、何ら支障なく誤配線を生じることがなく、面実
装型チップネットワーク抵抗器の実装方向を考慮せず実
装が可能になるという効果を有する。
【００１５】そして、前記１つの複数導体パターンの群
に対してただ１つのコモン電極導体パターンを備える構
成とし、基板表面に設けられる抵抗膜層の数を増やして
高密度に抵抗膜層を配置するメリットを追求しても、前
述したような１８０゜逆実装時に誤配線が問題となるこ
とはない。つまり、前述したように１つの複数導体パタ
ーンの群にただ１つのコモン電極導体パターンを備える
構成を採用した場合は、１８０゜逆実装時に誤配線とな
るのがほとんどであるが、前述した構成（導体パターン
及び抵抗膜層を基板表面に設ける際のレイアウト）を採
用することにより、誤配線を解消できるのである。
に対してただ１つのコモン電極導体パターンを備える構
成とし、基板表面に設けられる抵抗膜層の数を増やして
高密度に抵抗膜層を配置するメリットを追求しても、前
述したような１８０゜逆実装時に誤配線が問題となるこ
とはない。つまり、前述したように１つの複数導体パタ
ーンの群にただ１つのコモン電極導体パターンを備える
構成を採用した場合は、１８０゜逆実装時に誤配線とな
るのがほとんどであるが、前述した構成（導体パターン
及び抵抗膜層を基板表面に設ける際のレイアウト）を採
用することにより、誤配線を解消できるのである。
【００１６】又、抵抗膜層の幅寸法よりもコモン電極導
体パターンの幅寸法が幅広に形成されているので、コモ
ン電極導体パターンの電流容量を確保することができ
る。それによりコモン電極導体パターンでの電圧低下を
防止できるという効果を有する。更に、例えば、コモン
導体パターンと各個別導体パターンとの間に複数の抵抗
膜層を形成するときに、印刷及び焼成して抵抗膜層を形
成する場合に、抵抗膜層の幅寸法よりも各導体パターン
の幅寸法が幅広に形成されていることにより、各導体パ
ターンに対する抵抗膜層の印刷時のズレが生じても、抵
抗膜層が各個別電極導体パターンからはみ出すことが起
こり難くなり、抵抗膜層の形成不良を防止できるという
効果を有する。
体パターンの幅寸法が幅広に形成されているので、コモ
ン電極導体パターンの電流容量を確保することができ
る。それによりコモン電極導体パターンでの電圧低下を
防止できるという効果を有する。更に、例えば、コモン
導体パターンと各個別導体パターンとの間に複数の抵抗
膜層を形成するときに、印刷及び焼成して抵抗膜層を形
成する場合に、抵抗膜層の幅寸法よりも各導体パターン
の幅寸法が幅広に形成されていることにより、各導体パ
ターンに対する抵抗膜層の印刷時のズレが生じても、抵
抗膜層が各個別電極導体パターンからはみ出すことが起
こり難くなり、抵抗膜層の形成不良を防止できるという
効果を有する。
【図１】本発明の面実装型チップネットワーク抵抗器の
一実施例を示す概略構成図
一実施例を示す概略構成図
【図２】図１に示す面実装型チップネットワーク抵抗器
を回路基板に実装する場合の説明図
を回路基板に実装する場合の説明図
【図３】図１に示す面実装型チップネットワーク抵抗器
のパターン配置の一例を示す説明図
のパターン配置の一例を示す説明図
【図４】図３の説明図のＡ−Ａ線で切断した断面図
【図５】本発明の面実装型チップネットワーク抵抗器の
他の実施例を示す概略構成図
他の実施例を示す概略構成図
【図６】図１に示す面実装型チップネットワーク抵抗器
をデジタル回路のプルダウンあるいはプルアップ抵抗と
する場合のバスライン配置パターンを示す図
をデジタル回路のプルダウンあるいはプルアップ抵抗と
する場合のバスライン配置パターンを示す図
【図７】従来の面実装型チップネットワーク抵抗器の概
略構成図
略構成図
【図８】図７に示す従来の面実装型チップネットワーク
抵抗器を回路基板に実装する場合の説明図
抵抗器を回路基板に実装する場合の説明図
１・・・・面実装型チップネットワーク抵抗器 ２・・・・基板 ３・・・・端子部 ４・・・・コモン用の導体パターン ５・・・・抵抗膜層 ６・・・・個別用の導体パターン ７・・・・保護膜 ８・・・・配線基板 ９・・・・配線パッド
Claims (2)
- 【請求項１】 基板の表面外周に一定間隔をおいて配置
される２つの複数導体パターンの群を、それぞれの導体
パターンの群が対向するように設け、前記複数導体パタ
ーンの群は、それぞれ１つの第１コモン電極導体パター
ンと複数の個別電極導体パターンとからなり、前記第１
コモン電極導体パターンは他の複数導体パターンの群の
個別電極導体パターンと対向するように配置し、２つの
複数導体パターンの群の第１コモン電極導体パターン間
は第２コモン電極導体パターンで電気的に接続され、前
記第２コモン電極導体パターンとそれぞれの個別電極導
体パターンとの間に抵抗膜層の列が互いに平行に設けら
れ、且つ前記抵抗膜層の幅は前記コモン電極導体パター
ン及び個別電極導体パターンの幅より狭いことを特徴と
する面実装型チップネットワーク抵抗器。 - 【請求項２】 前記第２コモン電極導体パターンの幅寸
法は前記抵抗膜層の幅寸法より広い幅で形成されている
ことを特徴とする請求項１に記載の面実装型チップネッ
トワーク抵抗器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327646A JPH08213201A (ja) | 1995-12-15 | 1995-12-15 | 面実装型チップネットワーク抵抗器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327646A JPH08213201A (ja) | 1995-12-15 | 1995-12-15 | 面実装型チップネットワーク抵抗器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293097A Division JP2633721B2 (ja) | 1990-10-29 | 1990-10-29 | 面実装用ネットワーク型電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213201A true JPH08213201A (ja) | 1996-08-20 |
Family
ID=18201386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7327646A Pending JPH08213201A (ja) | 1995-12-15 | 1995-12-15 | 面実装型チップネットワーク抵抗器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111029060A (zh) * | 2019-12-03 | 2020-04-17 | 河南平高通用电气有限公司 | 一种卸放电阻装置及直流充电桩 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778636U (ja) * | 1980-10-29 | 1982-05-15 | ||
| JPS637601A (ja) * | 1986-06-27 | 1988-01-13 | 株式会社村田製作所 | 面実装用ネツトワ−ク抵抗器 |
-
1995
- 1995-12-15 JP JP7327646A patent/JPH08213201A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778636U (ja) * | 1980-10-29 | 1982-05-15 | ||
| JPS637601A (ja) * | 1986-06-27 | 1988-01-13 | 株式会社村田製作所 | 面実装用ネツトワ−ク抵抗器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111029060A (zh) * | 2019-12-03 | 2020-04-17 | 河南平高通用电气有限公司 | 一种卸放电阻装置及直流充电桩 |
| CN111029060B (zh) * | 2019-12-03 | 2022-06-14 | 河南平高通用电气有限公司 | 一种卸放电阻装置及直流充电桩 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7782173B2 (en) | Chip resistor | |
| EP0351343B1 (en) | Improved multilayer capacitor | |
| KR100498876B1 (ko) | 칩형태의네트워크저항기및그제조방법 | |
| EP0752738B1 (en) | Polarity-sensitive protector device | |
| JPH11144904A (ja) | チップ電子部品 | |
| KR920007747B1 (ko) | 쉬트형 스위치소자(Sheet switch) | |
| US4136356A (en) | Wiring substrate for a matrix circuit | |
| SE459832B (sv) | Flerskikts kretskkonfiguration | |
| JPH08213201A (ja) | 面実装型チップネットワーク抵抗器 | |
| JPH10261547A (ja) | 面実装型複合素子の構造及びその製造方法 | |
| JP2000077218A (ja) | チップ形抵抗ネットワーク | |
| JP2633721B2 (ja) | 面実装用ネットワーク型電子部品 | |
| WO2005048408A1 (ja) | コネクタチップ及びその製造方法 | |
| US5416274A (en) | Circuit board | |
| JP3833769B2 (ja) | チップ型複合電子部品 | |
| JP3983392B2 (ja) | チップ型部品 | |
| JP2832773B2 (ja) | 目白配置配線基板 | |
| JP2839262B2 (ja) | チップ抵抗器とその製造方法 | |
| JP2000348914A (ja) | ネットワーク電子部品 | |
| JPS6020923Y2 (ja) | Ｃｒ回路素子 | |
| JP3136760B2 (ja) | チップ型３端子コンデンサ | |
| JPH0917617A (ja) | チップ型ネットワーク抵抗器の構造 | |
| JPH04277479A (ja) | 避雷器 | |
| JPH10199703A (ja) | チップ抵抗器用基板とチップ抵抗器の製造方法 | |
| JP2932728B2 (ja) | チップ形ネットワーク電子部品 |