JPH08213331A

JPH08213331A - 転位欠陥の少ない半導体製造方法

Info

Publication number: JPH08213331A
Application number: JP7301582A
Authority: JP
Inventors: Bomy A Chen; ボミー・エーブル・チェン; Terence B Hook; テレンス・ブラックウェル・フック; Subhash B Kulkarni; スバシュ・バラクリシュナ・クルカルニ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-11-22
Filing date: 1995-11-20
Publication date: 1996-08-20
Anticipated expiration: 2015-11-20
Also published as: JP3197803B2; US5562770A

Abstract

(57)【要約】【課題】素子層と基板に格子不整合のある半導体基板
上にエピタキシャル成長させた半導体素子層内の転位の
数が少なくなる全応力の修正方法を提供する。【解決の手段】本発明は、素子層の転位密度が小さく
なるように、基板の裏面から薄膜層を除去するか、また
は基板の裏面に薄膜層を追加することによって、基板に
凸形曲面を付与する方法を教示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造の分野
に関し、さらに詳細には、厚いエピタキシャル層を必要
とするシリコン素子の製造の分野に関する。

【０００２】

【従来の技術】シリコン基板上に成長させた単結晶シリ
コン（Ｓｉ）膜のエピタキシャル層は、半導体の製造に
広く使用されている。図１は、本願で論じるような成長
させたエピタキシャル層２０（ｅｐｉ層）と境界面３０
（界面）とを有する単結晶基板１０を示す。ＳＯＩ（シ
リコン・オン・インシュレータ）などの応用例では、基
板１０は単結晶である必要はない。層２０を、複数のエ
ピタキシャル層から構成することができ、それに対応し
て複数の界面３０がある。層２０は、成長すると単結晶
となり、基板１０と同じ結晶配向を有する。したがっ
て、層２０を使用して、素子の動作に半導体単結晶挙動
を必要とする半導体素子の各種の部品を形成できる。さ
らに、膜の成長中にｅｐｉ層に選択された不純物で異な
る濃度でドープできるため、素子の製造方法が簡単にな
り、かつ素子の構造が調整できるようになる。さらに、
エピタキシ膜成層能力がない場合、所定の素子用の基板
の選択が制限される。例えば、高濃度ドープ（すなわち
導電性）基板を使用することによって、相補型ＭＯＳ
（ＣＭＯＳ）素子を使用した高周波回路の「ラッチアッ
プ」の問題を軽減または回避できる。この要件がない場
合は、ＣＭＯＳ素子は、低濃度ドープ高抵抗基板上に作
製することが好ましい。ＣＭＯＳ素子の製造におけるエ
ピタキシ層の形成は非常に重要である。

【０００３】シリコン・エピタキシでは、バルク単結晶
Ｓｉ基板上にＳｉの薄い単結晶膜（または層）が成長す
る。ＣＭＯＳ素子の場合、通常、エピタキシャル膜の単
層が使用され、その中に、ソース、ドレイン、チャネル
など電界効果トランジスタ（ＦＥＴ）の各種の構成要素
が形成される。バイポーラ素子の場合、一般に複数のエ
ピタキシャル層を形成し、それぞれの層を使用して、サ
ブコレクタ、コレクタ、ベースなどバイポーラ・トラン
ジスタの各種の部分を形成する。具体的には、サブコレ
クタ領域の抵抗率を小さくするために、サブコレクタ層
の厚さを厚くする。第１のｅｐｉ層の上に第２のｅｐｉ
層を付着させ、これを使用して、コレクタ領域およびベ
ース領域を画定する。したがって、バイポーラ素子に使
用されるエピタキシャル膜の厚さは、６〜１０ミクロン
程度であり、ＣＭＯＳ素子で必要とされる厚さよりもか
なり大きい。

【０００４】エピタキシ方法は、通常、８５０〜１２０
０℃の温度範囲で行われ、代表的なプロセス条件は、文
献（ラニヤン（Ｒｕｎｙａｎ）論文、ハーベレヒト（Ｈ
ａｂｅｒｅｃｈｔ）およびカーン（Ｋｅｒｎ）編、Ｓｉ
ｌｉｃｏｎＤｅｖｉｃｅｓ，１９６９，ＴｈｅＥｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙ，ｐｐ.
１６９−１８７所載）で容易に見つけられる。ｅｐｉ層
２０の核生成および成長は、その上に成長させるＳｉ基
板１０と同じ配向であり、通常、成長プロセスの結果と
して、界面３０において多数の関連する点欠陥や線欠陥
が生じる。これらの欠陥の発生は、主として、下地の基
板の原子配列および間隔と、基板上に成長するｅｐｉ膜
の間の格子不整合に対処するためのものである。この不
整合は、特に、基板とエピタキシャル層の導電率の差に
大きく影響される。図２は、種々の濃度のドーパントを
含むＳｉ単結晶の格子定数のプロットを示す（スギタお
よびタムラ、ＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ，４０（８），１９６９，ｐｐ．３８９
−３９４）。不整合は、ドーパント濃度の増加、および
基板と成長した膜の間のドーパント濃度の差とともに次
第に増大する。例えば、基板が高濃度にドープされてい
る場合、真性層や低濃度ドープ層は、ドーピング・レベ
ルが同じ場合に比べて不整合が大きくなり、不整合歪み
も大きくなる。この歪みに対処し除去する方法として、
不整合転位と呼ばれる普通の欠陥の一種が、図１のバル
クＳｉとｅｐｉＳｉの界面３０のところに発生する。不
整合転位は、素子の収率に影響を及ぼすｅｐｉ膜の転位
の一因である。

【０００５】ドープした基板上にドープしたエピタキシ
ャル膜を成長させる際の他の重要な問題は、自己ドーピ
ングの現象である。自己ドーピングとは、高温エピタキ
シャル成長プロセス中に、基板内にあるドーパントが、
気相を通じて、成長したｅｐｉ層に転移する望ましくな
い現象である。自己ドーピングは、ウエハ間およびウエ
ハの領域間に発生する。例えば、高濃度ドープ基板の裏
面は、エピタキシの周囲に余分なドーパントを供給する
ことがあり、そのためにｅｐｉ膜内に成長しているドー
パントの濃度や種類が変化する。この自己ドーピング
は、通常、基板表面を覆う（二酸化シリコンなどの）マ
スキング層を設け、さらに付着の温度や圧力などのエピ
タキシャル・プロセス条件を最適化することによって軽
減または回避される。たいていの場合、高導電性基板上
にブランケットｅｐｉ層があることが望まれるため、ウ
エハの裏面は、常圧化学気相付着（ＡＰＣＶＤ）法、プ
ラズマ強化化学気相付着（ＰＥＣＶＤ）法、低温酸化物
（ＬＴＯ）法などの低温プロセスを使用して選択的に被
覆される。これらの膜は、通常、熱酸化物と同じ圧縮膜
応力を有する。

【０００６】単結晶Ｓｉ基板およびｅｐｉＳｉ層内の転
位などの欠陥は、特に素子を形成する領域内に存在する
場合は望ましくない。転位または転位群は、金属不純物
およびイオン不純物を引きつけ、半導体素子の異なる領
域間に望ましくない導電性経路を形成することがある。
例えば、転位がコレクタからエミッタ領域に広がってい
る場合、低い電圧でバイポーラ素子内に漏れを生じるこ
とがある。これは図６に示されており、転位２９０がエ
ミッタ領域２８０およびサブコレクタ領域２２０を横切
って広がり、それによりエミッタ・コレクタ間に許容で
きない電流の漏れが生じる。本願では、この種の漏れお
よびそれに伴う収率の損失をパイプ損と呼ぶことにす
る。パイプ制限収率は、半導体製造方法の重要な尺度で
あり、パイプ損と同じ意味で使用される。半導体製造で
は、パイプ損を少なくするために多くの予防措置が取ら
れる。

【０００７】エピタキシ層付着における不整合転位の発
生については広範な研究が行われてきた。図３（キクチ
他，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５４（５），Ｊａ
ｎｕａｒｙ１９８９，ｐ．４６４，ＦＩＧ．２）は、
不整合転位がいつ発生し得るかの理論計算と、４インチ
の（１００）配向した基板についての観測された不整合
転位の発生率を示す。３つの異なるレベルのホウ素
（Ｂ）ドープ基板と、厚さ１〜１０ミクロン、抵抗率
０．７〜１．３Ω・ｃｍのｅｐｉ層を使用して、実験デ
ータが集められている。実験曲線と理論曲線のどちら
も、基板の導電率が増加すると、不整合転位の発生を防
ぐためのエピタキシ層の臨界厚さが急激に減少する傾向
を示している。これまで、高導電率基板が望まれる用途
は、不整合の発生を防ぐため、薄いエピタキシ層に限ら
れていた。計算した曲線と観測された曲線の違いは、理
論が不整合転位が発生するための十分条件を示し、実験
的に観測されたデータは、他の要因が差異の影響を軽減
する役割を果たしていることを示唆している。しかしな
がら、実験曲線と理論曲線は明らかに同じ傾向をとるの
で、基板とｅｐｉの導電率の不一致が大きい場合は、不
整合転位の発生を防ぐために、ｅｐｉ層の厚さを小さく
する必要がある。

【０００８】ＣＭＯＳ素子は、通常、５ミクロン未満程
度のｅｐｉ層で設計される。これは、ＦＥＴが表面素子
であり、ソース領域、チャネル領域およびドレイン領域
がｅｐｉ層の表面に比べて狭いためである。しかしなが
ら、バイポーラ素子では、ｅｐｉ層を薄くする必要があ
る。ＢｉＣＭＯＳなどの素子では、バイポーラ素子のｅ
ｐｉ膜を薄くする必要と、ＣＭＯＳ素子の基板の導電率
を高くする必要があいまって、許容できないパイプ損が
生じる。したがって、パイプ損と無関係に、基板の導電
率と、エピタキシャル層の厚さを分離させる方法が明ら
かに必要である。

【０００９】

【発明が解決しようとする課題】したがって、本発明の
一特徴は、エピタキシャル成長させた半導体層に、転位
が最小の適切な厚さの低抵抗率基板を設ける方法を提供
することである。

【００１０】本発明の他の特徴は、ＢｉＣＭＯＳ素子の
形成など、厚いエピタキシ層を必要とする方法において
パイプ制限収率を改善する方法を提供することである。

【００１１】本発明の他の特徴は、そのような方法が従
来の半導体製造方法に適合することである。

【００１２】本発明の他の特徴は、そのような方法が比
較的簡単で安価であることである。

【００１３】

【課題を解決するための手段】本発明は、素子層と基板
の間に格子不整合のある、半導体基板上にエピタキシャ
ル成長させた半導体素子層内の転位の数を減らす、大域
応力修正方法を提供する。本発明は、素子層の転位密度
を減らすため、基板の裏面から薄膜層を除去するかまた
は基板の裏面に薄膜層を追加することによって、基板に
凸形曲面を付与する方法を教示する。

【００１４】本発明の目的、特徴および利点は、以下の
添付の図面に示される本発明の詳細な説明から明らかと
なろう。

【００１５】

【発明の実施の形態】本発明者等は、ＢｉＣＭＯＳ素子
を製造する際、ｅｐｉ層の構成、基板の導電率、その他
の公称プロセス条件などのパラメータはそのままで、ウ
エハのサイズを大きくすると、パイプ損が増加するらし
いことを発見した。ＢｉＣＭＯＳの代表的な断面図を図
１６に示す。領域Ｂは、垂直バイポーラ素子を含み、領
域Ａは、ＦＥＴ素子を含む。図７は、図１６の領域Ｂに
示したものと同じ垂直バイポーラ素子を示す。チップ
は、両方の素子がその設計仕様を満足しない限り、欠陥
があると考えられる。例えば、このＢｉＣＭＯＳ素子で
は、ＣＭＯＳ素子よりも厚いｅｐｉ層と高電導性基板と
を併用する必要があり、これらの条件により、前記の議
論に基づく大きなパイプ損が生じる。

【００１６】図４は、シリコン基板１０のＸ線トポグラ
フィを図案化したものであり、表面は基板表面における
転位の交差７０を示す。図４の基板１０は、直径２００
ｍｍであり、Ｘ線トポグラフィは、ウエハの周囲の近く
に多数の交差７０（転位密度が高いことを意味する）を
示している。図５は、ｅｐｉ層内のスレディング転位
（ＴＤ）１２０と、ｐ⁺基板８０上のｐ^-ｅｐｉ層９０内
の対応する基板転位（ＳＤ）の図である。図６は、加熱
処理によるエピタキシャル層９０内のスレディング転位
の移動と、ｅｐｉ層９０内により多くの転位を発生する
不整合界面における不整合転位１００に沿った関連する
応力を示す。ｅｐｉ層の成長後に形成されるような転位
は、通常、界面の両端で安定している。しかしながら、
十分な応力または熱エネルギーが印加されると、スレデ
ィング転位は移動し、複数のスレディング転位（ＴＤ）
を生じ、これがｅｐｉ層内を移動して、新しい転位を生
じる。代表的なｅｐｉ膜の酸素濃度を低くすると、ＴＤ
が移動しやすくなる。またＭＤ構成要素の作製が容易に
なると、ＳＤを移動せずにＴＤが移動可能になる。同様
に、より完全な（不整合のない）界面にＭＤを作製する
必要があるので、同じ基板（ｐ^-基板上にｐ^-ｅｐｉ）上
のｅｐｉ層内のＴＤの移動は困難になる。したがって、
界面の不整合の助けを受けてＴＤが移動すると、ｅｐｉ
層の転位密度が増加する。基板に加熱処理を施すと、転
位が移動し、かつスレディング転位が生じる。第１に、
処理の温度が高いため熱活性化が生じて、他の状態では
安定している転位の移動が増加する。第２に、加熱処理
に関連する不均一さのために熱的応力が生じて、転位が
移動し、アンカリング位置や固定位置など他の機構によ
ってさらに転位が生じる。この複雑な問題についての徹
底的な調査は、ビーンランド（Ｂｅａｎｌａｎｄ）他に
よる「Ｄｉｓｌｏｃａｔｉｏｎｓｉｎｈｅｔｅｒｏ
ｅｐｉｔａｘｉａｌｆｉｌｍｓ」（半導体ハンドブッ
クＶｏｌ．３ａ、マハージャン（Ｍａｈａｊａｎ）編、
ノース・ホランド、１９９４、ｐｐ．１１４９−１２３
０）から得られる。この章では、特に、本発明に関係の
ある不整合の少ない半導体と半導体の界面の例について
検討している（ｐｐ．１１７４−１２０７）。さらに、
この検討では、転位の均一核生成および不均一核生成お
よびそれらの増培について徹底的に論じているが、転位
密度を低下させる方法は示していない。米国特許第５１
５８９０７号は、ＧａＡｓ素子内の素子領域の厚さと一
致するように、素子領域の横方向の寸法を幾何的に画定
することによって、この問題を解決している。この幾何
設計により、それが無害である場合、スレディング転位
が、素子の形成にとって重要な領域から横方向に出るよ
うになる。本発明者等は、実験研究に基づいて、素子層
が受ける全応力レベルが、素子層内の転位の発生および
パイプ損に重要な役割を果たしていることに気がつい
た。さらに、本発明者等は、素子層が受ける全応力を修
正して、転位密度の低下およびパイプ損の減少を実現で
きることを明らかにした。この論証および観察は、特に
Ｓｉに関して論じたものであるが、基板および成長させ
た素子層に明らかに不整合歪みがある場合、他の素子お
よび材料にも適用できる。本発明者等は、有害な転位の
発生が、ｅｐｉ層（素子層）が受ける熱的応力の大きさ
および符号によって駆動されると仮定した。実際の実験
では、熱的応力が、研磨などの他のプロセスによるウエ
ハ内の残留応力に追加されるが（ブレヒ（Ｂｌｅｃｈ）
およびダン（Ｄａｎｇ），ＳｏｌｉｄＳｔａｔｅＴ
ｅｃｈｎｏｌｏｇｙ，Ａｕｇｕｓｔ１９９４，ｐｐ．
７４−７６）、正味の応力だけが重要である。

【００１７】図８ないし１０は、上部に素子層１５０を
有し、底部に他の膜の層１６０を有する基板１４０を示
す。基板上に膜が成長すると、核生成および成長プロセ
スにより、固有応力と呼ばれる応力が膜に加わる。これ
は、加熱時または冷却時に接触する２つの膜の熱膨張係
数に差があるため熱膨張の差が生じることに起因する熱
応力と区別される。膜応力の原因は、次のように解釈で
きる。すなわち、膜の圧縮性は、膜は膨張しようとする
が、基板によって膨張を制限させることに起因し、膜の
引張性は、膜は収縮しようとするが、基板によって引っ
張り続けられることに起因する。以下の議論では、素子
層１５０に固有応力がなく、基板１４０にも前のプロセ
スによる応力がないと仮定する。層１６０には若干の固
有応力があり、それがウエハ基板１４０と素子層１５０
の曲率を決定する。図８では、基板は平坦であり、ひず
みおよび応力がほとんどなく、層１６０にもわずかの固
有応力がある場合に対応する。図９では、層１６０の応
力は引張性であり、基板の上側から見て凸状に基板を湾
曲させる。図１０は、基層１６０の応力が支配的であ
り、圧縮性である場合の、凹形になった基板を示す。

【００１８】本発明で対象とするようなたいていの実用
的な応用例では、裏面の薄膜、および研磨など基板の前
処理工程が、正味の応力の大きさおよび方向を決定し、
かつ基板が凹状か凸状かを決定する。素子層１５０の応
力が小さく、したがってウエハの湾曲を決定する際に重
要な要因がないという先の仮定は、非常に妥当である。
しかしながら、処理による基板の固有応力が大きく、そ
の結果、応力を受けるとウエハの湾曲が生じることもあ
り得る。さらに、裏面のマスキング層にも、通常、大き
い応力がある。一般に、裏面層は、本願で論じる例の場
合、熱成長酸化シリコン、ＣＶＤ窒化シリコンや低温酸
化物である。具体的には、自己ドーピングを防ぐのに使
用される層は、前述したようなＡＰＣＶＤやＰＥＣＶＤ
などの低温二酸化シリコン・プロセスによって付着させ
る。これらの膜は、通常、付着させると圧縮性になる。
裏面の酸化物膜が圧縮性になると、基板は、図１０のよ
うに凹状に湾曲する傾向にある。凹状に湾曲する結果、
ｅｐｉ膜を含む基板の上部が、外部圧縮応力に等しい応
力を受け、本発明者等の観察によると、転位および素子
の損失が大きくなる。本発明者等は、凹状湾曲は素子層
の劣化を引き起こすと仮定している。大きい基板に使用
される単一のウエハ・サセプタ内でウエハを加熱する
と、熱活性化により、前述のようなスレディング転位が
移動する。ウエハの縁部の近くほど多くの転位が発生し
やすく、この問題はウエハが大きくなるほどひどくな
る。本発明者等は他の観測を行った。すなわち、図１７
に示すように、サセプタ上にウエハを静置して上部から
放射熱によりウエハを加熱すると、凹形基板の場合、ウ
エハの中心付近の温度は低く、ウエハの縁部の温度は高
くなる。これは恐らく、基板とサセプタの熱接触が、縁
部よりも中心部において良好であるためである。ウエハ
の縁部は、温度が高くなると、より大きい熱応力を受
け、その大きさは次式で与えられる。 σ＝αＥΔＴここで、αは熱膨張係数、Ｅは弾性係数、ΔＴはウエハ
の縁部と中心部の温度差である。ウエハの周辺領域の温
度が高いことに付随するこの大きい熱応力により、ウエ
ハの周囲の近くに多数の転位が生じる。図１８のように
基板の形状が凸形の場合、この状況は逆になる。加熱す
ると、ウエハの中心部は高温になり、縁部は低温にな
り、欠陥の発生はウエハの中心部に制限される。応力の
問題の他に、本願に述べられていない他の理由が働いて
いるかも知れない。

【００１９】本発明者等が提示した仮定が正確かどうか
にかかわらず、発明者等は、Ｓｉ基板が凹形の場合のほ
うが、基板が凸形曲面から始まる場合に比べて、パイプ
損がかなり大きいことを実験的に観測し、明らかにし
た。

【００２０】本発明者等は、この問題は、加熱処理によ
る熱活性化が生じても、転位の移動および発生が軽減ま
たは防止できるように、ｅｐｉ層が受ける応力の性質お
よび大きさを慎重に変更することによって克服できるこ
とに気がついた。したがって、本発明者等は、基板の凹
みを少なくし、好ましくは図９のように基板をやや凸形
にするプロセスの変更を提案した。日本国特許願第ＪＰ
４０２２１６７号は、分離領域内の埋め込まれた酸化物
材料がｅｐｉ層に加える圧縮応力が、素子の収率にとっ
て有害であることを認めている。ＪＰ４０２２１６７号
の発明は、局部応力および局部応力に付随する局部欠陥
の発生に関するものである。ＪＰ４０２２１６７号出願
は、素子領域から少なくとも０．９ミクロン下のところ
に酸化物領域を配置することを提案している。それとは
対照的に、本発明は、ｅｐｉ層の全応力と基板の全湾曲
の悪影響に関する。本発明は、素子層の転位の移動およ
び増加ができるだけ少なくなるように、基板上に所望の
湾曲を付与する解決策を提案する。本発明の本質は、半
導体の製造、特にｅｐｉ層付着を使用する半導体の製造
に使用できる修正したプロセス・シーケンス、特に、Ｂ
ｉＣＭＯＳ素子の製造に使用されるプロセスにある。同
じ不整合の問題がある半導体製造の他の応用例には、Ｓ
ＯＩ素子（絶縁基板上の素子層）、および有機金属化学
的気相付着（ＭＯＣＶＤ）法、分子ビーム付着法などに
よる（異なる基板上に単結晶素子膜をエピタキシャル成
長させることによる）ＩＩＩ−Ｖ族化合物素子などがあ
る。これらのどの場合にも、本発明を使用することによ
って、素子層と基板の不整合による転位の発生の問題を
抑えることができる。本発明を以下の例によって示す。

【００２１】図１１は、図１６に示すような一般的なＢ
ｉＣＭＯＳ素子を製造するのに使用されるプロセス・ス
テップのいくつかを示す。両方の図を使用して、図１１
に含まれるプロセスの例を説明する。ホウ素ｐ⁺の高濃
度ドープ基板５００は、ステップ３００で従来の結晶成
長技術、ダイシング技術および研磨技術を用いて得られ
る。ステップ３１０では、自己ドープ・マスキング層５
３０を基板の裏面上に付着させる。ステップ３２０で
は、ウエハをｅｐｉ反応器内に配置し、ｐ^-ｅｐｉ膜の
薄い層５２０を基板の前面上に成長させる。この議論で
使用するｐ⁺、ｐ^-、ｎ⁺、ｎ^-によるドーパントや不純物
の表記は、ドーパントの種類および量を指し、半導体業
界で行われている通常の表記法に従う。例えば、ｐ^-や
ｎ^-は、１０¹⁵〜１０¹⁹原子／ｃｃの不純物濃度を表
し、ｐ⁺やｎ⁺は、１０¹⁹〜１０²¹原子／ｃｃの不純物濃
度を表す。ステップ３２５では、裏面上の圧縮層を除去
して、素子層に凸形湾曲を付与する。この概念は、図１
３および１４に示されている。ステップ３３０では、パ
ッド酸化物／窒化物層を成長させ、サブコレクタ領域５
４０（ｎ⁺）のアンチモン（またはヒ素）注入を容易に
するためにパターン化を行う。ステップ３４０では、サ
ブコレクタ・マスクを除去し、第２のｅｐｉ層５４５
（ｐ^-）を成長させる。それぞれＦＥＴ素子およびバイ
ポーラ素子を作製するために、いくつかの周知のプロセ
ス・ステップを使用して、分離領域、ｎまたはｐウェ
ル、チャネル、ベース、エミッタなど他の素子領域を形
成する。これらのステップは当技術分野において周知で
あり、また本発明は前記のステップ３００ないし３４０
において達成されるので、それらについては本願では詳
細に論じない。例えば、直径の２００ｍｍウエハ２０個
のバッチを、前記のステップ３２５を使用せずに記載さ
れるプロセスを使用するグループと、図示のステップ３
２５を含むプロセス・ステップを使用する第２のグルー
プの２つの等しいグループに分割する。前述したよう
に、プロセス・ステップ３２５により、ウエハの湾曲が
凹形から凸形に変化した。ステップ３３０の前に、両方
のグループのウエハについてウエハの湾曲を測定した。
グループ１は、−２０〜０ミクロンの湾曲（ウエハ中心
部の最大偏位）を示した。実験グループ２は、＋１０〜
＋２０ミクロンの湾曲を示し、基板を凹形から凸形に変
換する目的が、グループ２において達成されたことが分
かる。図１３は、グループ１のウエハと同じ凹形曲面お
よび負の湾曲を有するウエハを示す。自己ドーピング・
マスキング層４６０は、圧縮性である。図１４は、圧縮
層４６０が除去されて、正の湾曲を有する凸形基板がで
きたことを示す。膜厚、膜の応力、ウエハの厚さおよび
ウエハの湾曲のいずれか１つの計算値は、他の値が与え
られればわかる（ブレヒ（Ｂｌｅｃｈ）およびローブル
ズ（Ｒｏｂｌｅｓ），ＳｏｌｉｄＳｔａｔｅＴｅｃ
ｈｎｏｌｏｇｙ，Ｓｅｐ１９９４，ｐｐ．７５−７
６）。したがって、応力膜の除去または追加の結果とし
ての湾曲の変化を計算し確認することができる。この方
法については、従来技術において容易に見つけることが
できるので、本願では検討しない。ウエハの加工が完了
し、グループ１のウエハの平均パイプ収率は６１．７％
（図１３に対応）、第２のグループのウエハの平均パイ
プ収率は８４．９％（図１４に対応）であり、本発明者
等のパイプ損の問題の仮定と解決策が正しいことを明確
に証明している。本発明者等は、リソグラフィなど他の
考慮事項により、基板の許容できる最大湾曲が明らかに
制限されることを了解している。

【００２２】ウエハの湾曲を実現するための代替方法を
図１２に示す。図１２を参照すると、（ステップ３２５
において裏面自己ドーピング・マスク層を除去する代わ
りに）ステップ３２５'で代替方法が使用できる。この
場合、引張応力ＳｉＮの膜を十分な厚さに付着させ、こ
の層の応力と厚さの積が自己ドーピング圧縮マスク層の
応力と厚さの積よりも大きくなるようにした。この追加
のステップは、破線で示すように、ｅｐｉ層の付着の前
か、またはｅｐｉ層の付着の後のいずれかに行うことが
できる。この実施は、製造時においても容易に行え、本
発明が教示するのと同じ最終的利益が得られる。この代
替プロセスの結果を図１５に示す。この場合、追加の層
４８０"が基板４００"の裏面に追加され、凸形曲面が付
与される。その後、ウエハは前の例と同様に処理され
る。自己ドーピング・マスク層４６０"の公称厚さは、
通常、圧縮応力が１〜２×１０⁹ダインの低温酸化物の
５ＫＡである。これを解決するには、追加の層４８０"
としてシリコン窒化物膜を選択する。固有応力が１〜１
０×１０⁹ダインの引張応力であるＳｉＮ膜の場合、５
〜１０ＫＡの厚さが選択される。前記の範囲は、一例で
しかなく、実際の厚さは、ブレヒおよびローブルスの前
記参照文献に記載されているように、正確な計算によっ
て決定される。

【００２３】これらの実施例および前記の説明はどちら
も、ウエハの湾曲の操作が、製造プロセスにおいて実施
しやすく、追加の処理が最小であり、かつパイプ収率が
明かに改善されることを示している。本発明は、単結晶
膜と基板の不整合を扱う半導体製造において非常に有用
である。本発明は、さらに具体的には、高性能ＢｉＣＭ
ＯＳ素子の製造に有益であり、かつＳＯＩおよびＧａＡ
ｓ素子など他の応用例にも役立つと考えられる。

【００２４】単一の好ましい実施例に関して本発明を説
明したが、当業者なら、本発明から逸脱することなく、
様々な代替方法および変更を考案できよう。したがっ
て、本発明は、添付の特許請求の範囲に含まれるそのよ
うな代替方法をすべて含むものである。

【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００２６】（１）半導体基板の片面にエピタキシャル
成長させた素子層内の転位の数を少なくする方法におい
て、該素子層と基板が格子不整合を示すことを特徴と
し、前面および裏面を有する基板を準備するステップ
と、該基板の前面に素子層をエピタキシャル成長させる
ステップと、該基板の該裏面を処理して該半導体基板の
前面に凸形曲面を付与するステップとを含む方法。（２）該裏面の該処理ステップが、エッチングにより該
基板の該裏面上の層を除去するステップからなることを
特徴とする、上記（１）に記載の方法。（３）該裏面の該処理ステップが、該基板の該裏面上に
層を付着させるステップからなることを特徴とする、上
記（１）に記載の方法。（４）二酸化シリコン、窒化シリコン、酸窒化シリコ
ン、および酸化アルミニウムからなるグループから選択
されることを特徴とする、上記（３）に記載の付着させ
た層。（５）該基板が形成された凹面を有することを特徴とす
る、上記（１）に記載の方法。（６）該素子層が、抵抗率０．５〜５０Ω・ｃｍ、厚さ
０．５〜１０ミクロンであることを特徴とする、上記
（１）に記載の方法。（７）ホウ素、リン、ヒ素およびアンチモンからなるグ
ループから選択された不純物を含むことを特徴とする、
上記（６）に記載の素子層。（８）導電率が０．１〜０．００１Ω・ｃｍであること
を特徴とする、上記（１）に記載の基板。（９）ホウ素、リン、ヒ素およびアンチモンからなるグ
ループから選択された不純物を含むことを特徴とする、
上記（８）に記載の基板。（１０）Ｇａ、Ａｓ、Ｉｎ、ＳｂおよびＡｌからなるグ
ループから選択された元素を含む化合物半導体層である
ことを特徴とする、上記（１）に記載の素子層。（１１）絶縁物表面を有することを特徴とする、上記
（１）に記載の基板。（１２）パイプ損が少ないＢｉＣＭＯＳ素子を作製する
方法において、不純物の濃度が高い第１の導電率の基板
を準備するステップと、該基板の片面に自己ドーピング
・マスキング層を設けるステップと、該基板の他面に、
該基板よりも不純物の濃度の低い、基板と同じ導電性の
第１のエピタキシ層を成長させるステップと、基板の他
面が凸形曲面になるように、該自己ドーピング・マスキ
ング層を除去するステップと、少なくとも１つのサブコ
レクタ領域を形成するために、第２の導電性のドープさ
れた領域を形成するステップと、第１のエピタキシ層と
導電性および濃度が同じ第２のエピタキシ層を成長させ
るステップと、周知の方法を使用して、他の素子を形成
し、該ＢｉＣＭＯＳ素子を完成するステップとを含む方
法。（１３）パイプ損が少ないＢｉＣＭＯＳ素子を作製する
方法において、不純物の濃度が高い第１の導電性の基板
を準備するステップと、該基板の片面に自己ドーピング
・マスキング層を設けて、該基板の他面に凸形曲面を付
与するステップと、該基板の他面に、該基板よりも不純
物の濃度の低い、基板と同じ導電性の第１のエピタキシ
層を成長させるステップと、少なくとも１つのサブコレ
クタ領域を形成するために、第２の導電性のドープされ
た領域を形成するステップと、第１のエピタキシ層と導
電性および濃度が同じ第２のエピタキシ層を成長させる
ステップと、周知の方法を使用して、他の素子を形成
し、該ＢｉＣＭＯＳ素子を完成するステップとを含むこ
とを特徴とする方法。（１４）上記自己ドーピング・マスキング層が引張性の
複合真性膜を有する絶縁膜からなることを特徴とする、
上記（１３）に記載の方法。（１５）上記自己ドーピング・マスキング層が二酸化シ
リコン、窒化シリコン、酸窒化シリコン、および酸化ア
ルミニウムからなるグループから選択されることを特徴
とする、上記（１３）に記載の方法。

【図面の簡単な説明】

【図１】半導体の製造に使用されるｅｐｉ層を有するＳ
ｉ基板の断面図である。

【図２】シリコン中のホウ素を単結晶シリコンの格子定
数に対してプロットしたグラフである。

【図３】不整合転位の発生の実験値および理論値をｅｐ
ｉ層の厚さおよび基板の抵抗率の関数としてプロットし
たグラフである。

【図４】上面を横切る転位を示すＳｉ基板表面のＸ線ト
ポグラフィを図案化したものである。

【図５】不整合転位の発生による界面における格子歪み
の解消を示す拡大図である。

【図６】後続工程の加熱処理時のスレディング転位のｅ
ｐｉ層への移動を示す拡大図である。

【図７】パイプと呼ばれるエミッタ・ベース・コレクタ
接合を横切る転位を示す垂直バイポーラ素子の断面図で
ある。

【図８】膜の応力に伴うウエハの湾曲を示す図である。

【図９】膜の応力に伴うウエハの湾曲を示す図である。

【図１０】膜の応力に伴うウエハの湾曲を示す図であ
る。

【図１１】ＢｉＣＭＯＳ素子を作製するのに使用される
本発明の実施例を示す図である。

【図１２】ＢｉＣＭＯＳ素子を作製するのに使用される
本発明の他の実施例を示す図である。

【図１３】本発明の実施例を示すシリコン・ウエハの断
面図である。

【図１４】本発明の実施例を示すシリコン・ウエハの断
面図である。

【図１５】本発明の実施例を示すシリコン・ウエハの断
面図である。

【図１６】代表的なＢｉＣＭＯＳ素子の断面図である。

【図１７】ｅｐｉ反応器内で加熱される凹形ウエハを示
す図である。

【図１８】ｅｐｉ反応器内で加熱される凸形ウエハを示
す図である。

【符号の説明】

１０単結晶基板２０エピタキシャル層３０境界面８０ｐ⁺基板９０ｐ^-ｅｐｉ層１００不整合転位１２０スレディング転位（ＴＤ）１４０基板１５０素子層１６０基層２２０サブコレクタ領域２８０エミッタ領域２９０転位４００" 基板４６０" 自己ドーピング・マスク層４８０" 追加層５００高濃度ドープ基板５２０ｐ^-ｅｐｉ膜の薄い層５３０自己ドープ・マスキング層５４０注入サブコレクタ領域（ｎ⁺）

───────────────────────────────────────────────────── フロントページの続き (72)発明者テレンス・ブラックウェル・フックアメリカ合衆国05465 バーモント州ジェリコ・センターピー・オー・ボックス 1128 (72)発明者スバシュ・バラクリシュナ・クルカルニアメリカ合衆国10566 ニューヨーク州ピークスキルシップリー・ドライブ17

Claims

【特許請求の範囲】

【請求項１】半導体基板の片面にエピタキシャル成長さ
せた素子層内の転位の数を少なくする方法において、該
素子層と基板が格子不整合を示すことを特徴とし、前面
および裏面を有する基板を準備するステップと、該基板
の前面に素子層をエピタキシャル成長させるステップ
と、該基板の該裏面を処理して該半導体基板の前面に凸
形曲面を付与するステップとを含む方法。
【請求項２】該裏面の該処理ステップが、エッチングに
より該基板の該裏面上の層を除去するステップからなる
ことを特徴とする、請求項１に記載の方法。
【請求項３】該裏面の該処理ステップが、該基板の該裏
面上に層を付着させるステップからなることを特徴とす
る、請求項１に記載の方法。
【請求項４】パイプ損が少ないＢｉＣＭＯＳ素子を作製
する方法において、不純物の濃度が高い第１の導電率の基板を準備するステ
ップと、該基板の片面に自己ドーピング・マスキング層を設ける
ステップと、該基板の他面に、該基板よりも不純物の濃度の低い、基
板と同じ導電性の第１のエピタキシ層を成長させるステ
ップと、基板の他面が凸形曲面になるように、該自己ドーピング
・マスキング層を除去するステップと、少なくとも１つのサブコレクタ領域を形成するために、
第２の導電性のドープされた領域を形成するステップ
と、第１のエピタキシ層と導電性および濃度が同じ第２のエ
ピタキシ層を成長させるステップと、周知の方法を使用して、他の素子を形成し、該ＢｉＣＭ
ＯＳ素子を完成するステップとを含む方法。
【請求項５】パイプ損が少ないＢｉＣＭＯＳ素子を作製
する方法において、不純物の濃度が高い第１の導電性の基板を準備するステ
ップと、該基板の片面に自己ドーピング・マスキング層を設け
て、該基板の他面に凸形曲面を付与するステップと、該基板の他面に、該基板よりも不純物の濃度の低い、基
板と同じ導電性の第１のエピタキシ層を成長させるステ
ップと、少なくとも１つのサブコレクタ領域を形成するために、
第２の導電性のドープされた領域を形成するステップ
と、第１のエピタキシ層と導電性および濃度が同じ第２のエ
ピタキシ層を成長させるステップと、周知の方法を使用して、他の素子を形成し、該ＢｉＣＭ
ＯＳ素子を完成するステップとを含むことを特徴とする
方法。