JPH08213480A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08213480A
JPH08213480A JP7223880A JP22388095A JPH08213480A JP H08213480 A JPH08213480 A JP H08213480A JP 7223880 A JP7223880 A JP 7223880A JP 22388095 A JP22388095 A JP 22388095A JP H08213480 A JPH08213480 A JP H08213480A
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region
regions
mos transistor
gate
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Hiroshi Goto
寛 後藤
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Original Assignee
NKK Corp
Nippon Kokan Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】回路の動作速度を維持することができ、かつ貫
通電流特に動作時における貫通電流を低減して、消費電
力を低減することができる半導体装置及びその製造方法
を提供すること。 【解決手段】少なくとも２つの隣接する領域Ａ１，Ａ２
から成り、各領域が、第１の導電型の個別チャネル領域
と、この個別チャネル領域を挟んで形成された第２の導
電型の共通ソース及び共通ドレイン１４と、前記個別チ
ャネル領域上に形成された共通ゲート１３とを有し、前
記少なくとも２つの隣接する領域Ａ１，Ａ２が異なる閾
値を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】図３１は従来のＣＭＯＳインバータの構
成を示す回路図である。従来のＣＭＯＳ回路のの代表的
存在であるインバータ１００は図３１に示すように、基
準電源間に直列に接続されたＰ型ＭＯＳＦＥＴ１０１と
Ｎ型ＭＯＳＦＥＴ１０２とから構成されている。このイ
ンバータ１００は入力された入力信号のレベルを反転し
て出力信号として出力する。
【０００３】図３２は図３１の従来のＣＭＯＳインバー
タのドレイン電流特性を示す特性図である。Ｐ型ＭＯＳ
ＦＥＴ１０１とＮ型ＭＯＳＦＥＴ１０２のゲート電極に
低電圧から高電圧へと変化する信号あるいはその逆の信
号が入力されると、図３２に示すように、その変化の途
中で負荷の充放電のためのドレイン電流の他にＰ型ＭＯ
ＳＦＥＴ１０１とＮ型ＭＯＳＦＥＴ１０２へと流れる貫
通電流が存在する。
【０００４】図３３は従来のＮＡＮＤ回路の構成を示す
回路図である。従来のＮＡＮＤ回路の一例としての２入
力ＮＡＮＤ回路１０４は、並列接続されたＰ型ＭＯＳＦ
ＥＴ１０５、１０６と、直列接続されたＮ型ＭＯＳＦＥ
Ｔ１０７、１０８とから構成されている。
【０００５】図３４は従来のＮＯＲ回路の構成を示す回
路図である。従来のＮＯＲ回路の一例としての２入力Ｎ
ＯＲ回路１０９は、直列接続されたＰ型ＭＯＳＦＥＴ１
１０、１１１と、並列接続されたＮ型ＭＯＳＦＥＴ１１
２、１１３とから構成されている。
【０００６】これらのＮＡＮＤ回路及びＮＯＲ回路も基
準電源間に直列に接続されたＰ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴとを有しており、そのためＮＡＮＤ回路やＮ
ＯＲ回路においても、その動作時に図３２に示すと同様
の貫通電流が存在する。
【０００７】
【発明が解決しようとする課題】この貫通電流は、負荷
の充放電に寄与しないため、なるべく小さくすることが
望ましい。この貫通電流は、Ｐ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴとの動作の重なり部分で決まることから、導
電状態のＭＯＳトランジスタのドレイン電流特性におい
て、線形動作領域つまりＰ型ＭＯＳＦＥＴの立ち下がり
及びＮ型ＭＯＳＦＥＴの立ち上がりを緩くすれば、貫通
電流は少なくできる。しかしながら、このようにして貫
通電流を少なくした場合には、一般にインバータ回路Ｎ
ＡＤ回路及びＮＯＲ回路においてその動作が緩慢になっ
てしまうこのため、回路の高速動作を維持しようとする
場合には、動作の重なり部分を少なくすることが困難で
あるという問題があった。
【０００８】本発明は、上記問題を解決するためになさ
れたものであり、その目的は、異なる閾値を有する複数
の領域を形成でき、かつ半導体基板上に形成され常温で
使用された場合に、普通状態の動作領域の立ち上がりあ
るいは立ち下がり領域において、少なくとも一つの変極
点が生ずるような非線形特性を実現できるＭＯＳトラン
ジスタを提供することにある。
【０００９】本発明の他の目的は、回路の動作速度を維
持でき、かつ貫通電流特に動作時における貫通電流を低
減して、消費電力を低減できる半導体装置及びその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、第１に、少な
くとも２つの隣接する領域から成り、各領域が、第１の
導電型の個別チャネル領域と、この個別チャネル領域を
挟んで形成された第２の導電型の共通ソース及び共通ド
レインと、前記個別チャネル領域上に形成された共通ゲ
ートとを有し、前記少なくとも２つの隣接する領域が異
なる閾値を有することを特徴とするＭＯＳトランジスタ
を提供する。
【００１１】本発明は、第２に、第１の導電型の半導体
基板と、この半導体基板内に形成され、第２の導電型の
共通ソース及び共通ドレイン、及びこの共通ソース及び
共通ドレイン間の第１の導電型の個別チャネル領域上に
形成された共通ゲートとを有し、それぞれが異なる閾値
を有する少なくとも２つの隣接する領域と、を具備し、
常温で使用された場合にゲート電圧−ドレイン電流特性
の立ち上がり特性において少なくとも一つの変極点を有
することを特徴とするＭＯＳトランジスタを提供する。
【００１２】本発明は、第３に、入力信号を受ける入力
端子と、基準電源間に直列接続されている少なくとも異
なる導電型のものを含む複数のＭＯＳトランジスタであ
って、そのうちの少なくとも一つのＭＯＳトランジスタ
が異なる閾値を有する複数の領域から構成され、そのう
ちの少なくとも一つの領域が他のＭＯＳトランジスタの
閾値とは異なる閾値を有し、前記入力信号に応じた出力
信号を発生する複数のＭＯＳトランジスタと、前記出力
信号を出力する出力端子と、を具備したことを特徴とす
る半導体装置を提供する。
【００１３】本発明は、第４に、入力信号を受ける入力
端子と、基準電源間に直列接続されている少なくとも異
なる導電型のものを含む複数のＭＯＳトランジスタであ
って、そのうちの少なくとも一つのＭＯＳトランジスタ
が異なる閾値を有する複数の領域から構成され、そのう
ちの少なくとも一つの領域が他のＭＯＳトランジスタの
閾値とは異なる閾値を有し、この複数の領域のうち１の
領域の閾値が貫通電流を低減するために他のＭＯＳトラ
ンジスタの閾値に比べて高く形成され、他の領域の閾値
が負荷電流に対応しかつ応答速度を維持するために他の
ＭＯＳトランジスタの閾値と同じ閾値を有するように形
成され、前記入力信号に応じた出力信号を発生する複数
のＭＯＳトランジスタと、前記出力信号を出力する出力
端子と、を具備したことを特徴とする半導体装置を提供
する。
【００１４】本発明は、第５に、基準電源間に直列接続
されている第１の導電型及び第２の導電型の複数のＭＯ
Ｓトランジスタから成り、各ＭＯＳトランジスタのゲー
トに入力信号が印加され、直列接続の接続点から反転信
号を出力するＣＭＯＳインバータにおいて、前記第１の
導電型のＭＯＳトランジスタが、部分的な不純物のイオ
ン注入により異なる閾値を有する少なくとも２つの隣接
するチャネル領域から成る第１の導電型の個別チャネル
領域と、この第１の導電型の個別チャネル領域を挟んで
形成された第２の導電型の共通ソース及び共通ドレイン
と、前記第１の導電型の個別チャネル領域上に形成され
た共通ゲートとを具備し、前記第２の導電型のＭＯＳト
ランジスタが、部分的な不純物のイオン注入により異な
る閾値を有する少なくとも２つの隣接するチャネル領域
から成る第２の導電型の個別チャネル領域と、この第２
の導電型の個別チャネル領域を挟んで形成された第１の
導電型の共通ソース及び共通ドレインと、前記第２の導
電型の個別チャネル領域上に形成された共通ゲートとを
具備したことを特徴とするＣＭＯＳインバータを提供す
る。
【００１５】本発明は、第６に、基準電源間に直列接続
されている第１の導電型及び第２の導電型の複数のＭＯ
Ｓトランジスタから成り、各ＭＯＳトランジスタのゲー
トに入力信号が印加され、直列接続の接続点から反転信
号を出力するＣＭＯＳインバータにおいて、前記第１の
導電型のＭＯＳトランジスタが、少なくとも２つの隣接
する第１の導電型の個別チャネル領域と、この第１の導
電型の個別チャネル領域を挟んで形成された第２の導電
型の共通ソース及び共通ドレインと、前記第１の導電型
の個別チャネル領域上に形成された部分的に厚さの異な
るゲート絶縁物から成り異なる閾値を有する少なくとも
２つの隣接する領域を有するゲート絶縁膜と、このゲー
ト絶縁膜上に形成された共通ゲートとを具備し、前記第
２の導電型のＭＯＳトランジスタが、少なくとも２つの
隣接する第２の導電型の個別チャネル領域と、この第２
の導電型の個別チャネル領域を挟んで形成された第１の
導電型の共通ソース及び共通ドレインと、前記第２の導
電型の個別チャネル領域上に形成された部分的に厚さの
異なるゲート絶縁物から成り異なる閾値を有する少なく
とも２つの隣接する領域を有するゲート絶縁膜と、この
ゲート絶縁膜上に形成された共通ゲートとを具備したこ
とを特徴とするＣＭＯＳインバータを提供する。
【００１６】本発明は第７に、基準電源間に直列接続さ
れている第１の導電型及び第２の導電型の複数のＭＯＳ
トランジスタから成り、各ＭＯＳトランジスタのゲート
に入力信号が印加され、直列接続の接続点から反転信号
を出力するＣＭＯＳインバータにおいて、前記第１の導
電型のＭＯＳトランジスタが、少なくとも２つの隣接す
る第１の導電型の個別チャネル領域と、この第１の導電
型の個別チャネル領域を挟んで形成された第２の導電型
の共通ソース及び共通ドレインと、前記第１の導電型の
個別チャネル領域上に形成され、部分的に材質の異なる
ゲート電極材料を用いることにより異なる閾値を有する
少なくとも２つの隣接する領域を有する共通ゲートとを
具備し、前記第２の導電型のＭＯＳトランジスタが、少
なくとも２つの隣接する第２の導電型の個別チャネル領
域と、この第２の導電型の個別チャネル領域を挟んで形
成された第１の導電型の共通ソース及び共通ドレイン
と、前記第２の導電型の個別チャネル領域上に形成さ
れ、部分的に材質の異なるゲート電極材料を用いること
により異なる閾値を有する少なくとも２つの隣接する領
域を有する共通ゲートとを具備したことを特徴とするＣ
ＭＯＳインバータを提供する。
【００１７】本発明は、第８に、基準電源間に直列接続
されている第１の導電型及び第２の導電型の複数のＭＯ
Ｓトランジスタから成り、各ＭＯＳトランジスタのゲー
トに入力信号が印加され、直列接続の接続点から反転信
号を出力するＣＭＯＳインバータにおいて、前記第１の
導電型のＭＯＳトランジスタが、部分的にチャネル長が
異なることにより異なる閾値を有する少なくとも２つの
隣接する領域を有する第１の導電型の個別チャネル領域
と、この第１の導電型の個別チャネル領域を挟んで形成
された第２の導電型の共通ソース及び共通ドレインと、
前記第１の導電型の個別チャネル領域上に形成された共
通ゲートとを具備し、前記第２の導電型のＭＯＳトラン
ジスタが、部分的にチャネル長が異なることにより異な
る閾値を有する少なくとも２つの隣接する領域を有する
第２の導電型の個別チャネル領域と、この第２の導電型
の個別チャネル領域を挟んで形成された第１の導電型の
共通ソース及び共通ドレインと、前記第２の導電型の個
別チャネル領域上に形成された共通ゲートとを具備した
ことを特徴とするＣＭＯＳインバータを提供する。
【００１８】本発明は、第９に、入力数に対応した数で
並列接続された第１の導電型の複数のＭＯＳトランジス
タと、入力数に対応した数で直列接続された第２の導電
型の複数のＭＯＳトランジスタとが基準電源間に直列接
続されて構成され、各ＭＯＳトランジスタのゲートに入
力信号が印加され、前記第１の導電型のＭＯＳトランジ
スタと前記第２の導電型のＭＯＳトランジスタとの接続
点から前記入力信号のＮＡＮＤ信号を出力するＮＡＮＤ
回路において、一方の導電型のＭＯＳトランジスタが少
なくとも２つの隣接する領域から成り、各領域が、少な
くとも２つの隣接する一方の導電型の個別チャネル領域
と、この個別チャネル領域を挟んで形成された他方の導
電型の共通ソース及び共通ドレインと、前記個別チャネ
ル領域上に形成された共通ゲートとを具備し、前記少な
くとも２つの隣接する領域が異なる閾値を有するように
構成されていることを特徴とするＮＡＮＤ回路を提供す
る。
【００１９】本発明は、第１０に、入力数に対応した数
で直列接続された第１の導電型の複数のＭＯＳトランジ
スタと、入力数に対応した数で並列接続された第２の導
電型の複数のＭＯＳトランジスタとが基準電源間に直列
接続されて構成され、各ＭＯＳトランジスタのゲートに
入力信号が印加され、前記第１の導電型のＭＯＳトラン
ジスタと前記第２の導電型のＭＯＳトランジスタとの接
続点から前記入力信号のＮＯＲ信号を出力するＮＯＲ回
路において、一方の導電型のＭＯＳトランジスタが少な
くとも２つの隣接する領域から成り、各領域が、少なく
とも２つの隣接する一方の導電型の個別チャネル領域
と、この個別チャネル領域を挟んで形成された他方の導
電型の共通ソース及び共通ドレインと、前記個別チャネ
ル領域上に形成された共通ゲートとを具備し、前記少な
くとも２つの隣接する領域が異なる閾値を有するように
構成されていることを特徴とするＮＯＲ回路を提供す
る。
【００２０】本発明は、第１１に、基準電源間に直列接
続されている第１の導電型及び第２の導電型の複数のＭ
ＯＳトランジスタから成り、各ＭＯＳトランジスタのゲ
ートに入力信号が印加され、直列接続の接続点から前記
入力信号のＮＯＴ信号を出力するＮＯＴ回路において、
前記第１の導電型のＭＯＳトランジスタが少なくとも２
つの隣接する領域から成り、各領域が、少なくとも２つ
の隣接する第１の導電型の個別チャネル領域と、この個
別チャネル領域を挟んで形成された第２の導電型の共通
ソース及び共通ドレインと、前記個別チャネル領域上に
形成された共通ゲートとを具備し、前記少なくとも２つ
の隣接する領域が異なる閾値を有するように構成され、
前記第２の導電型のＭＯＳトランジスタが少なくとも２
つの隣接する領域から成り、各領域が、少なくとも２つ
の隣接する第２の導電型の個別チャネル領域と、この個
別チャネル領域を挟んで形成された第１の導電型の共通
ソース及び共通ドレインと、前記個別チャネル領域上に
形成された共通ゲートとを具備し、前記少なくとも２つ
の隣接する領域が異なる閾値を有するように構成された
ことを特徴とするＮＯＴ回路を提供する。
【００２１】本発明は、第１２に、第１の導電型の半導
体基板に第２の導電型のウェルを形成すること、この第
１の導電型の半導体基板及び前記第２の導電型のウェル
内の素子形成領域を分離する素子分離領域を形成するこ
と、この第１及び第２の導電型の素子形成領域上に所定
膜厚のゲート絶縁膜を形成すること、前記第１及び第２
の導電型の素子形成領域内に第１の閾値調整用イオン注
入を行うこと、前記第１及び第２の導電型の素子形成領
域の一部をマスクし一部を開口して、第２の閾値調整用
イオン注入を行うこと、多結晶シリコンによりゲート電
極を形成すること、及び、このゲート電極をマスクとし
てセルフアラインでイオン注入し、ソース・ドレイン領
域を形成すること、の各工程を具備したことを特徴とす
る半導体装置の製造方法を提供する。
【００２２】本発明は、第１３に、第１の導電型の半導
体基板に第２の導電型のウェルを形成すること、この第
１の導電型の半導体基板及び前記第２の導電型のウェル
内の素子形成領域を分離する素子分離領域を形成するこ
と、この第１及び第２の導電型の素子形成領域上に所定
膜厚の第１のゲート絶縁膜を形成すること、前記第１及
び第２の導電型の素子形成領域内に閾値調整用イオン注
入を行うこと、前記第１のゲート絶縁膜の一部を除去
し、除去した領域に膜厚の異なる第２のゲート絶縁膜を
形成すること、多結晶シリコンによりゲート電極を形成
すること、及びこのゲート電極をマスクとしてセルフア
ラインでイオン注入し、ソース・ドレイン領域を形成す
ること、の各工程を具備したことを特徴とする半導体装
置の製造方法を提供する。
【００２３】本発明は、第１４に、第１の導電型の半導
体基板に第２の導電型のウェルを形成すること、この第
１の導電型の半導体基板及び前記第２の導電型のウェル
内の素子形成領域を分離する素子分離領域を形成するこ
と、この第１及び第２の導電型の素子形成領域上に所定
膜厚のゲート絶縁膜を形成すること、前記第１及び第２
の導電型の素子形成領域内に閾値調整用イオン注入を行
うこと、前記第１及び第２の導電型の素子形成領域内に
第１の材料から成る第１の所定厚さの第１のゲート電極
と第２の材料から成る第２の所定厚さの第２のゲート電
極とを形成すること、及びこの第１及び第２のゲート電
極をマスクとしてセルフアラインでイオン注入し、ソー
ス・ドレイン領域を形成すること、の各工程を具備した
ことを特徴とする半導体装置の製造方法を提供する。
【００２４】本発明は、第１５に、第１の導電型の半導
体基板に第２の導電型のウェルを形成すること、この第
１の導電型の半導体基板及び前記第２の導電型のウェル
内の素子形成領域を分離する素子分離領域を形成するこ
と、この第１及び第２の導電型の素子形成領域上に所定
膜厚のゲート絶縁膜を形成すること、前記第１及び第２
の導電型の素子形成領域内に閾値調整用イオン注入を行
うこと、前記第１及び第２の導電型の素子形成領域内
で、チャネル幅の所定長さにわたってゲート長が他の部
分のゲート長とは異なるようにゲート電極を形成するこ
と、及びこのゲート電極をマスクとしてセルフアライン
でイオン注入し、ソース・ドレイン領域を形成するこ
と、の各工程を具備したことを特徴とする半導体装置の
製造方法を提供する。
【００２５】チャネルへのイオン注入による場合には、
任意のＰチャネルＭＯＳトランジスタと任意のＮチャネ
ルＭＯＳトランジスタの組み合せにおいて、少なくとも
相異なる２つの組み合せ間で貫通電流が異なるものを含
むようにでき、また該不純物拡散を同一の拡散工程で行
うことができ、更に不純物拡散を別々の拡散工程で行う
こともでき、更に不純物拡散を二重の拡散工程で行うこ
ともできる。また、閾値の異なるＰチャネルＭＯＳトラ
ンジスタあるいは閾値の異なるＮチャネルＭＯＳトラン
ジスタを不純物拡散の条件を変えて作ることができ、ま
た少なくとも一対の閾値の異なるＰチャネルＭＯＳトラ
ンジスタのゲート絶縁膜が隣接しているか、あるいは少
なくとも一対の閾値の異なるＮチャネルＭＯＳトランジ
スタのゲート絶縁膜が隣接しているように構成できる。
【００２６】ゲート絶縁膜の厚さを変える場合には、Ｐ
チャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳ
トランジスタのゲート絶縁膜の厚さが、同一トランジス
タ内において異なっている領域を具備するようにでき、
また少なくとも一対の閾値の異なるＰチャネルＭＯＳト
ランジスタのゲート絶縁膜はゲート絶縁膜より厚い絶縁
膜を介して隣接しているか、あるいは少なくても一対の
閾値の異なるＮチャネルＭＯＳトランジスタのゲート絶
縁膜がゲート絶縁膜より厚い絶縁膜を介して隣接してい
るようにできる。
【００２７】本発明のＭＯＳトランジスタは異なる閾値
を有する少なくとも２つの隣接する領域から構成され、
常温で使用された場合にゲート電圧−ドレイン電流特性
の立ち上がり特性あるいは立ち下がり特性において少な
くとも一つの変極点を有している。本発明では、ＣＭＯ
Ｓインバータ、ＮＡＮＤ回路及びＮＯＲ回路のいずれ
も、基準電源間に直列に接続されるＰ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴの少なくとも一つに本発明のＭＯＳト
ランジスタを組み込んで構成される。
【００２８】これにより、回路の動作速度をあまり犠牲
にすることなく、消費電力を低減することができる。特
に、動作時におけるＣＭＯＳインバータ、ＮＡＮＤ回
路、ＮＯＲ回路の貫通電流を少なくすることができる。
【００２９】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
【００３０】（第１実施形態）図１（ａ）は本発明の第
１実施形態に係るＰチャネルＭＯＳトランジスタの基本
構成を示す平面図であり、図１（ｂ）はその等価回路を
示す回路図である。
【００３１】本発明のＰチャネルＭＯＳトランジスタ
は、図示しない半導体基板上に形成された、異なる閾値
を有する少なくとも２つの隣接する領域から構成されて
いる。図１（ａ）に示す本発明のＰチャネルＭＯＳトラ
ンジスタ１０は、隣接する閾値ＶTHの低い第１の領域Ａ
１と閾値ＶTHの高い第２の領域Ａ２とから構成されてい
る。なお、参照符号１１、１２は共通引出し電極、１３
は共通ゲートであり、１４は共通ソース・ドレイン領域
となるＮ型不純物拡散領域である。
【００３２】このＰチャネルＭＯＳトランジスタ１０の
等価回路は、図１（ｂ）に示すように、第１の領域Ａ１
に形成されたＰチャネルＭＯＳトランジスタと第２の領
域Ａ２に形成されたＰチャネルＭＯＳトランジスタとが
並列に接続されたものとなる。なお、ＭＯＳトランジス
タにおいて、具体的にどの様に閾値を異ならせるについ
ては後述するが、閾値を決めるパラメータとしては、
（１）ゲート酸化膜厚、（２）ゲート材料、（３）ゲー
ト酸化膜中の電荷、（４）チャネル不純物濃度、（５）
チャネル長（ショートチャネル効果の生ずる領域）、及
び（６）基板電位がある。
【００３３】図２は図１（ａ）に示すＰチャネルＭＯＳ
トランジスタのドレイン電流特性図である。第１の領域
Ａ１に形成されたＰチャネルＭＯＳトランジスタと第２
の領域Ａ２に形成されたＰチャネルＭＯＳトランジスタ
とは、動作領域の線形領域では、閾値の相違からそれら
の立ち下がり特性が相違する。そのため、ＰチャネルＭ
ＯＳトランジスタ１０の立ち下がり特性は、図２に示す
ように少なくとも一つの変極点が生ずるように非線形特
性となる。つまりドレイン電流は立ち下がりの途中まで
は急速に減少するが、途中からは緩やかに減少するよう
にできる。３以上の異なる閾値の領域を隣接して形成す
れば、立ち下がり特性において２以上の変極点を生じさ
せることができる。
【００３４】しかし、ＰチャネルＭＯＳトランジスタ１
０は、動作領域の飽和領域では、全ての領域によるドレ
イン電流の総和が通常のＰチャネルＭＯＳトランジスタ
と同じドレイン電流となるように設計することができ
る。
【００３５】図３（ａ）は本発明の第１実施形態に係る
ＮチャネルＭＯＳトランジスタの基本構成を示す平面図
であり、図３（ｂ）はその等価回路を示す回路図であ
る。本発明のＮチャネルＭＯＳトランジスタはやはり半
導体基板上に形成された、異なる閾値を有する少なくと
も２つの隣接する領域から成っている。図３（ａ）で
は、本発明の第１実施形態に係るＮチャネルＭＯＳトラ
ンジスタ１５は、閾値ＶTHの低い第１の領域Ｂ１と閾値
ＶTHの高い第２の領域Ｂ２とから構成されている。な
お、参照符号１６１７は共通引出し電極、１８は共通ゲ
ートであり、１９は共通ソース・ドレイン領域であるＰ
型不純物拡散領域である。このＮチャネルＭＯＳトラン
ジスタ１５の等価回路も、図３（ｂ）に示すように、第
１の領域Ｂ１に形成されたＮチャネルＭＯＳトランジス
タと第２の領域Ｂ２に形成されたＮチャネルＭＯＳトラ
ンジスタとが並列に接続されたものとなる。
【００３６】図４は図３（ａ）に示すＮチャネルＭＯＳ
トランジスタのドレイン電流特性図である。やはり、第
１の領域Ｂ１に形成されたＮチャネルＭＯＳトランジス
タと第２の領域Ｂ２に形成されたＮチャネルＭＯＳトラ
ンジスタとは、動作領域の線形領域では、閾値の相違か
らそれらの立ち上がり特性が相違する。そのため、Ｎチ
ャネルＭＯＳトランジスタ１５の立ち上がり特性は、図
４に示すように、少なくとも一つの変極点が生ずるよう
に非線形特性となる。つまり、ドレイン電流は立ち上が
りの途中までは緩やかに増加するが、途中からは急速に
減少するようにできる。
【００３７】しかし、ＮチャネルＭＯＳトランジスタ１
５は、動作領域の飽和領域では、通常のＮチャネルＭＯ
Ｓトランジスタと同じドレイン電流を生ずるように設計
することができる。
【００３８】この第１実施形態によれば、半導体基板上
に形成されたＭＯＳトランジスタ単体が常温で使用され
た場合に、導通状態の動作領域の立ち上がりあるいは立
ち下がり領域において、少なくとも一つの変極点が生ず
るような非線形特性を実現できる。
【００３９】（第２実施形態）図５は本発明の第２実施
形態に係るＣＭＯＳインバータの基本的構成を示す回路
図である。本発明では、ＣＭＯＳインバータにおいて、
ＭＯＳトランジスタの並列接続領域は、必ずしもＰチャ
ネルＭＯＳトランジスタ部及びＮチャネルＭＯＳトラン
ジスタ部の両方にある必要はなく、一方のトランジスタ
部が本発明により閾値の異なるトランジスタを並列に接
続したもので構成されていることによって、その貫通電
流を従来のＣＭＯＳインバータにおけるよりも減少させ
ることができる。図５（ａ）のＣＭＯＳインバータで
は、Ｐチャネルトランジスタ部分に本発明のＰチャネル
ＭＯＳトランジスタ１０が適用されており、図５（ｂ）
のＣＭＯＳインバータでは、Ｎチャネルトランジスタ部
分に本発明のＮチャネルＭＯＳトランジスタ１５が適用
されている。つまり、本発明の第２の実施例では、Ｐ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの動作が重なり部分の
あるインバータと、その重なり部分のないインバータと
が並列接続されており、全体として一つのインバータが
形成されていることになる。
【００４０】図５（ａ）のＣＭＯＳインバータは、出力
がフローティングになるのを防止するが、貫通電流は従
来どおり流れる。一方、図５（ｂ）のＣＭＯＳインバー
タでは、貫通電流は流れないが、負荷の充放電を行わな
い動作領域がある。その動作領域では、動作速度の改善
には寄与しないが、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯ
ＳＦＥＴがオンになる領域では、負荷の充放電に関わり
動作速度を改善する。
【００４１】図６は図５（ｂ）に示す第２実施態様のＣ
ＭＯＳインバータのドレイン電流特性を示す特性図であ
る。貫通電流が発生するＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ
ＦＥＴとの動作の重なり部分において、ＮチャネルＭＯ
Ｓトランジスタ１５のドレイン電流が立ち上がりの途中
までは緩やかに増加することから、ＣＭＯＳインバータ
のドレイン電流（貫通電流）が低減されている。
【００４２】この第２実施形態によれば、負荷電流に対
応することができ、応答速度の速さを維持することがで
き、かつ貫通電流を低減することができる。また、異な
る閾値を有する隣接する領域が少ないことから、製造す
る際に最も制御しやすい。
【００４３】（第３実施形態）図７は本発明の第３実施
形態に係るＣＭＯＳインバータの基本的構成を示す回路
図である。ＣＭＯＳインバータにおいて、Ｐチャネルト
ランジスタ部分とＮチャネルトランジスタ部分の両方
が、本発明により閾値の異なる複数の並列接続領域によ
り構成されている。この場合、任意のＰチャネルトラン
ジスタと任意のＮチャネルトランジスタの組み合わせに
おいて、少なくとも相異なる２つの組み合わせ間で、貫
通電流が異なるものが含まれる。
【００４４】異なる導電型の複数のＭＯＳトランジスタ
のうち少なくとも一つのＭＯＳトランジスタが異なる閾
値を有する複数の領域から構成され、そのうちの少なく
とも一つの領域が他のＭＯＳトランジスタの閾値とは異
なる閾値を有し、この複数の領域のうち１の領域の閾値
が貫通電流を低減するために他のＭＯＳトランジスタの
閾値に比べて高く形成され、他の領域の閾値が負荷電流
に対応しかつ応答速度を維持するために他のＭＯＳトラ
ンジスタの閾値と同じ閾値を有するように形成される。
【００４５】この第３実施形態では、結果的に、貫通電
流は、トランジスタ領域Ａ１、Ｂ１によるＣＭＯＳイン
バータの分のみで、その動作はトランジスタ領域Ａ１、
Ｂ１によるＣＭＯＳインバータのみの場合よりも速いと
いうことになる。
【００４６】図８は図７に示す第３実施形態のＣＭＯＳ
インバータのドレイン電流特性を示す特性図である。Ｐ
チャネルＭＯＳトランジスタ部分とＮチャネルＭＯＳト
ランジスタ部分の両方でドレイン電流特性が改善されて
いるので、図８に示すように、貫通電流は図３２に示す
従来の貫通電流に比べ大幅に減少する。
【００４７】この第３実施形態によれば、負荷電流に対
応することができ、応答速度の速さを維持することがで
き、かつ貫通電流を確実に低減することができる。
【００４８】なお、入力信号（例えば、信号ｘ）を否定
（ＮＯＴ）した出力信号（例えば、信号／ｘ）を出力す
るＮＯＴ回路は、インバータ回路により構成できること
は明らかである。
【００４９】（第４実施形態）図９（ａ）は本発明の第
４実施形態に係るＣＭＯＳインバータの構成を示す平面
図であり、図９（ｂ）は図９（ａ）のＸ−Ｘ´線による
断面図である。図１０は第４実施形態においてイオン注
入に使用されるマスクを示す図である。
【００５０】この第４実施形態のＣＭＯＳインバータ２
２はチャネルへのイオン注入により異なる閾値の領域を
実現する例であり、一つの同じマスクによりＰチャネル
ＭＯＳトランジスタ部とＮチャネルＭＯＳトランジスタ
部分の両方に同時にイオン注入が行われている。図１０
に点線で示すイオン注入領域２３にボロンイオンＢ+を
イオン注入することにより、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタ領域内に夫々閾
値の異なる領域Ａ２及びＢ２が形成される。この場合
に、不純物拡散は同一拡散工程で行うことができる。
【００５１】図９（ａ）及び（ｂ）において、参照符号
２４Ｐ、２４Ｎ、２５はＡｌ等から成る共通引出し電
極、２６はＰチャネル及びＮチャネルＭＯＳトランジス
タの共通ゲート電極、２７ＰはＰチャネルＭＯＳトラン
ジスタの共通ソース・ドレイン領域となるＮ型不純物拡
散層、２７ＮはＮチャネルＭＯＳトランジスタの共通ソ
ース・ドレイン領域となＰ型不純物拡散層、２８Ｐ、２
８Ｎは各不純物拡散層と引き出し電極を接続するコンタ
クトである。
【００５２】この第４実施形態では、一つのＰチャネル
ＭＯＳトランジスタに閾値の異なる領域Ａ１、Ａ２が隣
接して存在し、ＮチャネルＭＯＳトランジスタに閾値の
異なる領域Ｂ１、Ｂ２が隣接して存在している。ソース
・ドレインのＮ+ 拡散領域の不純物濃度が高くなってい
る。前述したように、電気的にみると、この構造は、閾
値の異なるＭＯＳトランジスタタが並列に接続されたも
のと等価である。ここで、ＭＯＳトランジスタ内部で閾
値の異なる部分が存在している必要があるのは、少なく
ともＰチャネルトランジスタかＮチャネルトランジスタ
の一方のみでもよい。
【００５３】この第４実施形態によれば、その貫通電流
を従来のＣＭＯＳインバータにおけるよりも、減少させ
ることができる。例えば、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタの１／３の領域Ａ
２、Ｂ２を従来の閾値として形成し、残りの２／３の領
域Ａ１、Ｂ１を従来のトランジスタの２倍の閾値とする
ことにより、消費電力を半分に低減することができた。
【００５４】この第４実施形態によれば、不純物拡散を
同一の拡散工程で行うために、別々の拡散工程で行う場
合より低コストである。
【００５５】（第５実施形態）図１１は本発明の第５実
施形態に係るＣＭＯＳインバータの構成を示す平面図で
あり、図１２は第５実施形態においてイオン注入に使用
されるマスクを示す図である。この第５実施形態のＣＭ
ＯＳインバータ３０もチャネルへのイオン注入により異
なる閾値の領域を実現する例であるが、別々のマスクに
よりイオン注入が行われている。図１２に点線で示すイ
オン注入領域３５、３６が、第４実施形態と異なり、別
個に設けられている。
【００５６】この第５実施形態でも、各ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタの内部
に閾値の異なる領域が存在している。例えば、ボロンイ
オンＢ+ のイオン注入によりＰチャネルＭＯＳトランジ
スタ領域内に領域Ａ２とは閾値の異なるＡ１が形成さ
れ、ＮチャネルＭＯＳトランジスタ領域内に領域Ｂ２と
は閾値の異なるＢ１が形成されている。
【００５７】図１１において、参照符号３１Ｐ、３１
Ｎ、２３はＡｌ等から成る共通引出し電極、３２はＰチ
ャネル及びＮチャネルＭＯＳトランジスタの共通ゲート
電極、３４ＰはＰチャネルＭＯＳトランジスタの共通ソ
ース・ドレイン領域となるＮ型不純物拡散層、３４Ｎは
ＮチャネルＭＯＳトランジスタの共通ソース・ドレイン
領域となるＰ型不純物拡散層、３７Ｐ、３７Ｎは各不純
物拡散層と引き出し電極を接続するコンタクトである。
不純物拡散は、両タイプのＭＯＳトランジスタを、別々
の工程で行うことにより、それぞれのＭＯＳトランジス
タの領域の閾値を独立に最適化することができる。
【００５８】この第５実施形態例によれば、不純物拡散
を別々の拡散工程で行うことができることから、不純物
濃度の制御つまり領域の閾値ＶTHの調整が独立にでき、
そのため調整が容易である。
【００５９】（第６実施形態）図１３は本発明の第６実
施形態に係るＣＭＯＳインバータの構成を示す平面図で
ある。この第６の実施例のＣＭＯＳインバータ３９もチ
ャネルへのイオン注入により異なる閾値の領域を実現す
る例であるが、ソース・ドレイン領域となる拡散層が、
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタ共に領域別に別個に設けられている。つま
り、ＰチャネルＭＯＳトランジスタにはＮ型不純物拡散
層４３Ｐａ、４３Ｐｂが分離して形成され、Ｎチャネル
ＭＯＳトランジスタにはＰ型不純物拡散層４３Ｎａ、４
３Ｎｂが分離して形成されている。
【００６０】図１３において、参照符号４０Ｐ、４０
Ｎ、４１はＡｌ等から成る共通引出し電極、４２はＰチ
ャネル及びＮチャネルＭＯＳトランジスタの共通ゲート
電極、４４Ｐ、４４Ｎは各不純物拡散層と共通引出し電
極を接続するコンタクトである。
【００６１】閾値を調整するためのイオン注入は、図１
３のイオン注入領域４６に示すように、一方のＭＯＳト
ランジスタ領域の全体を包含するように行ってもよい
し、あるいは図１３のイオン注入領域４７に示すよう
に、一方のＭＯＳトランジスタ領域を部分的に包含する
ようにしてもよい。ここで、イオン注入がイオン注入領
域４７に行われた場合には、図１３に示すように、Ｐチ
ャネルＭＯＳトランジスタに異なる閾値の領域Ａ１、Ａ
２、Ａ３が存在し、ＮチャネルＭＯＳトランジスタに異
なる閾値の領域Ｂ１、Ｂ２、Ｂ３が存在することにな
る。
【００６２】この第６実施形態によれば、不純物拡散層
の不純物濃度を別個に行うことができることから、ゲー
ト酸化膜の厚さの制御が容易になり、コストを下げるこ
とができる。
【００６３】（第７実施形態）図１４、図１５及び図１
６は本発明の第７実施形態に係るＣＭＯＳインバータの
製造方法を説明する断面図である。この第７実施形態の
製造方法は、各ＭＯＳトランジスタのチャネル領域への
イオン注入により、ＣＭＯＳインバータの各領域の閾値
を異ならせるものである。
【００６４】まず、図１４（ａ）の断面図及び（ｂ）の
平面図に示すように、Ｐ型半導体基板５０が初期酸化さ
れた後に、深さ３μｍのＮ型ウェル５１がこのＰ型半導
体基板５０内に形成される。次に、図１４（ｃ）の断面
図及び（ｄ）の平面図に示すように、素子分離のために
通常のＬＯＣＯＳにより素子分離領域として膜厚０．７
μｍのフィールド酸化膜５３が形成され、引き続き膜厚
１０〜２０ｎｍのゲート酸化膜５２が形成される。
【００６５】続いて、閾値を調整するために、ゲート酸
化膜５２を介してチャネル領域４８ａ、４８ｂへ第一回
目のイオン注入が行われる。例えば、ＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタのチャ
ネル領域４８ａ、４８ｂ共に、ボロンＢ+ イオンが注入
される。これにより、ＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタの第１の閾値が調整さ
れる。
【００６６】更に、パンチスルー防止用イオン注入が行
われる。例えば、ＮチャネルＭＯＳトランジスタ領域に
はボロンＢ+ イオンが注入され、ＰチャネルＭＯＳトラ
ンジスタ領域にはリンＰ- イオンが注入される。
【００６７】次に第２回目の閾値調整用イオン注入とし
て、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯ
Ｓトランジスタ共に、ボロンＢ+ イオンが注入される。
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳト
ランジスタのこの第２回目の閾値調整で、イオン注入後
に、図１５（ａ）及び（ｂ）に示すように、両タイプの
ＭＯＳトランジスタの一部をレジスト５４でマスクし
て、一部を開口した拡散マスクを用いて不純物拡散を行
う。これにより、拡散マスク５４で覆われた領域と覆わ
れない領域とは異なった不純物濃度が得られる。また、
第２回目の閾値調整用イオン注入を、図１５（ａ）及び
（ｂ）に示す共通のマスク５４を用いて行うこともでき
る。この場合、必要に応じて、一方の導電型のＭＯＳト
ランジスタの一部に不純物拡散を行ってもよい。不純物
拡散は、イオン注入による方法が容易であるが、ガスや
固体を拡散源に用いてもよい。イオン注入では、例え
ば、ボロンを３０ＫｅＶで１．０Ｅ１２注入する。不純
物拡散は、両タイプのＭＯＳトランジスタを同一の工程
で行ってもよいが、別の工程で行うことにより、それぞ
れの領域の閾値を独立に最適化することができる。
【００６８】次に、図１６（ａ）及び（ｂ）に示すよう
に、多結晶シリコンにより膜厚０．３μｍのゲート電極
５５が形成される。続いて、Ｎ+ イオンであるヒ素Ａｓ
イオンが、ゲート電極５５をマスクとして用いてセルフ
アラインで、１００ｋｅＶの加速電圧で５×１０15／ｃ
ｍ2 でイオン注入され、ソース・ドレイン領域であるＮ
+ 拡散領域（図示せず）が形成される。
【００６９】次に、図１６（ｃ）及び（ｄ）に示すよう
に、層間絶縁膜５６が形成され、続いて、ゲート電極５
５用のコンタクトホール５６ａ及びソース・ドレイン領
域用のコンタクトホール５８ａ，５９ａが形成され、ア
ルミニウムＡｌによりメタル配線５７、５８、５９が形
成される。次に、図示しないが、保護膜が形成され、更
に引出し配線領域が形成される。
【００７０】この第７実施形態によれば、各ＭＯＳトラ
ンジスタのチャネル領域へのイオン注入によりＣＭＯＳ
インバータの各領域の閾値を異ならせるために、製造上
極めて制御が容易である。
【００７１】（第８実施形態）図１７は本発明の第８実
施形態に係るＣＭＯＳインバータの構成を示す断面図で
ある。この第８実施形態は、各ＭＯＳトランジスタに複
数の膜厚の異なるゲート絶縁膜を備えることにより、各
領域の閾値を変える例である。この第８の実施例は、Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタ共に、閾値を異ならせるために少なくとも一対
の厚さの異なるゲート酸化膜を隣接して備えている。図
１７では、ＰチャネルＭＯＳトランジスタは隣接するゲ
ート絶縁膜５２ａとこのゲート絶縁膜５２ａより厚い絶
縁膜５２ｂとを有しており、ＮチャネルＭＯＳトランジ
スタもゲート絶縁膜５２ａとこのゲート絶縁膜５２ａよ
り厚い絶縁膜５２ｂを有している。なお、参照符号５５
ａ、５５ｂはゲート電極である。
【００７２】この第８実施形態によれば、製造上閾値が
極めて制御しやすいＣＭＯＳインバータを得ることがで
きる。
【００７３】（第９実施形態）図１８、図１９及び図２
０は本発明の第９の実施例に係るＣＭＯＳインバータの
製造方法を説明する断面図である。この第９実施形態の
製造方法は、各ＭＯＳトランジスタのゲート絶縁膜の厚
さを変えることにより、ＣＭＯＳインバータの複数の領
域の各領域の閾値を異ならせるものである。
【００７４】まず、図１８（ａ）の断面図及び（ｂ）の
平面図に示すように、使用されるＰ型半導体基板５０の
初期酸化が行われ、続いて、このＰ型半導体基板５０内
に深さ３μｍのＮ型ウェル５１が形成される。次に、図
１８（ｃ）の断面図及び（ｄ）の平面図に示すように、
素子分離のために素子分離領域として膜厚０７μｍのフ
ィールド酸化膜５３が通常のＬＯＣＯＳにより形成さ
れ、引き続き、第１のゲート絶縁膜５２が形成される。
この第１のゲート絶縁膜５２は、例えば、膜厚１０ｎｍ
のゲート酸化膜として形成される。
【００７５】続いて、閾値調整用イオン注入が行われ
る。この際に、ＰチャネルＭＯＳトランジスタ領域及び
ＮチャネルＭＯＳトランジスタ領域共に、ボロンＢ+ イ
オンが注入される。これにより、ＰチャネルＭＯＳトラ
ンジスタ領域及びＮチャネルＭＯＳトランジスタの第１
の閾値が調整される。
【００７６】更に、パンチスルー防止用イオン注入が行
われるつまり、ＮチャネルＭＯＳトランジスタ領域には
ボロンＢ+ イオンが注入され、ＰチャネルＭＯＳトラン
ジスタ領域にはリンＰ- イオンが注入される。
【００７７】次に、図１９（ａ）及び（ｂ）に示すよう
に、ＰチャネルＭＯＳトランジスタ領域及びＮチャネル
ＭＯＳトランジスタの一部がレジスト５４によりマスク
された後に、マスクされていない第１のゲート酸化膜５
２の部分が除去される。マスクされている第１のゲート
酸化膜の部分はゲート酸化膜５２ｂとして残される。例
えば、図１９（ａ）及び（ｂ）に示すように、レジスト
５４をマスクにしてゲート酸化膜５２のほぼ半分が除去
される。続いて、レジスト５４が除去され、もう一度酸
化が行われる。これにより図（ｃ）及び（ｄ）に示すよ
うに、例えば、膜厚１０ｎｍの第２のゲート絶縁膜５２
ａが形成される。一方、第２のゲート酸化膜５２ｂは、
もう一度酸化されることによりその厚さを増し、例え
ば、膜厚１４ｎｍの第２のゲート酸化膜５２ｂとなる。
この結果、ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタ共に２種類の膜厚のゲート酸化膜
領域、つまり膜厚１０ｎｍのゲート酸化膜領域５２ａと
膜厚１４ｎｍのゲート酸化膜領域５２ｂが得られる。こ
の場合、同じＣＭＯＳインバータに属する各Ｐチャネル
ＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ
は、ゲート酸化膜厚の異なるトランジスタの並列接続と
なるように構成される。
【００７８】次に、図２０（ａ）及び（ｂ）に示すよう
に、膜厚３００ｎｍの多結晶シリコンによりゲート電極
５５ａ、５５ｂが形成される続いて、Ｎ+ イオンである
ヒ素Ａｓイオンが、ゲート電極５５ａ、５５ｂをマスク
として用いてセルフアラインにより、１００ｋｅＶの加
速電圧で５×１０15／ｃｍ2 でイオン注入され、ソース
・ドレイン領域であるＮ+ 拡散領域（図示せず）が形成
される。
【００７９】次に、図２０（ｃ）及び（ｄ）に示すよう
に、層間絶縁膜５６が形成される続いて、ゲート電極５
５ａ、５５ｂ用のコンタクトホール５６ａ及びソース・
ドレイン領域用のコンタクトホール５８ａ、５９ａが形
成され、アルミニウムＡｌによりメタル配線５７、５
８、５９が形成される。次に、図示しないが、保護膜が
形成され、更に引出し配線領域が形成される。
【００８０】この第９実施形態によれば、製造上閾値が
極めて制御しやすい。
【００８１】（第１０実施形態）図２１は本発明の第１
０実施形態に係るＣＭＯＳインバータの構成を示す平面
図である。この第１０実施形態は、ゲート電極材料を変
えることにより閾値の異なるトランジスタ領域を構成し
た例である。つまり、この第１０実施形態は、ゲート電
極の材質の違いにより閾値の異なるＰチャネルトランジ
スタあるいは閾値の異なるＮチャネルトランジスタを作
るものである。
【００８２】ここでは、ＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタ共に、ポリシリコン
６７Ｐ、６７Ｎを用いたゲート電極部分と、タングステ
ン６８Ｐ、６８Ｎを用いたゲート電極部分とがある。各
ゲート電極部分は電気的に接続されている。ソース・ド
レイン領域となる拡散層は、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタ共に、ポリシリ
コン６７Ｐ、６７Ｎを用いたゲート電極部分と、タング
ステン６８Ｐ、６８Ｎを用いたゲート電極部分とに対応
して領域別に別個に設けられている。つまり、Ｐチャネ
ルＭＯＳトランジスタにはタングステンゲート電極部分
６８ＰにはＮ型不純物拡散層６９Ｐａが、ポリシリコン
ゲート電極部分６７ＰにはＮ型不純物拡散層６９Ｐｂが
分離して形成され、ＮチャネルＭＯＳトランジスタには
タングステンゲート電極部分６８ＮにはＰ型不純物拡散
層６９Ｎａが、ポリシリコンゲート電極部分６７Ｎには
Ｐ型不純物拡散層６９Ｎｂが分離して形成されている。
【００８３】図２１において、参照符号６５Ｐ、６５
Ｎ、６６はＡｌ等から成る共通引出し電極、７０Ｐ、７
０Ｎは各不純物拡散層と引出し電極を接続するコンタク
トである。
【００８４】この第１０実施形態においても、必要に応
じて領域の閾値を調整するためにイオン注入を行うこと
ができる。例えば、図２１のイオン注入領域７１にイオ
ン注入を行うことができる。
【００８５】この第１０実施形態によれば、ゲート電極
材料を変えることにより閾値を異ならせるために、不純
物濃度を下げることができるのでＣＭＯＳインバータの
動作速度が速くできる。また、不純物濃度が低いことか
ら、特性が安定したＣＭＯＳインバータを実現すること
ができる。
【００８６】（第１１実施形態）図２２及び図２３は本
発明の第１１実施形態に係るＣＭＯＳインバータの製造
方法を説明する断面図である。この第１１実施形態は、
ゲートの材質を変えてＣＭＯＳインバータを製造する方
法である。
【００８７】図２２（ａ）及び（ｂ）に示すように、Ｐ
型半導体基板５０が使用され、まず、Ｐ型半導体基板５
０の初期酸化が行われる。次に、深さ３μｍのＮ型ウェ
ル５１がＰ型半導体基板５０内に形成される。
【００８８】次に、図２２（ｃ）及び（ｄ）に示すよう
に、素子分離のために素子分離領域として通常のＬＯＣ
ＯＳにより膜厚０．７μｍのフィールド酸化膜５３が形
成される。フィールド酸化膜５３内の素子形成領域にゲ
ート絶縁膜として、膜厚１０ｎｍのゲート酸化膜５２
ｃ、５２ｄはが形成される。
【００８９】次に、閾値調整用イオン注入が行われる。
例えば、ＰチャネルＭＯＳトランジスタ領域及びＮチャ
ネルＭＯＳトランジスタ領域共に、ボロンＢ+ イオンが
注入される。これにより、ＰチャネルＭＯＳトランジス
タ領域及びＮチャネルＭＯＳトランジスタの第１の閾値
が調整される。更に、パンチスルー防止用イオン注入が
行われる。例えば、ＮチャネルＭＯＳトランジスタ領域
にはボロンＢ+ イオンが注入され、ＰチャネルＭＯＳト
ランジスタ領域にはリンＰ- イオンが注入される。
【００９０】続いて、図２３（ａ）及び（ｂ）に示すよ
うに、ＰチャネルＭＯＳトランジスタ領域及びＮチャネ
ルＭＯＳトランジスタ領域共に、膜厚３００ｎｍの多結
晶シリコンにより第１のゲート電極５５ｃが形成され、
続いて、膜厚１５０ｎｍのタングステンにより第２のゲ
ート電極５５ｄが形成される。つまり、Ｎチャネルトラ
ンジスタ領域及びＰチャネルトランジスタ領域それぞれ
２つのＭＯＳトランジスタ領域の一方のゲート電極はポ
リシリコン５５ｃで形成され他方のゲート電極はタング
ステン５５ｄで形成される。
【００９１】次に、Ｎ+ イオンであるヒ素Ａｓイオン
が、ゲート電極５５ｃ、５５ｄをマスクとして用いてセ
ルフアラインにより、１００ｋｅＶの加速電圧で５×１
０15／ｃｍ2 でイオン注入され、ソース・ドレイン領域
であるＮ+ 拡散領域（図示せず）が形成される。次に、
図２３（ｃ）及び（ｄ）に示すように、層間絶縁膜５６
が形成される。続いて、ゲート電極５５ｄ用のコンタク
トホール５６ａ及びソース・ドレイン領域用のコンタク
トホール５８ａ、５９ａが形成され、アルミニウムＡｌ
によりメタル配線５７、５８、５９が形成される。次
に、図示しないが、保護膜が形成され、更に引出し配線
領域が形成される。
【００９２】この第１１実施形態によれば、不純物濃度
を下げることができるので、ＣＭＯＳインバータの動作
速度が速くできる。また、不純物濃度が低いことから、
特性が安定したＣＭＯＳインバータが実現できる。
【００９３】（第１２実施形態）図２４は本発明の第１
２実施形態に係るＣＭＯＳインバータの構成を示す平面
図である。この第１２実施形態では、ゲート長を部分的
に変えることにより、短チャネル効果によって閾値が変
化することを利用したものである。閾値の異なるＰチャ
ネルトランジスタあるいは閾値の異なるＮチャネルトラ
ンジスタはチャネル長を変えることにより構成される。
【００９４】図２４は、ＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタの共通ゲート電極８
２はゲート長の短い部分８２ａとゲート長の長い部分８
２ｂとから構成されている。
【００９５】図２４において、参照符号８０Ｐ、８０
Ｎ、８１はＡｌ等から成る共通引出し電極、８３ＰはＰ
チャネルＭＯＳトランジスタの共通ソース・ドレイン領
域となるＮ型不純物拡散層、８３ＮはＮチャネルＭＯＳ
トランジスタの共通ソース・ドレイン領域となるＰ型不
純物拡散層、８４Ｐ，８４Ｎは各不純物拡散層と引出し
電極を接続するコンタクトである。
【００９６】この第１２実施形態によれば、ゲート長を
部分的に変えることにより閾値を異ならせることから製
造が容易であり、そのため低コストでＣＭＯＳインバー
タを製造することができる。また、不純物濃度を低くで
きることから極めて安定したＣＭＯＳインバータが得ら
れる。
【００９７】（第１３実施形態）図２５及び図２６は本
発明の第１３実施形態に係るＣＭＯＳインバータの製造
方法を説明する断面図である。この第１３実施形態は各
ＭＯＳトランジスタ領域のチャネル長を変えてＣＭＯＳ
インバータを製造する方法である。
【００９８】まず、図２５（ａ）及び（ｂ）に示すよう
に、Ｐ型半導体基板５０の初期酸化が行われた後に、深
さ３μｍのＮ型ウェル５１がＰ型半導体基板５０内に形
成される。
【００９９】次に、図２５（ｃ）及び（ｄ）に示すよう
に素子分離のために素子分離領域として通常のＬＯＣＯ
Ｓにより膜厚０．７μｍのフィールド酸化膜５３が形成
され、続いて、ゲート絶縁膜として、膜厚１０ｎｍのゲ
ート酸化膜５２が形成される。
【０１００】次に、閾値調整用イオン注入が行われる
が、ＮチャネルＭＯＳトランジスタ領域及びＰチャネル
ＭＯＳトランジスタ領域共に、ボロンＢ+ イオンが注入
される。これにより、ＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタの閾値が調整される。
【０１０１】更に、パンチスルー防止用イオン注入が行
われる。例えば、ＮチャネルＭＯＳトランジスタ領域に
はボロンＢ+ イオンが注入され、ＰチャネルＭＯＳトラ
ンジスタ領域にはリンＰ- イオンが注入される。
【０１０２】続いて、図２６（ａ）及び（ｂ）に示すよ
うに、膜厚３００ｎｍの多結晶シリコンによりゲート電
極５５ｅ，５５ｆが形成される。ここで、ゲート電極５
５ｅ，５５ｆは、図２６（ｂ）に示すように、チャネル
幅のほぼ半分にかかるゲート長が他の半分の部分よりも
短くなるように、パターニングして形成される。引き続
き、従前の実施形態と同様に、ソース・ドレイン領域が
形成される。
【０１０３】次に、図２６（ｃ）及び（ｄ）に示すよう
に、従前の実施形態と同様に、層間絶縁膜５６が形成さ
れ、コンタクトホール５６ａ、５８ａ、５９ａが形成さ
れる。更に、メタル配線５７、５８、５９が形成され
る。続いて、図示しないが、保護膜が形成される。引出
し配線領域が形成されるこの第１３実施形態によれば、
極めて低いコストでＣＭＯＳインバータを製造すること
ができる。
【０１０４】なお、前述の第７、９、１１、１３の各実
施形態では、夫々個別にＣＭＯＳインバータの製造方法
が説明されているが、本発明では、必要に応じて前述し
た各製造方法を適宜組み合わせて、所望のＣＭＯＳイン
バータを構成することができることは明らかである。例
えば、図２１の第９実施形態では、チャネルへのイオン
注入による製造方法とゲート電極材料を変えて構成する
製造方法とが組み合わされて示されている。
【０１０５】（第１４実施形態）図２７は本発明の第１
４実施形態に係るＮＡＮＤ回路の構成を示す回路図であ
る。この第１４実施形態として、最も簡単な構成の２入
力ＮＡＮＤ回路が例示されているが、本発明は多入力Ｎ
ＡＮＤ回路にも同様に適用できる。
【０１０６】この２入力ＮＡＮＤ回路は、並列接続され
た図１に示した本発明のＰ型ＭＯＳトランジスタ１０
と、直列接続されたＮ型ＭＯＳトランジスタ２０とによ
り構成されている。この２入力ＮＡＮＤ回路では、基準
電源間に流れる貫通電流は本発明のＰ型ＭＯＳトランジ
スタ１０により低減されるが、回路の動作速度の速さは
維持される。
【０１０７】この第１４実施例形態によれば、ＣＭＯＳ
インバータと同様に、負荷電流に対応でき、応答速度の
速さを維持しながら貫通電流を低減することができる。
【０１０８】（第１５実施形態）図２８は本発明の第１
５実施形態に係るＮＯＲ回路の構成を示す回路図であ
る。この第１５の実施例として、最も簡単な構成の２入
力ＮＯＲ回路が例示されているが、本発明は多入力ＮＯ
Ｒ回路にも同様に適用できる。この２入力ＮＯＲ回路
は、並列接続されたＦＩＧ．７Ａに示した本発明のＮ型
ＭＯＳトランジスタ１５と、直列接続されたＰ型ＭＯＳ
トランジスタ２１とにより構成されている。この２入力
ＮＯＲ回路でも、基準電源間に流れる貫通電流は本発明
のＮ型ＭＯＳトランジスタ１５により低減されるが、回
路の動作速度の速さは維持される。
【０１０９】この第１５の実施例によれば、やはり負荷
電流に対応でき、応答速度の速さを維持しながら貫通電
流を低減できる。
【０１１０】次に、本発明に従ってＭＯＳトランジスタ
ーの並列接続領域の閾値を変化させたＣＭＯＳインバー
タの電力消費量低減効果を確認するためのＳＰＩＣＥシ
ミュレーションの結果について説明する。
【０１１１】ここでは、図２９に示す回路構成のＣＭＯ
Ｓインバータについて、以下の表１に示す閾値の組み合
わせでシミュレーションを行った。なお、ゲート酸化膜
厚は１００オングストローム、チャネル領域はＬ／Ｗ＝
１．０／１．０（μｍ）とした。
【０１１２】
【表１】 図３０に示すように、閾値の絶対値がＰ1 、Ｐ2 、
Ｎ1 、Ｎ2 が全て同一である「０」に比較して、Ｐ1 と
Ｐ2 との閾値が異なる「１」、Ｎ1 とＮ2 の閾値が異な
る「２」、及びこれら両方が異なる「３」はいずれも低
消費電力になることが確認された。中でも「３」の（ゲ
ート電圧）×（ドレイン電流）積は、「０」を１とした
場合に０．７５となり、２５％の低消費電力になること
が確認された。
【０１１３】なお、特に説明しないが、前述の第７、
９、１１、１３の各実施形態でそれぞれ詳述したＣＭＯ
Ｓインバータの製造方法は、第１４実施形態のＮＡＮＤ
回路及び第１５実施形態のＭＯＲ回路の製造方法として
も同様に適用できることは明らかである。
【０１１４】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳトランジスタ単体内に異なる閾値を有する領域を
形成でき、かつ半導体基板上に形成されたＭＯＳトラン
ジスタ単体が常温で使用された場合に、導通状態の動作
領域の立ち上がりあるいは立ち下がり領域において、少
なくとも一つの変極点が生ずるような非線形特性を実現
することができる。また、本発明によれば、負荷電流に
対応でき、応答速度の速さを維持しながら貫通電流を低
減できるＣＭＯＳインバータ（ＮＯＴ回路）、ＮＡＮＤ
回路及びＮＯＲ回路を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態に係るＭＯＳト
ランジスタ（ＰチャネルＭＯＳトランジスタ）の構成を
示す模式図であり、（ｂ）はそのＭＯＳトランジスタの
等価回路を示す回路図。
【図２】図１（ａ）に示すＭＯＳトランジスタ（Ｐチャ
ネルＭＯＳトランジスタ）のドレイン電流特性図。
【図３】（ａ）は本発明の第１実施形態に係るＭＯＳト
ランジスタ（ＮチャネルＭＯＳトランジスタ）の構成を
示す模式図であり、（ｂ）はその等価回路を示す回路
図。
【図４】図３（ａ）に示すＭＯＳトランジスタ（Ｎチャ
ネルＭＯＳトランジスタ）のドレイン電流特性図。
【図５】本発明の第２実施形態に係るＣＭＯＳインバー
タの基本的構成を示す回路図であり、（ａ）ではＰチャ
ネルトランジスタに本発明のＭＯＳトランジスタが適用
されており、（ｂ）ではＮチャネルトランジスタに本発
明のＭＯＳトランジスタが適用されている。
【図６】図５（ｂ）に示す第２の実施例のＣＭＯＳイン
バータのドレイン電流特性を示す特性図。
【図７】本発明の第３実施形態に係るＣＭＯＳインバー
タの基本的構成を示す回路図であり、Ｐチャネルトラン
ジスタ及びＮチャネルトランジスタに本発明のＭＯＳト
ランジスタが適用されている。
【図８】図７に示す第３実施形態のＣＭＯＳインバータ
のドレイン電流特性を示す特性図。
【図９】（ａ）は本発明の第４実施形態のＣＭＯＳイン
バータの構成を示す平面図であり、（ｂ）は（ａ）のＣ
ＭＯＳインバータのＸ−Ｘ´線による断面図。
【図１０】本発明の第４実施形態においてイオン注入に
使用されるマスクの配置を示す図。
【図１１】本発明の第５実施形態に係るＣＭＯＳインバ
ータの構成を示す平面図。
【図１２】本発明の第５実施形態においてイオン注入に
使用されるマスクの配置を示す図。
【図１３】本発明の第６実施形態に係るＣＭＯＳインバ
ータの構成を示す平面図。
【図１４】本発明の第７実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図１５】本発明の第７実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図１６】本発明の第７実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図１７】本発明の第８実施形態に係るＣＭＯＳインバ
ータの構成を示す断面図。
【図１８】本発明の第９実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図１９】本発明の第９実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図２０】本発明の第９実施形態に係るＣＭＯＳインバ
ータの製造方法を説明する断面図。
【図２１】本発明の第１０実施形態に係るＣＭＯＳイン
バータの構成を示す平面図。
【図２２】本発明の第１１実施形態に係るＣＭＯＳイン
バータの製造方法を説明する断面図。
【図２３】本発明の第１１実施形態に係るＣＭＯＳイン
バータの製造方法を説明する断面図。
【図２４】本発明の第１２実施形態に係るＣＭＯＳイン
バータの構成を示す平面図。
【図２５】本発明の第１３実施形態に係るＣＭＯＳイン
バータの製造方法を説明する断面図。
【図２６】本発明の第１３実施形態に係るＣＭＯＳイン
バータの製造方法を説明する断面図．
【図２７】本発明の第１４実施形態に係るＮＡＮＤ回路
の構成を示す回路図。
【図２８】本発明の第１５実施形態に係るＮＯＲ回路の
構成を示す回路図。
【図２９】ＳＰＩＣＥシミュレーションにおけるＣＭＯ
Ｓインバータの回路構成を示す図。
【図３０】図２９の回路構成におけるＳＰＩＣＥシミュ
レーションの結果を示す図。
【図３１】従来のＣＭＯＳインバータの構成を示す回路
図。
【図３２】従来のＣＭＯＳインバータのドレイン電流特
性を示す特性図。
【図３３】従来のＮＡＮＤ回路の構成を示す回路図。
【図３４】従来のＮＯＲ回路の構成を示す回路図。
【符号の説明】
１０…ＰチャネルＭＯＳトランジスタ、１１，１２…共
通引出し電極、１３…共通ゲート、１４…共通ソース・
ドレイン、１５…ＮチャネルＭＯＳトランジスタ、１
６，１７…共通引出し電極、１８…共通ゲート、１９…
共通ソース・ドレイン、２４Ｐ，２４Ｎ，２５…共通引
出し電極、２６…共通ゲート電極、２７Ｐ，２７Ｎ…共
通ソース・ドレイン電極、２８，２８Ｐ…Ｎコンタク
ト、３１Ｐ，３１Ｎ，３２…共通引出し電極、３３…共
通ゲート電極、３４Ｐ，３４Ｎ…共通ソース・ドレイン
電極、３７Ｐ，３７Ｎ…コンタクト、３５，３６…イオ
ン注入領域、４０Ｐ，４０Ｎ，４１…共通引出し電極、
４２…共通ゲート電極、４３Ｐａ，４３Ｐｂ…Ｎ型不純
物拡散層、４３Ｎａ，４３Ｎｂ…Ｐ型不純物拡散層、４
４Ｐ，４４Ｎ…コンタクト、４８ａ，４８ｂ…チャネル
領域、５０…Ｐ型半導体基板、５１…Ｎ型ウェル、５２
…ゲート酸化膜、５４…レジストマスク、５５…ゲート
電極、５６ａ，５８ａ，５９ａ…コンタクトホール、５
７，５８，５９…メタル配線。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２つの隣接する領域から成
    り、 各領域が、第１の導電型の個別チャネル領域と、この個
    別チャネル領域を挟んで形成された第２の導電型の共通
    ソース及び共通ドレインと、前記個別チャネル領域上に
    形成された共通ゲートとを有し、 前記少なくとも２つの隣接する領域が異なる閾値を有す
    ることを特徴とするＭＯＳトランジスタ。
  2. 【請求項２】 第１の導電型の半導体基板と、 この半導体基板内に形成され、第２の導電型の共通ソー
    ス及び共通ドレイン、及びこの共通ソース及び共通ドレ
    イン間の第１の導電型の個別チャネル領域上に形成され
    た共通ゲートとを有し、それぞれが異なる閾値を有する
    少なくとも２つの隣接する領域と、 を具備し、常温で使用された場合にゲート電圧−ドレイ
    ン電流特性の立ち上がり特性において少なくとも一つの
    変極点を有することを特徴とするＭＯＳトランジスタ。
  3. 【請求項３】 入力信号を受ける入力端子と、 基準電源間に直列接続されている異なる導電型の複数の
    ＭＯＳトランジスタを有し、そのうちの少なくとも一つ
    のＭＯＳトランジスタが異なる閾値を有する複数の領域
    から構成され、そのうちの少なくとも一つの領域が他の
    ＭＯＳトランジスタの閾値とは異なる閾値を有し、前記
    入力信号に応じた出力信号を発生する複数のＭＯＳトラ
    ンジスタと、 前記出力信号を出力する出力端子と、 を具備したことを特徴とする半導体装置。
  4. 【請求項４】 入力信号を受ける入力端子と、 基準電源間に直列接続されている異なる導電型の複数の
    ＭＯＳトランジスタを有し、そのうちの少なくとも一つ
    のＭＯＳトランジスタが異なる閾値を有する複数の領域
    から構成され、そのうちの少なくとも一つの領域が他の
    ＭＯＳトランジスタの閾値とは異なる閾値を有し、この
    複数の領域のうち１の領域の閾値が貫通電流を低減する
    ために他のＭＯＳトランジスタの閾値に比べて高く形成
    され、他の領域の閾値が負荷電流に対応しかつ応答速度
    を維持するために他のＭＯＳトランジスタの閾値と同じ
    閾値を有するように形成され、前記入力信号に応じた出
    力信号を発生する複数のＭＯＳトランジスタと、 前記出力信号を出力する出力端子と、 を具備したことを特徴とする半導体装置。
  5. 【請求項５】 基準電源間に直列接続されている第１の
    導電型及び第２の導電型の複数のＭＯＳトランジスタか
    ら成り、各ＭＯＳトランジスタのゲートに入力信号が印
    加され、直列接続の接続点から反転信号を出力するＣＭ
    ＯＳインバータにおいて、 前記第１の導電型のＭＯＳトランジスタが、部分的な不
    純物のイオン注入により異なる閾値を有する少なくとも
    ２つの隣接するチャネル領域から成る第１の導電型の個
    別チャネル領域と、この第１の導電型の個別チャネル領
    域を挟んで形成された第２の導電型の共通ソース及び共
    通ドレインと、前記第１の導電型の個別チャネル領域上
    に形成された共通ゲートとを具備し、 前記第２の導電型のＭＯＳトランジスタが、部分的な不
    純物のイオン注入により異なる閾値を有する少なくとも
    ２つの隣接するチャネル領域から成る第２の導電型の個
    別チャネル領域と、この第２の導電型の個別チャネル領
    域を挟んで形成された第１の導電型の共通ソース及び共
    通ドレインと、前記第２の導電型の個別チャネル領域上
    に形成された共通ゲートとを具備したことを特徴とする
    ＣＭＯＳインバータ。
  6. 【請求項６】 基準電源間に直列接続されている第１の
    導電型及び第２の導電型の複数のＭＯＳトランジスタか
    ら成り、各ＭＯＳトランジスタのゲートに入力信号が印
    加され、直列接続の接続点から反転信号を出力するＣＭ
    ＯＳインバータにおいて、 前記第１の導電型のＭＯＳトランジスタが、少なくとも
    ２つの隣接する第１の導電型の個別チャネル領域と、こ
    の第１の導電型の個別チャネル領域を挟んで形成された
    第２の導電型の共通ソース及び共通ドレインと、前記第
    １の導電型の個別チャネル領域上に形成された部分的に
    厚さの異なるゲート絶縁物から成り異なる閾値を有する
    少なくとも２つの隣接する領域を有するゲート絶縁膜
    と、このゲート絶縁膜上に形成された共通ゲートとを具
    備し、 前記第２の導電型のＭＯＳトランジスタが、少なくとも
    ２つの隣接する第２の導電型の個別チャネル領域と、こ
    の第２の導電型の個別チャネル領域を挟んで形成された
    第１の導電型の共通ソース及び共通ドレインと、前記第
    ２の導電型の個別チャネル領域上に形成された部分的に
    厚さの異なるゲート絶縁物から成り異なる閾値を有する
    少なくとも２つの隣接する領域を有するゲート絶縁膜
    と、このゲート絶縁膜上に形成された共通ゲートとを具
    備したことを特徴とするＣＭＯＳインバータ。
  7. 【請求項７】 基準電源間に直列接続されている第１の
    導電型及び第２の導電型の複数のＭＯＳトランジスタか
    ら成り、各ＭＯＳトランジスタのゲートに入力信号が印
    加され、直列接続の接続点から反転信号を出力するＣＭ
    ＯＳインバータにおいて、 前記第１の導電型のＭＯＳトランジスタが、少なくとも
    ２つの隣接する第１の導電型の個別チャネル領域と、こ
    の第１の導電型の個別チャネル領域を挟んで形成された
    第２の導電型の共通ソース及び共通ドレインと、前記第
    １の導電型の個別チャネル領域上に形成され、部分的に
    材質の異なるゲート電極材料を用いることにより異なる
    閾値を有する少なくとも２つの隣接する領域を有する共
    通ゲートとを具備し、 前記第２の導電型のＭＯＳトランジスタが、少なくとも
    ２つの隣接する第２の導電型の個別チャネル領域と、こ
    の第２の導電型の個別チャネル領域を挟んで形成された
    第１の導電型の共通ソース及び共通ドレインと、前記第
    ２の導電型の個別チャネル領域上に形成され、部分的に
    材質の異なるゲート電極材料を用いることにより異なる
    閾値を有する少なくとも２つの隣接する領域を有する共
    通ゲートとを具備したことを特徴とするＣＭＯＳインバ
    ータ。
  8. 【請求項８】 基準電源間に直列接続されている第１の
    導電型及び第２の導電型の複数のＭＯＳトランジスタか
    ら成り、各ＭＯＳトランジスタのゲートに入力信号が印
    加され、直列接続の接続点から反転信号を出力するＣＭ
    ＯＳインバータにおいて、 前記第１の導電型のＭＯＳトランジスタが、部分的にチ
    ャネル長が異なることにより異なる閾値を有する少なく
    とも２つの隣接する領域を有する第１の導電型の個別チ
    ャネル領域と、この第１の導電型の個別チャネル領域を
    挟んで形成された第２の導電型の共通ソース及び共通ド
    レインと、前記第１の導電型の個別チャネル領域上に形
    成された共通ゲートとを具備し、 前記第２の導電型のＭＯＳトランジスタが、部分的にチ
    ャネル長が異なることにより異なる閾値を有する少なく
    とも２つの隣接する領域を有する第２の導電型の個別チ
    ャネル領域と、この第２の導電型の個別チャネル領域を
    挟んで形成された第１の導電型の共通ソース及び共通ド
    レインと、前記第２の導電型の個別チャネル領域上に形
    成された共通ゲートとを具備したことを特徴とするＣＭ
    ＯＳインバータ。
  9. 【請求項９】 入力数に対応した数で並列接続された第
    １の導電型の複数のＭＯＳトランジスタと、入力数に対
    応した数で直列接続された第２の導電型の複数のＭＯＳ
    トランジスタとが基準電源間に直列接続されて構成さ
    れ、各ＭＯＳトランジスタのゲートに入力信号が印加さ
    れ、前記第１の導電型のＭＯＳトランジスタと前記第２
    の導電型のＭＯＳトランジスタとの接続点から前記入力
    信号のＮＡＮＤ信号を出力するＮＡＮＤ回路において、 一方の導電型のＭＯＳトランジスタが少なくとも２つの
    隣接する領域から成り、 各領域が、少なくとも２つの隣接する一方の導電型の個
    別チャネル領域と、この個別チャネル領域を挟んで形成
    された他方の導電型の共通ソース及び共通ドレインと、
    前記個別チャネル領域上に形成された共通ゲートとを具
    備し、 前記少なくとも２つの隣接する領域が異なる閾値を有す
    るように構成されていることを特徴とするＮＡＮＤ回
    路。
  10. 【請求項１０】 入力数に対応した数で直列接続された
    第１の導電型の複数のＭＯＳトランジスタと、入力数に
    対応した数で並列接続された第２の導電型の複数のＭＯ
    Ｓトランジスタとが基準電源間に直列接続されて構成さ
    れ、各ＭＯＳトランジスタのゲートに入力信号が印加さ
    れ、前記第１の導電型のＭＯＳトランジスタと前記第２
    の導電型のＭＯＳトランジスタとの接続点から前記入力
    信号のＮＯＲ信号を出力するＮＯＲ回路において、 一方の導電型のＭＯＳトランジスタが少なくとも２つの
    隣接する領域から成り、 各領域が、少なくとも２つの隣接する一方の導電型の個
    別チャネル領域と、この個別チャネル領域を挟んで形成
    された他方の導電型の共通ソース及び共通ドレインと、
    前記個別チャネル領域上に形成された共通ゲートとを具
    備し、 前記少なくとも２つの隣接する領域が異なる閾値を有す
    るように構成されていることを特徴とするＮＯＲ回路。
  11. 【請求項１１】 基準電源間に直列接続されている第１
    の導電型及び第２の導電型の複数のＭＯＳトランジスタ
    から成り、各ＭＯＳトランジスタのゲートに入力信号が
    印加され、直列接続の接続点から前記入力信号のＮＯＴ
    信号を出力するＮＯＴ回路において、 前記第１の導電型のＭＯＳトランジスタが少なくとも２
    つの隣接する領域から成り、各領域が、少なくとも２つ
    の隣接する第１の導電型の個別チャネル領域と、この個
    別チャネル領域を挟んで形成された第２の導電型の共通
    ソース及び共通ドレインと、前記個別チャネル領域上に
    形成された共通ゲートとを具備し、前記少なくとも２つ
    の隣接する領域が異なる閾値を有するように構成され、 前記第２の導電型のＭＯＳトランジスタが少なくとも２
    つの隣接する領域から成り、各領域が、少なくとも２つ
    の隣接する第２の導電型の個別チャネル領域と、この個
    別チャネル領域を挟んで形成された第１の導電型の共通
    ソース及び共通ドレインと、前記個別チャネル領域上に
    形成された共通ゲートとを具備し、前記少なくとも２つ
    の隣接する領域が異なる閾値を有するように構成された
    ことを特徴とするＮＯＴ回路。
  12. 【請求項１２】 第１の導電型の半導体基板に第２の導
    電型のウェルを形成すること、 この第１の導電型の半導体基板及び前記第２の導電型の
    ウェル内の素子形成領域を分離する素子分離領域を形成
    すること、 この第１及び第２の導電型の素子形成領域上に所定膜厚
    のゲート絶縁膜を形成すること、 前記第１及び第２の導電型の素子形成領域内に第１の閾
    値調整用イオン注入を行うこと、 前記第１及び第２の導電型の素子形成領域の一部をマス
    クし一部を開口して、第２の閾値調整用イオン注入を行
    うこと、 多結晶シリコンによりゲート電極を形成すること、及
    び、 このゲート電極をマスクとしてセルフアラインでイオン
    注入し、ソース・ドレイン領域を形成すること、 の各工程を具備したことを特徴とする半導体装置の製造
    方法。
  13. 【請求項１３】 第１の導電型の半導体基板に第２の導
    電型のウェルを形成すること、 この第１の導電型の半導体基板及び前記第２の導電型の
    ウェル内の素子形成領域を分離する素子分離領域を形成
    すること、 この第１及び第２の導電型の素子形成領域上に所定膜厚
    の第１のゲート絶縁膜を形成すること、 前記第１及び第２の導電型の素子形成領域内に閾値調整
    用イオン注入を行うこと、 前記第１のゲート絶縁膜の一部を除去し、除去した領域
    に膜厚の異なる第２のゲート絶縁膜を形成すること、 多結晶シリコンによりゲート電極を形成すること、及び
    このゲート電極をマスクとしてセルフアラインでイオン
    注入し、ソース・ドレイン領域を形成すること、 の各工程を具備したことを特徴とする半導体装置の製造
    方法。
  14. 【請求項１４】 第１の導電型の半導体基板に第２の導
    電型のウェルを形成すること、 この第１の導電型の半導体基板及び前記第２の導電型の
    ウェル内の素子形成領域を分離する素子分離領域を形成
    すること、 この第１及び第２の導電型の素子形成領域上に所定膜厚
    のゲート絶縁膜を形成すること、 前記第１及び第２の導電型の素子形成領域内に閾値調整
    用イオン注入を行うこと、 前記第１及び第２の導電型の素子形成領域内に第１の材
    料から成る第１の所定厚さの第１のゲート電極と第２の
    材料から成る第２の所定厚さの第２のゲート電極とを形
    成すること、及びこの第１及び第２のゲート電極をマス
    クとしてセルフアラインでイオン注入し、ソース・ドレ
    イン領域を形成すること、 の各工程を具備したことを特徴とする半導体装置の製造
    方法。
  15. 【請求項１５】 第１の導電型の半導体基板に第２の導
    電型のウェルを形成すること、 この第１の導電型の半導体基板及び前記第２の導電型の
    ウェル内の素子形成領域を分離する素子分離領域を形成
    すること、 この第１及び第２の導電型の素子形成領域上に所定膜厚
    のゲート絶縁膜を形成すること、 前記第１及び第２の導電型の素子形成領域内に閾値調整
    用イオン注入を行うこと、 前記第１及び第２の導電型の素子形成領域内で、チャネ
    ル幅の所定長さにわたってゲート長が他の部分のゲート
    長とは異なるようにゲート電極を形成すること、及びこ
    のゲート電極をマスクとしてセルフアラインでイオン注
    入し、ソース・ドレイン領域を形成すること、 の各工程を具備したことを特徴とする半導体装置の製造
    方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005041301A1 (ja) * 2003-10-23 2005-05-06 Nec Corporation 半導体装置及びその製造方法
JP2006525667A (ja) * 2003-05-02 2006-11-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 高周波数用途向けの電界効果トランジスタを備えた電子デバイス
JP2007042797A (ja) * 2005-08-02 2007-02-15 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009517886A (ja) * 2005-11-30 2009-04-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 複数のチャネルデバイス構造を備えたマルチ動作モードトランジスタ
JP2009182161A (ja) * 2008-01-31 2009-08-13 Renesas Technology Corp 半導体装置
JP2009540555A (ja) * 2006-06-08 2009-11-19 テレフオンアクチーボラゲット エル エム エリクソン（パブル） トランジスタデバイスにおける逆短チャネル効果を利用する装置および方法
JP2014036082A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19945432A1 (de) * 1999-09-22 2001-04-12 Infineon Technologies Ag Schaltungsanordnung zum Ansteuern einer Last mit reduzierter Störabstrahlung
US6873196B2 (en) * 2001-08-02 2005-03-29 Agilent Technologies, Inc. Slew rate control of output drivers using FETs with different threshold voltages
JP2003282880A (ja) * 2002-03-22 2003-10-03 Hitachi Displays Ltd 表示装置
JP5631607B2 (ja) * 2009-08-21 2014-11-26 株式会社東芝 マルチチップモジュール構造を有する高周波回路
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5145438B1 (ja) * 1971-06-25 1976-12-03
US4395725A (en) * 1980-10-14 1983-07-26 Parekh Rajesh H Segmented channel field effect transistors
US5231299A (en) * 1992-03-24 1993-07-27 International Business Machines Corporation Structure and fabrication method for EEPROM memory cell with selective channel implants

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006525667A (ja) * 2003-05-02 2006-11-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 高周波数用途向けの電界効果トランジスタを備えた電子デバイス
WO2005041301A1 (ja) * 2003-10-23 2005-05-06 Nec Corporation 半導体装置及びその製造方法
JP2007042797A (ja) * 2005-08-02 2007-02-15 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009517886A (ja) * 2005-11-30 2009-04-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 複数のチャネルデバイス構造を備えたマルチ動作モードトランジスタ
JP2009540555A (ja) * 2006-06-08 2009-11-19 テレフオンアクチーボラゲット エル エム エリクソン（パブル） トランジスタデバイスにおける逆短チャネル効果を利用する装置および方法
KR101409797B1 (ko) * 2006-06-08 2014-06-24 핑거프린트 카드즈 에이비 트랜지스터 디바이스들에서 역 단채널 효과를 활용하기 위한 장치 및 방법
JP2009182161A (ja) * 2008-01-31 2009-08-13 Renesas Technology Corp 半導体装置
JP2014036082A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置およびその製造方法

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