JPH08213492A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08213492A JPH08213492A JP1950695A JP1950695A JPH08213492A JP H08213492 A JPH08213492 A JP H08213492A JP 1950695 A JP1950695 A JP 1950695A JP 1950695 A JP1950695 A JP 1950695A JP H08213492 A JPH08213492 A JP H08213492A
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- polysilicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】 Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体
装置の製造方法は、ミッタ電極をポリシリコンで構成す
るバイポーラトランジスタにおいて、ポリシリコンエミ
ッタとベース基板間で挟まれた絶縁膜による容量成分を
低減する工程を含むもので、その工程は、前記バイポー
ラトランジスタのベース注入時にその注入用マスクを用
いてイオンを注入し、後工程のＭＯＳトランジスタのゲ
ート酸化時に前記バイポーラトランジスタのベース領域
のみ増速酸化させる。 【効果】 ウエハプロセス工程数の増大を最小限に抑
え、製造コストの増加がほとんどなくなくても、容量の
式Ｃ＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜
厚）から膜厚ｄを大きくでき、それによりポリシリコン
エミッタ電極とベース間ではさまれた領域の容量成分が
低減でき、結果的にベース・エミッタ間容量が低減した
半導体装置を製造できる。
装置の製造方法は、ミッタ電極をポリシリコンで構成す
るバイポーラトランジスタにおいて、ポリシリコンエミ
ッタとベース基板間で挟まれた絶縁膜による容量成分を
低減する工程を含むもので、その工程は、前記バイポー
ラトランジスタのベース注入時にその注入用マスクを用
いてイオンを注入し、後工程のＭＯＳトランジスタのゲ
ート酸化時に前記バイポーラトランジスタのベース領域
のみ増速酸化させる。 【効果】 ウエハプロセス工程数の増大を最小限に抑
え、製造コストの増加がほとんどなくなくても、容量の
式Ｃ＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜
厚）から膜厚ｄを大きくでき、それによりポリシリコン
エミッタ電極とベース間ではさまれた領域の容量成分が
低減でき、結果的にベース・エミッタ間容量が低減した
半導体装置を製造できる。
Description
【０００１】
【産業上の利用分野】この発明は、エミッタ電極にポリ
シリコンを用いたＢｉｐ（バイポーラ）トランジスタや
Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置及びそ
の製造方法に関するものである。なお、Ｂｉ−ＣＭ０Ｓ
は、ＣＭＯＳの高集積、低消費電力という特徴とバイポ
ーラの高速性という特徴を併せ持つ。
シリコンを用いたＢｉｐ（バイポーラ）トランジスタや
Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置及びそ
の製造方法に関するものである。なお、Ｂｉ−ＣＭ０Ｓ
は、ＣＭＯＳの高集積、低消費電力という特徴とバイポ
ーラの高速性という特徴を併せ持つ。
【０００２】
【従来の技術】従来のＢｉ−ＣＭ０Ｓトランジスタから
なる半導体装置について図５、図６及び図７を参照しな
がら説明する。図５及び図６は、従来の半導体装置の製
造フローの断面を示す図である。また、図７は、従来の
半導体装置のポリシリコンエミッタ電極部の断面を拡大
して示す図である。
なる半導体装置について図５、図６及び図７を参照しな
がら説明する。図５及び図６は、従来の半導体装置の製
造フローの断面を示す図である。また、図７は、従来の
半導体装置のポリシリコンエミッタ電極部の断面を拡大
して示す図である。
【０００３】図５〜図７において、１はＰ型半導体基
板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型ウエル
拡散層、５はＰ型ウエル拡散層、６はフィールド酸化
膜、７ａ、７ｂ、７ｃ、７ｄはレジスト、８はベース注
入領域及びベース拡散層、９はＰ型チャネルカット層、
１０（１０ａ、１０ｂ）はポリシリコン膜、１１はエミ
ッタ注入領域及びエミッタ拡散層、１２はＷＳｉ膜であ
る。
板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型ウエル
拡散層、５はＰ型ウエル拡散層、６はフィールド酸化
膜、７ａ、７ｂ、７ｃ、７ｄはレジスト、８はベース注
入領域及びベース拡散層、９はＰ型チャネルカット層、
１０（１０ａ、１０ｂ）はポリシリコン膜、１１はエミ
ッタ注入領域及びエミッタ拡散層、１２はＷＳｉ膜であ
る。
【０００４】同図において、１４はＢｉｐ−Ｔｒ（バイ
ポーラトランジスタ）部、１５はＰＭＯＳ−Ｔｒ（ピー
モストランジスタ）部、１６はＮＭＯＳ−Ｔｒ（エヌモ
ストランジスタ）部、１７ａはゲート絶縁膜である。さ
らに、２０ａはベース・エミッタ間接合容量、２０ｂは
酸化膜容量である。
ポーラトランジスタ）部、１５はＰＭＯＳ−Ｔｒ（ピー
モストランジスタ）部、１６はＮＭＯＳ−Ｔｒ（エヌモ
ストランジスタ）部、１７ａはゲート絶縁膜である。さ
らに、２０ａはベース・エミッタ間接合容量、２０ｂは
酸化膜容量である。
【０００５】つぎに、従来の半導体装置の製造方法につ
いて説明する。まず、図５（ａ）に示すように、Ｐ型半
導体基板１上にＮ型埋込層２及びＰ型埋込層３を形成
し、この上にＮ型エピタキシャル層４を形成する。その
後、Ｎ型ウエル拡散層４、Ｐ型ウエル拡散層５を形成
し、ＬＯＣＯＳ（ＬＯＣal Ｏxidation of Ｓilicon）
法によりフィールド酸化膜６を形成する。そして、レジ
スト７ａをマスクにしてＢｉｐ−Ｔｒ部１４のベース領
域８形成用の注入を行う。
いて説明する。まず、図５（ａ）に示すように、Ｐ型半
導体基板１上にＮ型埋込層２及びＰ型埋込層３を形成
し、この上にＮ型エピタキシャル層４を形成する。その
後、Ｎ型ウエル拡散層４、Ｐ型ウエル拡散層５を形成
し、ＬＯＣＯＳ（ＬＯＣal Ｏxidation of Ｓilicon）
法によりフィールド酸化膜６を形成する。そして、レジ
スト７ａをマスクにしてＢｉｐ−Ｔｒ部１４のベース領
域８形成用の注入を行う。
【０００６】次に、図５（ｂ）に示すように、レジスト
７ｂをマスクにしてＰＭＯＳ−Ｔｒ部１５のチャネルド
ープ注入を行う。
７ｂをマスクにしてＰＭＯＳ−Ｔｒ部１５のチャネルド
ープ注入を行う。
【０００７】その後、図５（ｃ）に示すように、レジス
ト７ｃをマスクにしてチャネルカット層９形成用の注入
及びＮＭＯＳ−Ｔｒ部１６のチャネルドープ注入を行
う。
ト７ｃをマスクにしてチャネルカット層９形成用の注入
及びＮＭＯＳ−Ｔｒ部１６のチャネルドープ注入を行
う。
【０００８】そして、図示しないが、Ｂｉｐ−Ｔｒ部１
４、ＰＭＯＳ−Ｔｒ部１５、及びＮＭＯＳ−Ｔｒ部１６
の活性領域のシリコン面が露出するまで酸化膜エッチン
グをした後、ＭＯＳ−Ｔｒ（モストランジスタ）用のゲ
ート酸化膜１７ａを形成する。
４、ＰＭＯＳ−Ｔｒ部１５、及びＮＭＯＳ−Ｔｒ部１６
の活性領域のシリコン面が露出するまで酸化膜エッチン
グをした後、ＭＯＳ−Ｔｒ（モストランジスタ）用のゲ
ート酸化膜１７ａを形成する。
【０００９】次に、図６（ａ）に示すように、１層目の
ポリシリコン１０ａを形成し、レジスト７ｄをマスクに
してポリシリコン１０ａ及びゲート酸化膜１７ａをエッ
チングし、Ｂｉｐ−Ｔｒ部１４のエミッタを開口する。
また、このレジスト７ｄをマスクにしてエミッタ領域１
１用のイオン注入を行う。
ポリシリコン１０ａを形成し、レジスト７ｄをマスクに
してポリシリコン１０ａ及びゲート酸化膜１７ａをエッ
チングし、Ｂｉｐ−Ｔｒ部１４のエミッタを開口する。
また、このレジスト７ｄをマスクにしてエミッタ領域１
１用のイオン注入を行う。
【００１０】そして、図６（ｂ）に示すように、２層目
のポリシリコン１０ｂを形成する。
のポリシリコン１０ｂを形成する。
【００１１】その後、図６（ｃ）に示すように、ＷＳｉ
１２をスパッタリングし、Ｂｉｐ−Ｔｒ部１４のポリシ
リコンエミッタ電極と、ＰＭＯＳ−Ｔｒ部１５及びＮＭ
ＯＳ−Ｔｒ部１６のゲート電極とをパターニングする。
１２をスパッタリングし、Ｂｉｐ−Ｔｒ部１４のポリシ
リコンエミッタ電極と、ＰＭＯＳ−Ｔｒ部１５及びＮＭ
ＯＳ−Ｔｒ部１６のゲート電極とをパターニングする。
【００１２】その後、図示しないが、層間絶縁膜を形成
し、コンタクト孔を開口し、アルミ配線を形成し、所望
のＢｉ−ＣＭＯＳデバイスを構成する。
し、コンタクト孔を開口し、アルミ配線を形成し、所望
のＢｉ−ＣＭＯＳデバイスを構成する。
【００１３】
【発明が解決しようとする課題】ところが、上述したよ
うな従来の半導体装置では、以下のような問題点があっ
た。図７はＢｉｐ−Ｔｒ部１４のポリシリコンエミッタ
電極の拡大図であり、２０ａはＮ型エミッタ拡散層１１
とＰ型ベース拡散層８間の接合容量、２０ｂはポリシリ
コンエミッタ電極１０とＰ型ベース拡散層８とではさま
れた酸化膜容量である。従って、ベース・エミッタ間容
量は、上記接合容量２０ａと上記酸化膜容量２０ｂとを
合わせたものになる。
うな従来の半導体装置では、以下のような問題点があっ
た。図７はＢｉｐ−Ｔｒ部１４のポリシリコンエミッタ
電極の拡大図であり、２０ａはＮ型エミッタ拡散層１１
とＰ型ベース拡散層８間の接合容量、２０ｂはポリシリ
コンエミッタ電極１０とＰ型ベース拡散層８とではさま
れた酸化膜容量である。従って、ベース・エミッタ間容
量は、上記接合容量２０ａと上記酸化膜容量２０ｂとを
合わせたものになる。
【００１４】また、図５（ａ）〜（ｃ）及び図６（ａ）
〜（ｃ）で示した従来の半導体装置の製造方法で形成す
ると、ポリシリコン膜１０ａ及び１０ｂからなるポリシ
リコンエミッタ電極１０とＰ型ベース拡散層８との間の
酸化膜はＭＯＳ−Ｔｒのゲート酸化膜１７ａと同じ膜厚
で構成されている。ゲート酸化膜１７ａは、ＭＯＳ−Ｔ
ｒの性能向上のため、薄く、例えば１００〜１８０Å程
度に形成される。
〜（ｃ）で示した従来の半導体装置の製造方法で形成す
ると、ポリシリコン膜１０ａ及び１０ｂからなるポリシ
リコンエミッタ電極１０とＰ型ベース拡散層８との間の
酸化膜はＭＯＳ−Ｔｒのゲート酸化膜１７ａと同じ膜厚
で構成されている。ゲート酸化膜１７ａは、ＭＯＳ−Ｔ
ｒの性能向上のため、薄く、例えば１００〜１８０Å程
度に形成される。
【００１５】従って、図７に示す酸化膜容量２０ｂが大
きくなるため、ベース・エミッタ間容量ＣTEが増大して
しまい、特に低電流領域における遮断周波数ｆT（ｈFE
＝１となる周波数）が低下するという問題点があった。
すなわち、せっかくエミッタ開口面積を小さくしてもベ
ース・エミッタ間容量ＣTEが下がらなかった。
きくなるため、ベース・エミッタ間容量ＣTEが増大して
しまい、特に低電流領域における遮断周波数ｆT（ｈFE
＝１となる周波数）が低下するという問題点があった。
すなわち、せっかくエミッタ開口面積を小さくしてもベ
ース・エミッタ間容量ＣTEが下がらなかった。
【００１６】この発明は、前述した問題点を解決するた
めになされたもので、ポリシリコンエミッタ電極とベー
ス拡散層との間ではさまれた領域で構成される容量成分
を低減でき、結果的にベース・エミッタ間容量ＣTEを低
減できる半導体装置及びその製造方法を得ることを目的
とする。
めになされたもので、ポリシリコンエミッタ電極とベー
ス拡散層との間ではさまれた領域で構成される容量成分
を低減でき、結果的にベース・エミッタ間容量ＣTEを低
減できる半導体装置及びその製造方法を得ることを目的
とする。
【００１７】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、エミッタ電極をポリシリコンで構成す
るバイポーラトランジスタにおいて、ポリシリコンエミ
ッタとベース基板間で挟まれた絶縁膜による容量成分を
低減する工程を含むものである。
置の製造方法は、エミッタ電極をポリシリコンで構成す
るバイポーラトランジスタにおいて、ポリシリコンエミ
ッタとベース基板間で挟まれた絶縁膜による容量成分を
低減する工程を含むものである。
【００１８】また、この発明に係る半導体装置の製造方
法は、前記容量成分を低減する工程が、Ｂｉ−ＣＭ０Ｓ
トランジスタからなる半導体装置の製造方法において、
前記バイポーラトランジスタのベース注入時にその注入
用マスクを用いてイオンを注入し、後工程のＭＯＳトラ
ンジスタのゲート酸化時に前記バイポーラトランジスタ
のベース領域のみ増速酸化させるものである。また、こ
の発明に係る半導体装置の製造方法は、前記イオンとし
て、Ｓｉ+、Ｆ+、Ｏ+のいずれかを注入するものであ
る。
法は、前記容量成分を低減する工程が、Ｂｉ−ＣＭ０Ｓ
トランジスタからなる半導体装置の製造方法において、
前記バイポーラトランジスタのベース注入時にその注入
用マスクを用いてイオンを注入し、後工程のＭＯＳトラ
ンジスタのゲート酸化時に前記バイポーラトランジスタ
のベース領域のみ増速酸化させるものである。また、こ
の発明に係る半導体装置の製造方法は、前記イオンとし
て、Ｓｉ+、Ｆ+、Ｏ+のいずれかを注入するものであ
る。
【００１９】また、この発明に係る半導体装置の製造方
法は、前記容量成分を低減する工程が、Ｂｉ−ＣＭ０Ｓ
トランジスタからなる半導体装置の製造方法において、
ＭＯＳトランジスタのチャネルドープ注入毎にその注入
用マスクを用いて酸化膜エッチングして活性領域を露出
させ、前記ＭＯＳトランジスタのゲート酸化膜を形成
し、前記ＭＯＳトランジスタのゲート電極と前記バイポ
ーラトランジスタのエミッタ電極のポリシリコンを同一
レイヤで構成するものである。
法は、前記容量成分を低減する工程が、Ｂｉ−ＣＭ０Ｓ
トランジスタからなる半導体装置の製造方法において、
ＭＯＳトランジスタのチャネルドープ注入毎にその注入
用マスクを用いて酸化膜エッチングして活性領域を露出
させ、前記ＭＯＳトランジスタのゲート酸化膜を形成
し、前記ＭＯＳトランジスタのゲート電極と前記バイポ
ーラトランジスタのエミッタ電極のポリシリコンを同一
レイヤで構成するものである。
【００２０】また、この発明に係る半導体装置の製造方
法は、前記容量成分を低減する工程が、ポリシリコン膜
を異方性エッチングしてエミッタを開口した後に、前記
ポリシリコン膜下の酸化膜を等方性エッチングすること
により、前記バイポーラトランジスタのポリシリコンエ
ミッタ電極とベース領域で挟まれた領域に真空部を形成
するものである。
法は、前記容量成分を低減する工程が、ポリシリコン膜
を異方性エッチングしてエミッタを開口した後に、前記
ポリシリコン膜下の酸化膜を等方性エッチングすること
により、前記バイポーラトランジスタのポリシリコンエ
ミッタ電極とベース領域で挟まれた領域に真空部を形成
するものである。
【００２１】また、この発明に係る半導体装置の製造方
法は、前記容量成分を低減する工程が、前記バイポーラ
トランジスタのポリシリコンエミッタ電極のパターニン
グ後、全面を酸化するものである。
法は、前記容量成分を低減する工程が、前記バイポーラ
トランジスタのポリシリコンエミッタ電極のパターニン
グ後、全面を酸化するものである。
【００２２】さらに、この発明に係る半導体装置は、エ
ミッタ電極をポリシリコンで構成するバイポーラトラン
ジスタにおいて、ポリシリコンエミッタ電極とベース領
域で挟まれた領域に形成された真空部を備えたものであ
る。
ミッタ電極をポリシリコンで構成するバイポーラトラン
ジスタにおいて、ポリシリコンエミッタ電極とベース領
域で挟まれた領域に形成された真空部を備えたものであ
る。
【００２３】
【作用】この発明に係る半導体装置の製造方法において
は、エミッタ電極をポリシリコンで構成するバイポーラ
トランジスタにおいて、ポリシリコンエミッタとベース
基板間で挟まれた絶縁膜による容量成分を低減する工程
を含むので、ウエハプロセス工程数の増大を最小限に抑
え、製造コストの増加がほとんどなくなくても、トラン
ジスタ特性の改善ができる半導体装置を製造できる。
は、エミッタ電極をポリシリコンで構成するバイポーラ
トランジスタにおいて、ポリシリコンエミッタとベース
基板間で挟まれた絶縁膜による容量成分を低減する工程
を含むので、ウエハプロセス工程数の増大を最小限に抑
え、製造コストの増加がほとんどなくなくても、トラン
ジスタ特性の改善ができる半導体装置を製造できる。
【００２４】また、この発明に係る半導体装置の製造方
法においては、前記容量成分を低減する工程が、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、前記バイポーラトランジスタのベース注入時に
その注入用マスクを用いてイオンを注入し、後工程のＭ
ＯＳトランジスタのゲート酸化時に前記バイポーラトラ
ンジスタのベース領域のみ増速酸化させるので、ウエハ
プロセス工程数の増大を最小限に抑え、製造コストの増
加がほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／
ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜厚）から膜厚ｄを
大きくでき、それによりポリシリコンエミッタ電極とベ
ース間ではさまれた領域の容量成分が低減でき、結果的
にベース・エミッタ間容量が低減した半導体装置を製造
できる。また、この発明に係る半導体装置の製造方法に
おいては、前記イオンとして、Ｓｉ+、Ｆ+、Ｏ+のいず
れかを注入するので、同様の作用効果を奏する。
法においては、前記容量成分を低減する工程が、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、前記バイポーラトランジスタのベース注入時に
その注入用マスクを用いてイオンを注入し、後工程のＭ
ＯＳトランジスタのゲート酸化時に前記バイポーラトラ
ンジスタのベース領域のみ増速酸化させるので、ウエハ
プロセス工程数の増大を最小限に抑え、製造コストの増
加がほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／
ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜厚）から膜厚ｄを
大きくでき、それによりポリシリコンエミッタ電極とベ
ース間ではさまれた領域の容量成分が低減でき、結果的
にベース・エミッタ間容量が低減した半導体装置を製造
できる。また、この発明に係る半導体装置の製造方法に
おいては、前記イオンとして、Ｓｉ+、Ｆ+、Ｏ+のいず
れかを注入するので、同様の作用効果を奏する。
【００２５】また、この発明に係る半導体装置の製造方
法においては、前記容量成分を低減する工程が、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、ＭＯＳトランジスタのチャネルドープ注入毎に
その注入用マスクを用いて酸化膜エッチングして活性領
域を露出させ、前記ＭＯＳトランジスタのゲート酸化膜
を形成し、前記ＭＯＳトランジスタのゲート電極と前記
バイポーラトランジスタのエミッタ電極のポリシリコン
を同一レイヤで構成するので、ウエハプロセス工程数の
増大を最小限に抑え、製造コストの増加がほとんどなく
なくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から膜厚ｄを大
きくでき、それによりポリシリコンエミッタ電極とベー
ス間ではさまれた領域の容量成分が低減でき、結果的に
ベース・エミッタ間容量が低減した半導体装置を製造で
きる。
法においては、前記容量成分を低減する工程が、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、ＭＯＳトランジスタのチャネルドープ注入毎に
その注入用マスクを用いて酸化膜エッチングして活性領
域を露出させ、前記ＭＯＳトランジスタのゲート酸化膜
を形成し、前記ＭＯＳトランジスタのゲート電極と前記
バイポーラトランジスタのエミッタ電極のポリシリコン
を同一レイヤで構成するので、ウエハプロセス工程数の
増大を最小限に抑え、製造コストの増加がほとんどなく
なくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から膜厚ｄを大
きくでき、それによりポリシリコンエミッタ電極とベー
ス間ではさまれた領域の容量成分が低減でき、結果的に
ベース・エミッタ間容量が低減した半導体装置を製造で
きる。
【００２６】また、この発明に係る半導体装置の製造方
法においては、前記容量成分を低減する工程が、ポリシ
リコン膜を異方性エッチングしてエミッタを開口した後
に、前記ポリシリコン膜下の酸化膜を等方性エッチング
することにより、前記バイポーラトランジスタのポリシ
リコンエミッタ電極とベース領域で挟まれた領域に真空
部を形成するので、ウエハプロセス工程数の増大を最小
限に抑え、製造コストの増加がほとんどなくなくても、
容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率εを小さくで
き、それによりポリシリコンエミッタ電極とベース間で
はさまれた領域の容量成分が低減でき、結果的にベース
・エミッタ間容量が低減した半導体装置を製造できる。
法においては、前記容量成分を低減する工程が、ポリシ
リコン膜を異方性エッチングしてエミッタを開口した後
に、前記ポリシリコン膜下の酸化膜を等方性エッチング
することにより、前記バイポーラトランジスタのポリシ
リコンエミッタ電極とベース領域で挟まれた領域に真空
部を形成するので、ウエハプロセス工程数の増大を最小
限に抑え、製造コストの増加がほとんどなくなくても、
容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率εを小さくで
き、それによりポリシリコンエミッタ電極とベース間で
はさまれた領域の容量成分が低減でき、結果的にベース
・エミッタ間容量が低減した半導体装置を製造できる。
【００２７】また、この発明に係る半導体装置の製造方
法においては、前記容量成分を低減する工程が、前記バ
イポーラトランジスタのポリシリコンエミッタ電極のパ
ターニング後、全面を酸化するので、ウエハプロセス工
程数の増大を最小限に抑え、製造コストの増加がほとん
どなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から面積
Ｓを小さくでき、それによりポリシリコンエミッタ電極
とベース間ではさまれた領域の容量成分が低減でき、結
果的にベース・エミッタ間容量が低減した半導体装置を
製造できる。
法においては、前記容量成分を低減する工程が、前記バ
イポーラトランジスタのポリシリコンエミッタ電極のパ
ターニング後、全面を酸化するので、ウエハプロセス工
程数の増大を最小限に抑え、製造コストの増加がほとん
どなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から面積
Ｓを小さくでき、それによりポリシリコンエミッタ電極
とベース間ではさまれた領域の容量成分が低減でき、結
果的にベース・エミッタ間容量が低減した半導体装置を
製造できる。
【００２８】さらに、この発明に係る半導体装置におい
ては、エミッタ電極をポリシリコンで構成するバイポー
ラトランジスタにおいて、ポリシリコンエミッタ電極と
ベース領域で挟まれた領域に形成された真空部を備えた
ので、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率εを小さ
くでき、それによりポリシリコンエミッタ電極とベース
間ではさまれた領域の容量成分が低減でき、結果的にベ
ース・エミッタ間容量が低減できる。
ては、エミッタ電極をポリシリコンで構成するバイポー
ラトランジスタにおいて、ポリシリコンエミッタ電極と
ベース領域で挟まれた領域に形成された真空部を備えた
ので、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率εを小さ
くでき、それによりポリシリコンエミッタ電極とベース
間ではさまれた領域の容量成分が低減でき、結果的にベ
ース・エミッタ間容量が低減できる。
【００２９】
実施例１．以下、この発明の実施例１について図１を参
照しながら説明する。図１は、この発明の実施例１に係
る半導体装置の製造方法の各工程の断面を示す図であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
照しながら説明する。図１は、この発明の実施例１に係
る半導体装置の製造方法の各工程の断面を示す図であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
【００３０】図１（ａ）〜（ｃ）において、１はＰ型半
導体基板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型
ウエル拡散層、５はＰ型ウエル拡散層、６はフィールド
酸化膜、７ａはレジスト、１３はベース注入領域及びベ
ース拡散層、１４はＢｉｐ−Ｔｒ部、１５はＰＭＯＳ−
Ｔｒ部、１６はＮＭＯＳ−Ｔｒ部、１７ａ及び１７ｂは
ゲート酸化膜である。
導体基板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型
ウエル拡散層、５はＰ型ウエル拡散層、６はフィールド
酸化膜、７ａはレジスト、１３はベース注入領域及びベ
ース拡散層、１４はＢｉｐ−Ｔｒ部、１５はＰＭＯＳ−
Ｔｒ部、１６はＮＭＯＳ−Ｔｒ部、１７ａ及び１７ｂは
ゲート酸化膜である。
【００３１】つぎに、この実施例１に係る半導体装置の
製造方法を説明する。まず、図１（ａ）に示すように、
従来技術の図５（ａ）とほぼ同じで、異なる点は、レジ
スト７ａをマスクにしてＢｉｐ−Ｔｒ部１４のベース領
域１３用の注入に加えて、Ｓｉ+、Ｆ+、Ｏ+等のイオン
注入を行う。
製造方法を説明する。まず、図１（ａ）に示すように、
従来技術の図５（ａ）とほぼ同じで、異なる点は、レジ
スト７ａをマスクにしてＢｉｐ−Ｔｒ部１４のベース領
域１３用の注入に加えて、Ｓｉ+、Ｆ+、Ｏ+等のイオン
注入を行う。
【００３２】次に、図１（ｂ）に示すように、Ｍ０Ｓ−
Ｔｒのチャネルドープ注入後、Ｂｉｐ−Ｔｒ部１４、Ｍ
０Ｓ−Ｔｒ部１５、１６の活性領域のシリコン面が露出
するまで酸化膜エッチングを行う。
Ｔｒのチャネルドープ注入後、Ｂｉｐ−Ｔｒ部１４、Ｍ
０Ｓ−Ｔｒ部１５、１６の活性領域のシリコン面が露出
するまで酸化膜エッチングを行う。
【００３３】その後、図１（ｃ）に示すように、Ｍ０Ｓ
−Ｔｒのゲート酸化膜１７ａを形成する。このときＢｉ
ｐ−Ｔｒ部１４のベース１３の上の酸化膜１７ｂは、増
速酸化により厚く形成される。
−Ｔｒのゲート酸化膜１７ａを形成する。このときＢｉ
ｐ−Ｔｒ部１４のベース１３の上の酸化膜１７ｂは、増
速酸化により厚く形成される。
【００３４】以上のようにこの実施例１に係る半導体装
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を改善できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面
積、ｄ：膜厚）を考えると、この実施例１では酸化膜厚
ｄを大きくできるので、ベース・エミッタ間容量ＣTEの
値を小さくできる。
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を改善できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面
積、ｄ：膜厚）を考えると、この実施例１では酸化膜厚
ｄを大きくできるので、ベース・エミッタ間容量ＣTEの
値を小さくできる。
【００３５】また、この実施例１による半導体装置は、
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例１はプラス１工程の追加で実現が可能で
ある。
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例１はプラス１工程の追加で実現が可能で
ある。
【００３６】実施例２．この発明の実施例２について図
２を参照しながら説明する。図２は、この発明の実施例
２に係る半導体装置の製造方法の各工程の断面を示す図
である。
２を参照しながら説明する。図２は、この発明の実施例
２に係る半導体装置の製造方法の各工程の断面を示す図
である。
【００３７】図２（ａ）及びｂ）中の符号１〜１６で示
すものは、図１（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及
び図６（ａ）〜（ｃ）中に示されるものと同様のため、
説明を省略する。
すものは、図１（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及
び図６（ａ）〜（ｃ）中に示されるものと同様のため、
説明を省略する。
【００３８】つぎに、この実施例２に係る半導体装置の
製造方法について説明する。図２（ａ）に示すように、
この図は従来の製造方法を示す図５（ｂ）に対応してお
り、これと異なる点は、レジスト７ｂをマスクにＰＭＯ
Ｓ−Ｔｒ部１５のチャネルドープ注入を行った後、Ｎ型
ウエル拡散層４の上面が露出するまで酸化膜エッチング
することである。
製造方法について説明する。図２（ａ）に示すように、
この図は従来の製造方法を示す図５（ｂ）に対応してお
り、これと異なる点は、レジスト７ｂをマスクにＰＭＯ
Ｓ−Ｔｒ部１５のチャネルドープ注入を行った後、Ｎ型
ウエル拡散層４の上面が露出するまで酸化膜エッチング
することである。
【００３９】次に、図２（ｂ）に示すように、この図は
従来の製造方法を示す図５（ｃ）に対応しており、これ
と異なる点は、図２（ａ）の工程と同様にＮＭＯＳ−Ｔ
ｒ部１６へのイオン注入後、Ｐ型ウエル拡散層５の上面
が露出するまで酸化膜エッチングすることである。
従来の製造方法を示す図５（ｃ）に対応しており、これ
と異なる点は、図２（ａ）の工程と同様にＮＭＯＳ−Ｔ
ｒ部１６へのイオン注入後、Ｐ型ウエル拡散層５の上面
が露出するまで酸化膜エッチングすることである。
【００４０】すなわち、ＰＭＯＳ−Ｔｒ部１５及びＮＭ
ＯＳ−Ｔｒ部１６へのそれぞれのイオン注入後、注入用
マスクを用いて酸化膜エッチングを行う。この工程が完
了した時点で、Ｂｉｐ−Ｔｒ部１４の活性領域は露出し
ておらず酸化膜が残存している状態になる。その後、Ｍ
ＯＳトランジスタのゲート酸化膜を形成する。さらに、
ＭＯＳ−Ｔｒのゲート電極とＢｉｐ−Ｔｒのエミッタ電
極のポリシリコンを同一レイヤで構成する。
ＯＳ−Ｔｒ部１６へのそれぞれのイオン注入後、注入用
マスクを用いて酸化膜エッチングを行う。この工程が完
了した時点で、Ｂｉｐ−Ｔｒ部１４の活性領域は露出し
ておらず酸化膜が残存している状態になる。その後、Ｍ
ＯＳトランジスタのゲート酸化膜を形成する。さらに、
ＭＯＳ−Ｔｒのゲート電極とＢｉｐ−Ｔｒのエミッタ電
極のポリシリコンを同一レイヤで構成する。
【００４１】このプロセスフローにより、Ｂｉｐ−Ｔｒ
部１４の活性領域の酸化膜厚をＭ０Ｓ−Ｔｒのゲート酸
化膜厚より厚く構成できる。
部１４の活性領域の酸化膜厚をＭ０Ｓ−Ｔｒのゲート酸
化膜厚より厚く構成できる。
【００４２】以上のようにこの実施例２に係る半導体装
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を向上できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝ε・（Ｓ／ｄ）を考えると、この実施
例２では酸化膜厚ｄを大きくできるので、ベース・エミ
ッタ間容量ＣTEを小さくできる。
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を向上できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝ε・（Ｓ／ｄ）を考えると、この実施
例２では酸化膜厚ｄを大きくできるので、ベース・エミ
ッタ間容量ＣTEを小さくできる。
【００４３】また、この実施例２による半導体装置は、
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例２はプラス２工程の追加で実現が可能で
ある。
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例２はプラス２工程の追加で実現が可能で
ある。
【００４４】実施例３．この発明の実施例３について図
３を参照しながら説明する。図３は、この発明の実施例
３に係る半導体装置の製造方法の各工程の断面を示す図
である。
３を参照しながら説明する。図３は、この発明の実施例
３に係る半導体装置の製造方法の各工程の断面を示す図
である。
【００４５】図３（ａ）に示すように、レジスト７ｄを
マスクにＢｉｐ−Ｔｒ部１４の（ゲート）酸化膜１７ａ
と、１層目のポリシリコン膜１０ａとを異方性でエッチ
ングし、エミッタを開口する。
マスクにＢｉｐ−Ｔｒ部１４の（ゲート）酸化膜１７ａ
と、１層目のポリシリコン膜１０ａとを異方性でエッチ
ングし、エミッタを開口する。
【００４６】次に、図３（ｂ）に示すように、酸化膜１
７ａの等方性（ｗｅｔ）エッチングを行い、エミッタ開
口部をオーバーハング状にする。
７ａの等方性（ｗｅｔ）エッチングを行い、エミッタ開
口部をオーバーハング状にする。
【００４７】そして、図３（ｃ）に示すように、２層目
のポリシリコン膜１０ｂを形成し、その上にＷＳｉ１２
をスパッタリングした後、ポリシリコンエミッタ電極の
パターニングを行う。このとき、ポリシリコン膜１０ａ
とベース領域８との間に形成された空間１８は真空状態
になっている。
のポリシリコン膜１０ｂを形成し、その上にＷＳｉ１２
をスパッタリングした後、ポリシリコンエミッタ電極の
パターニングを行う。このとき、ポリシリコン膜１０ａ
とベース領域８との間に形成された空間１８は真空状態
になっている。
【００４８】以上のようにこの実施例３に係る半導体装
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を改善できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝εＳ／ｄを考えると、この実施例３で
は誘電率εを小さくできるので、ベース・エミッタ間容
量ＣTEを小さくできる。
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を改善できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝εＳ／ｄを考えると、この実施例３で
は誘電率εを小さくできるので、ベース・エミッタ間容
量ＣTEを小さくできる。
【００４９】また、この実施例３による半導体装置は、
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例３はプラス１工程の追加で実現が可能で
ある。
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例３はプラス１工程の追加で実現が可能で
ある。
【００５０】実施例４．この発明の実施例４について図
４を参照しながら説明する。図４は、この発明の実施例
４に係る半導体装置の製造方法の一工程の断面を示す図
である。
４を参照しながら説明する。図４は、この発明の実施例
４に係る半導体装置の製造方法の一工程の断面を示す図
である。
【００５１】図４に示すように、Ｂｉｐ−Ｔｒのポリシ
リコンエミッタ電極のパターニング後、全面を酸化す
る。このとき、ポリシリコンも酸化されるため、ポリシ
リコンエミッタ・ベース間の面積も小さくなる。
リコンエミッタ電極のパターニング後、全面を酸化す
る。このとき、ポリシリコンも酸化されるため、ポリシ
リコンエミッタ・ベース間の面積も小さくなる。
【００５２】以上のようにこの実施例４に係る半導体装
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を向上できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝εＳ／ｄを考えると、この実施例４で
は面積Ｓを小さくすることができるので、ベース・エミ
ッタ間容量ＣTEを小さくできる。
置の製造方法によれば、Ｂｉｐ−Ｔｒ部１４のポリシリ
コンエミッタ電極−ベース間ではさまれた領域で構成さ
れる容量成分を低減でき、ひいてはベース・エミッタ間
容量ＣTEが低減でき、特に低電流側での遮断周波数ｆT
の特性を向上できる半導体装置を製造できる。すなわ
ち、容量の式Ｃ＝εＳ／ｄを考えると、この実施例４で
は面積Ｓを小さくすることができるので、ベース・エミ
ッタ間容量ＣTEを小さくできる。
【００５３】また、この実施例４による半導体装置は、
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例４はプラス２工程の追加で実現が可能で
ある。
従来の製造方法と比較して、ウエハプロセス追加工程す
なわちコスト増加を最小限に抑えて実現できる。つま
り、この実施例４はプラス２工程の追加で実現が可能で
ある。
【００５４】なお、上記実施例１と上記実施例３、上記
実施例１と上記実施例４、また、上記実施例２と上記実
施例３、上記実施例２と上記実施例４、さらに、上記実
施例３と上記実施例４の組み合わせでも良い。
実施例１と上記実施例４、また、上記実施例２と上記実
施例３、上記実施例２と上記実施例４、さらに、上記実
施例３と上記実施例４の組み合わせでも良い。
【００５５】また、上記各実施例ではＢｉｐ−ＴｒをＮ
ＰＮ−Ｔｒとしていたが、ＰＮＰ−Ｔｒの場合も同様に
形成できる。
ＰＮ−Ｔｒとしていたが、ＰＮＰ−Ｔｒの場合も同様に
形成できる。
【００５６】
【発明の効果】この発明に係る半導体装置の製造方法
は、以上説明したとおり、エミッタ電極をポリシリコン
で構成するバイポーラトランジスタにおいて、ポリシリ
コンエミッタとベース基板間で挟まれた絶縁膜による容
量成分を低減する工程を含むので、ウエハプロセス工程
数の増大を最小限に抑え、製造コストの増加がほとんど
なくなくても、トランジスタ特性の改善ができる半導体
装置を製造できるという効果を奏する。
は、以上説明したとおり、エミッタ電極をポリシリコン
で構成するバイポーラトランジスタにおいて、ポリシリ
コンエミッタとベース基板間で挟まれた絶縁膜による容
量成分を低減する工程を含むので、ウエハプロセス工程
数の増大を最小限に抑え、製造コストの増加がほとんど
なくなくても、トランジスタ特性の改善ができる半導体
装置を製造できるという効果を奏する。
【００５７】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、前記容量成分を低減する工
程が、Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置
の製造方法において、前記バイポーラトランジスタのベ
ース注入時にその注入用マスクを用いてイオンを注入
し、後工程のＭＯＳトランジスタのゲート酸化時に前記
バイポーラトランジスタのベース領域のみ増速酸化させ
るので、ウエハプロセス工程数の増大を最小限に抑え、
製造コストの増加がほとんどなくなくても、容量の式Ｃ
＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜厚）
から膜厚ｄを大きくでき、それによりポリシリコンエミ
ッタ電極とベース間ではさまれた領域の容量成分が低減
でき、結果的にベース・エミッタ間容量が低減した半導
体装置を製造できるという効果を奏する。
法は、以上説明したとおり、前記容量成分を低減する工
程が、Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置
の製造方法において、前記バイポーラトランジスタのベ
ース注入時にその注入用マスクを用いてイオンを注入
し、後工程のＭＯＳトランジスタのゲート酸化時に前記
バイポーラトランジスタのベース領域のみ増速酸化させ
るので、ウエハプロセス工程数の増大を最小限に抑え、
製造コストの増加がほとんどなくなくても、容量の式Ｃ
＝ε・（Ｓ／ｄ）（ε：誘電率、Ｓ：面積、ｄ：膜厚）
から膜厚ｄを大きくでき、それによりポリシリコンエミ
ッタ電極とベース間ではさまれた領域の容量成分が低減
でき、結果的にベース・エミッタ間容量が低減した半導
体装置を製造できるという効果を奏する。
【００５８】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、前記イオンとして、Ｓ
ｉ+、Ｆ+、Ｏ+のいずれかを注入するので、ウエハプロ
セス工程数の増大を最小限に抑え、製造コストの増加が
ほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）
（ε：誘電率、Ｓ：面積、ｄ：膜厚）から膜厚ｄを大き
くでき、それによりポリシリコンエミッタ電極とベース
間ではさまれた領域の容量成分が低減でき、結果的にベ
ース・エミッタ間容量が低減した半導体装置を製造でき
るという効果を奏する。
法は、以上説明したとおり、前記イオンとして、Ｓ
ｉ+、Ｆ+、Ｏ+のいずれかを注入するので、ウエハプロ
セス工程数の増大を最小限に抑え、製造コストの増加が
ほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）
（ε：誘電率、Ｓ：面積、ｄ：膜厚）から膜厚ｄを大き
くでき、それによりポリシリコンエミッタ電極とベース
間ではさまれた領域の容量成分が低減でき、結果的にベ
ース・エミッタ間容量が低減した半導体装置を製造でき
るという効果を奏する。
【００５９】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、前記容量成分を低減する工
程が、Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置
の製造方法において、ＭＯＳトランジスタのチャネルド
ープ注入毎にその注入用マスクを用いて酸化膜エッチン
グして活性領域を露出させ、前記ＭＯＳトランジスタの
ゲート酸化膜を形成し、前記ＭＯＳトランジスタのゲー
ト電極と前記バイポーラトランジスタのエミッタ電極の
ポリシリコンを同一レイヤで構成するので、ウエハプロ
セス工程数の増大を最小限に抑え、製造コストの増加が
ほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）か
ら膜厚ｄを大きくでき、それによりポリシリコンエミッ
タ電極とベース間ではさまれた領域の容量成分が低減で
き、結果的にベース・エミッタ間容量が低減した半導体
装置を製造できるという効果を奏する。
法は、以上説明したとおり、前記容量成分を低減する工
程が、Ｂｉ−ＣＭ０Ｓトランジスタからなる半導体装置
の製造方法において、ＭＯＳトランジスタのチャネルド
ープ注入毎にその注入用マスクを用いて酸化膜エッチン
グして活性領域を露出させ、前記ＭＯＳトランジスタの
ゲート酸化膜を形成し、前記ＭＯＳトランジスタのゲー
ト電極と前記バイポーラトランジスタのエミッタ電極の
ポリシリコンを同一レイヤで構成するので、ウエハプロ
セス工程数の増大を最小限に抑え、製造コストの増加が
ほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）か
ら膜厚ｄを大きくでき、それによりポリシリコンエミッ
タ電極とベース間ではさまれた領域の容量成分が低減で
き、結果的にベース・エミッタ間容量が低減した半導体
装置を製造できるという効果を奏する。
【００６０】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、前記容量成分を低減する工
程が、ポリシリコン膜を異方性エッチングしてエミッタ
を開口した後に、前記ポリシリコン膜下の酸化膜を等方
性エッチングすることにより、前記バイポーラトランジ
スタのポリシリコンエミッタ電極とベース領域で挟まれ
た領域に真空部を形成するので、ウエハプロセス工程数
の増大を最小限に抑え、製造コストの増加がほとんどな
くなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率ε
を小さくでき、それによりポリシリコンエミッタ電極と
ベース間ではさまれた領域の容量成分が低減でき、結果
的にベース・エミッタ間容量が低減した半導体装置を製
造できるという効果を奏する。
法は、以上説明したとおり、前記容量成分を低減する工
程が、ポリシリコン膜を異方性エッチングしてエミッタ
を開口した後に、前記ポリシリコン膜下の酸化膜を等方
性エッチングすることにより、前記バイポーラトランジ
スタのポリシリコンエミッタ電極とベース領域で挟まれ
た領域に真空部を形成するので、ウエハプロセス工程数
の増大を最小限に抑え、製造コストの増加がほとんどな
くなくても、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘電率ε
を小さくでき、それによりポリシリコンエミッタ電極と
ベース間ではさまれた領域の容量成分が低減でき、結果
的にベース・エミッタ間容量が低減した半導体装置を製
造できるという効果を奏する。
【００６１】また、この発明に係る半導体装置の製造方
法は、以上説明したとおり、前記容量成分を低減する工
程が、前記バイポーラトランジスタのポリシリコンエミ
ッタ電極のパターニング後、全面を酸化するので、ウエ
ハプロセス工程数の増大を最小限に抑え、製造コストの
増加がほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／
ｄ）から面積Ｓを小さくでき、それによりポリシリコン
エミッタ電極とベース間ではさまれた領域の容量成分が
低減でき、結果的にベース・エミッタ間容量が低減した
半導体装置を製造できるという効果を奏する。
法は、以上説明したとおり、前記容量成分を低減する工
程が、前記バイポーラトランジスタのポリシリコンエミ
ッタ電極のパターニング後、全面を酸化するので、ウエ
ハプロセス工程数の増大を最小限に抑え、製造コストの
増加がほとんどなくなくても、容量の式Ｃ＝ε・（Ｓ／
ｄ）から面積Ｓを小さくでき、それによりポリシリコン
エミッタ電極とベース間ではさまれた領域の容量成分が
低減でき、結果的にベース・エミッタ間容量が低減した
半導体装置を製造できるという効果を奏する。
【００６２】さらに、この発明に係る半導体装置は、以
上説明したとおり、エミッタ電極をポリシリコンで構成
するバイポーラトランジスタにおいて、ポリシリコンエ
ミッタ電極とベース領域で挟まれた領域に形成された真
空部を備えたので、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘
電率εを小さくでき、それによりポリシリコンエミッタ
電極とベース間ではさまれた領域の容量成分が低減で
き、結果的にベース・エミッタ間容量が低減できるとい
う効果を奏する。
上説明したとおり、エミッタ電極をポリシリコンで構成
するバイポーラトランジスタにおいて、ポリシリコンエ
ミッタ電極とベース領域で挟まれた領域に形成された真
空部を備えたので、容量の式Ｃ＝ε・（Ｓ／ｄ）から誘
電率εを小さくでき、それによりポリシリコンエミッタ
電極とベース間ではさまれた領域の容量成分が低減で
き、結果的にベース・エミッタ間容量が低減できるとい
う効果を奏する。
【図１】 この発明の実施例１に係る半導体装置の製造
方法の各工程の断面を示す図である。
方法の各工程の断面を示す図である。
【図２】 この発明の実施例２に係る半導体装置の製造
方法の各工程の断面を示す図である。
方法の各工程の断面を示す図である。
【図３】 この発明の実施例３に係る半導体装置の製造
方法の各工程の断面を示す図である。
方法の各工程の断面を示す図である。
【図４】 この発明の実施例４に係る半導体装置の製造
方法の一工程の断面を示す図である。
方法の一工程の断面を示す図である。
【図５】 従来の半導体装置の製造方法の各工程の断面
を示す図である。
を示す図である。
【図６】 従来の半導体装置の製造方法の各工程の断面
を示す図である。
を示す図である。
【図７】 従来の半導体装置のポリシリコンエミッタ電
極部を拡大した断面を示す図である。
極部を拡大した断面を示す図である。
１ Ｐ型半導体基板、２ Ｎ型埋込層、３ Ｐ型埋込
層、４ Ｎ型ウエル拡散層、５ Ｐ型ウエル拡散層、６
フィールド酸化膜、７ａ、７ｂ、７ｃ、７ｄレジス
ト、８ ベース注入領域及びベース拡散層、９ Ｐ型チ
ャネルカット層、１０ａ、１０ｂ ポリシリコン膜、１
１ エミッタ注入領域及びエミッタ拡散層、１２ ＷＳ
ｉ膜、１３ ベース領域、１４ Ｂｉｐ−Ｔｒ部、１５
ＰＭＯＳ−Ｔｒ部、１６ ＮＭＯＳ−Ｔｒ部、１７
ａ、１７ｂ ゲート酸化膜、１８ 真空、１９ 熱酸化
膜、２０ａ ベース・エミッタ間接合容量、２０ｂ 酸
化膜容量。
層、４ Ｎ型ウエル拡散層、５ Ｐ型ウエル拡散層、６
フィールド酸化膜、７ａ、７ｂ、７ｃ、７ｄレジス
ト、８ ベース注入領域及びベース拡散層、９ Ｐ型チ
ャネルカット層、１０ａ、１０ｂ ポリシリコン膜、１
１ エミッタ注入領域及びエミッタ拡散層、１２ ＷＳ
ｉ膜、１３ ベース領域、１４ Ｂｉｐ−Ｔｒ部、１５
ＰＭＯＳ−Ｔｒ部、１６ ＮＭＯＳ−Ｔｒ部、１７
ａ、１７ｂ ゲート酸化膜、１８ 真空、１９ 熱酸化
膜、２０ａ ベース・エミッタ間接合容量、２０ｂ 酸
化膜容量。
Claims (7)
- 【請求項１】 エミッタ電極をポリシリコンで構成する
バイポーラトランジスタにおいて、ポリシリコンエミッ
タとベース基板間で挟まれた絶縁膜による容量成分を低
減する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記容量成分を低減する工程は、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、前記バイポーラトランジスタのベース注入時に
その注入用マスクを用いてイオンを注入し、後工程のＭ
ＯＳトランジスタのゲート酸化時に前記バイポーラトラ
ンジスタのベース領域のみ増速酸化させることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記イオンは、Ｓｉ+、Ｆ+、Ｏ+のいず
れかであることを特徴とする請求項２記載の半導体装置
の製造方法。 - 【請求項４】 前記容量成分を低減する工程は、Ｂｉ−
ＣＭ０Ｓトランジスタからなる半導体装置の製造方法に
おいて、ＭＯＳトランジスタのチャネルドープ注入毎に
その注入用マスクを用いて酸化膜エッチングして活性領
域を露出させ、前記ＭＯＳトランジスタのゲート酸化膜
を形成し、前記ＭＯＳトランジスタのゲート電極と前記
バイポーラトランジスタのエミッタ電極のポリシリコン
を同一レイヤで構成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項５】 前記容量成分を低減する工程は、ポリシ
リコン膜を異方性エッチングしてエミッタを開口した後
に、前記ポリシリコン膜下の酸化膜を等方性エッチング
することにより、前記バイポーラトランジスタのポリシ
リコンエミッタ電極とベース領域で挟まれた領域に真空
部を形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項６】 前記容量成分を低減する工程は、前記バ
イポーラトランジスタのポリシリコンエミッタ電極のパ
ターニング後、全面を酸化することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項７】 エミッタ電極をポリシリコンで構成する
バイポーラトランジスタにおいて、ポリシリコンエミッ
タ電極とベース領域で挟まれた領域に形成された真空部
を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1950695A JPH08213492A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1950695A JPH08213492A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213492A true JPH08213492A (ja) | 1996-08-20 |
Family
ID=12001268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1950695A Pending JPH08213492A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213492A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429101B1 (en) | 1999-01-29 | 2002-08-06 | International Business Machines Corporation | Method of forming thermally stable polycrystal to single crystal electrical contact structure |
| US6984593B2 (en) | 1998-10-02 | 2006-01-10 | International Business Machines Corporation | Beta control using a rapid thermal oxidation |
-
1995
- 1995-02-07 JP JP1950695A patent/JPH08213492A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984593B2 (en) | 1998-10-02 | 2006-01-10 | International Business Machines Corporation | Beta control using a rapid thermal oxidation |
| US7439607B2 (en) | 1998-10-02 | 2008-10-21 | International Business Machines Corporation | Beta control using a rapid thermal oxidation |
| US6429101B1 (en) | 1999-01-29 | 2002-08-06 | International Business Machines Corporation | Method of forming thermally stable polycrystal to single crystal electrical contact structure |
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