JPH08213598A - 電界効果により制御可能の半導体デバイス - Google Patents
電界効果により制御可能の半導体デバイスInfo
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- JPH08213598A JPH08213598A JP7278403A JP27840395A JPH08213598A JP H08213598 A JPH08213598 A JP H08213598A JP 7278403 A JP7278403 A JP 7278403A JP 27840395 A JP27840395 A JP 27840395A JP H08213598 A JPH08213598 A JP H08213598A
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- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
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- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
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- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 寄生バイポーラトランジスタが生じるのを阻
止した電界効果により制御可能の半導体デバイスを形成
する。 【解決手段】 ソース電極8とベース領域2との間にベ
ース領域2よりも導電率の高い接触領域10を備える。
ベース領域2とソース電極8の接触を改善するために接
触領域10をベース領域2内の埋込み層として形成しま
たソース領域3よりも横方向に突出させる。
止した電界効果により制御可能の半導体デバイスを形成
する。 【解決手段】 ソース電極8とベース領域2との間にベ
ース領域2よりも導電率の高い接触領域10を備える。
ベース領域2とソース電極8の接触を改善するために接
触領域10をベース領域2内の埋込み層として形成しま
たソース領域3よりも横方向に突出させる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基体の表面
に接するベース領域内に埋込まれている少なくとも1つ
のソース領域と、ベース領域の少なくとも半導体基体の
表面に寄った部分を覆いこの表面に対して並行な少なく
とも1つのゲート電極と、ベース領域と接続されベース
領域よりも導電率の高い接触領域と、ソース領域及び接
触領域を接触化する電極とを有する電界効果により制御
可能の半導体デバイスに関する。
に接するベース領域内に埋込まれている少なくとも1つ
のソース領域と、ベース領域の少なくとも半導体基体の
表面に寄った部分を覆いこの表面に対して並行な少なく
とも1つのゲート電極と、ベース領域と接続されベース
領域よりも導電率の高い接触領域と、ソース領域及び接
触領域を接触化する電極とを有する電界効果により制御
可能の半導体デバイスに関する。
【0002】また本発明は、少なくとも1つのソース領
域と、半導体基体の表面に対して垂直なトレンチ内に配
設されている少なくとも1つの垂直なゲート電極と、ト
レンチの側面に接している少なくとも1つのベース領域
と、ベース領域よりも導電率が高くベース領域と電気的
に接続されている接触領域と、ソース領域及び接触領域
を接触化する電極とを有する電界効果により制御可能の
半導体デバイスに関する。
域と、半導体基体の表面に対して垂直なトレンチ内に配
設されている少なくとも1つの垂直なゲート電極と、ト
レンチの側面に接している少なくとも1つのベース領域
と、ベース領域よりも導電率が高くベース領域と電気的
に接続されている接触領域と、ソース領域及び接触領域
を接触化する電極とを有する電界効果により制御可能の
半導体デバイスに関する。
【0003】この種の半導体デバイスは、例えばチャン
(Chang)及びホルロイド(Holroyd)によ
る論文「トレンチ−ゲート構造を有する高圧パワーMO
SFET(High Voltage Power M
OSFETS with atrench−gate
structure)」ソリッド・ステート・エレクト
ロニクス(Sorid−State Electron
ics)、第33巻、第3号、1990年、第381〜
386頁に記載されている。その際ソース電極はソース
領域を直接接触化し、またベース領域よりも高い導電率
を有する接触領域を介してベース領域を接触化する。こ
の接触領域はソース電極とベース領域間の接触を改善す
る役割を果たす。この論文に記載されている接触領域は
半導体デバイスの内部からソース電極に流れ出る少数キ
ャリアが低度にドープされているベース領域内で一部は
ソース領域とのpn接合に沿って流れるように形成され
ている。この低いドーピングは約0.5ボルトの値を超
過するとソース領域からキャリアの放出を惹起する高い
電圧降下をpn接合に生じる。従ってソース領域、ベー
ス領域及び内部領域から成る寄生バイポーラトランジス
タを生じることになり、半導体デバイスを破壊する。
(Chang)及びホルロイド(Holroyd)によ
る論文「トレンチ−ゲート構造を有する高圧パワーMO
SFET(High Voltage Power M
OSFETS with atrench−gate
structure)」ソリッド・ステート・エレクト
ロニクス(Sorid−State Electron
ics)、第33巻、第3号、1990年、第381〜
386頁に記載されている。その際ソース電極はソース
領域を直接接触化し、またベース領域よりも高い導電率
を有する接触領域を介してベース領域を接触化する。こ
の接触領域はソース電極とベース領域間の接触を改善す
る役割を果たす。この論文に記載されている接触領域は
半導体デバイスの内部からソース電極に流れ出る少数キ
ャリアが低度にドープされているベース領域内で一部は
ソース領域とのpn接合に沿って流れるように形成され
ている。この低いドーピングは約0.5ボルトの値を超
過するとソース領域からキャリアの放出を惹起する高い
電圧降下をpn接合に生じる。従ってソース領域、ベー
ス領域及び内部領域から成る寄生バイポーラトランジス
タを生じることになり、半導体デバイスを破壊する。
【0004】
【発明が解決しようとする課題】本発明の課題は、寄生
バイポーラトランジスタが生じるのを十分に回避するよ
うに上述の形式の半導体デバイスを改良することにあ
る。
バイポーラトランジスタが生じるのを十分に回避するよ
うに上述の形式の半導体デバイスを改良することにあ
る。
【0005】
【課題を解決するための手段】本発明の課題は、冒頭に
述べた第1の形式の半導体デバイスに対しては、接触領
域をベース領域内に埋込まれている層として形成し、横
方向にソース領域を越えて突出することにより解決さ
れ、第2の形式の半導体デバイスに対しては、接触領域
の深さをソース領域よりも深くすることにより解決され
る。
述べた第1の形式の半導体デバイスに対しては、接触領
域をベース領域内に埋込まれている層として形成し、横
方向にソース領域を越えて突出することにより解決さ
れ、第2の形式の半導体デバイスに対しては、接触領域
の深さをソース領域よりも深くすることにより解決され
る。
【0006】
【実施例】本発明を2つの実施例及び図面に基づき以下
に詳述する。
に詳述する。
【0007】図1に基づく実施例では半導体デバイスの
内部領域は1と符号付られている。この内部領域1内に
ベース領域2が埋込まれている。この領域2は部分的に
半導体基体の上方の表面に接している。ベース領域2内
には同様に半導体基体の表面に接してソース領域3が埋
込まれている。内部領域1はそのベース領域2とは反対
側で陽極領域4と接している。この陽極領域4は電極9
と接続されている。n導電形チャネルを有する半導体デ
バイスではソース領域から出発してパワーMOSFET
用にはn+pnn+の領域の配列又はIGBT用にはn+
pnp+の領域の配列が生じる。p導電形チャネルを有
する半導体デバイスでは導電形は逆である。半導体基体
のソース側の表面上には第1の絶縁層5が施されてい
る。この層上にはゲート電極6が配設されている。この
ゲート電極6はまた第2の絶縁層7で被覆されている。
ソース領域3とベース領域2との間の接触化のため電極
8が備えられている。この電極8はベース領域2をソー
ス領域3、絶縁層5及び7内に備えられている接触窓を
介して接触化する。
内部領域は1と符号付られている。この内部領域1内に
ベース領域2が埋込まれている。この領域2は部分的に
半導体基体の上方の表面に接している。ベース領域2内
には同様に半導体基体の表面に接してソース領域3が埋
込まれている。内部領域1はそのベース領域2とは反対
側で陽極領域4と接している。この陽極領域4は電極9
と接続されている。n導電形チャネルを有する半導体デ
バイスではソース領域から出発してパワーMOSFET
用にはn+pnn+の領域の配列又はIGBT用にはn+
pnp+の領域の配列が生じる。p導電形チャネルを有
する半導体デバイスでは導電形は逆である。半導体基体
のソース側の表面上には第1の絶縁層5が施されてい
る。この層上にはゲート電極6が配設されている。この
ゲート電極6はまた第2の絶縁層7で被覆されている。
ソース領域3とベース領域2との間の接触化のため電極
8が備えられている。この電極8はベース領域2をソー
ス領域3、絶縁層5及び7内に備えられている接触窓を
介して接触化する。
【0008】電極8とベース領域2間の接触を改善する
ためベース領域2内にベース領域2よりも導電率の高い
接触領域10が配設されている。この接触領域10は一
方では電極8と、他方ではベース領域2と接続されてい
る。接触領域10は埋込層(Buried Laye
r)として形成されており、ソース領域3より横方向に
突出している。しかし接触領域10は半導体デバイスの
カットオフ電圧に影響を及ぼすことから半導体デバイス
の表面までは達してはいない。
ためベース領域2内にベース領域2よりも導電率の高い
接触領域10が配設されている。この接触領域10は一
方では電極8と、他方ではベース領域2と接続されてい
る。接触領域10は埋込層(Buried Laye
r)として形成されており、ソース領域3より横方向に
突出している。しかし接触領域10は半導体デバイスの
カットオフ電圧に影響を及ぼすことから半導体デバイス
の表面までは達してはいない。
【0009】埋込み層(接触領域10)は例えばベース
領域2と同じ導電形でベース領域2よりも著しく高くド
ープされた半導体領域であってもよい。この接触領域1
0は高くドープされたポリシリコン、金属ケイ化物又は
金属から成っていてもよい。
領域2と同じ導電形でベース領域2よりも著しく高くド
ープされた半導体領域であってもよい。この接触領域1
0は高くドープされたポリシリコン、金属ケイ化物又は
金属から成っていてもよい。
【0010】半導体基体の内部に形成された少数キャリ
ア、即ちnチャネル形の半導体デバイスの場合正孔は内
部領域1からベース領域2に流れ、そこで接触領域10
によって捕捉される。更に低オームの接触領域10から
正孔が電極8に流れ出す。その際ソース領域3とベース
領域2との間のpn接合に生じる電圧降下は極めて低い
ままであり、0.5ボルトの値に達しない。
ア、即ちnチャネル形の半導体デバイスの場合正孔は内
部領域1からベース領域2に流れ、そこで接触領域10
によって捕捉される。更に低オームの接触領域10から
正孔が電極8に流れ出す。その際ソース領域3とベース
領域2との間のpn接合に生じる電圧降下は極めて低い
ままであり、0.5ボルトの値に達しない。
【0011】図2に基づく半導体デバイスはベース領域
12に隣接する内部領域11を有する。ベース領域12
には、半導体基体の表面寄りにあるソース領域13が接
している。ベース領域12とは反対側の表面上には、パ
ワーMOSFETの場合内部領域11と同じ導電形を有
しまたIGBTの場合には反対の導電形を有するもう1
つの領域14が備えられている。この領域14は電極1
9と接続されている。
12に隣接する内部領域11を有する。ベース領域12
には、半導体基体の表面寄りにあるソース領域13が接
している。ベース領域12とは反対側の表面上には、パ
ワーMOSFETの場合内部領域11と同じ導電形を有
しまたIGBTの場合には反対の導電形を有するもう1
つの領域14が備えられている。この領域14は電極1
9と接続されている。
【0012】ソース領域13及びベース領域12内には
半導体基体の表面に対して垂直にトレンチ17が備えら
れており、その中に垂直のゲート電極16が存在する。
ゲート電極16はベース領域12及びソース領域13と
絶縁層15によって電気的に絶縁されている。ゲート電
極16はソース領域13及び内部領域11とオーバーラ
ップしており、ベース領域12の深さを越えて延びてい
る。
半導体基体の表面に対して垂直にトレンチ17が備えら
れており、その中に垂直のゲート電極16が存在する。
ゲート電極16はベース領域12及びソース領域13と
絶縁層15によって電気的に絶縁されている。ゲート電
極16はソース領域13及び内部領域11とオーバーラ
ップしており、ベース領域12の深さを越えて延びてい
る。
【0013】ソース領域13は電極18によって接触化
されている。電極18はまたベース領域12を接触領域
22を介して接触化する。この接触領域22は表面から
半導体基体内に延びているトレンチ21の壁面20に配
設されている。この接触領域22は一方では電極18と
接続されており、また他方ではベース領域12と接触し
ている。接触領域22はベース領域12よりも高い導電
率を有する。
されている。電極18はまたベース領域12を接触領域
22を介して接触化する。この接触領域22は表面から
半導体基体内に延びているトレンチ21の壁面20に配
設されている。この接触領域22は一方では電極18と
接続されており、また他方ではベース領域12と接触し
ている。接触領域22はベース領域12よりも高い導電
率を有する。
【0014】内部領域11からの少数キャリアは、ソー
ス領域13とベース領域12との間に存在するpn接合
に並行して流れる代わりに、接触領域22を介してソー
ス電極18に流れ出る。これにより寄生バイポーラトラ
ンジスタの形成が阻止される。
ス領域13とベース領域12との間に存在するpn接合
に並行して流れる代わりに、接触領域22を介してソー
ス電極18に流れ出る。これにより寄生バイポーラトラ
ンジスタの形成が阻止される。
【0015】接触領域22はベース領域12がp導電性
である場合例えばホウ素イオンの注入により形成可能で
ある。注入されるイオンの制御によってトレンチ21の
壁面20内にもイオンが注入される。更にイオンのドー
ピングが適切である場合例えばベース領域12を接触領
域22からのホウ素イオンの拡散により形成することも
可能である。
である場合例えばホウ素イオンの注入により形成可能で
ある。注入されるイオンの制御によってトレンチ21の
壁面20内にもイオンが注入される。更にイオンのドー
ピングが適切である場合例えばベース領域12を接触領
域22からのホウ素イオンの拡散により形成することも
可能である。
【0016】接触領域22は例えばドープされているポ
リシリコン、金属ケイ化物又は金属から成っていてもよ
い。また接触領域22はトレンチ21をドープされたポ
リシリコン又は金属で完全に満たすことにより形成する
こともできる。しかしいずれの場合にも接触領域22は
ソース領域13よりも深いが、内部領域11までは達す
るものではない。
リシリコン、金属ケイ化物又は金属から成っていてもよ
い。また接触領域22はトレンチ21をドープされたポ
リシリコン又は金属で完全に満たすことにより形成する
こともできる。しかしいずれの場合にも接触領域22は
ソース領域13よりも深いが、内部領域11までは達す
るものではない。
【図1】本発明による水平なゲート領域を有する半導体
デバイスの断面図。
デバイスの断面図。
【図2】本発明によるいわゆるトレンチ−ゲートを有す
る半導体デバイスの断面図。
る半導体デバイスの断面図。
1 内部領域 2、12 ベース領域 3、13 ソース領域 4、14 陽極領域 5 第1の絶縁層 6、16 ゲート電極 7 第2の絶縁層 8、9、18、19 電極 10、22 接触領域 15 絶縁層 17、21 トレンチ 20 トレンチ21の壁面
Claims (6)
- 【請求項1】 半導体基体の表面に接するベース領域
(2)内に埋込まれている少なくとも1つのソース領域
(3)と、ベース領域(2)の少なくとも表面に寄った
部分を覆いこの表面に対して並行な少なくとも1つのゲ
ート電極(6)と、ベース領域(2)と接続されベース
領域(2)よりも導電率の高い接触領域(10)と、ソ
ース領域及び接触領域を接触化する電極(8)とを有す
る電界効果により制御可能の半導体デバイスにおいて、
接触領域(10)がベース領域内に埋込まれている層と
して形成され、ソース領域(3)よりも横方向に突出し
ていることを特徴とする電界効果により制御可能の半導
体デバイス。 - 【請求項2】 少なくとも1つのソース領域(13)
と、半導体基体の表面に対して垂直なトレンチ(17)
内に配設されている少なくとも1つの垂直なゲート電極
(16)と、側方でトレンチ(17)に接している少な
くとも1つのベース領域(12)と、ベース領域(1
2)よりも導電率が高くベース電極と電気的に接続され
ている接触領域(22)と、ソース領域(13)及び接
触領域(22)を接触化する電極(18)とを有する電
界効果により制御可能の半導体デバイスにおいて、接触
領域(22)の深さがソース領域(13)よりも深いこ
とを特徴とする電界効果により制御可能の半導体デバイ
ス。 - 【請求項3】 接触領域(10、22)がドープされて
いる半導体領域であることを特徴とする請求項1又は2
記載の半導体デバイス。 - 【請求項4】 接触領域(10、22)がドープされた
ポリシリコンから成ることを特徴とする請求項1又は2
記載の半導体デバイス。 - 【請求項5】 接触領域(10、22)が金属ケイ化物
から成ることを特徴とする請求項1又は2記載の半導体
デバイス。 - 【請求項6】 接触領域(10、22)が金属から成る
ことを特徴とする請求項1又は2記載の半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4435458.4 | 1994-10-04 | ||
| DE4435458A DE4435458C2 (de) | 1994-10-04 | 1994-10-04 | Durch Feldeffekt steuerbares Halbleiterbauelement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213598A true JPH08213598A (ja) | 1996-08-20 |
Family
ID=6529925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7278403A Pending JPH08213598A (ja) | 1994-10-04 | 1995-10-02 | 電界効果により制御可能の半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0706223A1 (ja) |
| JP (1) | JPH08213598A (ja) |
| DE (1) | DE4435458C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
| JP2016058660A (ja) * | 2014-09-11 | 2016-04-21 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19842488A1 (de) * | 1998-09-16 | 2000-03-30 | Siemens Ag | Halbleitervorrichtung und Halbleiterstruktur mit Kontaktierung |
| US6077744A (en) * | 1999-02-22 | 2000-06-20 | Intersil Corporation | Semiconductor trench MOS devices |
| US6188105B1 (en) | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| US6365942B1 (en) | 2000-12-06 | 2002-04-02 | Fairchild Semiconductor Corporation | MOS-gated power device with doped polysilicon body and process for forming same |
| DE10101677B4 (de) * | 2001-01-16 | 2005-02-03 | Tihanyi, Jenö, Dr. | Niederohmiger, rückwärts sperrender Trench-Gate HV MOSFET |
| JP4188637B2 (ja) * | 2002-08-05 | 2008-11-26 | 独立行政法人産業技術総合研究所 | 半導体装置 |
| DE10319515B4 (de) * | 2003-04-30 | 2005-06-23 | Infineon Technologies Ag | Trench-IGBT |
| DE102004057791B4 (de) * | 2004-11-30 | 2018-12-13 | Infineon Technologies Ag | Trenchtransistor sowie Verfahren zu dessen Herstellung |
| US7285822B2 (en) * | 2005-02-11 | 2007-10-23 | Alpha & Omega Semiconductor, Inc. | Power MOS device |
| US8362547B2 (en) | 2005-02-11 | 2013-01-29 | Alpha & Omega Semiconductor Limited | MOS device with Schottky barrier controlling layer |
| DE102006006700B9 (de) * | 2006-02-13 | 2008-07-10 | Infineon Technologies Austria Ag | Halbleiterbauelement insbesondere Leistungshalbleiterbauelement mit Ladungsträgerrekombinationszonen und Verfahren zur Herstellung desselben |
| DE102006049354B3 (de) * | 2006-10-19 | 2008-06-05 | Infineon Technologies Ag | Verfahren zur Herstellung eines Anschlusskontakts auf einem Halbleiterkörper |
| US9070765B2 (en) | 2013-02-06 | 2015-06-30 | Infineon Technologies Ag | Semiconductor device with low on resistance and high breakdown voltage |
| CN105762077B (zh) * | 2016-05-12 | 2018-09-07 | 中山汉臣电子科技有限公司 | 绝缘栅双极晶体管的制造方法 |
| CN105789294B (zh) * | 2016-05-12 | 2019-01-01 | 中山汉臣电子科技有限公司 | 绝缘栅双极晶体管结构 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型mosfet装置の製造方法 |
| JPS63177473A (ja) * | 1987-01-16 | 1988-07-21 | Nissan Motor Co Ltd | 縦型mosfet |
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型mosfet |
| JPH02181471A (ja) * | 1989-01-06 | 1990-07-16 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH05121747A (ja) * | 1991-10-29 | 1993-05-18 | Sanyo Electric Co Ltd | 絶縁ゲート形電界効果トランジスタ |
| JPH05283704A (ja) * | 1992-04-04 | 1993-10-29 | Rohm Co Ltd | 半導体装置およびその製法 |
| JPH05304297A (ja) * | 1992-01-29 | 1993-11-16 | Nec Corp | 電力用半導体装置およびその製造方法 |
| JPH05315620A (ja) * | 1992-05-08 | 1993-11-26 | Rohm Co Ltd | 半導体装置およびその製造法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2930780C2 (de) * | 1979-07-28 | 1982-05-27 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Verfahren zur Herstellung eines VMOS-Transistors |
| CA1216968A (en) * | 1983-09-06 | 1987-01-20 | Victor A.K. Temple | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
| DE3634982C2 (de) * | 1986-10-14 | 1996-07-18 | Siemens Ag | Herstellverfahren für einen Leistungs-MOSFET |
| JPH01300569A (ja) * | 1988-05-27 | 1989-12-05 | Mitsubishi Electric Corp | 半導体装置 |
-
1994
- 1994-10-04 DE DE4435458A patent/DE4435458C2/de not_active Expired - Fee Related
-
1995
- 1995-09-20 EP EP95114820A patent/EP0706223A1/de not_active Ceased
- 1995-10-02 JP JP7278403A patent/JPH08213598A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型mosfet装置の製造方法 |
| JPS63177473A (ja) * | 1987-01-16 | 1988-07-21 | Nissan Motor Co Ltd | 縦型mosfet |
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型mosfet |
| JPH02181471A (ja) * | 1989-01-06 | 1990-07-16 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH05121747A (ja) * | 1991-10-29 | 1993-05-18 | Sanyo Electric Co Ltd | 絶縁ゲート形電界効果トランジスタ |
| JPH05304297A (ja) * | 1992-01-29 | 1993-11-16 | Nec Corp | 電力用半導体装置およびその製造方法 |
| JPH05283704A (ja) * | 1992-04-04 | 1993-10-29 | Rohm Co Ltd | 半導体装置およびその製法 |
| JPH05315620A (ja) * | 1992-05-08 | 1993-11-26 | Rohm Co Ltd | 半導体装置およびその製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
| JP2016058660A (ja) * | 2014-09-11 | 2016-04-21 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4435458A1 (de) | 1996-04-11 |
| DE4435458C2 (de) | 1998-07-02 |
| EP0706223A1 (de) | 1996-04-10 |
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