JPH05175424A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05175424A JPH05175424A JP3355619A JP35561991A JPH05175424A JP H05175424 A JPH05175424 A JP H05175424A JP 3355619 A JP3355619 A JP 3355619A JP 35561991 A JP35561991 A JP 35561991A JP H05175424 A JPH05175424 A JP H05175424A
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Landscapes
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Abstract
(57)【要約】 （修正有）
【目的】 チャネル領域形成におけるマスク合わせ余裕
等を考慮せずに、工程の簡略化と、素子の集積化が向上
する半導体記憶装置及びその製造方法を提供する。 【構成】 Ｐ型シリコン基板１１にトレンチ状溝を形成
し、この溝の内表面にキャパシタ拡散層１９を形成し、
その内表面にキャパシタ絶縁膜２１を介してプレート電
極２２を形成して、電荷蓄積部を形成する。一方、トレ
ンチ状溝の上部には、第１のシリコン酸化膜１３を介し
てゲート電極２４を溝内で自己整合的に形成し、各トレ
ンチ状溝間に挾まれた凸部上にドレイン拡散層２０を形
成し、これらのゲート電極２４とキャパシタ拡散層１９
とドレイン拡散層２０とにより、ドレイン拡散層２０と
ゲート電極２４とを共用した縦型のＭＯＳ型電界効果ト
ランジスタを構成し、ゲート電極２４を選択ワード線と
し、ドレイン拡散層２０上に配線電極２６を形成し、こ
れをビット電極とすることにより、１キャパシタ，１ト
ランジスタ型のメモリユニットとした。
等を考慮せずに、工程の簡略化と、素子の集積化が向上
する半導体記憶装置及びその製造方法を提供する。 【構成】 Ｐ型シリコン基板１１にトレンチ状溝を形成
し、この溝の内表面にキャパシタ拡散層１９を形成し、
その内表面にキャパシタ絶縁膜２１を介してプレート電
極２２を形成して、電荷蓄積部を形成する。一方、トレ
ンチ状溝の上部には、第１のシリコン酸化膜１３を介し
てゲート電極２４を溝内で自己整合的に形成し、各トレ
ンチ状溝間に挾まれた凸部上にドレイン拡散層２０を形
成し、これらのゲート電極２４とキャパシタ拡散層１９
とドレイン拡散層２０とにより、ドレイン拡散層２０と
ゲート電極２４とを共用した縦型のＭＯＳ型電界効果ト
ランジスタを構成し、ゲート電極２４を選択ワード線と
し、ドレイン拡散層２０上に配線電極２６を形成し、こ
れをビット電極とすることにより、１キャパシタ，１ト
ランジスタ型のメモリユニットとした。
Description
【０００１】
【産業上の利用分野】この発明は、１個のコンデンサと
１個のＭＯＳ型電界効果トランジスタより構成された半
導体記憶装置およびその製造方法に関するものである。
１個のＭＯＳ型電界効果トランジスタより構成された半
導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリの集積化が進むにつれて、
従来平面的に構成されていたＤＲＡＭ（Daynamic Rando
m Access Memori ）セルがいわゆるスタックセル，トレ
ンチに代表されるような立体的に構成されるセル構造が
提案されている。
従来平面的に構成されていたＤＲＡＭ（Daynamic Rando
m Access Memori ）セルがいわゆるスタックセル，トレ
ンチに代表されるような立体的に構成されるセル構造が
提案されている。
【０００３】このトレンチ型メモリセルの例を図５，図
６に示す。これらの図５，図６はＩＥＤＭ '８５ Tech,
Dig. ＰＰ７１４〜７１４に示されているものである。
図５はトレンチ型メモリセルの平面図であり、図６は断
面図である。この図５，図６の両図において、高濃度Ｐ
型シリコン基板５１の上にＰ型エピタキシャル層５２が
形成されており、この高濃度Ｐ型シリコン基板５１に形
成したトレンチ５３の内側には、電荷蓄積用キャパシタ
絶縁膜５４が形成されており、それに対向する形で、高
濃度Ｎ型多結晶シリコン電極５５が形成されている。
６に示す。これらの図５，図６はＩＥＤＭ '８５ Tech,
Dig. ＰＰ７１４〜７１４に示されているものである。
図５はトレンチ型メモリセルの平面図であり、図６は断
面図である。この図５，図６の両図において、高濃度Ｐ
型シリコン基板５１の上にＰ型エピタキシャル層５２が
形成されており、この高濃度Ｐ型シリコン基板５１に形
成したトレンチ５３の内側には、電荷蓄積用キャパシタ
絶縁膜５４が形成されており、それに対向する形で、高
濃度Ｎ型多結晶シリコン電極５５が形成されている。
【０００４】この高濃度Ｎ型多結晶シリコン電極５５の
上部は直接Ｐ型エピタキシャル層５２に接続されてお
り、ソース拡散層５６となっている。Ｐ型エピタキシャ
ル層５２の上部には、分離絶縁膜５９で分離されたドレ
イン拡散層があり、ビット線５８ａとしての機能も併せ
もっている。
上部は直接Ｐ型エピタキシャル層５２に接続されてお
り、ソース拡散層５６となっている。Ｐ型エピタキシャ
ル層５２の上部には、分離絶縁膜５９で分離されたドレ
イン拡散層があり、ビット線５８ａとしての機能も併せ
もっている。
【０００５】高濃度Ｐ型シリコン基板５１の上方には、
トレンチ内部を覆うようにして、上述の多結晶シリコン
電極５５が形成されており、トレンチ５３の内部に形成
されたＭＯＳＦＥＴのゲート電極として、さらに、セル
を選択するワード線６０として機能している。上方に
は、中間絶縁膜，配線電極などが形成されている。以上
のようにして、トレンチ型メモリセルが構成されてい
る。なお、５７はチャネル領域である。
トレンチ内部を覆うようにして、上述の多結晶シリコン
電極５５が形成されており、トレンチ５３の内部に形成
されたＭＯＳＦＥＴのゲート電極として、さらに、セル
を選択するワード線６０として機能している。上方に
は、中間絶縁膜，配線電極などが形成されている。以上
のようにして、トレンチ型メモリセルが構成されてい
る。なお、５７はチャネル領域である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のトレンチ型メモリセルにおいては、高度の集積
化が困難であるという問題があった、すなわち、図５の
平面図に示すように、このトレンチ型メモリセルでは、
ビット線５８ａをセル間で分離するために、分離絶縁膜
５９を形成する必要があるデザインルール（最小加工寸
法）をＬとすると、Ｘ方向（図５参照）は分離絶縁膜５
９とトレンチ５３との合わせ余裕Ｄ１が必要なため、
（２Ｌ＋２Ｄ１）となる。
た従来のトレンチ型メモリセルにおいては、高度の集積
化が困難であるという問題があった、すなわち、図５の
平面図に示すように、このトレンチ型メモリセルでは、
ビット線５８ａをセル間で分離するために、分離絶縁膜
５９を形成する必要があるデザインルール（最小加工寸
法）をＬとすると、Ｘ方向（図５参照）は分離絶縁膜５
９とトレンチ５３との合わせ余裕Ｄ１が必要なため、
（２Ｌ＋２Ｄ１）となる。
【０００７】また、Ｙ方向の周期はトレンチ５３とワー
ド線６０との合わせ余裕Ｄ２が必要なため、（２Ｌ＋２
Ｄ２）となる。合わせ余裕Ｄ１，Ｄ２はともに加工上の
合わせ余裕のために必要な寸法であり、この分だけ、素
子の集積化を妨げていることになるとともに、ゲート電
極やコンタクトホールとなる部分が自己整合的に形成さ
れていないために、製造工程の簡略化を阻害している。
ド線６０との合わせ余裕Ｄ２が必要なため、（２Ｌ＋２
Ｄ２）となる。合わせ余裕Ｄ１，Ｄ２はともに加工上の
合わせ余裕のために必要な寸法であり、この分だけ、素
子の集積化を妨げていることになるとともに、ゲート電
極やコンタクトホールとなる部分が自己整合的に形成さ
れていないために、製造工程の簡略化を阻害している。
【０００８】請求項１に記載の発明は前記従来技術がも
っている問題点のうち、合わせ余裕が必要なために素子
の集積化を妨げるという問題点について解決した半導体
装置を提供することである。
っている問題点のうち、合わせ余裕が必要なために素子
の集積化を妨げるという問題点について解決した半導体
装置を提供することである。
【０００９】請求項２に記載の発明は前記従来技術がも
っている問題点のうち、マスク合わせ余裕を必要とする
点について解決した半導体記憶装置を提供するものであ
る。
っている問題点のうち、マスク合わせ余裕を必要とする
点について解決した半導体記憶装置を提供するものであ
る。
【００１０】さらに、請求項３に記載の発明は前記従来
技術がもっている問題点のうち、合わせ余裕が必要なた
め、素子の集積化を妨げているという問題点と、製造工
程の簡略化を阻害しているという点について解決した半
導体装置の製造方法を提供するものである。
技術がもっている問題点のうち、合わせ余裕が必要なた
め、素子の集積化を妨げているという問題点と、製造工
程の簡略化を阻害しているという点について解決した半
導体装置の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】請求項１に記載の発明は
前記問題点を解決するために、半導体装置において、ト
レンチ状溝部に形成された半導体領域の側面にそれぞれ
が分離されたキャパシタとトレンチ状溝部内にゲート電
極を自己整合的に形成したＭＯＳ型電界効果トランジス
タとによるメモリセルを設けたものである。
前記問題点を解決するために、半導体装置において、ト
レンチ状溝部に形成された半導体領域の側面にそれぞれ
が分離されたキャパシタとトレンチ状溝部内にゲート電
極を自己整合的に形成したＭＯＳ型電界効果トランジス
タとによるメモリセルを設けたものである。
【００１２】請求項２に記載の発明の半導体装置におい
ては、トレンチ状溝内部に延在してＭＯＳ型電界効果ト
ランジスタの要素となるトレンチ状溝間の凸部の側面の
半導体領域と絶縁膜を介してトレンチ状溝内部に形成さ
れた導電性の電極とによりキャパシタを形成したもので
ある。
ては、トレンチ状溝内部に延在してＭＯＳ型電界効果ト
ランジスタの要素となるトレンチ状溝間の凸部の側面の
半導体領域と絶縁膜を介してトレンチ状溝内部に形成さ
れた導電性の電極とによりキャパシタを形成したもので
ある。
【００１３】請求項３に記載の発明は半導体記憶装置の
製造方法において、第１のトレンチ状溝部の内部の側面
に耐拡散性を有する第１の絶縁膜を形成した後に、第１
のトレンチ状溝部に自己整合的に第２のトレンチ状溝部
を形成し、かつその表面に選択的に素子分離領域を形成
する工程と、第２のトレンチ状溝部の内部にキャパシタ
領域を形成しこのキャパシタ領域のいずれか一方の電極
を第１の絶縁膜の下部に接する半導体基板表面に形成し
た半導体領域に接する工程と、第１の絶縁膜の除去後第
１のトレンチ状溝部の側面と絶縁膜を介してともに接す
るようにゲート電極を埋設して形成する工程とを導入し
たものである。
製造方法において、第１のトレンチ状溝部の内部の側面
に耐拡散性を有する第１の絶縁膜を形成した後に、第１
のトレンチ状溝部に自己整合的に第２のトレンチ状溝部
を形成し、かつその表面に選択的に素子分離領域を形成
する工程と、第２のトレンチ状溝部の内部にキャパシタ
領域を形成しこのキャパシタ領域のいずれか一方の電極
を第１の絶縁膜の下部に接する半導体基板表面に形成し
た半導体領域に接する工程と、第１の絶縁膜の除去後第
１のトレンチ状溝部の側面と絶縁膜を介してともに接す
るようにゲート電極を埋設して形成する工程とを導入し
たものである。
【００１４】
【作用】請求項１の発明においては、トレンチ状溝部内
部にキャパシタが形成され、トレンチ状溝部の側面のゲ
ート絶縁膜が形成され、キャパシタとＭＯＳ型電界効果
トランジスタとにより縦型のメモリセルとなり、かつト
レンチ状溝部の側部がチャネル領域となり、チャネル領
域形におけるマスク合わせ余裕の考慮を不要とする。
部にキャパシタが形成され、トレンチ状溝部の側面のゲ
ート絶縁膜が形成され、キャパシタとＭＯＳ型電界効果
トランジスタとにより縦型のメモリセルとなり、かつト
レンチ状溝部の側部がチャネル領域となり、チャネル領
域形におけるマスク合わせ余裕の考慮を不要とする。
【００１５】請求項２に記載の発明においては、トレン
チ状溝部のキャパシタを形成する半導体領域がＭＯＳ型
電界効果トランジスタの要素となる凸部側面の半導体領
域と共用しているから、トランスファ・トランジスタと
して動作する。
チ状溝部のキャパシタを形成する半導体領域がＭＯＳ型
電界効果トランジスタの要素となる凸部側面の半導体領
域と共用しているから、トランスファ・トランジスタと
して動作する。
【００１６】請求項３に記載の発明においては、第１の
トレンチ状溝部に第２のトレンチ状溝部を自己整合的に
形成し、その表面に選択的に素子分離領域を形成し、第
２のトレンチ状溝部にキャパシタを形成し、このキャパ
シタの一方の電極を第１のトレンチ状溝部に形成した半
導体領域に接続することにより、キャパシタの一方の電
極とＭＯＳ型電界効果トランジスタの半導体領域と共有
となり、キャパシタとＭＯＳ型電界効果トランジスタと
により縦型メモリセルを形成し、素子の集積化を可能と
し、かつ、ゲート電極とコンタクトホール部を自己整合
的に形成してパターン形成を不要とする。
トレンチ状溝部に第２のトレンチ状溝部を自己整合的に
形成し、その表面に選択的に素子分離領域を形成し、第
２のトレンチ状溝部にキャパシタを形成し、このキャパ
シタの一方の電極を第１のトレンチ状溝部に形成した半
導体領域に接続することにより、キャパシタの一方の電
極とＭＯＳ型電界効果トランジスタの半導体領域と共有
となり、キャパシタとＭＯＳ型電界効果トランジスタと
により縦型メモリセルを形成し、素子の集積化を可能と
し、かつ、ゲート電極とコンタクトホール部を自己整合
的に形成してパターン形成を不要とする。
【００１７】
【実施例】以下、この発明の半導体装置の実施例につい
て図面に基づき説明する。図１はその一実施例の斜視図
であり、図２はその断面図である。この図１，図２の両
図において、Ｐ型シリコン基板１１の表面にトレンチ状
溝が形成されており、このトレンチ状溝の下部には、内
表面にキャパシタ拡散層１９が形成されている。このキ
ャパシタ拡散層１９とキャパシタ絶縁膜２１を介してプ
レート電極２２が形成されており、かくしてプレート電
極２２，キャパシタ拡散層１９，キャパシタ絶縁膜２１
とともに電荷蓄積部としての電荷蓄積キャパシタを形成
している。
て図面に基づき説明する。図１はその一実施例の斜視図
であり、図２はその断面図である。この図１，図２の両
図において、Ｐ型シリコン基板１１の表面にトレンチ状
溝が形成されており、このトレンチ状溝の下部には、内
表面にキャパシタ拡散層１９が形成されている。このキ
ャパシタ拡散層１９とキャパシタ絶縁膜２１を介してプ
レート電極２２が形成されており、かくしてプレート電
極２２，キャパシタ拡散層１９，キャパシタ絶縁膜２１
とともに電荷蓄積部としての電荷蓄積キャパシタを形成
している。
【００１８】トレンチ状溝の上部には、ゲート絶縁膜で
ある第１のシリコン酸化膜１３を介してゲート電極２４
が形成されており、キャパシタ拡散層１９の上端とドレ
イン拡散層２０とにより、ＭＯＳＦＥＴを形成してお
り、トランスファ−トランジスタとして動作する。
ある第１のシリコン酸化膜１３を介してゲート電極２４
が形成されており、キャパシタ拡散層１９の上端とドレ
イン拡散層２０とにより、ＭＯＳＦＥＴを形成してお
り、トランスファ−トランジスタとして動作する。
【００１９】また、選択ワード線としてのゲート電極２
４とドレイン拡散層２０上に形成されたビット線となる
配線電極２６とにより、１キャパシタ，１トランジスタ
型のメモリユニットを形成することになる。
４とドレイン拡散層２０上に形成されたビット線となる
配線電極２６とにより、１キャパシタ，１トランジスタ
型のメモリユニットを形成することになる。
【００２０】この場合、ＭＯＳＦＥＴ Ｔr1はアクティ
ブ領域Ｐ1 ，Ｐ2 をチャネル領域とし、ＭＯＳＦＥＴ
Ｔr2はアクティブ領域Ｐ2 ，Ｐ3 をチャネル領域として
いる。このように、ＭＯＳＦＥＴ Ｔr1，Ｔr2はドレイ
ン拡散層２０およびゲート電極２４を共用した縦型トラ
ンジスタとなっている。
ブ領域Ｐ1 ，Ｐ2 をチャネル領域とし、ＭＯＳＦＥＴ
Ｔr2はアクティブ領域Ｐ2 ，Ｐ3 をチャネル領域として
いる。このように、ＭＯＳＦＥＴ Ｔr1，Ｔr2はドレイ
ン拡散層２０およびゲート電極２４を共用した縦型トラ
ンジスタとなっている。
【００２１】各メモリユニットはワード線方向には（ト
レンチ状溝に平行な方向）、分離絶縁膜１８により分
離、絶縁されている。したがって、このような縦型メモ
リユニットでは、デザインルールをＬとした場合、ワー
ド線方向の周期は（アクティブＬ＋分離領域Ｌの）２Ｌ
となる。ビット線方向はゲート電極２４がトレンチに自
己整合的に形成されているため、トレンチの周期の２倍
＝２Ｌとなる。結局、メモリユニットの面積は２Ｌ×２
Ｌ＝４Ｌ2 となる。従来に比べ、マスクの合わせ余裕Ｄ
１，Ｄ２が不要となり、したがって、素子の高集積化が
可能となる。
レンチ状溝に平行な方向）、分離絶縁膜１８により分
離、絶縁されている。したがって、このような縦型メモ
リユニットでは、デザインルールをＬとした場合、ワー
ド線方向の周期は（アクティブＬ＋分離領域Ｌの）２Ｌ
となる。ビット線方向はゲート電極２４がトレンチに自
己整合的に形成されているため、トレンチの周期の２倍
＝２Ｌとなる。結局、メモリユニットの面積は２Ｌ×２
Ｌ＝４Ｌ2 となる。従来に比べ、マスクの合わせ余裕Ｄ
１，Ｄ２が不要となり、したがって、素子の高集積化が
可能となる。
【００２２】次に、上記構成の半導体記憶装置の製造方
法の一実施例について述べる。図３（ａ）〜図３（ｃ）
はその第１段の工程断面図であり、図４（ａ）〜図４
（ｃ）はその第２段の工程断面図である。これらの図３
（ａ）〜図３（ｃ），図４（ａ）〜図４（ｃ）におい
て、図１，図２と同一部分には同一符号を付して述べ
る。
法の一実施例について述べる。図３（ａ）〜図３（ｃ）
はその第１段の工程断面図であり、図４（ａ）〜図４
（ｃ）はその第２段の工程断面図である。これらの図３
（ａ）〜図３（ｃ），図４（ａ）〜図４（ｃ）におい
て、図１，図２と同一部分には同一符号を付して述べ
る。
【００２３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１１の表面部にビット線方向（図２で示した配
線電極２６方向）にのび、例えば幅１μｍ，深さ0.６μ
ｍの第１のトレンチ状溝１２を形成する。
コン基板１１の表面部にビット線方向（図２で示した配
線電極２６方向）にのび、例えば幅１μｍ，深さ0.６μ
ｍの第１のトレンチ状溝１２を形成する。
【００２４】次に、第１のトレンチ状溝１２を含む基板
全面に２００Å厚の第１のシリコン酸化膜１３および１
０００Å厚の第１のシリコン窒化膜１４を順次形成した
後、方向性エッチングにより、この第１のシリコン窒化
膜１４をエッチングして、第１のトレンチ状溝１２の側
面にのみ残す。
全面に２００Å厚の第１のシリコン酸化膜１３および１
０００Å厚の第１のシリコン窒化膜１４を順次形成した
後、方向性エッチングにより、この第１のシリコン窒化
膜１４をエッチングして、第１のトレンチ状溝１２の側
面にのみ残す。
【００２５】次に、図３（ｂ）に示すように、第１のシ
リコン酸化膜１３，第１のシリコン窒化膜１４をマスク
にして、第１のトレンチ状溝１２の側部をエッチングし
て、第２のトレンチ状溝１５をさらに３μｍ程度形成す
る。この第２のトレンチ状溝１５を含むシリコン基板１
１の表面に、さらに第２のシリコン酸化膜１６，第２の
シリコン窒化膜１７をそれぞれ５００Å，１０００Å順
次形成する。
リコン酸化膜１３，第１のシリコン窒化膜１４をマスク
にして、第１のトレンチ状溝１２の側部をエッチングし
て、第２のトレンチ状溝１５をさらに３μｍ程度形成す
る。この第２のトレンチ状溝１５を含むシリコン基板１
１の表面に、さらに第２のシリコン酸化膜１６，第２の
シリコン窒化膜１７をそれぞれ５００Å，１０００Å順
次形成する。
【００２６】その後、フォトリソグラフィ法により、図
１（ｃ）に示すように、素子分離領域以外の第２のシリ
コン窒化膜１７，第２のシリコン酸化膜１６，第１のシ
リコン窒化膜１４，第１のシリコン酸化膜１３を順次選
択的にエッチングする。そして、９５０℃のウエット酸
素雰囲気中で６０分熱酸化し、４０００Å厚さの分離絶
縁膜（フィールド酸化膜）１８を形成する。
１（ｃ）に示すように、素子分離領域以外の第２のシリ
コン窒化膜１７，第２のシリコン酸化膜１６，第１のシ
リコン窒化膜１４，第１のシリコン酸化膜１３を順次選
択的にエッチングする。そして、９５０℃のウエット酸
素雰囲気中で６０分熱酸化し、４０００Å厚さの分離絶
縁膜（フィールド酸化膜）１８を形成する。
【００２７】この場合、必要があれば、分離絶縁膜１８
の形成前にリン（Ｐ）を４０keV ，３×１０13cm-2程度
斜めイオン注入し、チャネルストップ層を形成してもよ
い。分離絶縁膜１８の形成後、第２のシリコン窒化膜１
７，第２のシリコン酸化膜１６を順次エッチングにより
除去する。
の形成前にリン（Ｐ）を４０keV ，３×１０13cm-2程度
斜めイオン注入し、チャネルストップ層を形成してもよ
い。分離絶縁膜１８の形成後、第２のシリコン窒化膜１
７，第２のシリコン酸化膜１６を順次エッチングにより
除去する。
【００２８】次いで、図４（ａ）〜図４（ｃ）に示す第
２段の工程段階に入り、まず、図４（ａ）に示すよう
に、シリコン基板１１の全面にヒ素（Ａs)を加速エネル
ギ６０keV ，ドーズ量１×１０16cm-2で斜めイオン注入
する。このとき、第１のシリコン窒化膜１４がマスクと
して作用するので、第２のトレンチ状溝１５の下部内壁
および第１のトレンチ状溝部１２の上部間に挾まれてい
る凸部の上面のみｎ型ヒ素拡散層が形成される。第２の
トレンチ状溝１５の下部のｎ型ヒ素拡散層はキャパシタ
拡散層１９となり、第１のトレンチ状溝１２の上面の拡
散層はドレイン拡散層２０となる。
２段の工程段階に入り、まず、図４（ａ）に示すよう
に、シリコン基板１１の全面にヒ素（Ａs)を加速エネル
ギ６０keV ，ドーズ量１×１０16cm-2で斜めイオン注入
する。このとき、第１のシリコン窒化膜１４がマスクと
して作用するので、第２のトレンチ状溝１５の下部内壁
および第１のトレンチ状溝部１２の上部間に挾まれてい
る凸部の上面のみｎ型ヒ素拡散層が形成される。第２の
トレンチ状溝１５の下部のｎ型ヒ素拡散層はキャパシタ
拡散層１９となり、第１のトレンチ状溝１２の上面の拡
散層はドレイン拡散層２０となる。
【００２９】次いで、膜厚８０Åのシリコン酸化膜を形
成し、キャパシタ絶縁膜２１とする。さらに、シリコン
基板１１全面にドープトポリシリコン膜を0.７〜1.２μ
ｍ形成し、エッチバック法により、第２のトレンチ状溝
１５の内深さ0.８μｍまでエッチングし、プレート電極
２２とする。
成し、キャパシタ絶縁膜２１とする。さらに、シリコン
基板１１全面にドープトポリシリコン膜を0.７〜1.２μ
ｍ形成し、エッチバック法により、第２のトレンチ状溝
１５の内深さ0.８μｍまでエッチングし、プレート電極
２２とする。
【００３０】その後、図４（ｂ）に示すように、第２の
トレンチ状溝内に0.２μｍの第１層間絶縁膜２３を選択
形成する。そして、第１のシリコン窒化膜１４をエッチ
ングにより除去した後、0.５μｍ厚さのドープトポリシ
リコン膜を第１のトレンチ状溝１２内に選択形成し、ゲ
ート電極２４とする。この時、ゲート電極２４は第１の
トレンチ状溝１２内に自己整合的に埋め込まれるため、
フォトリソグラフィの必要はない。また、ゲート電極２
４に対応するアクティブ領域の側面がチャネル長とな
る。
トレンチ状溝内に0.２μｍの第１層間絶縁膜２３を選択
形成する。そして、第１のシリコン窒化膜１４をエッチ
ングにより除去した後、0.５μｍ厚さのドープトポリシ
リコン膜を第１のトレンチ状溝１２内に選択形成し、ゲ
ート電極２４とする。この時、ゲート電極２４は第１の
トレンチ状溝１２内に自己整合的に埋め込まれるため、
フォトリソグラフィの必要はない。また、ゲート電極２
４に対応するアクティブ領域の側面がチャネル長とな
る。
【００３１】さらに、図４（ｃ）に示すように、第１の
トレンチ状溝内に0.２μｍ厚さの第２層間絶縁膜２５を
選択形成し、第１のトレンチ状溝１２間に挾まれた凸部
の上面の第１のシリコン酸化膜１３を選択除去した後
に、0.５μｍ〜0.８μｍ厚さのアルミ電極を形成し、配
線電極２６とする。なお、この場合、必要があれば、中
間絶縁膜，配線電極を積層して多層配線としてもよい。
トレンチ状溝内に0.２μｍ厚さの第２層間絶縁膜２５を
選択形成し、第１のトレンチ状溝１２間に挾まれた凸部
の上面の第１のシリコン酸化膜１３を選択除去した後
に、0.５μｍ〜0.８μｍ厚さのアルミ電極を形成し、配
線電極２６とする。なお、この場合、必要があれば、中
間絶縁膜，配線電極を積層して多層配線としてもよい。
【００３２】なお、この発明は上記図示の実施例に限定
されるものではなく、要旨を逸脱しない範囲内におい
て、種々の変形実施ができるものである。たとえば、キ
ャパシタ絶縁膜２１として、シリコン酸化膜単層だけで
なく、シリコン窒化膜を含む２層または３層膜、もしく
は酸化タンタルに代表される高誘電体膜を使用すること
もできる。
されるものではなく、要旨を逸脱しない範囲内におい
て、種々の変形実施ができるものである。たとえば、キ
ャパシタ絶縁膜２１として、シリコン酸化膜単層だけで
なく、シリコン窒化膜を含む２層または３層膜、もしく
は酸化タンタルに代表される高誘電体膜を使用すること
もできる。
【００３３】また、上記実施例では、第１のトレンチ状
溝１２の形成後の第１のシリコン酸化膜１３をそのまま
ゲート酸化膜として使用したが、例えば、キャパシタ部
形成後のゲート電極形成前に一度第１のシリコン酸化膜
を除去し、再度ゲート酸化膜を酸化して形成してもよ
い。
溝１２の形成後の第１のシリコン酸化膜１３をそのまま
ゲート酸化膜として使用したが、例えば、キャパシタ部
形成後のゲート電極形成前に一度第１のシリコン酸化膜
を除去し、再度ゲート酸化膜を酸化して形成してもよ
い。
【００３４】さらに、キャパシタ拡散層のドーパントと
して、Ａs を用いたが、、リン（Ｐ）を使用することも
可能である。また、その拡散法として、斜めイオン注入
法の他に、気相拡散法，固相拡散法なども使用できる。
これらの方法は特に深いトレンチ状溝のときに効果的で
ある。さらに、キャパシタ絶縁膜２１として、シリコン
酸化膜を使用する場合、拡散層の形成はキャパシタ絶縁
膜の形成後でも可能である。
して、Ａs を用いたが、、リン（Ｐ）を使用することも
可能である。また、その拡散法として、斜めイオン注入
法の他に、気相拡散法，固相拡散法なども使用できる。
これらの方法は特に深いトレンチ状溝のときに効果的で
ある。さらに、キャパシタ絶縁膜２１として、シリコン
酸化膜を使用する場合、拡散層の形成はキャパシタ絶縁
膜の形成後でも可能である。
【００３５】また、第１のトレンチ状溝１２内へのゲー
ト電極などの埋め込みはエッチバック法を用いている
が、第１のトレンチ状溝内に自己整合的に埋め込むこと
ができれば、エッチバック法にこだわるものではない。
ト電極などの埋め込みはエッチバック法を用いている
が、第１のトレンチ状溝内に自己整合的に埋め込むこと
ができれば、エッチバック法にこだわるものではない。
【００３６】
【発明の効果】以上詳細に説明したように、請求項１に
記載の発明によれば、トレンチ状溝部に半導体領域を形
成し、この半導体領域の側面にそれぞれ分離されたキャ
パシタとＭＯＳ型電界効果トランジスタとからなるメモ
リセルを設け、このＭＯＳ型電界効果トランジスタのゲ
ート電極をトレンチ状溝部内に自己整合的に形成したの
で、チャネル領域形成におけるマスク合わせ余裕などを
考慮する必要がなくなる。これにともない、素子の高集
積化が促進されるとともに、チャネル長が第１のトレン
チ溝形成時にほぼ決定されるため、従来例に比べてチャ
ネル長の制御が容易になるという利点を有する。
記載の発明によれば、トレンチ状溝部に半導体領域を形
成し、この半導体領域の側面にそれぞれ分離されたキャ
パシタとＭＯＳ型電界効果トランジスタとからなるメモ
リセルを設け、このＭＯＳ型電界効果トランジスタのゲ
ート電極をトレンチ状溝部内に自己整合的に形成したの
で、チャネル領域形成におけるマスク合わせ余裕などを
考慮する必要がなくなる。これにともない、素子の高集
積化が促進されるとともに、チャネル長が第１のトレン
チ溝形成時にほぼ決定されるため、従来例に比べてチャ
ネル長の制御が容易になるという利点を有する。
【００３７】また、請求項２に記載の発明によれば、ト
レンチ状溝内部から延在してＭＯＳ型電界効果トランジ
スタの要素となる凸部側面に半導体領域を形成し、この
半導体領域と絶縁膜を介してトレンチ状溝内に形成した
導電性電極とにより、キャパシタを構成するようにした
ので、ＭＯＳ型電界効果トランジスタと縦型メモリセル
の構成が可能となり、マスク合わせ余裕を不要とし、し
たがって、素子の高集積化が可能となる。
レンチ状溝内部から延在してＭＯＳ型電界効果トランジ
スタの要素となる凸部側面に半導体領域を形成し、この
半導体領域と絶縁膜を介してトレンチ状溝内に形成した
導電性電極とにより、キャパシタを構成するようにした
ので、ＭＯＳ型電界効果トランジスタと縦型メモリセル
の構成が可能となり、マスク合わせ余裕を不要とし、し
たがって、素子の高集積化が可能となる。
【００３８】さらに、請求項３の発明によれば、第１の
トレンチ状溝部の下部に第２のトレンチ状溝部を形成
し、この第２のトレンチ状溝部にキャパシタを形成し、
第１のトレンチ状溝部にドレイン拡散層とゲート電極を
共用にした縦型ＭＯＳ型電界効果トランジスタを形成す
るとともに、ゲート電極およびコンタクトホールとなる
部分が自己整合的に形成されるので、パターン形成が不
要になる等工程の簡易化および短縮化が可能となる。
トレンチ状溝部の下部に第２のトレンチ状溝部を形成
し、この第２のトレンチ状溝部にキャパシタを形成し、
第１のトレンチ状溝部にドレイン拡散層とゲート電極を
共用にした縦型ＭＯＳ型電界効果トランジスタを形成す
るとともに、ゲート電極およびコンタクトホールとなる
部分が自己整合的に形成されるので、パターン形成が不
要になる等工程の簡易化および短縮化が可能となる。
【図１】この発明の半導体記憶装置の一実施例の斜視
図。
図。
【図２】同上半導体記憶装置の断面図。
【図３】この発明の半導体記憶装置の製造方法の一実施
例の第１段の工程断面図。
例の第１段の工程断面図。
【図４】同上半導体記憶装置の製造方法の第２段の工程
断面図。
断面図。
【図５】従来のトレンチ型メモリセルの平面図。
【図６】従来のトレンチ型メモリセルの断面図。
１１ シリコン基板 １２ 第１のトレンチ溝 １３ 第１のシリコン酸化膜 １４ 第１のシリコン窒化膜 １５ 第２のトレンチ溝 １６ 第２のシリコン酸化膜 １７ 第２のシリコン窒化膜 １８ 分離絶縁膜 １９ キャパシタ拡散層 ２０ ドレイン拡散層 ２１ キャパシタ絶縁膜 ２２ プレート電極 ２３ 第１層間絶縁膜 ２４ ゲート電極 ２５ 第２層間絶縁膜 ２６ 配線電極
Claims (3)
- 【請求項１】 第１の導電型を有し、複数のトレンチ状
溝によって挾まれた複数の凸部が形成されて互いに電気
的に分離された半導体基板表面を有し、上記凸部上面の
少なくとも一部と側面の少なくとも一部に形成された第
２の導電型を有する半導体領域とともに上記（又はこれ
ら）半導体領域に挾まれた上記凸部の側面に形成された
絶縁膜を有し、かつ上記トレンチ状溝部の内部の対面す
る側面に上記絶縁膜を介してともに接するようにトレン
チ状溝内に埋設されたゲート電極を埋設することにより
構成されたＭＯＳ型電界効果トランジスタと、 上記第２の導電型の半導体領域より下部のトレンチ状溝
部に形成され、いずれかの導電性の電極が上記第２の導
電型の半導体領域に接続された電荷蓄積部と、を備えて
なる半導体記憶装置。 - 【請求項２】 上記電荷蓄積部が、上記トレンチ状溝部
の内部に延在して上記ＭＯＳ型電界効果トランジスタの
要素となる凸部側面に形成された第２の導電型の半導体
領域と、 この第２の導電型半導体領域と絶縁膜を介して上記トレ
ンチ状溝部の内部に形成された導電性電極と、 から構成されることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】 第１の導電型半導体基板の表面にトレン
チ状溝部を形成し、このトレンチ状溝部の内部の側面に
耐拡散性を有する絶縁膜を形成して上記トレンチ状溝部
に自己整合的に溝部を形成し、その表面に選択的に素子
分離領域を形成する工程と、 上記絶縁膜より下部のトレンチ状溝部内部に電荷蓄積領
域を形成し、この電荷蓄積領域のいずれか一方の電極を
上記絶縁膜下部に接する半導体基板の表面に形成された
第２の導電体型の半導体領域に接続する工程と、 上記絶縁膜が除去されたトレンチ状溝部の内部の対面す
る側面にこの絶縁膜を介してともに接するようにゲート
電極を上記トレンチ状溝内に埋設して形成する工程と、 複数のトレンチ状溝部間に挾まれた凸部の上面に形成さ
れた第２の導電型の半導体領域が互いに接続されるよう
に配線電極を形成する工程と、 とよりなる半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355619A JPH05175424A (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355619A JPH05175424A (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175424A true JPH05175424A (ja) | 1993-07-13 |
Family
ID=18444910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355619A Pending JPH05175424A (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727541B2 (en) | 2001-11-05 | 2004-04-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a trench capacitor |
| US6750111B2 (en) * | 2000-04-12 | 2004-06-15 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
| US6809368B2 (en) * | 2001-04-11 | 2004-10-26 | International Business Machines Corporation | TTO nitride liner for improved collar protection and TTO reliability |
-
1991
- 1991-12-24 JP JP3355619A patent/JPH05175424A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750111B2 (en) * | 2000-04-12 | 2004-06-15 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
| US6809368B2 (en) * | 2001-04-11 | 2004-10-26 | International Business Machines Corporation | TTO nitride liner for improved collar protection and TTO reliability |
| US6897107B2 (en) | 2001-04-11 | 2005-05-24 | International Business Machines Corporation | Method for forming TTO nitride liner for improved collar protection and TTO reliability |
| US6727541B2 (en) | 2001-11-05 | 2004-04-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a trench capacitor |
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