JPH0821704B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH0821704B2 JPH0821704B2 JP61048256A JP4825686A JPH0821704B2 JP H0821704 B2 JPH0821704 B2 JP H0821704B2 JP 61048256 A JP61048256 A JP 61048256A JP 4825686 A JP4825686 A JP 4825686A JP H0821704 B2 JPH0821704 B2 JP H0821704B2
- Authority
- JP
- Japan
- Prior art keywords
- solid
- electrode
- well
- state image
- well layer
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウェル層をもつ固体撮像素子に係り、特に、
疑似信号の発生を防止するのに好適な固体撮像素子に関
するものである。
疑似信号の発生を防止するのに好適な固体撮像素子に関
するものである。
従来の固体撮像素子においては、Ｎ形Si基板上に形成
したＰ形ウェル層内にホトダイオードアレーや走査回路
等を形成している。そのためウェル層の不純物濃度は10
15〜1016cm-3に制限され、ウェル層抵抗が高い。その結
果、動作時の受光部内のウェル層電位変動が、時定数が
大きいために安定せず、疑似信号が発生し、問題となっ
ていた。
したＰ形ウェル層内にホトダイオードアレーや走査回路
等を形成している。そのためウェル層の不純物濃度は10
15〜1016cm-3に制限され、ウェル層抵抗が高い。その結
果、動作時の受光部内のウェル層電位変動が、時定数が
大きいために安定せず、疑似信号が発生し、問題となっ
ていた。
この問題の対策としては、従来第18図に示すような素
子が知られている（特開昭53-138680号参照）。第18図
は固体撮像素子の受光部断面を示すものでは、11はＮ形
（不純物濃度1014〜1016cm-3）Si基板であり、12はＰ形
ウェル層（1015〜1016cm-3）、13は高濃度Ｐ形層（P
+層、1016〜1019cm-3）である。14、15はＰ形ウェル層
の電極取り出し用高濃度Ｐ形層である。16の領域はホト
ダイオード17、垂直スイッチMOSのゲート18及び垂直ス
イッチMOSのドレイン19よりなる画素を２次元状に配置
した受光部の領域である。図示の深さ方向での位置20〜
21間のＰ形Si不純物濃度分布は第19図のようになってい
る。P+層13はＰ形ウェル層12の抵抗を約２桁も小さく
し、ウェル層の電位の安定化を可能にしている。
子が知られている（特開昭53-138680号参照）。第18図
は固体撮像素子の受光部断面を示すものでは、11はＮ形
（不純物濃度1014〜1016cm-3）Si基板であり、12はＰ形
ウェル層（1015〜1016cm-3）、13は高濃度Ｐ形層（P
+層、1016〜1019cm-3）である。14、15はＰ形ウェル層
の電極取り出し用高濃度Ｐ形層である。16の領域はホト
ダイオード17、垂直スイッチMOSのゲート18及び垂直ス
イッチMOSのドレイン19よりなる画素を２次元状に配置
した受光部の領域である。図示の深さ方向での位置20〜
21間のＰ形Si不純物濃度分布は第19図のようになってい
る。P+層13はＰ形ウェル層12の抵抗を約２桁も小さく
し、ウェル層の電位の安定化を可能にしている。
しかしながら、この構造では、ホトダイオード17の下
部にあるウェル内で光により発生した電荷の一部は横方
向に拡散し高濃度Ｐ形層13のためにSi基板11には流れず
効率良くドレイン19に流入し、その結果、スメア等の疑
似信号が発生する。すなわち、基板11内の不純物等の形
状を変化させることによりウェル層の電位の安定化を行
うと、上述のように、新らたにスメア等の疑似信号が発
生するという副作用があった。
部にあるウェル内で光により発生した電荷の一部は横方
向に拡散し高濃度Ｐ形層13のためにSi基板11には流れず
効率良くドレイン19に流入し、その結果、スメア等の疑
似信号が発生する。すなわち、基板11内の不純物等の形
状を変化させることによりウェル層の電位の安定化を行
うと、上述のように、新らたにスメア等の疑似信号が発
生するという副作用があった。
２次元固体撮像素子はＮ形Si基板上のＰ形ウェル層内
にホトダイオードアレーを形成し、このＰ形ウェル層の
電極はアレー周辺で取り出される。このため、アレー内
部のウェル電位は、ウェル層抵抗とウェル・基板間容量
との時定数で外部ウェル電極電位に固定される。現在、
この時定数が信号の読み出し時間に対して無視できず、
駆動用の諸パルスによりにせ信号や誤動作が発生してい
る。にせ信号等の発生原因である上記の時定数を小さく
するために、従来技術では、例えば前述のようにウェル
層下に低抵抗の高濃度不純物層を形成する等の方法をと
っていたが、この方法ではスメア等の疑似信号等が発生
するという問題点があった。
にホトダイオードアレーを形成し、このＰ形ウェル層の
電極はアレー周辺で取り出される。このため、アレー内
部のウェル電位は、ウェル層抵抗とウェル・基板間容量
との時定数で外部ウェル電極電位に固定される。現在、
この時定数が信号の読み出し時間に対して無視できず、
駆動用の諸パルスによりにせ信号や誤動作が発生してい
る。にせ信号等の発生原因である上記の時定数を小さく
するために、従来技術では、例えば前述のようにウェル
層下に低抵抗の高濃度不純物層を形成する等の方法をと
っていたが、この方法ではスメア等の疑似信号等が発生
するという問題点があった。
本発明は従来技術での上記した問題点を解決しようと
するもので、本発明の目的は、ウェル層を含む基板内の
構造を変化させずに、にせ信号等の発生原因である上述
の時定数を低下することのできる固体撮像素子を提供す
ることにある。
するもので、本発明の目的は、ウェル層を含む基板内の
構造を変化させずに、にせ信号等の発生原因である上述
の時定数を低下することのできる固体撮像素子を提供す
ることにある。
上記問題点を解決するために、本発明の固体撮像押出
は、半導体基板上のウェル層内に形成した光電変換素
子、該光電変換素子同士を電気的に分離するチャネルス
トッパ及びスイッチ素子から成る画素のアレーと、この
画素のアレーを走査する水平及び垂直走査素子を有する
固体撮像素子において、前記ウェル層に電圧を印加し、
かつ、前記ウェル層と導通をとるための、前記チャネル
ストッパとは別体の電極が前記アレー内に設けられてい
ることを特徴とする。
は、半導体基板上のウェル層内に形成した光電変換素
子、該光電変換素子同士を電気的に分離するチャネルス
トッパ及びスイッチ素子から成る画素のアレーと、この
画素のアレーを走査する水平及び垂直走査素子を有する
固体撮像素子において、前記ウェル層に電圧を印加し、
かつ、前記ウェル層と導通をとるための、前記チャネル
ストッパとは別体の電極が前記アレー内に設けられてい
ることを特徴とする。
第20図に、絶縁ゲート型電界効果トランジスタ（以下
MOSFETと略す）を用いた従来の固体撮像素子の要部回路
図を示す。この素子の動作原理を概説する。まず、垂直
走査回路31により垂直走査線36が選択され、垂直MOSト
ランジスタスイッチ34をオン状態にして、画素33に貯え
られていた信号電荷を垂直信号線37に転送する。次に水
平走査回路32により水平走査線30が選択され、水平MOS
トランジスタスイッチ35をオン状態にして、垂直信号線
37に蓄積されていた信号電荷を水平信号線38に転送し、
出力端39より外部へ読み出す。なお、40は出力抵抗、41
はビデオ電源である。破線で囲んだ42は一画素を示す。
MOSFETと略す）を用いた従来の固体撮像素子の要部回路
図を示す。この素子の動作原理を概説する。まず、垂直
走査回路31により垂直走査線36が選択され、垂直MOSト
ランジスタスイッチ34をオン状態にして、画素33に貯え
られていた信号電荷を垂直信号線37に転送する。次に水
平走査回路32により水平走査線30が選択され、水平MOS
トランジスタスイッチ35をオン状態にして、垂直信号線
37に蓄積されていた信号電荷を水平信号線38に転送し、
出力端39より外部へ読み出す。なお、40は出力抵抗、41
はビデオ電源である。破線で囲んだ42は一画素を示す。
この画素部分は、第18図に受光部断面を示したよう
に、Ｎ形Si基板上のＰ形ウェル層内にホトダイオードア
レーを形成し、そして、従来はこのＰ形ウェル層の電極
は、アレー周辺から取り出して、外部ウェル電極電位に
固定する構成であったので、前述したように、ウェル変
動に伴なうにせ信号の発生などの問題点を生じていた。
に、Ｎ形Si基板上のＰ形ウェル層内にホトダイオードア
レーを形成し、そして、従来はこのＰ形ウェル層の電極
は、アレー周辺から取り出して、外部ウェル電極電位に
固定する構成であったので、前述したように、ウェル変
動に伴なうにせ信号の発生などの問題点を生じていた。
これに対し、本発明では、ホトダイオードアレー内に
ウェル電極を設ける構成であるので、ウェル変動に伴な
うにせ信号の発生が抑えられ、しかも、基板構造を変え
ることなく実現することができる。
ウェル電極を設ける構成であるので、ウェル変動に伴な
うにせ信号の発生が抑えられ、しかも、基板構造を変え
ることなく実現することができる。
第１図に本発明の一実施例の平面レイアウト図を示
す。これは、第20図の中から一画素42を抜き出し、それ
に本発明を適用したものである。垂直走査線46、垂直信
号線45、開口部48およびアクティブ領域43によって画素
を構成する点は従来と同じであるが、本実施例では、各
画素ごとにウェル電極44と、その電位をウェル電位に固
定するための配線47がさらに付加される。なお、43〜47
は各々、n+拡散層（斜線部）、一層アルミニウム（Al）
とウェル層とのコンタクト、二層Al、多結晶Siゲートを
示している。本実施例によれば、画素ごとにウェル電極
44を設けることにより、基板構造を変えることなくウェ
ル変動に伴なう疑似信号の発生を抑制することができ
る。
す。これは、第20図の中から一画素42を抜き出し、それ
に本発明を適用したものである。垂直走査線46、垂直信
号線45、開口部48およびアクティブ領域43によって画素
を構成する点は従来と同じであるが、本実施例では、各
画素ごとにウェル電極44と、その電位をウェル電位に固
定するための配線47がさらに付加される。なお、43〜47
は各々、n+拡散層（斜線部）、一層アルミニウム（Al）
とウェル層とのコンタクト、二層Al、多結晶Siゲートを
示している。本実施例によれば、画素ごとにウェル電極
44を設けることにより、基板構造を変えることなくウェ
ル変動に伴なう疑似信号の発生を抑制することができ
る。
第２図に本発明の他の実施例平面レイアウト図を示
す。本実施例が第１図実施例と異なる点は、ウェル電極
51およびその電位をウェル電位に固定するための配線52
を遮光部に設けている点にある。本実施例によれば、ア
クティブ領域49、開口部50を変化させることなく、した
がって画素の感度を変化させることなく、画素ごとにウ
ェル電極を設けることができ、ウェル変動に伴なうにせ
信号の発生を抑圧することができる。
す。本実施例が第１図実施例と異なる点は、ウェル電極
51およびその電位をウェル電位に固定するための配線52
を遮光部に設けている点にある。本実施例によれば、ア
クティブ領域49、開口部50を変化させることなく、した
がって画素の感度を変化させることなく、画素ごとにウ
ェル電極を設けることができ、ウェル変動に伴なうにせ
信号の発生を抑圧することができる。
本発明の他の実施例を第３図を用いて説明する。これ
は、一画素を例にとりその断面図を示したものである。
なお、第３図は第１図のA-A′断面図に相当する。第３
図において、54はＮ形基板、53はＰ形ウェル層、55はホ
トダイオード、56は受光部、57は遮光部、58はＰ形層、
59はウェル電極、60はチャネルストッパ、61は走査線・
信号線部、62は層間絶縁膜をそれぞれ示す。本実施例の
特徴は、ホトダイオード55上の全面にｐ形ウェル層53よ
導通したｐ形層58を設けることにより、受光部56表面よ
り、遮光Alやシリサイドやメタルで形成されるウェル電
極59をとったところにある。本実施例によれば、受光部
56端でウェル電極をとることにより、開口部面積をあま
り狭めることなく、ウェル変動に伴なうにせ信号の発生
を抑圧することができ、また、受光部56表面にＰ形層58
を設けたことによる新らたな疑似信号の発生もない。
は、一画素を例にとりその断面図を示したものである。
なお、第３図は第１図のA-A′断面図に相当する。第３
図において、54はＮ形基板、53はＰ形ウェル層、55はホ
トダイオード、56は受光部、57は遮光部、58はＰ形層、
59はウェル電極、60はチャネルストッパ、61は走査線・
信号線部、62は層間絶縁膜をそれぞれ示す。本実施例の
特徴は、ホトダイオード55上の全面にｐ形ウェル層53よ
導通したｐ形層58を設けることにより、受光部56表面よ
り、遮光Alやシリサイドやメタルで形成されるウェル電
極59をとったところにある。本実施例によれば、受光部
56端でウェル電極をとることにより、開口部面積をあま
り狭めることなく、ウェル変動に伴なうにせ信号の発生
を抑圧することができ、また、受光部56表面にＰ形層58
を設けたことによる新らたな疑似信号の発生もない。
第４図に本発明の他の実施例断面図を示す。なお、第
４図は第１図のA-A′断面図に相当する。第４図が第３
図と異なるところは、遮光Alやシリサイドやメタル等63
に接続された、薄い多結晶SiやシリサイドあるいはITO
（インジュウム テイン オキサイド）などで形成され
る透明電極64により、受光部56の周辺の一部でウェル電
極をとったところにある。本実施例によれば、透明電極
64で受光部56上にウェル電極をとることにより、ほとん
ど入射光の減衰なくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、受光部56表面上にＰ形
層58を設けたことによる新らたな疑似信号の発生もな
い。
４図は第１図のA-A′断面図に相当する。第４図が第３
図と異なるところは、遮光Alやシリサイドやメタル等63
に接続された、薄い多結晶SiやシリサイドあるいはITO
（インジュウム テイン オキサイド）などで形成され
る透明電極64により、受光部56の周辺の一部でウェル電
極をとったところにある。本実施例によれば、透明電極
64で受光部56上にウェル電極をとることにより、ほとん
ど入射光の減衰なくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、受光部56表面上にＰ形
層58を設けたことによる新らたな疑似信号の発生もな
い。
第５図に本発明の他の実施例断面図を示す。なお、第
５図は第６図のB-B′断面図に相当する。本実施例が第
４図の実施例と異なるところは、ウェル電極65を受光部
56の全周縁部でとったことにある。本実施例によれば、
ウェル電極65を受光部56の周辺でとることにより、第４
図実施例の場合よりさらに入射光の減衰をなくすことが
でき、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。
５図は第６図のB-B′断面図に相当する。本実施例が第
４図の実施例と異なるところは、ウェル電極65を受光部
56の全周縁部でとったことにある。本実施例によれば、
ウェル電極65を受光部56の周辺でとることにより、第４
図実施例の場合よりさらに入射光の減衰をなくすことが
でき、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。
本発明の他の実施例を第６図を用いて説明する。第６
図は第17図の中から一画素42を抜き出し、それに本発明
を適用したものの平面図である。本実施例が第１図、第
２図の実施例と異なるところは、ウェル電極およびその
配線66が受光部68を除く中抜きパターンとなっているこ
とにある。本実施例によれば、ウェル電極およびその配
線66を中抜きパターンとすることによりウェル配線の抵
抗を下げることができる。また、ウェル電極を各画素ご
とに設けたことでウェル変動に伴なうにせ信号の発生を
抑圧することができる。なお、67は走査線・信号線部で
ある。
図は第17図の中から一画素42を抜き出し、それに本発明
を適用したものの平面図である。本実施例が第１図、第
２図の実施例と異なるところは、ウェル電極およびその
配線66が受光部68を除く中抜きパターンとなっているこ
とにある。本実施例によれば、ウェル電極およびその配
線66を中抜きパターンとすることによりウェル配線の抵
抗を下げることができる。また、ウェル電極を各画素ご
とに設けたことでウェル変動に伴なうにせ信号の発生を
抑圧することができる。なお、67は走査線・信号線部で
ある。
本発明の他の実施例を、一画素分の平面図として第７
図に示す。本実施例が第４図実施例と異なるところは、
ウェル電極の配線69が全ての走査線・信号線部67上にあ
ることである。本実施例によれば、ウェル電極の配線69
をメッシュ状に走らせたことにより、ウェル電極の配線
69の抵抗を下げることができる。また、各画素ごとにウ
ェル電極が設けられたことで、他の実施例の場合と同様
に、ウェル変動に伴なうにせ信号の発生を抑圧すること
ができる。なお、70は薄い多結晶Siやシリサイドあるい
はITO等の透明電極である。
図に示す。本実施例が第４図実施例と異なるところは、
ウェル電極の配線69が全ての走査線・信号線部67上にあ
ることである。本実施例によれば、ウェル電極の配線69
をメッシュ状に走らせたことにより、ウェル電極の配線
69の抵抗を下げることができる。また、各画素ごとにウ
ェル電極が設けられたことで、他の実施例の場合と同様
に、ウェル変動に伴なうにせ信号の発生を抑圧すること
ができる。なお、70は薄い多結晶Siやシリサイドあるい
はITO等の透明電極である。
本発明の他の実施例を第８図、第９図を用いて説明す
る。第８図は特開昭59-144278号公報に示されているMOS
形固体撮像素子の回路図である。第８図回路は次のよう
に動作する。まず、垂直走査回路71により垂直走査線76
が選択され、垂直MOSトランジスタスイッチ74をオン状
態にする。次いで、水平走査回路72により水平走査線77
が選択され、水平MOSトランジスタスイッチ75をオン状
態にし、画素73に貯えられていた信号電荷を水平信号線
78、垂直信号線79、プリアンプ82を経て出力83へ読み出
す。80は出力抵抗、81はビデオ電源、84はインターレー
ス・スイッチである。
る。第８図は特開昭59-144278号公報に示されているMOS
形固体撮像素子の回路図である。第８図回路は次のよう
に動作する。まず、垂直走査回路71により垂直走査線76
が選択され、垂直MOSトランジスタスイッチ74をオン状
態にする。次いで、水平走査回路72により水平走査線77
が選択され、水平MOSトランジスタスイッチ75をオン状
態にし、画素73に貯えられていた信号電荷を水平信号線
78、垂直信号線79、プリアンプ82を経て出力83へ読み出
す。80は出力抵抗、81はビデオ電源、84はインターレー
ス・スイッチである。
第８図従来回路の一画素を例にとり、本発明を適用し
た実施例平面図が第９図である。本実施例の場合も第１
図と同じく、画素ごとにウェル電極88を設けることによ
り、基板構造を変えることなくウェル変動に伴なうにせ
信号の発生を抑圧することができる。なお、86はウェル
電極の配線、87はn+拡散層、85は走査線・信号線部を示
している。第８図従来回路のMOS形固体撮像素子にも、
第３〜７図に示した実施例構成を、全く同様に適用する
ことができる。
た実施例平面図が第９図である。本実施例の場合も第１
図と同じく、画素ごとにウェル電極88を設けることによ
り、基板構造を変えることなくウェル変動に伴なうにせ
信号の発生を抑圧することができる。なお、86はウェル
電極の配線、87はn+拡散層、85は走査線・信号線部を示
している。第８図従来回路のMOS形固体撮像素子にも、
第３〜７図に示した実施例構成を、全く同様に適用する
ことができる。
本発明はCCD（Charge Coupled Device）形固体撮像素
子にも勿論適用することができる。第10図は従来のCCD
形固体撮像素子の一回路例を示したものである。ここ
で、89はホトダイオード、90は読出し用MOSトランジス
タスイッチ、91は垂直走査線、92は垂直CCDシフトレジ
スタ、93は出力アンプ、94は水平CCDシフトレジスタ、9
5は画素、矢印は信号電荷の転送方向を示している。第1
0図に示す従来のCCD形固体撮像素子に本発明に適用した
実施例を第11図に示す。これは、一画素を例にとりその
平面レイアウト図を示したものである。ここで、96はウ
ェル電極、97はアクティブ領域、98は垂直CCDシフトレ
ジスタ、99は読出し用MOSトランジスタスイッチ、100は
ウェル電極の配線、101はホトダイオードを示してい
る。本実施例の場合も第１図の場合と同様、画素ごとに
ウェル電極96を設けることにより基板構造を変えること
なく、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。
子にも勿論適用することができる。第10図は従来のCCD
形固体撮像素子の一回路例を示したものである。ここ
で、89はホトダイオード、90は読出し用MOSトランジス
タスイッチ、91は垂直走査線、92は垂直CCDシフトレジ
スタ、93は出力アンプ、94は水平CCDシフトレジスタ、9
5は画素、矢印は信号電荷の転送方向を示している。第1
0図に示す従来のCCD形固体撮像素子に本発明に適用した
実施例を第11図に示す。これは、一画素を例にとりその
平面レイアウト図を示したものである。ここで、96はウ
ェル電極、97はアクティブ領域、98は垂直CCDシフトレ
ジスタ、99は読出し用MOSトランジスタスイッチ、100は
ウェル電極の配線、101はホトダイオードを示してい
る。本実施例の場合も第１図の場合と同様、画素ごとに
ウェル電極96を設けることにより基板構造を変えること
なく、ウェル変動に伴なうにせ信号の発生を抑圧するこ
とができる。
本発明の他の実施例を、第12図、第13図、第14図に断
面図で示す。なお、第12、14図は第６図のB-B′断面図
に相当し、第13図は第７図のC-C′断面図に相当する。
第12〜14図実施例の場合も第３〜５図の場合と同様、開
口をほとんど犠牲にすることなく、ウェル変動に伴なう
にせ信号の発生を抑圧することができる。また受光部56
表面にＰ形層58を設けたことによる新らたな疑似信号の
発生もない。ここで、102はCCDチャネル、103はチャネ
ルストッパ、104は転送ゲートである。
面図で示す。なお、第12、14図は第６図のB-B′断面図
に相当し、第13図は第７図のC-C′断面図に相当する。
第12〜14図実施例の場合も第３〜５図の場合と同様、開
口をほとんど犠牲にすることなく、ウェル変動に伴なう
にせ信号の発生を抑圧することができる。また受光部56
表面にＰ形層58を設けたことによる新らたな疑似信号の
発生もない。ここで、102はCCDチャネル、103はチャネ
ルストッパ、104は転送ゲートである。
第10図に示したCCD形固体撮像素子にも、第６図、第
７図に示す本発明実施例を全く同様に適用することがで
きる。
７図に示す本発明実施例を全く同様に適用することがで
きる。
今まではウェル電極を各画素ごとに設ける場合につい
て述べてきたが、ウェル電極を何画素かごとに設ける場
合についても全く同じ理由で基板構造を変えることなく
ウェル変動に伴なうにせ信号の発生を抑圧することがで
きる。たとえば第１図に示す本発明の一実施例を２画素
ごとに適用した実施例平面図を第15図に示す。ここで、
110〜114は各々、n+拡散層（斜線部）、ウェル層とのコ
ンタクト、一層Al、多結晶Siゲート、二層Alを示してい
る。なお、115、116は開口部である。
て述べてきたが、ウェル電極を何画素かごとに設ける場
合についても全く同じ理由で基板構造を変えることなく
ウェル変動に伴なうにせ信号の発生を抑圧することがで
きる。たとえば第１図に示す本発明の一実施例を２画素
ごとに適用した実施例平面図を第15図に示す。ここで、
110〜114は各々、n+拡散層（斜線部）、ウェル層とのコ
ンタクト、一層Al、多結晶Siゲート、二層Alを示してい
る。なお、115、116は開口部である。
第15図に示す本発明の実施例では２画素ごとにウェル
電極を設けた場合について述べたが、任意の画素ごとあ
るいは任意の画素にウェル電極を設けた場合でも基板構
造を変えることなくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、第２〜７、９、11〜14
図に示す本発明の一実施例を任意の画素ごとあるいは任
意の画素に適用した場合も同様にウェル変動に伴なうに
せ信号の発生を抑圧することができる。
電極を設けた場合について述べたが、任意の画素ごとあ
るいは任意の画素にウェル電極を設けた場合でも基板構
造を変えることなくウェル変動に伴なうにせ信号の発生
を抑圧することができる。また、第２〜７、９、11〜14
図に示す本発明の一実施例を任意の画素ごとあるいは任
意の画素に適用した場合も同様にウェル変動に伴なうに
せ信号の発生を抑圧することができる。
本発明の他の実施例を第16図、第17図に示す。本実施
例が第１図実施例と異なる点は、カラーフィルターピッ
チごとにウェル電極111を設けている点にある。第16図
において例えば画素117〜120上に各々ホワイト（全て透
過）、グリーン、シアン（ブルーとグリーン透過）、イ
エロー（レッドとグリーン透過）のカラーフィルターが
設けられており、また第17図において例えば画素121〜1
26上に各々、レッド、ブルー、グリーン、レッド、ブル
ー、グリーンのカラーフィルターが設けられている。カ
ラー用固体撮像素子においてはカラーフィルターピッチ
ごと、たとえば第16図では４画素また第17図では３画素
ごとに出力信号を出すため、ウェル電極をもつ画素とも
たない画素と２種類の画素をもつことによる画素の不均
一性にもとづくにせ信号を除くことができる。またこの
場合も基板構造を変えることなくウェル変動に伴なうに
せ信号の発生を抑圧することができる。なお第16図、第
17図ではカラーフィルターピッチごとに１個のウェル電
極を設けてある場合を示したが、複数個のウェル電極が
設けられていてもよい。また、第２〜７、９、11〜14図
に示す本発明の一実施例をカラーフィルターピッチごと
の画素に適用した場合も同様に、画素の不均一性にもと
づくにせ信号の発生を抑えると共にウェル変動に伴なう
にせ信号を除くことができる。
例が第１図実施例と異なる点は、カラーフィルターピッ
チごとにウェル電極111を設けている点にある。第16図
において例えば画素117〜120上に各々ホワイト（全て透
過）、グリーン、シアン（ブルーとグリーン透過）、イ
エロー（レッドとグリーン透過）のカラーフィルターが
設けられており、また第17図において例えば画素121〜1
26上に各々、レッド、ブルー、グリーン、レッド、ブル
ー、グリーンのカラーフィルターが設けられている。カ
ラー用固体撮像素子においてはカラーフィルターピッチ
ごと、たとえば第16図では４画素また第17図では３画素
ごとに出力信号を出すため、ウェル電極をもつ画素とも
たない画素と２種類の画素をもつことによる画素の不均
一性にもとづくにせ信号を除くことができる。またこの
場合も基板構造を変えることなくウェル変動に伴なうに
せ信号の発生を抑圧することができる。なお第16図、第
17図ではカラーフィルターピッチごとに１個のウェル電
極を設けてある場合を示したが、複数個のウェル電極が
設けられていてもよい。また、第２〜７、９、11〜14図
に示す本発明の一実施例をカラーフィルターピッチごと
の画素に適用した場合も同様に、画素の不均一性にもと
づくにせ信号の発生を抑えると共にウェル変動に伴なう
にせ信号を除くことができる。
本発明によれば、画素アレー内にウェル電極を設ける
構成としたことにより、従来の画素アレー周辺部だけに
ウェル電極を設ける場合に比べて、基板構造を変えるこ
となくウェル変動に伴なうにせ信号の発生を抑えること
ができ、また新らたな疑似信号の発生を防止することが
できる。
構成としたことにより、従来の画素アレー周辺部だけに
ウェル電極を設ける場合に比べて、基板構造を変えるこ
となくウェル変動に伴なうにせ信号の発生を抑えること
ができ、また新らたな疑似信号の発生を防止することが
できる。
第１図、第２図、第６図、第７図、第９図、第11図はそ
れぞれ本発明の実施例を示す平面レイアウト図、第３
図、第４図、第５図、第12図、第13図、第14図、第15
図、第16図、第17図はそれぞれ本発明の実施例を示す断
面図、第８図、第10図、第20図は従来の固体撮像素子の
回路図、第18図、第19図は従来技術の説明図である。 〈符号の説明〉 44、51、59、64、65、66、70、88、96……ウェル電極 47、52、63、69、86、100……ウェル電極の配線 53……Ｐ形ウェル層 58……Ｐ形層
れぞれ本発明の実施例を示す平面レイアウト図、第３
図、第４図、第５図、第12図、第13図、第14図、第15
図、第16図、第17図はそれぞれ本発明の実施例を示す断
面図、第８図、第10図、第20図は従来の固体撮像素子の
回路図、第18図、第19図は従来技術の説明図である。 〈符号の説明〉 44、51、59、64、65、66、70、88、96……ウェル電極 47、52、63、69、86、100……ウェル電極の配線 53……Ｐ形ウェル層 58……Ｐ形層
Claims (9)
- 【請求項１】半導体基板上のウェル層内に形成した光電
変換素子、該光電変換素子同士を電気的に分離するチャ
ネルストッパ及びスイッチ素子から成る画素のアレー
と、この画素のアレーを走査する水平及び垂直走査素子
を有する固体撮像素子において、前記ウェル層に電圧を
印加し、かつ、前記ウェル層と導通をとるための、前記
チャネルストッパとは別体の電極が前記アレー内に設け
られていることを特徴とする固体撮像素子。 - 【請求項２】前記電極が画素ごとに設けられていること
を特徴とする特許請求の範囲第１項記載の固体撮像素
子。 - 【請求項３】前記電極が、所定の複数色からなる１組の
カラーフィルターごとに設けられていることを特徴とす
る特許請求の範囲第１項記載の固体撮像素子。 - 【請求項４】前記電極は、前記ウェル層と同じ導電型で
前記ウェル層に接続された不純物層を表面にもつ前記光
電変換素子上にあることを特徴とする特許請求の範囲第
１項記載の固体撮像素子。 - 【請求項５】前記電極およびその配線は遮光性導電材料
から成り、前記ウェル層の表面に接触していることを特
徴とする特許請求の範囲第１項記載の固体撮像素子。 - 【請求項６】前記電極は透明導電材料から成ることを特
徴とする特許請求の範囲第１項記載の固体撮像素子。 - 【請求項７】前記電極は、前記光電変換素子の周辺で前
記ウェル層の表面に接触していることを特徴とする特許
請求の範囲第１項記載の固体撮像素子。 - 【請求項８】前記電極およびその配線は、前記光電変換
素子を除く中抜きパターンとなっていることを特徴とす
る特許請求の範囲第１項記載の固体撮像素子。 - 【請求項９】前記電極の配線は、前記水平及び垂直走査
素子上にあることを特徴とする特許請求の範囲第１項記
載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048256A JPH0821704B2 (ja) | 1986-03-07 | 1986-03-07 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048256A JPH0821704B2 (ja) | 1986-03-07 | 1986-03-07 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206878A JPS62206878A (ja) | 1987-09-11 |
| JPH0821704B2 true JPH0821704B2 (ja) | 1996-03-04 |
Family
ID=12798363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048256A Expired - Fee Related JPH0821704B2 (ja) | 1986-03-07 | 1986-03-07 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821704B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3467013B2 (ja) | 1999-12-06 | 2003-11-17 | キヤノン株式会社 | 固体撮像装置 |
| JP4075773B2 (ja) | 2003-11-05 | 2008-04-16 | ソニー株式会社 | 固体撮像装置 |
| JP2006059995A (ja) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 増幅型固体撮像装置 |
| JP2010073906A (ja) * | 2008-09-18 | 2010-04-02 | Sharp Corp | 固体撮像素子および電子情報機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866471A (ja) * | 1981-10-16 | 1983-04-20 | Nec Corp | 固体撮像素子 |
-
1986
- 1986-03-07 JP JP61048256A patent/JPH0821704B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206878A (ja) | 1987-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |