JPH0821833B2 - ディジタルオーディオ情報をフィルタする回路及びフィルタされたディジタル信号を生成する方法 - Google Patents

ディジタルオーディオ情報をフィルタする回路及びフィルタされたディジタル信号を生成する方法

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JPH0821833B2
JPH0821833B2 JP5132202A JP13220293A JPH0821833B2 JP H0821833 B2 JPH0821833 B2 JP H0821833B2 JP 5132202 A JP5132202 A JP 5132202A JP 13220293 A JP13220293 A JP 13220293A JP H0821833 B2 JPH0821833 B2 JP H0821833B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルオーディオ信
号を処理すること、より詳細に言えば、効率的な方法で
オーディオ情報の質を向上するためにステレオデータを
ディジタル的にフィルタすることに関する。
【０００２】
【従来の技術】効率的な方法でイメージ及びオーディオ
情報をフィルタする多くの装置及び方法が知られてい
る。米国特許第4918742号はイメージの回旋を行なう単
一のプロセッサを使用するイメージ処理システムを開示
している。
【０００３】イメージ処理システムの他の例として、米
国特許第4823299号は複雑なコールマンフイルタのアル
ゴリズムを処理するリアルタイムのシステムを開示して
いる。このアルゴリズムは目標追跡の際にレーダ信号を
処理するために用いられており、オーディオ情報に対し
ての適用は知られていない。
【０００４】他の従来例として、米国特許第4947362号
はVLSI半導体チップで実施されている信号処理用の適応
性ディジタルフィルタ回路を開示している。この適応性
ディジタルフィルタ回路は入力信号及び出力信号両方の
同時サンプル信号の行列を発生するために2つの遅延線
を持つている。このフィルタ回路は最小平均自乗に適応
するフィルタ回路を動作するための並列ロジック回路を
使用している。
【０００５】最後の従来例として、米国特許第4117541
号は反復的なディジタルフィルタ動作を行なうために構
成可能な並列算術演算構造を開示している。この発明は
6段の楕円型フィルタ回路をエミュレートしたディジタ
ルデータが時分割でマルチプレクスされかつ周波数分割
でマルチプレクスされる処理に関する。
【０００６】上述のすべての刊行物はオーディオ情報を
反復的に処理するための並列ディジタルフィルタ回路を
用いた方法及び装置を示唆も教示もしていない。
【０００７】
【発明が解決しようとする課題】本発明の主目的は反復
式ディジタルフィルタ回路を用いてステレオデータを並
列にフィルタすることによつてディジタルオーディオ信
号の処理を改良することにある。
【０００８】
【課題を解決するための手段】本発明のフィルタ回路は
オーディオサブシステムのアナログ入力ポートを通して
ステレオオーディオ情報を受け取る。このステレオオー
ディオ情報はアナログ信号からディジタル信号へのコン
バータ(ADC)によつてディジタル化され、そしてディジ
タル信号プロセッサ(DSP)のデータ空間に転送される。
データは偽信号防止(anti-aliasing)を与えるためにフ
ィルタされる。このフィルタ動作はステレオオーディオ
情報を並列に処理し、結果的にマシンサイクルを節約す
る。フィルタされた信号は圧縮処理に向けられるかまた
はホストコンピュータにおいて他の形式への変換処理に
向けられる。
【０００９】またオーディオ信号を再生するためにフィ
ルタ動作が必要である。ホストコンピュータからのディ
ジタル化されたオーディオ信号は並列反復式ディジタル
フィルタ回路に通される。その後、フィルタ回路でフィ
ルタされたディジタル信号はディジタル信号からアナロ
グ信号へのコンバータ(DAC)によつてアナログ信号に変
換された後、スピーカ、増幅器または他の装置に送られ
る。
【００１０】
【実施例】通常のマイクロプロセッサのような中央処理
装置10と、システムバス12を介して接続された複数個の
装置とを有する本発明に従つたコンピュータの代表的な
ハードウエア環境が図1に示されている。図1に示された
コンピュータはランダムアクセスメモリ(RAM) 14と、読
取専用メモリ(ROM) 16と、システムバス12に対してデイ
スク装置20のような周辺装置を接続するためのI/Oアダ
プタ18と、キーボード24、マウス26、スピーカ28、マイ
クロフオン32及びタッチスクリーン装置(図示せず)のよ
うな他のユーザインターフエース装置を接続するための
ユーザインターフエースアダプタ22と、データ処理ネッ
トワークに対してコンピュータを接続する通信アダプタ
34と、表示装置38をシステムバス12に接続するためのデ
イスプレイアダプタ36とを含んでいる。
【００１１】図2は本発明に従つたディジタルオーディ
オサブシステム210のブロック図を示している。ホスト
コンピュータ200は図1に示されている。オーディオシス
テム210はホストコンピュータ200のバスに接続されてお
り、本発明に従つて反復式ディジタルフィルタ回路を動
作するためのディジタル信号プロセッサ(DSP) 220を含
んでいる。ステレオのデータはアナログ信号からディジ
タル信号へのコンバータ(ADC) 230を経て入力され、そ
してディジタル信号からアナログ信号へのコンバータ(D
AC) 240を介してスピーカまたは他のオーディオ装置に
転送される。
【００１２】ディジタルオーディオデータが記録され、
またはディジタルオーディオデータが再生される時に反
復式ディジタルフィルタ回路は望ましくない雑音による
影響を取り除き、かつデータを平滑にするために使用さ
れる。これらのフィルタ動作はテキサスインスツルメン
ト社のTMS320ディジタル信号プロセッサ(DSP)のような
ディジタル信号プロセッサ220により行なわれる。
【００１３】若しステレオ音声が含まれているならば、
各チャネル毎に別のフィルタ回路が使用される。帯域幅
及びサンプル速度を含む各チャネルのフィルタ特性は通
常同じであるけれども、各フィルタ回路のチャネルの状
態が異なつているので、別々のフィルタ回路が使用され
る。
【００１４】右側及び左側チャネルのステレオ処理用の
5極の反復式ディジタルフィルタ回路を構成する数式を
以下に示す。
【００１５】
【数１】 右側チャネル： WR2=GAIN1*XNO+B2*YN2 YN2=YN1 YN1=(WR2+2*B1*YN1)*2*2**-16 WR2=GAIN2*XN1+B4*YN4 YN4=YN3 YN3=(WR2+2*B3*YN3)*2*2**-16 YN5=(GAIN3*YN3+B5*YN5)*2*2**-16 左側チャネル： WR6=GAIN1*XNO2+B2*YN22 YN22=YN12 YN12=(WR6+2*B1*YN12)*2*2**-16 WR6=GAIN2*YN12+B4*YN42 YN42=YN32 YN32=(WR6+2*B3*YN32)*2*2**-16 YN52=(GAIN3*YN32+B5*YN52)*2*2**-16
【００１６】上の数式についての註記を示すと以下の通
りになる。 1． 各チャネルに対してフィルタ回路は2つの複合極と
1つの単極とで構成されている。 2． 固定小数点算術演算によるエラーを最小限にとど
めるために、両方のチャネルに対する16ビットのフィル
タ回路係数は以下のように縮小(scale)される。即ち、G
AIN1、GAIN2、GAIN3、B2、B4及びB5は2**15により縮小
され、そしてB1及びB3は2**14により縮小される。 3． 44100ヘルツの特定のサンプル周波数と、7000ヘル
ツのカットオフ周波数のための係数の数値は以下の通り
である。
【表１】 係数 縮小されない場合 縮小された場合 B1 0.7435 12182 B2 -0.1991 -6524 B3 0.8566 14035 B4 -0.5399 -17691 B5 0.3689 12088 GAIN1 0.4556 14929 GAIN2 0.6833 22390 GAIN3 0.6311 20680 4． 処理は飽和制御をオンにして行なわれる。
【００１７】これらのフィルタ回路を非並列で処理する
ための従来の構成が図3に機能的に示されている。図3に
おいて、GAIN1乃至GAIN3はフィルタ回路の利得を表わ
し、B1乃至B4はフィルタ回路係数を表わしている。ま
た、GAIN1*、B2*などのように*を付されたものは右側チ
ャネル及び左側チャネルに対して同じである。各チャネ
ル毎のフィルタ回路の利得GAIN1 400、GAIN2 402及びGA
IN3 403と、フィルタ回路係数B1乃至B5は各チャネルの
数値が同じであつても、別個にロードされる。利得及び
係数のこの冗長なローデイングはマシンサイクルを低効
率にする。この特定の例は5極フィルタ回路を使用して
いるけれども、この処理はフィルタ回路のサイズとは独
立して保持される。この効率の悪さはフィルタ回路の大
きさに従つて増加する。
【００１８】ディジタル信号プロセッサ(ISP)は処理時
間を顕著に短縮するように本発明で使用される並列処理
能力を与える。ISPの細部の説明は後述する。2個の5極
反復式ディジタルフィルタ回路を並列に処理するための
構造が図4に示されている。両チャネルのためのフィル
タ回路の利得及びフィルタ回路係数は一回だけでロード
される。この処理は必要なロード処理の回数を減少し、
そしてISPの並列処理の特性によつて幾つかの固有のイ
ンストラクションの同時実行を可能にする。
【００１９】図5乃至図12は本発明に従つた処理構造の
並列の性質を示している。処理は以下の3つのセクショ
ンに分割されている。即ち、それらは、 (1) 右チャネルに固有のインストラクションを処理す
るための右側チャネル処理セクションと、 (2) 左チャネルに固有のインストラクションを処理す
るための左側チャネルセクションと、 (3) 両方のチャネルに対して共通なインストラクショ
ンを処理するための共通処理セクションである。
【００２０】全体の構造を通して複数個のインストラク
ションが同じライン上に現われる。同一ライン上に発生
されるインストラクションは同一サイクルで処理され
る。この処理は必要とされる全体のサイクル数を減少す
る。このようにフィルタ回路を配列することによりISP
の並列処理能力を利用する機会が与えられる。
【００２１】下記の表は2個の5極ディジタルフィルタ回
路を使用した2チャネルのステレオデータを並列に処理
するためのISPソースコードを示している。
【００２２】
【表２】 R3=XNO(RO) R5=GAIN1(RO) R3*R5 R3=YN2(RO) WR2=RM R1=XN02(R0) R5=B2(R0) R1*R5 WR6=RM R3*R5 R1=YN22(R0) WR2=WR2+@RM R5=B1(R0) R1*R5 WR6=WR6+@RM R3=YN1(R0) R3*R5 YN2(R0)=R3 WR2=WR2+@RM WR2=WR2+@RM R1=YN12(R0) YN22(R0)=R1 R5=GAIN2(R0) R1*R5 WR6=WR6+@RM WR6=WR6+@RM WR2=WR2+@WR2 WR6=WR6+@WR6 YN1(R0)=R2 YN12(R0)=R6 R3*R5 R3=YN4(R0) WR2=RM R5=R4(R0) R6*R5 WR6=RM R3*R5 R1=YN42(R0) WR2=WR2+＠RM R5=B3(R0) R1*R5 WR6=WR6+@RM R3=YN3(R0) R3*R5 YN4(R0)=R3 WR2=WR2+@RM WR2=WR2+@RM R1=YN32(R0) YN42(R0)=R1 R5=GAIN3(R0) R1*R5 WR6=WR6+@RM WR6=WR6+@RM WR2=WR2+@WR2 WR6=WR6+@WR6 YN3(R0)=R2 YN32(R0)=R1 R2*R5 R3=YN5(R0) WR2=RM R5=B5(R0) R6*R5 WR6=RM R3*R5 R1=YN52(R0) WR2=WR2+@RM WR2=WR2+@WR2 YN5(R0)=R2 R1*R5 WR6=WR6+@RM WR6=WR6+@WR6 YN52(R0)=R6 この構成は30パーセント以上もフィルタ回路の処理要件
を減少する。
【００２３】信号プロセッサ(ISP)のハードウエアのア
ーキテクチャ 信号プロセッサ(ISP)は16MIPSで動作するディジタル信
号プロセッサである。このISPはインストラクションア
ドレス空間とは全く別個のデータアドレス空間を有する
ハーバードアーキテクチャを持つている。
【００２４】ISPは64K個までのインストラクションと、
32K個までのデータワードとをアドレスすることができ
る。インストラクションは24ビット幅であり、データワ
ードは16ビット幅である。インストラクションは(1)フ
エッチフェーズと、(2)デコードフェーズと、(3)実行フ
ェーズとの3フェーズパイプラインを通る。算術演算ロ
ジックユニット(ALU)は乗算器とは別個の回路であり、
従つてALU演算動作及び乗算動作は単一のマシンサイク
ルにおいて同時に発生することができる。
【００２５】インストラクションは下記の2つのカテゴ
リーに分類することができる。即ち、それらは(1)単式
(Simplex)インストラクションと、(2)並列式インストラ
クションである。単式インストラクションは1つのマシ
ンサイクルの間でメモリからのロードのような単一の動
作を遂行する。並列式インストラクションの中の動作は
単一の24ビットインストラクションとしてエンコードさ
れる。
【００２６】ISPの汎用レジスタ ISPは8個の汎用16ビットレジスタR0乃至R7を含んでいる
(図13参照)。レジスタR2及びR6はある種の32ビット動作
に使用することのできる16ビットエキステンションを持
つている。R0及びR4はロードインストラクション、スト
アインストラクション、即時ストア(store immediate)
インストラクション及び殆どのブランチインストラクシ
ョンのためのベースディスプレイスメントアドレスを形
成するためのインデックスレジスタとして使用すること
ができる。またR0及びR4はモジュロアドレッシングまた
は循環アドレッシングを実行することができる。モジュ
ロアドレッシングはマシン制御レジスタ中のビットの設
定によつて制御される。R4はテーブルアドレッシングを
実行することができるが、R0はできない。レジスタR5
(RXとも呼ばれる)は常に乗算の時のデータ源の1つであ
る。R1、R3及びR7は特別の性質を持つていない。R7はサ
ブルーチンのコールのためのリターンアドレスをストア
するのに通常使用される。
【００２７】図13に示されているように、汎用レジスタ
は2つのバンクR0乃至R3及びR4乃至R7に配列されてい
る。ロードインストラクションまたは即時ロードインス
トラクションを含む複合インストラクションにおいて、
転送の目標及びALU動作の目標は対向するレジスタバン
クから来なければならない。ISPは1つのマシンサイクル
において、2つの16ビット数を乗算することができる。
この乗算の積は32ビット乗算器の積(RP)レジスタ中にス
トアされる。RPレジスタはWR2またはWR6に対する32ビッ
トの加算を行なうために使用することができる。積の低
位ビットはレジスタRPLとしてアクセスすることがで
き、そして高位の16ビットはレジスタRPHとしてアクセ
スすることができる。
【００２８】図14に示したマシン制御レジスタはIPSプ
ロセッサ中で種々の機能を制御するレジスタである。こ
のマシン制御レジスタは2つの16ビットレジスタ、MCRH
及びMCRLレジスタに分割されている。以下にMCRHレジス
タのビットの一覧表を示す。
【００２９】
【表３】 ビツト 名 前 機 能 0〜2* M4S0〜M4S2 レジスタ4のモジュロ・アドレツシング 000 リニヤ・アドレツシング 001 モジュロ32 010 モジュロ64 011 モジュロ128 100 モジュロ256 101 モジュロ512 110 モジュロ1024 111 モジュロ2048 3 保 留 値は定義されない。 4 PWSM 積のワードの縮小モード (Product Word Scale Mode) 0 標準ＲＰ 1 縮小されたRP 5 MPM 中間積モード(Medium Product Mode) 0 標準RPM 1 縮小されたRPM 6〜8* M0S0〜M0S2 レジスタR0のモジュロ・アドレツシング 000 リニヤ・アドレツシング 001 モジュロ32 010 モジュロ64 011 モジュロ128 100 モジュロ256 101 モジュロ512 110 モジュロ1024 111 モジュロ2048 9 SCS 飽和制御 0 飽和の滅勢 1 飽和の付勢 10 OVFA ALUのオーバーフロー割込制御 0 割込を禁止する 1 ALUオーバーフローの 割込を付勢する。 11 R4TA R4テーブルのアドレツシング 0 バイト・アドレスとして R4の内容を用いる 1 ワード・アドレスとして R4の内容を用いる 12〜15 ALS アーキテクチヤのレベル選択 0xxx ISP 5.5 1000 ISP 5.6 註： アスタリスク(*)を付されたビツトは、インスト
ラクシヨンのパイプラインのデコード・フェーズに影響
する。従って、それらのビツトの変更は、その変更の直
後に続くインストラクシヨンには影響しない。
【００３０】ISPプログラムはモジュロアドレッシン
グ、数学的飽和及び乗算器の縮小(scaling)を制御する
ためにMCRHレジスタを使用する。MCRLレジスタ中の8個
の低位ビットは割込みレベル0乃至7を活性化しまたは禁
止するのに用いられる。インストラクションリンクレジ
スタ(ILR)は通常ロケーションカウンタに等しい。ま
た、このレジスタは割込みの後にロケーションカウンタ
を保護し、そしてポジション関係ブランチを遂行するた
めに使用される。共通データバス(RCDB)レジスタはすべ
てのデータ転送動作によつて暗黙のうちに使用される。
RCDBレジスタは通常ロードされあるいはストアされた最
後の値を保持する。RCDBレジスタは以下の理由のために
照合される。 − 幾つかのブランチインストラクションはロケーショ
ンカウンタの新しい内容をRCDBレジスタから取り、そし
て − テスト及びブランチはRCDBレジスタ中の特定のビッ
トについて実行することができる。
【００３１】図15を参照すると、処理状態レジスタが示
されている。処理状態レジスタは2つの16ビットレジス
タ、PSRH及びPSRLレジスタで構成されている。以下にPS
RHレジスタのビットの一覧表を示す。
【００３２】
【表４】 ビツト 名 前 機 能 読取/書込 0 AZ ALUのゼロ・フラグ R/W 1 ALUの結果はすべてゼロであった 0 ALUの結果はゼロではなかった 1 AY ALUの桁上げフラグ R/W 1 最後のALU演算の後の桁上げ 0 ALUの桁上はない 2 AV ALUのオーバーフロー・フラグ R/W 1 ALUのオーバーフローが発生した 0 ALUのオーバーフローは発生しない 3 AS ALUの符号フラグ R/W 1 ALUの結果は負の符号であった 0 ALUの結果は正の符号か、ゼロであった 3 保留 値は定義されない R 4 保留 値は定義されない R 5 FBAC 前面/背面フラグ(Foreground/Background flag) 1 前面モード 0 背面モード 6 PAOI ALUのオーバーフローの未決フラグ 1 ALUのオーバーフローはペンデイングにされており、 未だ処理されない 0 オーバーフローはペンデイングにされない 7 AOI ALUのオーバーフローの割込 R/W 1 ALUのオーバーフローが発生した 0 オーバーフローはない 8 US 符号のない積(Unsigned Product)フラグ R/W このフラグは、現在の乗算器の内容をどのように解釈するか を表示する 1 符号のない積 0 符号を持つ積 9 保留 値は定義されない 10 ILRH ILRロツク・ホールド・ラツチ R 1 ILRはロツクされる 0 ILRはロツクされない。
【００３３】PSRHレジスタは通常割込み処理の間だけで
アクセスされる。PSRHレジスタはISPのチップのための
状態コードまたは状態フラグを含んでいるので、PSRHレ
ジスタはしばしば暗黙のうちにアクセスされる。PSRLレ
ジスタはISPのプログラマによつてアクセスされてはな
らない。間接プログラムアクセスレジスタ(RIPA)はデー
タを間接プログラムアクセスのインストラクションを有
するインストラクションのアドレス空間からロードする
時に用いられる。
【００３４】ISPのアドレッシングはワードでアドレス
可能なアーキテクチャである。常に16ビットがメモリか
ら読み取られ、そして偶数アドレスだけがアクセス可能
である。インデックスされたアドレッシングはR0及びR4
インデックスレジスタを用いて行なわれる。レジスタの
内容は8ビットまたは16ビットのオフセットと組合わさ
れる。単一式のインストラクションが用いられたかある
いは並列式のインストラクションが用いられたかに依存
して、オフセットの限界がある。また循環アドレッシン
グはR0及びR4レジスタを使用して、モジュロNアドレッ
シングを経て活性化される。然しながら、バッフアは整
列されかつ2の冪で寸法が決められなければならない。
またテーブルアドレッシングはR4レジスタを使用して行
なわれる。
【００３５】ISP中のインストラクションは3フェーズパ
イプラインを経て通過する。フェーズ1は取り出し動作
である。フェーズ2はデコード動作である。フェーズ3は
実行動作である。各マシンサイクルの間で3つの動作が
同時に発生する。インストラクションはインストラクシ
ョンメモリから取り出される。前に取り出されたインス
トラクションはオペランド及びアドレスの解(resolutio
n)を含んでデコードされる。前にデコードされたインス
トラクションが実行される。インストラクションのスル
ープットが1マシンサイクル毎に1インストラクションで
あることが正味の効果である。殆どのインストラクショ
ンはフェーズ3の終りにおいて実行される。然しなが
ら、ブランチインストラクションはフェーズ2の終りに
おいて実行され、フェーズ3の間で付加的なハードウエ
アの動作はない。ブランチインストラクションの直後の
インストラクションはブランチがデコードされ実行され
るのと同じフェーズの間で取り出される。ブランチの直
後のインストラクションは常に実行される。
【００３６】
【発明の効果】本発明はオーディオ情報を並列で反復的
に処理するためのディジタルフィルタ回路を与える。
【図面の簡単な説明】
【図１】本発明を適用するためのホストコンピュータの
ブロック図である。
【図２】本発明に従つたディジタルオーディオシステム
のブロック図である。
【図３】並列処理でない反復式フィルタ回路の月並みな
構造を示す図である。
【図４】本発明に従つた並列処理を行なう反復式フィル
タ回路の構造を示す図である。
【図５】本発明に従つたフィルタ処理を示す流れ図であ
る。
【図６】本発明に従つた右側チャネル及び左側チャネル
のための第1の極のペアーを並列処理するための流れ図
である。
【図７】本発明に従つた右側チャネル及び左側チャネル
のための第1の極のペアーを並列処理するための流れ図
である。
【図８】本発明に従つた右側チャネル及び左側チャネル
のための第1の極のペアーを並列処理するための流れ図
である。
【図９】本発明に従つた右側チャネル及び左側チャネル
のための第2の極のペアーを並列処理するための流れ図
である。
【図１０】本発明に従つた右側チャネル及び左側チャネ
ルのための第2の極のペアーを並列処理するための流れ
図である。
【図１１】本発明に従つた第5の極のペアーを並列処理
するための流れ図である。
【図１２】本発明に従つた第5の極のペアーを並列処理
するための流れ図である。
【図１３】本発明に従つたISPレジスタの構造を示すブ
ロック図である。
【図１４】本発明に従つたISPマシンレジスタのブロッ
ク図である。
【図１５】本発明に従つたISPプロセスステータスレジ
スタのブロック図である。
【符号の説明】
10 中央演算処理装置 12 システムバス 14 ランダムアクセスメモリ(RAM) 16 読取専用メモリ(ROM) 18 I/Oアダプタ 20 デイスク装置 22 ユーザインターフエースアダプタ 24 キーボード 26 マウス 28 スピーカ 32 マイクロフオン 34 通信アダプタ 36 デイスプレイアダプタ 38 表示装置 200 ホストコンピュータ 210 オーディオサブシステム 220 ディジタル信号プロセッサ 230 アナログ信号からディジタル信号へのコンバータ
(ADC) 240 ディジタル信号からアナログ信号へのコンバータ
(DAC)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダリル・レイ・ポーク アメリカ合衆国テキサス州、オースチン、 バルコーンズ・クラブ・ドライブ 9102 (56)参考文献 特開 平６−78400（ＪＰ，Ａ) 特開 昭63−224513（ＪＰ，Ａ) 特開 昭63−275216（ＪＰ，Ａ) 特公 平６−5505（ＪＰ，Ｂ２) 特公 平６−7375（ＪＰ，Ｂ２)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ディジタルオーディオ情報を並列に反復し
    てフィルタする回路において、 第1チャネル用の第1組のディジタル信号及び第2チャネ
    ル用の第2組のディジタル信号を有するディジタルオー
    ディオ情報を受け取る手段と、 フィルタ係数を受け取る手段と、 前記ディジタルオーディオ情報を受け取る手段及び前記
    フィルタ係数を受け取る手段に接続され、前記フィルタ
    係数を受け取る手段と並列的に前記第1組及び第2組のデ
    ィジタル信号に前記フィルタ係数を数学的に付与するよ
    うに前記ディジタルオーディオ情報を反復的にフィルタ
    する手段と、 フィルタされたディジタルオーディオ情報をストアする
    手段とを含むことを特徴とするディジタルオーディオ情
    報のフィルタ回路。
  2. 【請求項２】前記フィルタ係数を受け取る手段及び前記
    反復的にフィルタする手段の間に接続され、固定小数点
    算術演算によるエラーを最小にするように前記フィルタ
    係数を縮小する手段を含むことを特徴とする請求項1に
    記載のディジタルオーディオ情報のフィルタ回路。
  3. 【請求項３】少なくとも2組のディジタル信号に1組のフ
    ィルタ係数を付与して少なくとも2組の対応するフィル
    タされたディジタル信号を生成する方法にいて、 乗算及び論理演算ユニットを有するプロセッサ手段に少
    なくとも1つのフィルタ係数及び少なくとの1つのディジ
    タル信号をロードするステップと、 前記フィルタ係数、前記ディジタル信号及び前記プロセ
    ッサ手段内の中間結果から選んだ2つの値を乗算すると
    同時に、同一プロセッササイクルで他のフィルタ係数又
    はディジタル信号を前記プロセッサ手段にロードするス
    テップと、 前記フィルタ係数が前記少なくとも2組のディジタル信
    号のすべてに付与されるまで前記ロード及び乗算のステ
    ップを反復するステップと、 を含むことを特徴とするフィルタされたディジタル信号
    を生成する方法。
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