JPH0748637B2 - ディジタル信号処理用プロセッサ - Google Patents
ディジタル信号処理用プロセッサInfo
- Publication number
- JPH0748637B2 JPH0748637B2 JP62297489A JP29748987A JPH0748637B2 JP H0748637 B2 JPH0748637 B2 JP H0748637B2 JP 62297489 A JP62297489 A JP 62297489A JP 29748987 A JP29748987 A JP 29748987A JP H0748637 B2 JPH0748637 B2 JP H0748637B2
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- read
- memory
- value
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号の処理を行うディジタル信号処
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。
（従来の技術） 従来、この種のディジタル信号処理用プロセッサではフ
ィルタ処理等の処理をディジタル演算により実行してい
る。このディジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。
ィルタ処理等の処理をディジタル演算により実行してい
る。このディジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。
従来、このスケーリング操作は、例えば特開昭56-10126
6号公報も開示されるディジタル信号処理用プロセッサ
では、読み出し専用メモリ内に乗算係数をフィルタ処理
等に用いる係数と共に格納しておき、この乗算係数をス
ケーリングの際に読み出し専用メモリより読み出し、ス
ケーリングを必要とする演算結果に対して乗ずることに
より行なわれる。また、高速な演算を実行するために、
読み出し専用メモリには出力すべき内容のアドレスを示
すアドレスポインタは読み出し専用メモリの読み出し後
に自動的に＋１歩進する機能を有する。
6号公報も開示されるディジタル信号処理用プロセッサ
では、読み出し専用メモリ内に乗算係数をフィルタ処理
等に用いる係数と共に格納しておき、この乗算係数をス
ケーリングの際に読み出し専用メモリより読み出し、ス
ケーリングを必要とする演算結果に対して乗ずることに
より行なわれる。また、高速な演算を実行するために、
読み出し専用メモリには出力すべき内容のアドレスを示
すアドレスポインタは読み出し専用メモリの読み出し後
に自動的に＋１歩進する機能を有する。
（発明が解決しようとする問題点） しかしながら、前記従来のディジタル信号処理用プロセ
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。
本発明は以上述べたスケーリングに必要とする係数をメ
モリ内に格納しておく必要を除去することにより経済
性、高速性に優れたディジタル信号処理用プロセッサを
提供することを目的とする。
モリ内に格納しておく必要を除去することにより経済
性、高速性に優れたディジタル信号処理用プロセッサを
提供することを目的とする。
（問題点を解決するための手段） 本発明のディジタル信号処理用プロセッサは命令により
任意の値を設定し、該値に基づいてアドレス信号を出力
すると共に、前記値を＋１歩進させるアドレスポインタ
と、 前記アドレスポインタからのアドレス信号により読み出
しをする読み出し専用メモリと、 入力される係数設定信号に基づいて、予め設定した2n値
（ｎは整数値）の係数と前記読み出し専用メモリから読
み出された係数とのうちのいずれかを選択して出力する
係数選択回路と、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行なう演算部と を具備することを特徴とするものである。
任意の値を設定し、該値に基づいてアドレス信号を出力
すると共に、前記値を＋１歩進させるアドレスポインタ
と、 前記アドレスポインタからのアドレス信号により読み出
しをする読み出し専用メモリと、 入力される係数設定信号に基づいて、予め設定した2n値
（ｎは整数値）の係数と前記読み出し専用メモリから読
み出された係数とのうちのいずれかを選択して出力する
係数選択回路と、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行なう演算部と を具備することを特徴とするものである。
（作用） 本発明によれば以上のようにディジタル信号処理用プロ
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された2nの値の係数、例えばスケー
リングのための係数を発生させて出力するか、又は読み
出し専用メモリからアドレスポインタにより読み出され
た信号（出力信号）を出力するように働く。従って、こ
れらを持つ演算部は、例えば係数選択回路で発生した2n
の値の係数を用いてスケーリング操作のための演算を高
速に行うことができる。従って、従来のように、同一の
係数を使用される順序に従って、読み出し専用メモリに
格納する必要がなくなるので、必要なメモリの容量を低
減させることが可能となる。
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された2nの値の係数、例えばスケー
リングのための係数を発生させて出力するか、又は読み
出し専用メモリからアドレスポインタにより読み出され
た信号（出力信号）を出力するように働く。従って、こ
れらを持つ演算部は、例えば係数選択回路で発生した2n
の値の係数を用いてスケーリング操作のための演算を高
速に行うことができる。従って、従来のように、同一の
係数を使用される順序に従って、読み出し専用メモリに
格納する必要がなくなるので、必要なメモリの容量を低
減させることが可能となる。
（実施例） 第１図は本発明の１実施例を示す信号処理用プロセッサ
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号10を入力する入力端子、アドレスポインタ11、読
み出し専用メモリ12、係数選択回路13、係数設定信号14
sを入力する入力端子14、係数レジスタ15、乗算入力A16
a,乗算入力B16b及び加算入力16cを持つ演算回路16、演
算結果保持用のアキュムレータ17、内部のバス18及び乗
算レジスタ19を備える。
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号10を入力する入力端子、アドレスポインタ11、読
み出し専用メモリ12、係数選択回路13、係数設定信号14
sを入力する入力端子14、係数レジスタ15、乗算入力A16
a,乗算入力B16b及び加算入力16cを持つ演算回路16、演
算結果保持用のアキュムレータ17、内部のバス18及び乗
算レジスタ19を備える。
次に動作を説明する。
アドレス信号10sは命令によって読み出し専用のアドレ
スポインタ11に設定される信号である。読み出し専用メ
モリのアドレスポインタ11はアドレス信号10sが設定さ
れる他、読み出し専用メモリ12の読み出しにより自動的
に＋１歩進する機能を有し、読み出し専用メモリ12に係
数の格納されているアドレスを指示する。
スポインタ11に設定される信号である。読み出し専用メ
モリのアドレスポインタ11はアドレス信号10sが設定さ
れる他、読み出し専用メモリ12の読み出しにより自動的
に＋１歩進する機能を有し、読み出し専用メモリ12に係
数の格納されているアドレスを指示する。
この読み出し専用メモリ12には、フィルタ演算で使用す
る係数が、使用される順序に従って順次格納されており
読み出し専用メモリ12のアドレスポインタ11の＋１歩進
機能により高速な演算を可能としている。
る係数が、使用される順序に従って順次格納されており
読み出し専用メモリ12のアドレスポインタ11の＋１歩進
機能により高速な演算を可能としている。
係数選択回路13は命令をデコードして得られた係数設定
信号14によって読み出し専用メモリ12より読み出された
値か自ら発生した値を選択し、係数レジスタ15はその値
を保持すると共に演算回路16の乗算入力A16aに出力す
る。演算回路16は乗算入力A16aと乗算入力B16bの積をア
キュムレータ17に出力するか前記積と加算入力16cとの
和を出力する。
信号14によって読み出し専用メモリ12より読み出された
値か自ら発生した値を選択し、係数レジスタ15はその値
を保持すると共に演算回路16の乗算入力A16aに出力す
る。演算回路16は乗算入力A16aと乗算入力B16bの積をア
キュムレータ17に出力するか前記積と加算入力16cとの
和を出力する。
アキュムレータ17は演算回路16の演算結果を保持し、バ
ス18、および演算回路16の加算入力16cに出力する。
ス18、および演算回路16の加算入力16cに出力する。
乗算レジスタ19はバス18上のデータを命令により取り込
んで保持し、乗算入力B16bに出力する。
んで保持し、乗算入力B16bに出力する。
係数選択回路13が自ら発生した値とは主にスケーリング
のための係数として使用されるもので2n（ｎは整数）を
発生する。スケーリングのために使用する係数は精度が
要求されることがなく前記の数値により目的を達成する
ことができる。
のための係数として使用されるもので2n（ｎは整数）を
発生する。スケーリングのために使用する係数は精度が
要求されることがなく前記の数値により目的を達成する
ことができる。
次に本発明の特徴をなす係数選択回路13を第２図により
詳細に説明する。同図の係数選択回路13は、読み出し専
用メモリ12の出力30か、自ら発生する係数1.0（SC1）、
0.5（SC1/2）、0.125（SC1/8）を選択するアンドゲート
31とオアゲート32a〜32cとから構成される。なお、同図
では、説明を簡単にするため自ら発生する係数はｎを0,
−1,−３に限定し、各係数を20＝1.0,2-1＝0.5,2-3＝0.
125とする。読み出し専用メモリ12よりの出力30のうちb
17をMSB,b00をLSBとした18ビットの数値で表され、仮想
小数点はb15とb14の間に位置している。命令デコード出
力であるROMEN,SC1,SC1/2,SC1/8はそれぞれ、アンドゲ
ート31、オアゲート32a〜33cの一方の端子に入力され、
係数選択回路13は出力すべき出力に対し次の第１表の真
理値表に示される関係がある。
詳細に説明する。同図の係数選択回路13は、読み出し専
用メモリ12の出力30か、自ら発生する係数1.0（SC1）、
0.5（SC1/2）、0.125（SC1/8）を選択するアンドゲート
31とオアゲート32a〜32cとから構成される。なお、同図
では、説明を簡単にするため自ら発生する係数はｎを0,
−1,−３に限定し、各係数を20＝1.0,2-1＝0.5,2-3＝0.
125とする。読み出し専用メモリ12よりの出力30のうちb
17をMSB,b00をLSBとした18ビットの数値で表され、仮想
小数点はb15とb14の間に位置している。命令デコード出
力であるROMEN,SC1,SC1/2,SC1/8はそれぞれ、アンドゲ
ート31、オアゲート32a〜33cの一方の端子に入力され、
係数選択回路13は出力すべき出力に対し次の第１表の真
理値表に示される関係がある。
命令により読み出し専用メモリ12の出力30が選択される
と、その出力30はアンドゲート31及びオアゲート35,36,
37に影響を受けず、そのまま係数選択回路の出力34に出
力される。
と、その出力30はアンドゲート31及びオアゲート35,36,
37に影響を受けず、そのまま係数選択回路の出力34に出
力される。
一方、命令により自ら係数を発生する場合、読み出し専
用メモリ12の出力30はアンドゲート31によりφとなり、
ORゲート32a,32b,32cにより1.0,0.5,0.125に対応するビ
ットSC1,SC1/2,SC1/8が唯一１となり、対応する係数を
係数選択回路13の出力34として出力する。
用メモリ12の出力30はアンドゲート31によりφとなり、
ORゲート32a,32b,32cにより1.0,0.5,0.125に対応するビ
ットSC1,SC1/2,SC1/8が唯一１となり、対応する係数を
係数選択回路13の出力34として出力する。
尚自ら発生すす係数はスケーリングに使用する他、通常
のフィルタ係数として利用することができ、係数1.0は
前記フィルタ係数として用いられる。
のフィルタ係数として利用することができ、係数1.0は
前記フィルタ係数として用いられる。
なお、ディジタルフィルタ演算の乗算係数のうちフィル
タゲイン係数は精度がとくに必要なく、使用する値も0.
5/0.25/0.125と限定されている場合が多い。本発明はこ
のゲイン係数をハードコアとしてプログラムにより設定
できるように構成したものである。従って、フィルタ演
算を多く含むディジタルコーデック等で有効である。
タゲイン係数は精度がとくに必要なく、使用する値も0.
5/0.25/0.125と限定されている場合が多い。本発明はこ
のゲイン係数をハードコアとしてプログラムにより設定
できるように構成したものである。従って、フィルタ演
算を多く含むディジタルコーデック等で有効である。
（発明の効果） 以上詳細に説明したように、本発明によればわずかなハ
ードウェアの増加により2nの数値の係数を自ら発生する
ことにより、高速に演算処理ができると共に、主にスケ
ーリングの際に使用する係数をあらかじめ読み出し専用
メモリ内に格納しておく必要がなくなるので、メモリー
容量の減少が外れ、経済性の向上が期待できる。
ードウェアの増加により2nの数値の係数を自ら発生する
ことにより、高速に演算処理ができると共に、主にスケ
ーリングの際に使用する係数をあらかじめ読み出し専用
メモリ内に格納しておく必要がなくなるので、メモリー
容量の減少が外れ、経済性の向上が期待できる。
第１図は本発明の一実施例を示す演算部の構成図、第２
図は係数選択回路の内部構成図である。 10,14…入力端子、11…アドレスポインタ、12…読み出
し専用メモリ、13…係数選択回路、15…係数レジスタ、
16…演算回路、17…アキュムレータ、18…バス、19…乗
算レジスタ、31…アンドゲート、32a〜32c…オアゲー
ト。
図は係数選択回路の内部構成図である。 10,14…入力端子、11…アドレスポインタ、12…読み出
し専用メモリ、13…係数選択回路、15…係数レジスタ、
16…演算回路、17…アキュムレータ、18…バス、19…乗
算レジスタ、31…アンドゲート、32a〜32c…オアゲー
ト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−101266（ＪＰ，Ａ) 特開 昭51−144547（ＪＰ，Ａ) 特開 昭58−169674（ＪＰ，Ａ) 特公 昭55−34614（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】ディジタル信号の処理を行うディジタル信
号処理用プロセッサにおいて、 命令により任意の値を設定し、該値に基づいてアドレス
信号を出力すると共に、前記値を＋１歩進させるアドレ
スポインタと、 前記アドレスポインタからのアドレス信号により読み出
しをする読み出し専用メモリと、 入力される係数設定信号に基づいて、予め設定した2n値
（ｎは整数値）の係数と前記読み出し専用メモリから読
み出された係数とのうちのいずれかを選択して出力する
係数選択回路と、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行なう演算部と を具備することを特徴とするディジタル信号処理用プロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140807A JPH01140807A (ja) | 1989-06-02 |
| JPH0748637B2 true JPH0748637B2 (ja) | 1995-05-24 |
Family
ID=17847166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297489A Expired - Lifetime JPH0748637B2 (ja) | 1987-11-27 | 1987-11-27 | ディジタル信号処理用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608824A (en) * | 1993-01-22 | 1997-03-04 | Olympus Optical Co., Ltd. | Image processing apparatus in which filters having different filtering characteristics can be switched among themselves |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7506141A (nl) * | 1975-05-26 | 1976-11-30 | Philips Nv | Digitaal filter. |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
-
1987
- 1987-11-27 JP JP62297489A patent/JPH0748637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140807A (ja) | 1989-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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