JPH0821857B2 - アナログ・ディジタル変換方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ信号等のアナログ情報信号をデ
ィジタル情報信号に変換する方法に関し、更に詳細に
は、アナログ信号にディザ（dither）信号を加算してデ
ィジタル信号に変換し、その後ディザ信号を除去してデ
ィジタル出力を得るアナログ・ディジタル（A/D）変換
方法に関する。

［従来の技術］ オーディオ信号のPCM記録において、量子化ひずみが
問題になる。また、小信号レベルにおける非直線ひずみ
が問題になる。この種の問題を解決するために、アナロ
グ情報信号にディザを加算してA/D変換し、その後ディ
ザを減算することが例えば特開昭61−159825号及び特開
昭62−13124号公報に開示されている。

［発明が解決しようとする課題］ ところで、前述の公報に開示されているように、A/D
変換器を時分割で使用し、ディザ加算アナログ情報信号
とディザとの両方を同一のA/D変換器でディジタル信号
に変換すれば、加算されているディザと独立のディザと
の同一性が高くなり、ディザの減算（除去）を高精度に
達成することができる。しかし、A/D変換器は、入力信
号レベルの大小によって変換誤差が異なるために、A/D
変換後にディザ成分を完全に除去することに困難を伴
う。

そこで、本発明の目的はA/D変換後におけるディザ成
分の除去を高精度に行うことが可能なアナログ・ディジ
タル変換方法を提供することにある。

［課題を解決するための手段］ 上記目的を達成するための本発明は、実質的に同一の
絶対値を有する正極性アナログディザ（Da）と負極性ア
ナログディザ（−Da）とを発生させ、アナログ情報信号
（Sa）に前記正極性アナログディザ（Da）を加算した正
極性ディザ加算アナログ情報信号（Sa＋Da）と前記アナ
ログ情報信号（Sa）に前記負極性アナログディザ（−D
a）を加算した負極性ディザ加算アナログ情報信号（Sa
−Da）とを形成し、同一又は別々のアナログ・ディジタ
ル変換器によって前記正極性ディザ加算アナログ情報信
号（Sa＋Da）及び前記負極性ディザ加算アナログ情報信
号（Sa−Da）を正極性ディザ加算ディジタル情報信号
（Sd＋Dd）及び負極性ディザ加算ディジタル情報信号
（Sd−Dd）にそれぞれ変換し、前記正極性ディザ加算デ
ィジタル情報信号（Sd＋Dd）に前記負極性ディザ加算デ
ィジタル情報信号（Sd−Dd）を加算し、前記加算によっ
て得られたディジタルデータ（2Sd）を1/2にディジタル
減衰するアナログ・ディジタル変換方法に係わるもので
ある。

［作用］ 本発明においては、A/D変換後にディザを除去するた
めに必要なディザ成分が、ディザ単独でA/D変換されず
に、正極性ディザ加算アナログ情報信号（Sa＋Da）及び
負極性ディザ加算アナログ情報信号（Sa−Da）としてA/
D変換される。正極性ディザ加算アナログ情報信号（Sa
＋Da）と負極性ディザ加算アナログ情報信号（Sa−Da）
との間には信号レベルの差がさほどないので、A/D変換
誤差にもさほど差が生じない。また、ディザのみでA/D
変換する場合には、小振幅のディザにA/D変換時の非直
線ひずみが大きくなるが、本発明のようにディザアナロ
グ情報信号に加算してA/D変換すると、小振幅入力時の
非直線ひずみの問題も少なくなる。

［第１の実施例］ 第１図に示す第１の実施例に係わるオーディオ信号に
対応する情報アナログ信号をディジタル信号に変換する
装置は、例えば、０〜20kHz程度のオーディオ信号から
成るアナログ情報信号の入力ライン１を有し、これが第
１のサルプルホールド回路２を介してアナログ加算器３
に接続されている。

４はＭ系列疑似ランダムパルス発生回路から成るディ
ジタルディザ発生器であり、第１のサルプルホールド回
路２のサンプリング周期と同一の周期でディジタルディ
ザ（オーデイオ帯域ではほぼ一定のレスポンスを持つ白
色性雑音に対応するディジタル信号）を発生する。

ディザ発生器４に接続された極性選択回路５は、ディ
ザの１周期の前半分の期間に正極性ディザを送出し、後
半分に負極性ディザを発生する回路である。即ち、極性
選択回路５は極性反転回路を内蔵し、１周期の前半分で
はディザ発生器４の出力をそのまま送出し、後半分では
前半分のディザの極性を反転して送出するものである。

極性選択回路５の出力端子はディジタル・アナログ
（D/A）変換器６を介して加算器３に接続されている。

加算器３の出力段には第２のサンプル・ホールド回路
７、A/D（アナログ・ディジタル）変換器８、ラッチ回
路９、ディジタル加算器10、ディジタル減衰器11、サン
プリングゲート12、ディジタル出力端子13が順に接続さ
れている。

次に、第２図を参照して第１図の回路の動作を説明す
る。なお、各信号はサンプリング毎に異なる記号で区別
して示すべきであるが、理解を容易にするために、第１
図及び第２図では同一の記号で示されている。

入力端子１のオーディオ信号から成るアナログ情報信
号は、第２図（Ａ）に示すように第１のサンプルホール
ド回路２で周期Ｔでサンプリングされる。第２図（Ａ）
のt0〜t4期間にはt0時点の直前のサンプルであるアナロ
グ情報信号Saがアナログ加算器３に入力する。

一方、ディザ発生器４からも第２図（Ｂ）に示すよう
に周期ＴでディジタルディザDdが出力される。ディザDd
は、第２図（Ｃ）に示すように周期Ｔの前半分の期間t0
〜t2においては極性選択回路５をそのまま通過するが、
後半分の期間t2〜t5では極性反転されて負極性ディジタ
ルディザ−Ddとなる。第２図（Ｃ）に示す正極性ディジ
タルディザDd及び負極性ディジタルディザ−DdはD/A変
換器６で正極性アナログディザDa及び負極性アナログデ
ィザ−Daに変換されてアナログ加算器３に入力する。こ
れにより、アナログ加算器３からは、周期Ｔの前半分の
t0〜t2の期間にアナログ情報信号saと正極性アナログデ
ィザDaとの加算信号である正極性ディザ加算アナログ情
報信号（Sa＋Da）が出力し、周期Ｔの後半分t2〜t5の内
のt2〜t4期間にアナログ情報信号Saと負極性アナログデ
ィザ−Daとの加算信号である負極性ディザ加算アナログ
情報信号（Sa−Da）が出力する。

加算器３の出力は第２のサンプル・ホールド回路７に
よって第２図（Ｄ）に示すようにサンプル・ホールドさ
れる。即ち、t0〜t1において正極性ディザ加算アナログ
情報信号（Sa＋Da）がサンプリングされ、t1〜t2期間に
このホールド出力が得られ、またt2〜t3において負極性
ディザ加算アナログ情報信号（Sa−Da）がサンプリング
され、t3〜t5期間にこのホールド出力が得られる。

正極性ディザ加算アナログ情報信号（Sa＋Da）及び負
極性ディザ加算アナログ情報信号（Sa−Da）がA/D変換
器８で例えば２の補数のコードのディジタル信号にそれ
ぞれ変換されて、第２図（Ｅ）に示す正極性ディザ加算
ディジタル情報信号（Sd＋Dd）と負極性ディザ加算ディ
ジタル情報信号（Sd−Dd）とになる。

ラッチ回路９は、正極性ディザ加算ディジタル情報信
号（Sd＋Dd）を第２図（Ｆ）に示すようにt1〜t6期間だ
けラッチして出力する。なお、t6時点は次の周期の正極
性ディザ加算アナログ情報信号のサンプリングの終了時
点に一致している。

ディジタル加算器10においては、第２図（Ｆ）に示す
ラッチされた正極性ディザ加算ディジタル情報信号（Sd
＋Dd）とライン14に得られるA/D変換器８の出力とが加
算される。t1〜t3期間では （Sd＋Dd）＋（Sd＋Dd） となってディザDdを除去することができないが、t3〜t6
期間においては、 （Sd＋Dd）＋（Sd−Dd）＝2Sd となってディザDdを含まない出力を得ることができる。

加算器10の出力はディジタル減衰器11で1/2に減衰さ
れ、サンプリングゲート回路12の入力となる。サンプリ
ングゲート回路12は、第２図（Ｈ）に示すようにt3〜t6
期間の信号を通過させるように構成されているので、デ
ィジタル情報信号Sdが得られる。

今、１周期分の動作について述べたが次の周期におい
ても同様な動作が生じる。

以上の説明から明らかなように、A/D変換後にディザ
加算ディジタル情報信号（Sd＋Dd）からディザDdを除去
するために必要なディザDaを、共通のA/D変換器８でデ
ィジタル信号に変換するのみでなく、負極性ディザ加算
ディジタル情報信号（Sa−Da）としてA/D変換してい
る。（Sa＋Da）とDaとの振幅レベルの差は一般に大きい
が、（Sa＋Da）と（Sa−Da）の振幅レベルの差はさほど
大きくならない。従って、A/D変換器８における変換誤
差もほぼ同一になる。この結果、（Sa＋Da）に対応する
ディジタル信号（Sd＋Dd）に含まれているディザDdの絶
対値レベルと（Sa−Da）に対応するディジタル信号（Sd
−Dd）に含まれているディザDdの絶対値レベルとがほぼ
等しくなる。このため、（Sd＋Dd）＋（Sd−Dd）の演算
におけるディザDdの引き残りが少なくなる。

また、負極性ディザ加算アナログ情報信号（Sa−Da）
は、ディザDaにバイアスを加えた信号と考えることがで
きるので、A/D変換器８の微小入力における非直線歪み
の影響を受けることが少なくなる。

［第２の実施例］ 次に、第３図に示す第２の実施例のA/D変換装置を説
明する。但し、第１図と共通する部分には同一の符号を
付してその説明を省略する。第３図の装置は、アナログ
加算器３の出力段に、正極性ディザ加算アナログ情報信
号（Sa＋Da）のための第２のサンプル・ホールド回路７
の他に、負極性ディザ加算アナログ情報信号（Sa−Da）
のための第３のサンプル・ホールド回路14が設けられて
いる。

第３のサンプル・ホールド回路14の出力段には、第１
のA/D変換器８と同一性能の第２のA/D変換器15が設けら
れている。ここから得られる負極性ディザ加算ディジタ
ル情報信号（Sd−Dd）はディジタル加算器10の入力とな
り、ラッチ回路９から得られる正極性ディザ加算ディジ
タル情報信号（Sd＋Dd）に加算される。これにより、加
算器10において （Sd＋Dd）＋（Sd−Dd） の演算が行われ、2Sdの出力が得られる。

この実施例においても正極性ディザDaと負極性ディザ
−Daとが共に情報信号Saでバイアスされた状態で第１及
び第２のA/D変換器８、15に入力するので、これ等の変
換誤差の相違が小さくなり、ディザの引き残りが少なく
なる。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例え
ば、次の変形が可能なものである。

（１） 第１図において、１サンプリング周期の前半に
負極性ディザ加算アナログ情報信号（Sa−Da）を配置
し、後半に正極性ディザ加算アナログ情報信号（Sa＋D
a）を配置してもよい。この場合には、ラッチ回路９で
負極性ディザ加算ディジタル情報信号（Sd−Dd）をラッ
チする。

（２） 第１図のサンプリングゲート12を加算器10の入
力ライン14に移すことができる。

（３） 第１図及び第３図においてサンプルホールド回
路７、14を省くこともできる。

［発明の効果］ 上述のように本発明によれば、ディジタル信号に含ま
れるディザ成分の除去を高精度に行うことが可能にな
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例のA/D変換装置を示すブ
ロック図、 第２図は第１図の各部の状態を示す図、 第３図は第２の実施例のA/D変換装置を示すブロック図
である。 １……入力端子、２……第１のサンプル・ホールド回
路、３……ディジタル加算器、４……ディザ発生器、５
……極性選択回路、６……D/A変換器、７……第２のサ
ンプル・ホールド回路、８……A/D変換器、９……ラッ
チ回路、10……ディジタル加算器、11……減衰器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】実質的に同一の絶対値を有する正極性アナ
   ログディザ（Da）と負極性アナログディザ（−Da）とを
   発生させ、 アナログ情報信号（Sa）に前記正極性アナログディザ
   （Da）を加算した正極性ディザ加算アナログ情報信号
   （Sa＋Da）と前記アナログ情報信号（Sa）に前記負極性
   アナログディザ（−Da）を加算した負極性ディザ加算ア
   ナログ情報信号（Sa−Da）とを形成し、 同一又は別々のアナログ・ディジタル変換器によって前
   記正極性ディザ加算アナログ情報信号（Sa＋Da）及び前
   記負極性ディザ加算アナログ情報信号（Sa−Da）を正極
   性ディザ加算ディジタル情報信号（Sd＋Dd）及び負極性
   ディザ加算ディジタル情報信号（Sd−Dd）にそれぞれ変
   換し、 前記正極性ディザ加算ディジタル情報信号（Sd＋Dd）に
   前記負極性ディザ加算ディジタル情報信号（Sd−Dd）を
   加算し、 前記加算によって得られたディジタルデータ（2Sd）を1
   /2にディジタル減衰することを特徴とするアナログ・デ
   ィジタル変換方法。