JPH08222697A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08222697A JPH08222697A JP7024945A JP2494595A JPH08222697A JP H08222697 A JPH08222697 A JP H08222697A JP 7024945 A JP7024945 A JP 7024945A JP 2494595 A JP2494595 A JP 2494595A JP H08222697 A JPH08222697 A JP H08222697A
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- JP
- Japan
- Prior art keywords
- circuit
- analog
- semiconductor integrated
- integrated circuit
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】アナログ・デジタル混在半導体集積回路におけ
るデジタル回路からアナログ回路へのノイズ伝搬を抑制
する。 【構成】シリコン基板１で絶縁体からなる側面及び底面
を有する鉢構造の内側、もしくは底面を形成する絶縁体
膜２の一部を除去した鉢構造の内側にアナログもしくは
デジタル回路３，４を形成する。 【効果】高価なＳＯＩ基板を利用せずにＳＯＩ基板を用
いた場合と同等なノイズ抑制効果が得られ、低コストで
アナログ信号精度の向上が可能となる。
るデジタル回路からアナログ回路へのノイズ伝搬を抑制
する。 【構成】シリコン基板１で絶縁体からなる側面及び底面
を有する鉢構造の内側、もしくは底面を形成する絶縁体
膜２の一部を除去した鉢構造の内側にアナログもしくは
デジタル回路３，４を形成する。 【効果】高価なＳＯＩ基板を利用せずにＳＯＩ基板を用
いた場合と同等なノイズ抑制効果が得られ、低コストで
アナログ信号精度の向上が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル混在
の半導体集積回路に関する。
の半導体集積回路に関する。
【０００２】
【従来の技術】アナログ回路とデジタル回路を同一基板
上に形成したアナログ・デジタル混在集積回路の需要が
増えている。
上に形成したアナログ・デジタル混在集積回路の需要が
増えている。
【０００３】同一基板上に形成したアナログ回路部とデ
ジタル回路部は、基板の導電部を介して導通しており、
デジタル回路においてトランジスタの動作の際に流れる
スパイク電流によって発生するノイズがアナログ回路へ
伝搬する。
ジタル回路部は、基板の導電部を介して導通しており、
デジタル回路においてトランジスタの動作の際に流れる
スパイク電流によって発生するノイズがアナログ回路へ
伝搬する。
【０００４】従来、半導体集積回路の構造上において、
このようなノイズを防止する方法として、ＳＯＩ半導体
集積回路の絶縁性基板上に底部を接したトレンチを形成
し、トレンチにより複数の回路領域を電気的に分離する
例がある。またノイズの悪影響を軽減する方法として、
第二導電型ウェルを第一導電型半導体基板から成るアナ
ログ回路を囲む側壁状に形成し、側壁状ウェル構造によ
りノイズの伝搬経路を妨害する例がある。
このようなノイズを防止する方法として、ＳＯＩ半導体
集積回路の絶縁性基板上に底部を接したトレンチを形成
し、トレンチにより複数の回路領域を電気的に分離する
例がある。またノイズの悪影響を軽減する方法として、
第二導電型ウェルを第一導電型半導体基板から成るアナ
ログ回路を囲む側壁状に形成し、側壁状ウェル構造によ
りノイズの伝搬経路を妨害する例がある。
【０００５】
【発明が解決しようとする課題】アナログ・デジタル混
在回路におけるデジタル回路からアナログ回路に対する
ノイズ伝搬の問題に対し、ＳＯＩ基板を用いた対策法は
優れたノイズ伝搬抑制能力を有する半面、基板が高価で
あり、アナログ・デジタル混在半導体集積回路に採用し
た場合に製造コストが大きくなるという問題があった。
また側壁状ウェル構造を用いた対策法では通常のシリコ
ン基板で実現できる半面、アナログ回路領域の底面から
伝搬してくるノイズに対しては抑制できずノイズ伝搬抑
制能力に乏しかった。
在回路におけるデジタル回路からアナログ回路に対する
ノイズ伝搬の問題に対し、ＳＯＩ基板を用いた対策法は
優れたノイズ伝搬抑制能力を有する半面、基板が高価で
あり、アナログ・デジタル混在半導体集積回路に採用し
た場合に製造コストが大きくなるという問題があった。
また側壁状ウェル構造を用いた対策法では通常のシリコ
ン基板で実現できる半面、アナログ回路領域の底面から
伝搬してくるノイズに対しては抑制できずノイズ伝搬抑
制能力に乏しかった。
【０００６】本発明の目的は通常のシリコン基板を用い
て、側壁状ウェル構造を用いた場合より優れ、ＳＯＩ基
板を用いた場合と同等なノイズ抑制能力を有する低コス
トなアナログ・デジタル混在半導体集積回路を提供する
ことにある。
て、側壁状ウェル構造を用いた場合より優れ、ＳＯＩ基
板を用いた場合と同等なノイズ抑制能力を有する低コス
トなアナログ・デジタル混在半導体集積回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】シリコン基板に穴を掘
り、内面を絶縁体からなる膜で覆うことによって得られ
る側面と底面を有する鉢状絶縁膜構造の内側にアナログ
もしくはデジタル回路を形成する。
り、内面を絶縁体からなる膜で覆うことによって得られ
る側面と底面を有する鉢状絶縁膜構造の内側にアナログ
もしくはデジタル回路を形成する。
【０００８】課題を解決するための他の手段は、前記構
造の絶縁体膜の一部を除去した構造を有する構造の内側
にアナログもしくはデジタル回路を形成する。
造の絶縁体膜の一部を除去した構造を有する構造の内側
にアナログもしくはデジタル回路を形成する。
【０００９】
【作用】シリコン基板において側面と底面を有する鉢状
絶縁膜構造の内側にアナログもしくはデジタル回路を形
成することにより、アナログ回路部とデジタル回路部が
絶縁体を介して電気的に分離される。
絶縁膜構造の内側にアナログもしくはデジタル回路を形
成することにより、アナログ回路部とデジタル回路部が
絶縁体を介して電気的に分離される。
【００１０】またシリコン基板において絶縁膜の一部を
除去した鉢状絶縁膜構造の内側にアナログもしくはデジ
タル回路を形成することにより、デジタル回路部から伝
搬してくるノイズをアナログ回路部の側面及び底面にお
いて妨害する。
除去した鉢状絶縁膜構造の内側にアナログもしくはデジ
タル回路を形成することにより、デジタル回路部から伝
搬してくるノイズをアナログ回路部の側面及び底面にお
いて妨害する。
【００１１】
【実施例】図１は本発明の第一の実施例における半導体
集積回路の断面図である。本実施例では基板１上に形成
された鉢構造の内面に絶縁体膜２があり、その内部にア
ナログ回路領域３、外部にデジタル領域４が形成されて
いる。絶縁体膜２は双方の回路領域の電気的分離領域を
なしている。双方の回路領域３，４にはそれぞれ回路ブ
ロックが形成されており、相互に異なる電源供給端子５
にそれぞれ接続された各電源ライン６を介して電源が供
給されている。
集積回路の断面図である。本実施例では基板１上に形成
された鉢構造の内面に絶縁体膜２があり、その内部にア
ナログ回路領域３、外部にデジタル領域４が形成されて
いる。絶縁体膜２は双方の回路領域の電気的分離領域を
なしている。双方の回路領域３，４にはそれぞれ回路ブ
ロックが形成されており、相互に異なる電源供給端子５
にそれぞれ接続された各電源ライン６を介して電源が供
給されている。
【００１２】図２は第二の実施例における半導体集積回
路の断面図である。同図では分離領域７が図１の絶縁膜
２で底面の一部を除去した構造となっている。その他の
構成は図１の構成と同様である。
路の断面図である。同図では分離領域７が図１の絶縁膜
２で底面の一部を除去した構造となっている。その他の
構成は図１の構成と同様である。
【００１３】図３から図１０を用いて第一の実施例の半
導体集積回路の製造方法を説明する。本発明による半導
体集積回路は図３に示す通常のシリコン基板を用いて形
成する。本発明の半導体集積回路ではシリコン基板１上
の鉢構造内部に回路領域を形成する。したがって、図４
に示すように、エッチング技術を用いてシリコン基板１
上に回路領域を形成する穴を掘り、鉢構造１１を形成す
る。
導体集積回路の製造方法を説明する。本発明による半導
体集積回路は図３に示す通常のシリコン基板を用いて形
成する。本発明の半導体集積回路ではシリコン基板１上
の鉢構造内部に回路領域を形成する。したがって、図４
に示すように、エッチング技術を用いてシリコン基板１
上に回路領域を形成する穴を掘り、鉢構造１１を形成す
る。
【００１４】次に図５に示すように基板１の表面を酸化
シリコン１２で被覆した後、鉢構造１１を埋めるように
アモルファスシリコン１３を充填する。次に、図６に示
すように、基板の上面が現われるまでアモルファスシリ
コン及び酸化シリコンを除去する。次に図７に示すよう
にアモルファスシリコンを基板１上に堆積させる。次に
図８に示すようにアモルファスシリコンを再結晶化させ
る。次に図９に示すように酸化シリコン１２が現われる
まで表面を除去する。次に図１０に示すように絶縁体２
の膜の内部にアナログ回路領域３、外部にデジタル回路
領域４を割り当て、回路領域に多数のＭＯＳトランジス
タを形成する。
シリコン１２で被覆した後、鉢構造１１を埋めるように
アモルファスシリコン１３を充填する。次に、図６に示
すように、基板の上面が現われるまでアモルファスシリ
コン及び酸化シリコンを除去する。次に図７に示すよう
にアモルファスシリコンを基板１上に堆積させる。次に
図８に示すようにアモルファスシリコンを再結晶化させ
る。次に図９に示すように酸化シリコン１２が現われる
まで表面を除去する。次に図１０に示すように絶縁体２
の膜の内部にアナログ回路領域３、外部にデジタル回路
領域４を割り当て、回路領域に多数のＭＯＳトランジス
タを形成する。
【００１５】さらに回路領域３のＰウェル内でＮＭＯＳ
トランジスタのｐ+ 拡散領域を形成し、ｐ+ 拡散領域を
金属電極からなる第一の低電位電源ライン５ａを介して
第一の低電位電源に接続する。またこのＰウェルと隣接
するアナログ回路領域３の他の部分ではＰＭＯＳトラン
ジスタのｎ+ 領域を形成し、ｎ+ 領域を金属電極からな
る第一の高電位電源ライン５ｂを介して高電位電源に接
続する。またデジタル回路領域４でもアナログ回路領域
３と同様に多数のＭＯＳトランジスタを形成し、第二の
高電位及び低電位電源ライン５ｃ，５ｄを介してそれぞ
れ第二の高電位及び低電位電源に接続する。
トランジスタのｐ+ 拡散領域を形成し、ｐ+ 拡散領域を
金属電極からなる第一の低電位電源ライン５ａを介して
第一の低電位電源に接続する。またこのＰウェルと隣接
するアナログ回路領域３の他の部分ではＰＭＯＳトラン
ジスタのｎ+ 領域を形成し、ｎ+ 領域を金属電極からな
る第一の高電位電源ライン５ｂを介して高電位電源に接
続する。またデジタル回路領域４でもアナログ回路領域
３と同様に多数のＭＯＳトランジスタを形成し、第二の
高電位及び低電位電源ライン５ｃ，５ｄを介してそれぞ
れ第二の高電位及び低電位電源に接続する。
【００１６】図１１は第一の実施例の半導体集積回路の
平面図である。アナログ回路が形成されるアナログ回路
領域３を、全体を複数の領域に分割する。その分割され
た領域の周囲及び底部は酸化シリコン絶縁膜２で囲んだ
構造をしており、電源を供給する電源ライン５ａ，５
ｂ，５ｃ，５ｄをそれぞれパッド部８ａ，８ｂ，８ｃ，
８ｄに接続する。
平面図である。アナログ回路が形成されるアナログ回路
領域３を、全体を複数の領域に分割する。その分割され
た領域の周囲及び底部は酸化シリコン絶縁膜２で囲んだ
構造をしており、電源を供給する電源ライン５ａ，５
ｂ，５ｃ，５ｄをそれぞれパッド部８ａ，８ｂ，８ｃ，
８ｄに接続する。
【００１７】このように通常のシリコン基板で、アナロ
グ回路領域３をデジタル回路領域４から絶縁体からなる
鉢構造を介して分離することができるので、ＳＯＩ基板
を用いた対策法と同様にデジタル回路で発生するノイズ
が基板を介してアナログ回路に伝搬することを防止する
ことができる。
グ回路領域３をデジタル回路領域４から絶縁体からなる
鉢構造を介して分離することができるので、ＳＯＩ基板
を用いた対策法と同様にデジタル回路で発生するノイズ
が基板を介してアナログ回路に伝搬することを防止する
ことができる。
【００１８】図１２から図１７を用いて第二の実施例の
半導体集積回路の製造方法を説明する。まず図１２に示
すように基板１上に鉢状絶縁膜の底面を作成する領域を
酸化シリコン１５で被覆し、絶縁膜を一部除去する領域
１６で酸化シリコンを除去する。次に図１３のように基
板１上にアモルファスシリコン１７を堆積させる。次に
図１４のように絶縁膜の側面を形成する領域１８でアモ
ルファスシリコン１７を除去する。次に図１５のように
酸化シリコン１５を除去し空隙領域１９を形成する。さ
らにアモルファスシリコン１７を再結晶化技術でシリコ
ン単結晶にする。すると空隙領域１９に囲まれたシリコ
ン単結晶領域ができる。次に図１６のように空隙領域１
９に酸化シリコン２０を充填し絶縁膜７を形成する。次
に図１７に示すようにシリコン単結晶２１上をアナログ
回路領域３、その他の領域にデジタル領域４を割り当て
て多数のＭＯＳトランジスタを形成する。このようにし
て絶縁体である酸化シリコン１９によってアナログ回路
領域３とデジタル回路領域４を分離する。
半導体集積回路の製造方法を説明する。まず図１２に示
すように基板１上に鉢状絶縁膜の底面を作成する領域を
酸化シリコン１５で被覆し、絶縁膜を一部除去する領域
１６で酸化シリコンを除去する。次に図１３のように基
板１上にアモルファスシリコン１７を堆積させる。次に
図１４のように絶縁膜の側面を形成する領域１８でアモ
ルファスシリコン１７を除去する。次に図１５のように
酸化シリコン１５を除去し空隙領域１９を形成する。さ
らにアモルファスシリコン１７を再結晶化技術でシリコ
ン単結晶にする。すると空隙領域１９に囲まれたシリコ
ン単結晶領域ができる。次に図１６のように空隙領域１
９に酸化シリコン２０を充填し絶縁膜７を形成する。次
に図１７に示すようにシリコン単結晶２１上をアナログ
回路領域３、その他の領域にデジタル領域４を割り当て
て多数のＭＯＳトランジスタを形成する。このようにし
て絶縁体である酸化シリコン１９によってアナログ回路
領域３とデジタル回路領域４を分離する。
【００１９】このような構成によれば、デジタル回路側
からアナログ回路側へ基板を介して伝搬するノイズの伝
搬経路は、絶縁体膜２底面の微小領域１４のみになり、
アナログ回路領域の側面及び底面でノイズの伝搬を妨害
できるので、アナログ回路領域の側面のみでノイズの伝
搬を妨害する従来の側壁状ウェルによる対策法より優れ
たノイズ伝搬抑制効果が得られる。
からアナログ回路側へ基板を介して伝搬するノイズの伝
搬経路は、絶縁体膜２底面の微小領域１４のみになり、
アナログ回路領域の側面及び底面でノイズの伝搬を妨害
できるので、アナログ回路領域の側面のみでノイズの伝
搬を妨害する従来の側壁状ウェルによる対策法より優れ
たノイズ伝搬抑制効果が得られる。
【００２０】
【発明の効果】本発明の半導体集積回路によると、高価
なＳＯＩ基板を用いず、通常のシリコン基板で側壁状ウ
ェルを用いた対策法より優れ、ＳＯＩ基板を用いた対策
法と同様の効果でデジタル回路からアナログ回路へのノ
イズ伝搬を防止できるので、アナログ・デジタル混在半
導体集積回路に採用した場合アナログ信号精度の向上が
低コストで可能となる。
なＳＯＩ基板を用いず、通常のシリコン基板で側壁状ウ
ェルを用いた対策法より優れ、ＳＯＩ基板を用いた対策
法と同様の効果でデジタル回路からアナログ回路へのノ
イズ伝搬を防止できるので、アナログ・デジタル混在半
導体集積回路に採用した場合アナログ信号精度の向上が
低コストで可能となる。
【図１】本発明の第一の実施例を示す半導体集積回路の
説明図。
説明図。
【図２】本発明の第二の実施例を示す半導体集積回路の
説明図。
説明図。
【図３】本発明の第一の実施例の半導体集積回路の第一
製造工程の説明図。
製造工程の説明図。
【図４】本発明の第一の実施例の半導体集積回路の第二
製造工程の説明図。
製造工程の説明図。
【図５】本発明の第一の実施例の半導体集積回路の第三
製造工程の説明図。
製造工程の説明図。
【図６】本発明の第一の実施例の半導体集積回路の第四
製造工程の説明図。
製造工程の説明図。
【図７】本発明の第一の実施例の半導体集積回路の第五
製造工程の説明図。
製造工程の説明図。
【図８】本発明の第一の実施例の半導体集積回路の第六
製造工程の説明図。
製造工程の説明図。
【図９】本発明の第一の実施例の半導体集積回路の第七
製造工程の説明図。
製造工程の説明図。
【図１０】本発明の第一の実施例の半導体集積回路の第
八製造工程の説明図。
八製造工程の説明図。
【図１１】本発明の第一の実施例の半導体集積回路の平
面図。
面図。
【図１２】本発明の第二の実施例の半導体集積回路の第
一製造工程の説明図。
一製造工程の説明図。
【図１３】本発明の第二の実施例の半導体集積回路の第
二製造工程の説明図。
二製造工程の説明図。
【図１４】本発明の第二の実施例の半導体集積回路の第
三製造工程の説明図。
三製造工程の説明図。
【図１５】本発明の第二の実施例の半導体集積回路の第
四製造工程の説明図。
四製造工程の説明図。
【図１６】本発明の第二の実施例の半導体集積回路の第
五製造工程の説明図。
五製造工程の説明図。
【図１７】本発明の第二の実施例の半導体集積回路の第
六製造工程の説明図。
六製造工程の説明図。
１…シリコン基板、２…第一の実施例における絶縁体
膜、３…アナログ回路領域、４…デジタル回路領域、５
…電源ライン、８…電源供給端子。
膜、３…アナログ回路領域、４…デジタル回路領域、５
…電源ライン、８…電源供給端子。
Claims (2)
- 【請求項１】アナログ・デジタル混在半導体集積回路に
おいて、基板上に絶縁体からなる側面及び底面を有する
構造の内側にアナログ回路もしくはデジタル回路、また
はその一部を形成したことを特徴とする半導体集積回
路。 - 【請求項２】アナログ・デジタル混在半導体集積回路に
おいて、前記絶縁体の一部を除去した構造の内側にアナ
ログ回路もしくはデジタル回路、またはその一部を形成
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024945A JPH08222697A (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024945A JPH08222697A (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222697A true JPH08222697A (ja) | 1996-08-30 |
Family
ID=12152160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7024945A Pending JPH08222697A (ja) | 1995-02-14 | 1995-02-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222697A (ja) |
-
1995
- 1995-02-14 JP JP7024945A patent/JPH08222697A/ja active Pending
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