JPH08222977A - 半導体回路 - Google Patents
半導体回路Info
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- JPH08222977A JPH08222977A JP7024864A JP2486495A JPH08222977A JP H08222977 A JPH08222977 A JP H08222977A JP 7024864 A JP7024864 A JP 7024864A JP 2486495 A JP2486495 A JP 2486495A JP H08222977 A JPH08222977 A JP H08222977A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
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- Junction Field-Effect Transistors (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
目的】 歪み特性を悪化させることなく、電源電圧の低
い増幅器や周波数変換回路を提供する。 【構成】 増幅器に、しきい値の浅いデプレッション型
ＦＥＴで構成される第１ＦＥＴ１１と、しきい値の深い
デプレッション型ＦＥＴで構成される第２ＦＥＴ１２と
を配設し、第１ＦＥＴ１１のドレインと第２ＦＥＴ１２
のソースとを接続する。また、第１ＦＥＴ１１のゲート
−入力端子１６間に入力整合回路１４を設け、第２ＦＥ
Ｔ１２のドレイン−出力端子１７間に出力整合回路１５
を設ける。増幅器の動作電流がしきい値の浅いデプレッ
ション型ＦＥＴの０バイアス点でのドレイン電流によっ
て設定されることを利用して、電源電圧を低電圧化でき
る。
い増幅器や周波数変換回路を提供する。 【構成】 増幅器に、しきい値の浅いデプレッション型
ＦＥＴで構成される第１ＦＥＴ１１と、しきい値の深い
デプレッション型ＦＥＴで構成される第２ＦＥＴ１２と
を配設し、第１ＦＥＴ１１のドレインと第２ＦＥＴ１２
のソースとを接続する。また、第１ＦＥＴ１１のゲート
−入力端子１６間に入力整合回路１４を設け、第２ＦＥ
Ｔ１２のドレイン−出力端子１７間に出力整合回路１５
を設ける。増幅器の動作電流がしきい値の浅いデプレッ
ション型ＦＥＴの０バイアス点でのドレイン電流によっ
て設定されることを利用して、電源電圧を低電圧化でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、高周波信号を受ける受
信回路、特に低電圧動作通信用無線機に適した受信回路
に関するものである。
信回路、特に低電圧動作通信用無線機に適した受信回路
に関するものである。
【０００２】
【従来の技術】近年、携帯電話無線機等の通信機機の小
型，軽量，低価格化が進んでいる。携帯機器の小型化を
進めるためには、部品の消費電力を下げ、搭載する電池
を出来るだけ小さくする方法が効果的であり、これを実
現するために低消費電流で優れた高周波特性を有するガ
リウムひ素（以下ＧａＡｓと呼ぶ）ショトキィーゲート
電界効果型トランジスタ（以下ＭＥＳＦＥＴと呼ぶ）を
用いた半導体回路が広く用いられている。
型，軽量，低価格化が進んでいる。携帯機器の小型化を
進めるためには、部品の消費電力を下げ、搭載する電池
を出来るだけ小さくする方法が効果的であり、これを実
現するために低消費電流で優れた高周波特性を有するガ
リウムひ素（以下ＧａＡｓと呼ぶ）ショトキィーゲート
電界効果型トランジスタ（以下ＭＥＳＦＥＴと呼ぶ）を
用いた半導体回路が広く用いられている。
【０００３】特に、低消費電流で優れた高周波特性を有
するＧａＡｓＭＥＳＦＥＴを利用した回路では、一般に
負のゲートバイアス電圧により電流を制御する方式が採
られており、ソース電圧をゲート電圧よりも高い電圧に
することによって単一電源回路でゲート−ソース間にこ
の負電圧を供給するようにしている。
するＧａＡｓＭＥＳＦＥＴを利用した回路では、一般に
負のゲートバイアス電圧により電流を制御する方式が採
られており、ソース電圧をゲート電圧よりも高い電圧に
することによって単一電源回路でゲート−ソース間にこ
の負電圧を供給するようにしている。
【０００４】以下、図面を参照しながら、ＧａＡｓＦＥ
Ｔを搭載した従来の受信回路の一例について説明する。
Ｔを搭載した従来の受信回路の一例について説明する。
【０００５】図９は、受信回路に内蔵される従来のＧａ
ＡｓＦＥＴを用いた増幅器の構成を示す電気回路図であ
る。同図において、符号１０１はデプレッション型ＦＥ
Ｔで構成され、かつ２つの第１，第２ゲートＧ１，Ｇ２
を備えたデュアルゲート型のＦＥＴを示す。符号１０２
はバイアス抵抗体を示し、符号１０３は高周波信号を接
地に逃すためのバイパスコンデンサを示し、符号１０４
は入力整合回路を示し、符号１０５は出力整合回路を示
す。また、符号１０６は数キロオームの抵抗値を有する
抵抗体を示し、この抵抗体１０６を介してＦＥＴ１０１
の第１ゲートＧ１が接地されている。また、ＦＥＴ１０
１の第２ゲートＧ２はソースに接続されており、出力側
から入力への分離度を向上させている。
ＡｓＦＥＴを用いた増幅器の構成を示す電気回路図であ
る。同図において、符号１０１はデプレッション型ＦＥ
Ｔで構成され、かつ２つの第１，第２ゲートＧ１，Ｇ２
を備えたデュアルゲート型のＦＥＴを示す。符号１０２
はバイアス抵抗体を示し、符号１０３は高周波信号を接
地に逃すためのバイパスコンデンサを示し、符号１０４
は入力整合回路を示し、符号１０５は出力整合回路を示
す。また、符号１０６は数キロオームの抵抗値を有する
抵抗体を示し、この抵抗体１０６を介してＦＥＴ１０１
の第１ゲートＧ１が接地されている。また、ＦＥＴ１０
１の第２ゲートＧ２はソースに接続されており、出力側
から入力への分離度を向上させている。
【０００６】以下、以上のように構成された増幅回路の
動作について説明する。
動作について説明する。
【０００７】ＦＥＴ１０１の動作電流はＦＥＴ１０１の
しきい値とバイアス抵抗体１０２によるバイアス抵抗に
よって設定される。図１０は、ＦＥＴ１０１の動作点を
図式的に表したもので、横軸はゲート（第１ゲートＧ
１）−ソース間電圧ＶGSを、縦軸はドレイン電流ＩD を
それぞれ示す。同図において、バイアス負荷直線とＦＥ
Ｔ１０１のＩD −ＶGS特性線の交点における電圧ＶGSが
ゲートバイアスであり、この点におけるドレイン電流Ｉ
D が動作電流となる。実際には第１ゲートＧ１は０Ｖに
接地されていることから、ＦＥＴ１０１のソース電圧が
正の電圧になることによって、負のゲートバイアス電圧
が印加される。このように構成されたＦＥＴ１０１によ
り、第１ゲートＧ１に入力整合回路１０４を介して入力
された入力信号（高周波信号）が増幅されてドレインに
出力され、さらに、出力整合回路１０５を経て、外部に
出力される。
しきい値とバイアス抵抗体１０２によるバイアス抵抗に
よって設定される。図１０は、ＦＥＴ１０１の動作点を
図式的に表したもので、横軸はゲート（第１ゲートＧ
１）−ソース間電圧ＶGSを、縦軸はドレイン電流ＩD を
それぞれ示す。同図において、バイアス負荷直線とＦＥ
Ｔ１０１のＩD −ＶGS特性線の交点における電圧ＶGSが
ゲートバイアスであり、この点におけるドレイン電流Ｉ
D が動作電流となる。実際には第１ゲートＧ１は０Ｖに
接地されていることから、ＦＥＴ１０１のソース電圧が
正の電圧になることによって、負のゲートバイアス電圧
が印加される。このように構成されたＦＥＴ１０１によ
り、第１ゲートＧ１に入力整合回路１０４を介して入力
された入力信号（高周波信号）が増幅されてドレインに
出力され、さらに、出力整合回路１０５を経て、外部に
出力される。
【０００８】一方、図１１は、受信回路に内蔵される従
来のＧａＡｓＦＥＴを用いた周波数変換器を示す電気回
路図である。
来のＧａＡｓＦＥＴを用いた周波数変換器を示す電気回
路図である。
【０００９】図１１において、符号１１１は、デプレッ
ション型ＦＥＴにより構成され、第１ゲートＧ１及び第
２ゲートＧ２を有するデュアルゲート型のＦＥＴを示
す。符号１１２はバイアス抵抗体を示し、符号１１３は
高周波信号を接地に逃すためのバイパスコンデンサを示
し、符号１１４は被周波数変換信号入力整合回路を示
し、符号１１５は局部発振信号入力整合回路を示し、符
号１１６は出力整合回路を示す。また、符号１１７ａ，
７ｂはいずれも数キロオームの抵抗値を有する抵抗体で
あり、各抵抗体１１７ａ，１１７ｂを介して第１ゲート
Ｇ１および第２ゲートＧ２がそれぞれ接地されている。
ション型ＦＥＴにより構成され、第１ゲートＧ１及び第
２ゲートＧ２を有するデュアルゲート型のＦＥＴを示
す。符号１１２はバイアス抵抗体を示し、符号１１３は
高周波信号を接地に逃すためのバイパスコンデンサを示
し、符号１１４は被周波数変換信号入力整合回路を示
し、符号１１５は局部発振信号入力整合回路を示し、符
号１１６は出力整合回路を示す。また、符号１１７ａ，
７ｂはいずれも数キロオームの抵抗値を有する抵抗体で
あり、各抵抗体１１７ａ，１１７ｂを介して第１ゲート
Ｇ１および第２ゲートＧ２がそれぞれ接地されている。
【００１０】以下、以上のように構成された周波数変換
回路の動作について説明する。
回路の動作について説明する。
【００１１】ＦＥＴ１１１の動作電流は、図９に示す増
幅器で説明した動作と同じ作用によって決定される。被
周波数変換信号は被周波数変換信号入力整合回路１１４
を介して第１ゲートＧ１に入力され、局部発振信号は局
部発振信号入力整合回路１１５を介して第２ゲートＧ２
に入力される。被周波数変換信号は、デュアルゲートＦ
ＥＴ１１１において局部発振信号により周波数変換さ
れ、この周波数変換された出力信号が、出力整合回路１
１６を介してドレインより出力される。
幅器で説明した動作と同じ作用によって決定される。被
周波数変換信号は被周波数変換信号入力整合回路１１４
を介して第１ゲートＧ１に入力され、局部発振信号は局
部発振信号入力整合回路１１５を介して第２ゲートＧ２
に入力される。被周波数変換信号は、デュアルゲートＦ
ＥＴ１１１において局部発振信号により周波数変換さ
れ、この周波数変換された出力信号が、出力整合回路１
１６を介してドレインより出力される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ような回路構成では、円滑な動作を確保し得る動作点を
設定する場合、ゲートに負のバイアスを供給する必要が
あり、これを実現するためにゲートを０Ｖに接地し、Ｆ
ＥＴのソース電圧を正の電圧にしている。一方、ＦＥＴ
の入力信号−出力信号間の歪みを小さくするには、しき
い値はそれほど浅くできない。つまり、ＦＥＴの円滑な
動作を確保するためには、ドレイン電圧はある程度の余
裕をもってソース電圧よりも高く設定しておく必要があ
る。したがって、ソース電圧が正となる分だけＦＥＴの
ドレイン電圧も高くしないと、ＦＥＴが円滑に動作しな
い虞れがある。
ような回路構成では、円滑な動作を確保し得る動作点を
設定する場合、ゲートに負のバイアスを供給する必要が
あり、これを実現するためにゲートを０Ｖに接地し、Ｆ
ＥＴのソース電圧を正の電圧にしている。一方、ＦＥＴ
の入力信号−出力信号間の歪みを小さくするには、しき
い値はそれほど浅くできない。つまり、ＦＥＴの円滑な
動作を確保するためには、ドレイン電圧はある程度の余
裕をもってソース電圧よりも高く設定しておく必要があ
る。したがって、ソース電圧が正となる分だけＦＥＴの
ドレイン電圧も高くしないと、ＦＥＴが円滑に動作しな
い虞れがある。
【００１３】すなわち、上記従来のような構造を有する
デュアルゲート型のＦＥＴを配置した高周波増幅回路
や、周波数変換回路では、電源電圧の低電圧化を図る上
で、一定の限界があった。
デュアルゲート型のＦＥＴを配置した高周波増幅回路
や、周波数変換回路では、電源電圧の低電圧化を図る上
で、一定の限界があった。
【００１４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＦＥＴの良好な歪み特性を維持しな
がら、かつ電源電圧を低電圧化し得る増幅器や周波数変
換回路として機能する半導体回路を提供することにあ
る。
あり、その目的は、ＦＥＴの良好な歪み特性を維持しな
がら、かつ電源電圧を低電圧化し得る増幅器や周波数変
換回路として機能する半導体回路を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明が講じた手段では、半導体回路に、し
きい値が浅く設定された第１ＦＥＴと該第１ＦＥＴより
もしきい値が深く設定された第２ＦＥＴとを配置する。
そして、上記第１ＦＥＴに、信号入力部として機能する
ゲートと、ソースと、ドレインとを設け、上記第２ＦＥ
Ｔに、上記第１ＦＥＴのソースに接続されるゲートと、
上記第１ＦＥＴのドレインに接続されるソースと、信号
出力部として機能するドレインとを設けて、上記第１Ｆ
ＥＴのゲートから入力された信号を増幅して上記第２Ｆ
ＥＴのドレインから出力する増幅器として機能させるよ
うに構成したものである。
に請求項１の発明が講じた手段では、半導体回路に、し
きい値が浅く設定された第１ＦＥＴと該第１ＦＥＴより
もしきい値が深く設定された第２ＦＥＴとを配置する。
そして、上記第１ＦＥＴに、信号入力部として機能する
ゲートと、ソースと、ドレインとを設け、上記第２ＦＥ
Ｔに、上記第１ＦＥＴのソースに接続されるゲートと、
上記第１ＦＥＴのドレインに接続されるソースと、信号
出力部として機能するドレインとを設けて、上記第１Ｆ
ＥＴのゲートから入力された信号を増幅して上記第２Ｆ
ＥＴのドレインから出力する増幅器として機能させるよ
うに構成したものである。
【００１６】請求項２の発明が講じた手段では、半導体
回路に、信号を入力するための入力端子と、しきい値が
浅く設定された第１ＦＥＴと、該第１ＦＥＴよりもしき
い値が深く設定された第２ＦＥＴと、信号を出力するた
めの出力端子とを配置する。そして、上記第１ＦＥＴ
に、上記入力端子に接続されるゲートと、ソースと、ド
レインとを設け、上記第２ＦＥＴに、上記第１ＦＥＴの
ソースに接続されるゲートと、上記第１ＦＥＴのドレイ
ンに接続されるソースと、上記出力端子に接続されるド
レインとを設けて、上記入力端子から入力された信号を
増幅して上記出力端子から出力する増幅器として機能さ
せるように構成したものである。
回路に、信号を入力するための入力端子と、しきい値が
浅く設定された第１ＦＥＴと、該第１ＦＥＴよりもしき
い値が深く設定された第２ＦＥＴと、信号を出力するた
めの出力端子とを配置する。そして、上記第１ＦＥＴ
に、上記入力端子に接続されるゲートと、ソースと、ド
レインとを設け、上記第２ＦＥＴに、上記第１ＦＥＴの
ソースに接続されるゲートと、上記第１ＦＥＴのドレイ
ンに接続されるソースと、上記出力端子に接続されるド
レインとを設けて、上記入力端子から入力された信号を
増幅して上記出力端子から出力する増幅器として機能さ
せるように構成したものである。
【００１７】請求項３の発明が講じた手段は、請求項２
の発明において、上記第１ＦＥＴのソースを接地させた
ものである。
の発明において、上記第１ＦＥＴのソースを接地させた
ものである。
【００１８】請求項４の発明が講じた手段は、請求項３
の発明において、上記第１ＦＥＴをしきい値がほぼ
「０」のデプレッション型ＦＥＴとし、上記第２ＦＥＴ
をしきい値の深いデプレッション型ＦＥＴとしたもので
ある。
の発明において、上記第１ＦＥＴをしきい値がほぼ
「０」のデプレッション型ＦＥＴとし、上記第２ＦＥＴ
をしきい値の深いデプレッション型ＦＥＴとしたもので
ある。
【００１９】請求項５の発明が講じた手段は、請求項
２，３又は４の発明において、上記入力端子と上記第１
ＦＥＴのゲートとの間の信号を整合させるための入力整
合回路と、上記第２ＦＥＴのドレインと上記出力端子と
の間の信号を整合させるための出力整合回路とをさらに
設けたものである。
２，３又は４の発明において、上記入力端子と上記第１
ＦＥＴのゲートとの間の信号を整合させるための入力整
合回路と、上記第２ＦＥＴのドレインと上記出力端子と
の間の信号を整合させるための出力整合回路とをさらに
設けたものである。
【００２０】請求項６の発明が講じた手段では、半導体
回路に、局部発振信号及び被周波数変換信号のうちいず
れか一方の信号を受ける第１入力端子及び他方の信号を
受ける第２入力端子と、デプレッション型ＦＥＴと、し
きい値の浅いデプレッション型ＦＥＴと、信号を出力す
るための出力端子とを配置する。そして、上記しきい値
の浅いデプレッション型ＦＥＴ及びデプレッション型Ｆ
ＥＴのうちのいずれか一方である第１ＦＥＴには、上記
第１入力端子に接続されるゲートと、ソースと、ドレイ
ンとを設け、上記しきい値の浅いデプレッション型ＦＥ
Ｔ及びデプレッション型ＦＥＴのうちの他方である第２
ＦＥＴには、上記第２入力端子に接続されるゲートと、
上記第１ＦＥＴのドレインに接続されるソースと、上記
出力端子に接続されるドレインとを設けて、上記被周波
数変換信号を上記しきい値の浅いデプレッション型ＦＥ
Ｔで受け、上記局部発振信号を上記しきい値の深いデプ
レッション型ＦＥＴで受けて、上記被周波数変換信号を
局部発振信号により周波数変換して上記出力端子から出
力する周波数変換回路として機能させるように構成した
ものである。
回路に、局部発振信号及び被周波数変換信号のうちいず
れか一方の信号を受ける第１入力端子及び他方の信号を
受ける第２入力端子と、デプレッション型ＦＥＴと、し
きい値の浅いデプレッション型ＦＥＴと、信号を出力す
るための出力端子とを配置する。そして、上記しきい値
の浅いデプレッション型ＦＥＴ及びデプレッション型Ｆ
ＥＴのうちのいずれか一方である第１ＦＥＴには、上記
第１入力端子に接続されるゲートと、ソースと、ドレイ
ンとを設け、上記しきい値の浅いデプレッション型ＦＥ
Ｔ及びデプレッション型ＦＥＴのうちの他方である第２
ＦＥＴには、上記第２入力端子に接続されるゲートと、
上記第１ＦＥＴのドレインに接続されるソースと、上記
出力端子に接続されるドレインとを設けて、上記被周波
数変換信号を上記しきい値の浅いデプレッション型ＦＥ
Ｔで受け、上記局部発振信号を上記しきい値の深いデプ
レッション型ＦＥＴで受けて、上記被周波数変換信号を
局部発振信号により周波数変換して上記出力端子から出
力する周波数変換回路として機能させるように構成した
ものである。
【００２１】請求項７の発明が講じた手段は、請求項６
の発明において、上記第１ＦＥＴのソースを接地させた
ものである。
の発明において、上記第１ＦＥＴのソースを接地させた
ものである。
【００２２】請求項８の発明が講じた手段は、請求項７
の発明において、上記しきい値の浅いデプレッション型
ＦＥＴのしきい値を、ほぼ「０」としたものである。
の発明において、上記しきい値の浅いデプレッション型
ＦＥＴのしきい値を、ほぼ「０」としたものである。
【００２３】請求項９の発明が講じた手段は、請求項
６，７又は８の発明において、上記第１ＦＥＴのゲート
と上記第１入力端子との間の信号を整合させるための局
部発振信号入力整合回路と、上記第２ＦＥＴのゲートと
上記第２入力端子との間の信号を整合させるための被周
波数変換信号入力整合回路と、上記第２ＦＥＴのドレイ
ンと上記出力端子との間の信号を整合させるための出力
整合回路とをさらに設けたものである。
６，７又は８の発明において、上記第１ＦＥＴのゲート
と上記第１入力端子との間の信号を整合させるための局
部発振信号入力整合回路と、上記第２ＦＥＴのゲートと
上記第２入力端子との間の信号を整合させるための被周
波数変換信号入力整合回路と、上記第２ＦＥＴのドレイ
ンと上記出力端子との間の信号を整合させるための出力
整合回路とをさらに設けたものである。
【００２４】請求項１０の発明が講じた手段は、請求項
６の発明において、上記第１入力端子と上記第１ＦＥＴ
のゲートとの間に、上記第１入力端子に接続されるゲー
トと、ソースと、ドレインとからなるしきい値の浅いデ
プレッション型ＦＥＴと、上記しきい値の浅いデプレッ
ション型ＦＥＴのソースに接続されるゲートと、上記し
きい値の浅いデプレッション型ＦＥＴのドレインに接続
されるソースと、上記第１ＦＥＴのゲートに接続される
ドレインとからなるデプレッション型ＦＥＴとを有する
増幅器を介設する。また、上記デプレッション型ＦＥＴ
のドレインと上記第１ＦＥＴのゲートとの間の信号を整
合させるための段間整合回路をさらに設けたものであ
る。
６の発明において、上記第１入力端子と上記第１ＦＥＴ
のゲートとの間に、上記第１入力端子に接続されるゲー
トと、ソースと、ドレインとからなるしきい値の浅いデ
プレッション型ＦＥＴと、上記しきい値の浅いデプレッ
ション型ＦＥＴのソースに接続されるゲートと、上記し
きい値の浅いデプレッション型ＦＥＴのドレインに接続
されるソースと、上記第１ＦＥＴのゲートに接続される
ドレインとからなるデプレッション型ＦＥＴとを有する
増幅器を介設する。また、上記デプレッション型ＦＥＴ
のドレインと上記第１ＦＥＴのゲートとの間の信号を整
合させるための段間整合回路をさらに設けたものであ
る。
【００２５】請求項１１の発明が講じた手段は、請求項
６の発明において、上記第２入力端子と上記第２ＦＥＴ
のゲートとの間に、上記第２入力端子に接続されるゲー
トと、ソースと、ドレインとからなるエンハンスメント
ＦＥＴと、上記しきい値の浅いデプレッション型ＦＥＴ
のソースに接続されるゲートと、上記しきい値の浅いデ
プレッション型ＦＥＴのドレインに接続されるソース
と、上記第２ＦＥＴのゲートに接続されるドレインとか
らなるデプレッション型ＦＥＴとを有する増幅器を介設
する。また、上記デプレッション型ＦＥＴと上記第２Ｆ
ＥＴのゲートとの間の信号を整合させるための段間整合
回路をさらに設けたものである。
６の発明において、上記第２入力端子と上記第２ＦＥＴ
のゲートとの間に、上記第２入力端子に接続されるゲー
トと、ソースと、ドレインとからなるエンハンスメント
ＦＥＴと、上記しきい値の浅いデプレッション型ＦＥＴ
のソースに接続されるゲートと、上記しきい値の浅いデ
プレッション型ＦＥＴのドレインに接続されるソース
と、上記第２ＦＥＴのゲートに接続されるドレインとか
らなるデプレッション型ＦＥＴとを有する増幅器を介設
する。また、上記デプレッション型ＦＥＴと上記第２Ｆ
ＥＴのゲートとの間の信号を整合させるための段間整合
回路をさらに設けたものである。
【００２６】
【作用】以上の構成により、各請求項の発明では、下記
の作用が奏される。
の作用が奏される。
【００２７】請求項１又は２の発明では、第１ＦＥＴが
しきい値の深いデプレッション型ＦＥＴで構成されてい
るので、その抵抗値は極めて小さい。したがって、第２
ＦＥＴのドレインと第１ＦＥＴのソースとの間に電源電
圧が印加された場合、第２ＦＥＴを経た後の電圧降下は
小さく、電源電圧はほとんどしきい値の浅い第１ＦＥＴ
にかかる。したがって、第１ＦＥＴを動作させるのに必
要な電源電圧を低くすることが可能になり、かつ第１Ｆ
ＥＴへの入力信号の増幅率も高く維持される。
しきい値の深いデプレッション型ＦＥＴで構成されてい
るので、その抵抗値は極めて小さい。したがって、第２
ＦＥＴのドレインと第１ＦＥＴのソースとの間に電源電
圧が印加された場合、第２ＦＥＴを経た後の電圧降下は
小さく、電源電圧はほとんどしきい値の浅い第１ＦＥＴ
にかかる。したがって、第１ＦＥＴを動作させるのに必
要な電源電圧を低くすることが可能になり、かつ第１Ｆ
ＥＴへの入力信号の増幅率も高く維持される。
【００２８】請求項３又は４の発明では、しきい値の浅
いデプレッション型ＦＥＴである第１ＦＥＴのしきい値
がほぼ「０」であり、第１ＦＥＴのソースが接地されて
いるので、しきい値の浅いデプレッション型ＦＥＴの動
作電流は、この０バイアス点でのドレイン電流によって
設定される。したがって、電源電圧がそのまま第２ＦＥ
Ｔのドレインと第１ＦＥＴのソースとの間の電圧にな
り、電源電圧のいっそうの低電圧化が可能となる。ま
た、第１ＦＥＴのソースが接地されているので、出力端
子側から第１ＦＥＴに向かう不要な信号があっても、第
２ＦＥＴのゲートから接地側に逃され、出力から入力へ
の分離度特性が良好に維持される。
いデプレッション型ＦＥＴである第１ＦＥＴのしきい値
がほぼ「０」であり、第１ＦＥＴのソースが接地されて
いるので、しきい値の浅いデプレッション型ＦＥＴの動
作電流は、この０バイアス点でのドレイン電流によって
設定される。したがって、電源電圧がそのまま第２ＦＥ
Ｔのドレインと第１ＦＥＴのソースとの間の電圧にな
り、電源電圧のいっそうの低電圧化が可能となる。ま
た、第１ＦＥＴのソースが接地されているので、出力端
子側から第１ＦＥＴに向かう不要な信号があっても、第
２ＦＥＴのゲートから接地側に逃され、出力から入力へ
の分離度特性が良好に維持される。
【００２９】請求項５又は９の発明では、半導体回路内
で高周波信号が整合されるので、半導体回路の外部に整
合回路を設けることなく、高周波信号の整合が行なわれ
る。
で高周波信号が整合されるので、半導体回路の外部に整
合回路を設けることなく、高周波信号の整合が行なわれ
る。
【００３０】請求項６の発明では、しきい値の深いデプ
レッション型ＦＥＴの作動状態における抵抗値は、しき
い値の浅いデプレッション型ＦＥＴの抵抗値よりも小さ
い。したがって、第２ＦＥＴのドレインと第１ＦＥＴの
ソースとの間に電圧が印加された場合、直列に接続され
た抵抗の異なる２つのＦＥＴに対して電源電圧が印加さ
れることになるので、両者の配置関係の如何に拘らず、
しきい値の浅いデプレッション型ＦＥＴにはほとんど電
源電圧に等しい電圧が加わる。したがって、被周波数変
換信号を受ける側のＦＥＴであるしきい値の浅いデプレ
ッション型ＦＥＴを動作させるために必要な電源電圧を
低くすることが可能となる。また、信号の変換利得や歪
み特性も高く維持される。
レッション型ＦＥＴの作動状態における抵抗値は、しき
い値の浅いデプレッション型ＦＥＴの抵抗値よりも小さ
い。したがって、第２ＦＥＴのドレインと第１ＦＥＴの
ソースとの間に電圧が印加された場合、直列に接続され
た抵抗の異なる２つのＦＥＴに対して電源電圧が印加さ
れることになるので、両者の配置関係の如何に拘らず、
しきい値の浅いデプレッション型ＦＥＴにはほとんど電
源電圧に等しい電圧が加わる。したがって、被周波数変
換信号を受ける側のＦＥＴであるしきい値の浅いデプレ
ッション型ＦＥＴを動作させるために必要な電源電圧を
低くすることが可能となる。また、信号の変換利得や歪
み特性も高く維持される。
【００３１】請求項７又は８の発明では、第１ＦＥＴの
ソースが接地されており、しきい値の深いデプレッショ
ン型ＦＥＴの抵抗は小さいので、第１ＦＥＴがしきい値
の浅い側のＦＥＴであってもしきい値の深い側のＦＥＴ
であっても、結局しきい値の浅いデプレッション型ＦＥ
Ｔのソース電位は接地電位にほぼ等しくなる。そして、
しきい値の浅いデプレッション型ＦＥＴのしきい値がほ
ぼ「０」であるので、しきい値の浅いデプレッション型
ＦＥＴの動作電流は、この０バイアス点でのドレイン電
流によって設定される。したがって、電源電圧がそのま
ま第２ＦＥＴのドレインと第１ＦＥＴのソースとの間の
電圧になり、電源電圧のいっそうの低電圧化が可能とな
る。
ソースが接地されており、しきい値の深いデプレッショ
ン型ＦＥＴの抵抗は小さいので、第１ＦＥＴがしきい値
の浅い側のＦＥＴであってもしきい値の深い側のＦＥＴ
であっても、結局しきい値の浅いデプレッション型ＦＥ
Ｔのソース電位は接地電位にほぼ等しくなる。そして、
しきい値の浅いデプレッション型ＦＥＴのしきい値がほ
ぼ「０」であるので、しきい値の浅いデプレッション型
ＦＥＴの動作電流は、この０バイアス点でのドレイン電
流によって設定される。したがって、電源電圧がそのま
ま第２ＦＥＴのドレインと第１ＦＥＴのソースとの間の
電圧になり、電源電圧のいっそうの低電圧化が可能とな
る。
【００３２】請求項１０又は１１の発明では、上述の増
幅器と周波数変換回路との組み合わせにより、フロント
エンド回路等の電源電圧の低電圧化が可能となる。ま
た、この回路内には、従来のものに比べ、抵抗体の数も
少なく、かつ占有面積の大きいキャパシタが不要とな
る。したがって、かかる受動素子が不要な分、チップの
小型化が可能となる。
幅器と周波数変換回路との組み合わせにより、フロント
エンド回路等の電源電圧の低電圧化が可能となる。ま
た、この回路内には、従来のものに比べ、抵抗体の数も
少なく、かつ占有面積の大きいキャパシタが不要とな
る。したがって、かかる受動素子が不要な分、チップの
小型化が可能となる。
【００３３】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００３４】（第１実施例）まず、第１実施例について
説明する。図１は、第１実施例に係る受信回路内に内蔵
される増幅器の電気回路図である。図１において、符号
１１はしきい値の浅い（本実施例では、−０．１Ｖ）デ
プレッション型ＦＥＴで構成される第１ＦＥＴを示し、
符号１２はしきい値の深い（本実施例では、−０．８
Ｖ）デプレッション型ＦＥＴで構成される第２ＦＥＴを
示し、第１ＦＥＴ１１のドレインと第２ＦＥＴ１２のソ
ースとは互いに接続され、第１ＦＥＴ１１のゲートは抵
抗体１３により接地されている。この抵抗体１３の抵抗
値は第１ＦＥＴ１１の入力インピーダンスより十分に大
きいものである（例えば第１ＦＥＴ１１の入力インピー
ダンスの２倍程度である）。
説明する。図１は、第１実施例に係る受信回路内に内蔵
される増幅器の電気回路図である。図１において、符号
１１はしきい値の浅い（本実施例では、−０．１Ｖ）デ
プレッション型ＦＥＴで構成される第１ＦＥＴを示し、
符号１２はしきい値の深い（本実施例では、−０．８
Ｖ）デプレッション型ＦＥＴで構成される第２ＦＥＴを
示し、第１ＦＥＴ１１のドレインと第２ＦＥＴ１２のソ
ースとは互いに接続され、第１ＦＥＴ１１のゲートは抵
抗体１３により接地されている。この抵抗体１３の抵抗
値は第１ＦＥＴ１１の入力インピーダンスより十分に大
きいものである（例えば第１ＦＥＴ１１の入力インピー
ダンスの２倍程度である）。
【００３５】また、第２ＦＥＴ１２のゲートと第１ＦＥ
Ｔ１１のソースとは互いに接続されている。さらに、符
号１６は高周波信号を入力するための入力端子を示し、
符号１７は高周波信号を出力するための出力端子を示
す。また、符号１４は、入力端子１６と第１ＦＥＴ１１
のゲートとの間における高周波信号を整合させるための
入力整合回路を示し、符号１５は第２ＦＥＴ１２のドレ
インと出力端子１７との間における高周波信号を整合さ
せるための出力整合回路を示す。
Ｔ１１のソースとは互いに接続されている。さらに、符
号１６は高周波信号を入力するための入力端子を示し、
符号１７は高周波信号を出力するための出力端子を示
す。また、符号１４は、入力端子１６と第１ＦＥＴ１１
のゲートとの間における高周波信号を整合させるための
入力整合回路を示し、符号１５は第２ＦＥＴ１２のドレ
インと出力端子１７との間における高周波信号を整合さ
せるための出力整合回路を示す。
【００３６】以上のように２つのＦＥＴ１１，１２を配
置して構成された増幅器では、第１ＦＥＴ１１のゲート
に入力整合回路１４を介して入力された入力信号が増幅
され、増幅された信号が第２ＦＥＴ１２のドレインから
出力され、さらに出力整合回路１５を経て出力端子１７
から出力される。
置して構成された増幅器では、第１ＦＥＴ１１のゲート
に入力整合回路１４を介して入力された入力信号が増幅
され、増幅された信号が第２ＦＥＴ１２のドレインから
出力され、さらに出力整合回路１５を経て出力端子１７
から出力される。
【００３７】次に、そのときのＦＥＴの動作点を図２
ａ，図２ｂを参照しながら説明する。図２ａ，図２ｂに
おいて、横軸がソース−ゲート電圧ＶGSを示し、縦軸が
ドレイン電流ＩD を示す。図２ａに示すように、本実施
例の第１ＦＥＴ１１の動作点は、０バイアス点で設定さ
れる。一方、図２ｂにおいては、図中の曲線Ｌ１が第１
ＦＥＴ１１のＩD −ＶGS特性を示し、曲線Ｌ２が第２Ｆ
ＥＴ１２のＩD −ＶGS特性を示す。本実施例では、第２
ＦＥＴ１２はしきい値の深いデプレッション型ＦＥＴに
より構成されているのでその抵抗値は極めて小さい。し
たがって、第２ＦＥＴ１２のドレインと第１ＦＥＴ１１
のソースとの間に電源電圧ＶDDが印加された場合、第２
ＦＥＴ１２を経た後の電圧降下は小さく、電源電圧ＶDD
はほとんどしきい値の浅い第１ＦＥＴ１１にかかる。し
たがって、第１ＦＥＴ１１を作動させるのに必要な電源
電圧ＶDDを低くすることが可能となり、かつ第１ＦＥＴ
１１の入力信号の増幅率も高く維持される。
ａ，図２ｂを参照しながら説明する。図２ａ，図２ｂに
おいて、横軸がソース−ゲート電圧ＶGSを示し、縦軸が
ドレイン電流ＩD を示す。図２ａに示すように、本実施
例の第１ＦＥＴ１１の動作点は、０バイアス点で設定さ
れる。一方、図２ｂにおいては、図中の曲線Ｌ１が第１
ＦＥＴ１１のＩD −ＶGS特性を示し、曲線Ｌ２が第２Ｆ
ＥＴ１２のＩD −ＶGS特性を示す。本実施例では、第２
ＦＥＴ１２はしきい値の深いデプレッション型ＦＥＴに
より構成されているのでその抵抗値は極めて小さい。し
たがって、第２ＦＥＴ１２のドレインと第１ＦＥＴ１１
のソースとの間に電源電圧ＶDDが印加された場合、第２
ＦＥＴ１２を経た後の電圧降下は小さく、電源電圧ＶDD
はほとんどしきい値の浅い第１ＦＥＴ１１にかかる。し
たがって、第１ＦＥＴ１１を作動させるのに必要な電源
電圧ＶDDを低くすることが可能となり、かつ第１ＦＥＴ
１１の入力信号の増幅率も高く維持される。
【００３８】特に、本実施例では、第１ＦＥＴ１１のし
きい値がほぼ「０」であり、第１ＦＥＴ１１のゲート及
びソースは接地されているので、第１ＦＥＴ１１の動作
電流は、第１ＦＥＴ１１の０バイアス点でのドレイン電
流ＩD によって設定される。したがって、電源電圧がそ
のまま第２ＦＥＴ１２のドレインと第１ＦＥＴ１１のソ
ースとの間の電圧になることから、従来のデプレッショ
ン型ＦＥＴを使用した場合よりも低電圧化が図れる。
きい値がほぼ「０」であり、第１ＦＥＴ１１のゲート及
びソースは接地されているので、第１ＦＥＴ１１の動作
電流は、第１ＦＥＴ１１の０バイアス点でのドレイン電
流ＩD によって設定される。したがって、電源電圧がそ
のまま第２ＦＥＴ１２のドレインと第１ＦＥＴ１１のソ
ースとの間の電圧になることから、従来のデプレッショ
ン型ＦＥＴを使用した場合よりも低電圧化が図れる。
【００３９】また、第２ＦＥＴ１２のゲートが接地され
ているので、不要な信号が第２ＦＥＴ１２を介して第１
ＦＥＴ１１のゲートに入力しようとしても、第２ＦＥＴ
１２のゲートから接地側に逃され、出力から入力への分
離度特性の従来と同様に良好に維持される。
ているので、不要な信号が第２ＦＥＴ１２を介して第１
ＦＥＴ１１のゲートに入力しようとしても、第２ＦＥＴ
１２のゲートから接地側に逃され、出力から入力への分
離度特性の従来と同様に良好に維持される。
【００４０】次に、本発明の効果について説明する。図
３は、従来のデプレッション型ＦＥＴで構成したデュア
ルゲート型ＦＥＴを用いた増幅器と、図１に示す構成を
有する本発明の増幅器との増幅率の電源電圧依存性を示
す図である。本発明の増幅器では、従来の増幅器に比
べ、電源電圧を１．０Ｖ程度低くしても高い増幅率を維
持できることがわかる。すなわち、本発明の増幅器によ
れば、約１．０Ｖの低電圧化が可能となっている。
３は、従来のデプレッション型ＦＥＴで構成したデュア
ルゲート型ＦＥＴを用いた増幅器と、図１に示す構成を
有する本発明の増幅器との増幅率の電源電圧依存性を示
す図である。本発明の増幅器では、従来の増幅器に比
べ、電源電圧を１．０Ｖ程度低くしても高い増幅率を維
持できることがわかる。すなわち、本発明の増幅器によ
れば、約１．０Ｖの低電圧化が可能となっている。
【００４１】最後に、第１，第２ＦＥＴ１１，１２のし
きい値の設定について説明する。ん実施例では、第１Ｆ
ＥＴ１１のしきい値を「−０．１Ｖ」としているが、し
きい値の深いデプレッション型ＦＥＴである第２ＦＥＴ
１２のしきい値の絶対値は、電源電圧の７０〜９０％程
度が好ましい。例えば、電源電圧が１．０Ｖのときに
は、第２ＦＥＴ１２のしきい値は−０．７〜−０．９Ｖ
程度であることが好ましい。このような観点から、本実
施例では、第２ＦＥＴ１２のしきい値を−０．８Ｖとし
ている。また、第１ＦＥＴ１１のしきい値は、この増幅
回路の動作電流と第１ＦＥＴ１１の動作電流とがほぼ等
しくなる点に設定することが好ましい。つまり、増幅回
路の動作電流をＩDDとし、第１ＦＥＴ１１の動作電流を
ＩDSS （ＶGS＝０）とすると、ＩDD＝ＩDGS になるよう
に設定することが好ましい。
きい値の設定について説明する。ん実施例では、第１Ｆ
ＥＴ１１のしきい値を「−０．１Ｖ」としているが、し
きい値の深いデプレッション型ＦＥＴである第２ＦＥＴ
１２のしきい値の絶対値は、電源電圧の７０〜９０％程
度が好ましい。例えば、電源電圧が１．０Ｖのときに
は、第２ＦＥＴ１２のしきい値は−０．７〜−０．９Ｖ
程度であることが好ましい。このような観点から、本実
施例では、第２ＦＥＴ１２のしきい値を−０．８Ｖとし
ている。また、第１ＦＥＴ１１のしきい値は、この増幅
回路の動作電流と第１ＦＥＴ１１の動作電流とがほぼ等
しくなる点に設定することが好ましい。つまり、増幅回
路の動作電流をＩDDとし、第１ＦＥＴ１１の動作電流を
ＩDSS （ＶGS＝０）とすると、ＩDD＝ＩDGS になるよう
に設定することが好ましい。
【００４２】（第２実施例）次に、第２実施例について
説明する。図４は、第２実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
説明する。図４は、第２実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
【００４３】図４において、符号２１はしきい値の深い
デプレッション型ＦＥＴで構成される第１ＦＥＴを示
し、符号２２はしきい値の浅いデプレッション型ＦＥＴ
で構成される第２ＦＥＴを示し、各ＦＥＴ２１、２２の
ゲートはそれぞれ抵抗体２３ａ，２３ｂを介して接地さ
れている。さらに、符号２７，２８は、それぞれ局部発
振信号，被周波数変換信号を入力するための第１，第２
入力端子を示し、符号２９は高周波信号を出力するため
の出力端子を示す。また、符号２４は、第１入力端子２
７とＤＦＥＴ２１のゲートとの間における局部発振信号
を整合させるための局部発振信号入力整合回路を示し、
符号２５は、第２入力端子２８と第２ＦＥＴ２２のゲー
トとの間における被周波数変換信号を整合させるための
被周波数変換信号入力整合回路を示し、符号２６は第２
ＦＥＴ２２のドレインと出力端子２９との間における高
周波信号を整合させるための出力整合回路を示す。
デプレッション型ＦＥＴで構成される第１ＦＥＴを示
し、符号２２はしきい値の浅いデプレッション型ＦＥＴ
で構成される第２ＦＥＴを示し、各ＦＥＴ２１、２２の
ゲートはそれぞれ抵抗体２３ａ，２３ｂを介して接地さ
れている。さらに、符号２７，２８は、それぞれ局部発
振信号，被周波数変換信号を入力するための第１，第２
入力端子を示し、符号２９は高周波信号を出力するため
の出力端子を示す。また、符号２４は、第１入力端子２
７とＤＦＥＴ２１のゲートとの間における局部発振信号
を整合させるための局部発振信号入力整合回路を示し、
符号２５は、第２入力端子２８と第２ＦＥＴ２２のゲー
トとの間における被周波数変換信号を整合させるための
被周波数変換信号入力整合回路を示し、符号２６は第２
ＦＥＴ２２のドレインと出力端子２９との間における高
周波信号を整合させるための出力整合回路を示す。
【００４４】以下、以上のように構成された周波数変換
回路の動作を説明する。第２入力端子２８から入力され
た被周波数変換信号は、被周波数変換信号入力整合回路
２４を経て第２ＦＥＴ２２に入力される。一方、第１入
力端子２７から入力された局部発振信号は、局部発振信
号入力整合回路２５を経て第１ＦＥＴ２１に入力され
る。そして、周波数変換回路において、被周波数変換信
号が局部発振信号によって周波数変換を受け、この周波
数変換された信号がドレインから出力され、さらに出力
整合回路２６を経て出力端子２９から出力される。その
際、周波数変換の過程を理解するには、第１ＦＥＴ２１
が第１ＦＥＴ２２のソースと接地との間に接続された可
変抵抗体と考えればよい。つまり、局部発振信号により
第１ＦＥＴ２１（可変抵抗体）の抵抗値を可変に制御す
ると考えるのである。例えば、可変抵抗体の抵抗値が大
きいときには第２ＦＥＴ２２に電流は流れず出力端子２
９まで信号が出力されず、可変抵抗体の抵抗値が小さけ
れば第２ＦＥＴ２２に電流が流れて、出力端子２９に信
号が出力される。このようにして、周波数が変換される
と考えると理解が容易になる。ここで、周波数変換回路
における増幅率は、可変抵抗体である第１ＦＥＴ２１に
より制御され、この可変抵抗体の抵抗値は局部発振信号
により制御される。
回路の動作を説明する。第２入力端子２８から入力され
た被周波数変換信号は、被周波数変換信号入力整合回路
２４を経て第２ＦＥＴ２２に入力される。一方、第１入
力端子２７から入力された局部発振信号は、局部発振信
号入力整合回路２５を経て第１ＦＥＴ２１に入力され
る。そして、周波数変換回路において、被周波数変換信
号が局部発振信号によって周波数変換を受け、この周波
数変換された信号がドレインから出力され、さらに出力
整合回路２６を経て出力端子２９から出力される。その
際、周波数変換の過程を理解するには、第１ＦＥＴ２１
が第１ＦＥＴ２２のソースと接地との間に接続された可
変抵抗体と考えればよい。つまり、局部発振信号により
第１ＦＥＴ２１（可変抵抗体）の抵抗値を可変に制御す
ると考えるのである。例えば、可変抵抗体の抵抗値が大
きいときには第２ＦＥＴ２２に電流は流れず出力端子２
９まで信号が出力されず、可変抵抗体の抵抗値が小さけ
れば第２ＦＥＴ２２に電流が流れて、出力端子２９に信
号が出力される。このようにして、周波数が変換される
と考えると理解が容易になる。ここで、周波数変換回路
における増幅率は、可変抵抗体である第１ＦＥＴ２１に
より制御され、この可変抵抗体の抵抗値は局部発振信号
により制御される。
【００４５】上記周波数変換回路の動作において、動作
点は、上記第１実施例と同様に、しきい値の浅いデプレ
ッション型ＦＥＴつまり第２ＦＥＴ２２の０バイアス点
での電流によって設定される。従って、電源電圧がその
まま第２ＦＥＴ２２のドレインと第１ＦＥＴ２１のソー
スとの間の電圧になり、電源電圧の低電圧化を図ること
ができるのである。
点は、上記第１実施例と同様に、しきい値の浅いデプレ
ッション型ＦＥＴつまり第２ＦＥＴ２２の０バイアス点
での電流によって設定される。従って、電源電圧がその
まま第２ＦＥＴ２２のドレインと第１ＦＥＴ２１のソー
スとの間の電圧になり、電源電圧の低電圧化を図ること
ができるのである。
【００４６】次に、図５は従来のしきい値の深いデプレ
ッション型ＦＥＴで構成したデュアルゲート型ＦＥＴを
用いた周波数変換回路と図４に示す構成を有する本発明
の周波数変換回路の変換利得、歪み特性の電源電圧依存
性を示す。本発明の周波数変換回路では、従来に比べ、
約１．０Ｖだけ電源電圧を低下させても、変換利得や歪
み特性を良好に維持できることがわかる。すなわち、本
発明の周波数変換回路によると、約１．０Ｖの低電圧化
が可能となっている。
ッション型ＦＥＴで構成したデュアルゲート型ＦＥＴを
用いた周波数変換回路と図４に示す構成を有する本発明
の周波数変換回路の変換利得、歪み特性の電源電圧依存
性を示す。本発明の周波数変換回路では、従来に比べ、
約１．０Ｖだけ電源電圧を低下させても、変換利得や歪
み特性を良好に維持できることがわかる。すなわち、本
発明の周波数変換回路によると、約１．０Ｖの低電圧化
が可能となっている。
【００４７】（第３実施例）次に、第３実施例について
説明する。図６は、第３実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
説明する。図６は、第３実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
【００４８】図６に示す周波数変換回路の構成は、上記
第２実施例における各ＦＥＴの配置を置き換えたもので
ある。すなわち、第１ＦＥＴ３１はしきい値の浅いデプ
レッション型ＦＥＴで構成され、第２ＦＥＴ３２はしき
い値の深いデプレッション型ＦＥＴで構成されている。
そして、第１入力端子３７は被周波数変換信号を受ける
端子であり、第１入力端子と第１ＦＥＴ３１のゲートと
の間には被周波数変換信号入力整合回路３４が設けられ
ている。第２入力端子３８は局部発振信号を受ける端子
であり、第２入力端子３８と第２ＦＥＴ３２のゲートと
の間には局部発振信号入力整合回路３５が設けられてい
る。その他の構成は、上記第２実施例と同様である。
第２実施例における各ＦＥＴの配置を置き換えたもので
ある。すなわち、第１ＦＥＴ３１はしきい値の浅いデプ
レッション型ＦＥＴで構成され、第２ＦＥＴ３２はしき
い値の深いデプレッション型ＦＥＴで構成されている。
そして、第１入力端子３７は被周波数変換信号を受ける
端子であり、第１入力端子と第１ＦＥＴ３１のゲートと
の間には被周波数変換信号入力整合回路３４が設けられ
ている。第２入力端子３８は局部発振信号を受ける端子
であり、第２入力端子３８と第２ＦＥＴ３２のゲートと
の間には局部発振信号入力整合回路３５が設けられてい
る。その他の構成は、上記第２実施例と同様である。
【００４９】以上のように構成された周波数変換回路の
動作は、基本的に上記第２実施例で説明した動作と同じ
である。すなわち、第１入力端子３７から入力された被
周波数変換信号が、第２入力端子３８から入力された局
部発振信号によって周波数変換を受けて、この周波数変
換された信号がドレインから出力され、さらに出力整合
回路３６を経て出力端子３９から外部に出力される。
動作は、基本的に上記第２実施例で説明した動作と同じ
である。すなわち、第１入力端子３７から入力された被
周波数変換信号が、第２入力端子３８から入力された局
部発振信号によって周波数変換を受けて、この周波数変
換された信号がドレインから出力され、さらに出力整合
回路３６を経て出力端子３９から外部に出力される。
【００５０】本実施例においても、動作点は、第１実施
例と同様にしきい値の浅いデプレッション型ＦＥＴであ
る第１ＦＥＴ３１の０バイアス点での電流によって設定
される。その際、周波数変換の過程を理解するには、第
２ＦＥＴ３２が第１ＦＥＴ３１のドレインと出力端子３
９との間に接続された可変抵抗体と考えればよい。つま
り、局部発振信号により第２ＦＥＴ３２（可変抵抗体）
の抵抗値を可変に制御すると考えるのである。例えば、
可変抵抗体の抵抗値が大きいときには第１ＦＥＴ３１に
電流は流れず出力端子３９まで信号が出力されず、可変
抵抗体の抵抗値が小さければ第１ＦＥＴ３１に電流が流
れて、出力端子３９に信号が出力される。このようにし
て、周波数が変換されると考えると理解が容易になる。
ここで、周波数変換回路における増幅率は、可変抵抗体
である第２ＦＥＴ３２により制御され、この可変抵抗体
の抵抗値は局部発振信号により制御される。
例と同様にしきい値の浅いデプレッション型ＦＥＴであ
る第１ＦＥＴ３１の０バイアス点での電流によって設定
される。その際、周波数変換の過程を理解するには、第
２ＦＥＴ３２が第１ＦＥＴ３１のドレインと出力端子３
９との間に接続された可変抵抗体と考えればよい。つま
り、局部発振信号により第２ＦＥＴ３２（可変抵抗体）
の抵抗値を可変に制御すると考えるのである。例えば、
可変抵抗体の抵抗値が大きいときには第１ＦＥＴ３１に
電流は流れず出力端子３９まで信号が出力されず、可変
抵抗体の抵抗値が小さければ第１ＦＥＴ３１に電流が流
れて、出力端子３９に信号が出力される。このようにし
て、周波数が変換されると考えると理解が容易になる。
ここで、周波数変換回路における増幅率は、可変抵抗体
である第２ＦＥＴ３２により制御され、この可変抵抗体
の抵抗値は局部発振信号により制御される。
【００５１】したがって、本実施例でも、上記第２実施
例と同様に、変換利得や歪み特性を良好に維持しなが
ら、電源電圧の低電圧化を図ることができる。
例と同様に、変換利得や歪み特性を良好に維持しなが
ら、電源電圧の低電圧化を図ることができる。
【００５２】（第４実施例）次に、第４実施例について
説明する。図７は、第４実施例に係る受信回路内のフロ
ントエンド回路の構成を示す電気回路図である。
説明する。図７は、第４実施例に係る受信回路内のフロ
ントエンド回路の構成を示す電気回路図である。
【００５３】図７において、符号４１、４３は第１実施
例と同様の構成を有する増幅回路を示し、符号４２は第
２実施例と同様の構成を有する周波数変換回路を示す。
また、符号４４，４５はそれぞ段間整合回路を示し、符
号４６は出力整合回路を示す。
例と同様の構成を有する増幅回路を示し、符号４２は第
２実施例と同様の構成を有する周波数変換回路を示す。
また、符号４４，４５はそれぞ段間整合回路を示し、符
号４６は出力整合回路を示す。
【００５４】以下、上記フロントエンド回路の動作につ
いて説明する。被周波数変換信号入力端子から入力され
た信号は、増幅回路４１，段間整合回路４４を経て周波
数変換回路４２の第２ＦＥＴのゲートに入力される、一
方、局部発振信号入力端子から入力された信号は、増幅
回路４２，段間整合回路４５を経て周波数変換回路４２
の第１ＦＥＴのゲートに入力される。そして、周波数変
換回路４２において、被周波数変換信号は局部発振信号
によって周波数変換を受け、この周波数変換された信号
が、出力整合回路４６を経て出力端子から出力される。
いて説明する。被周波数変換信号入力端子から入力され
た信号は、増幅回路４１，段間整合回路４４を経て周波
数変換回路４２の第２ＦＥＴのゲートに入力される、一
方、局部発振信号入力端子から入力された信号は、増幅
回路４２，段間整合回路４５を経て周波数変換回路４２
の第１ＦＥＴのゲートに入力される。そして、周波数変
換回路４２において、被周波数変換信号は局部発振信号
によって周波数変換を受け、この周波数変換された信号
が、出力整合回路４６を経て出力端子から出力される。
【００５５】図８は、従来のしきい値の深いデプレッシ
ョン型ＦＥＴで構成されるデュアルゲート型ＦＥＴを搭
載したフロントエンド回路と図７に示す構成を有する本
発明のフロントエンド回路との変換利得、歪み特性の電
源電圧依存性を示す。本発明のフロントエンド回路で
は、従来に比べて約１．０Ｖの低電圧化が可能となって
いる。
ョン型ＦＥＴで構成されるデュアルゲート型ＦＥＴを搭
載したフロントエンド回路と図７に示す構成を有する本
発明のフロントエンド回路との変換利得、歪み特性の電
源電圧依存性を示す。本発明のフロントエンド回路で
は、従来に比べて約１．０Ｖの低電圧化が可能となって
いる。
【００５６】また、この回路内には、従来のものに比
べ、抵抗体の数も少なく、かつ占有面積の大きいキャパ
シタが不要となっている。例えば図７に示す増幅回路４
１，４３や周波数変換回路４２において、第１ＦＥＴの
ソースは直接グラウンドに接続されており、図１１に示
す従来の回路における抵抗体１１２やキャパシタ１１３
は不要となっている。したがって、かかる受動素子が不
要な分、チップの小型化が可能となる。
べ、抵抗体の数も少なく、かつ占有面積の大きいキャパ
シタが不要となっている。例えば図７に示す増幅回路４
１，４３や周波数変換回路４２において、第１ＦＥＴの
ソースは直接グラウンドに接続されており、図１１に示
す従来の回路における抵抗体１１２やキャパシタ１１３
は不要となっている。したがって、かかる受動素子が不
要な分、チップの小型化が可能となる。
【００５７】なお、上記第１〜第４実施例において、素
子としてはＧａＡｓＦＥＴとしたが、シリコンＭＯＳＦ
ＥＴとしてもよい。
子としてはＧａＡｓＦＥＴとしたが、シリコンＭＯＳＦ
ＥＴとしてもよい。
【００５８】
【発明の効果】以上説明したように、請求項１，２，
３，４又は５の発明によれば、しきい値の浅いデプレッ
ション型ＦＥＴとしきい値の深いデプレッション型ＦＥ
Ｔとを配設して増幅器を構成したので、高い増幅率を維
持しながら、電源電圧の低電圧化を図ることができる。
３，４又は５の発明によれば、しきい値の浅いデプレッ
ション型ＦＥＴとしきい値の深いデプレッション型ＦＥ
Ｔとを配設して増幅器を構成したので、高い増幅率を維
持しながら、電源電圧の低電圧化を図ることができる。
【００５９】請求項６，７，８又は９の発明によれば、
しきい値の浅いデプレッション型ＦＥＴとしきい値の深
いデプレッション型ＦＥＴとを配設して周波数変換回路
を構成したので、高い変換利得と歪み特性とを維持しな
がら、電源電圧の低電圧化を図ることができる。
しきい値の浅いデプレッション型ＦＥＴとしきい値の深
いデプレッション型ＦＥＴとを配設して周波数変換回路
を構成したので、高い変換利得と歪み特性とを維持しな
がら、電源電圧の低電圧化を図ることができる。
【００６０】請求項１０又は１１の発明によれば、上述
の増幅器と周波数変換回路との組み合わせにより、フロ
ントエンド回路等の電源電圧の低電圧化とチップの小型
化とをることができる。
の増幅器と周波数変換回路との組み合わせにより、フロ
ントエンド回路等の電源電圧の低電圧化とチップの小型
化とをることができる。
【図面の簡単な説明】
【図１】第１実施例に係る受信回路内の増幅器の構成を
示す電気回路図である。
示す電気回路図である。
【図２】第１実施例における各ＦＥＴのＩD −ＶGS特性
を示す特性図である。
を示す特性図である。
【図３】従来のデプレッション型ＦＥＴを使ったデュア
ルゲートによる増幅器と本発明による増幅器の増幅率の
電源電圧依存性を示す図である。
ルゲートによる増幅器と本発明による増幅器の増幅率の
電源電圧依存性を示す図である。
【図４】第２実施例における受信回路内の周波数変換器
回路の構成を示す電気回路図である。
回路の構成を示す電気回路図である。
【図５】従来のデプレッション型ＦＥＴを使ったデュア
ルゲートによる周波数変換回路と本発明による周波数変
換回路の変換利得、歪み特性の電源電圧依存性を示す図
である。
ルゲートによる周波数変換回路と本発明による周波数変
換回路の変換利得、歪み特性の電源電圧依存性を示す図
である。
【図６】第３実施例に係る受信回路内の周波数変換回路
の構成を示す電気回路図である。
の構成を示す電気回路図である。
【図７】第３実施例に係る受信回路のフロントエンド回
路の構成を示す電気回路図である。
路の構成を示す電気回路図である。
【図８】従来のデプレッション型ＦＥＴを使ったデュア
ルゲートによるフロントエンド回路と本発明によるフロ
ントエンド回路の変換利得、歪み特性の電源電圧依存性
を示したものである。
ルゲートによるフロントエンド回路と本発明によるフロ
ントエンド回路の変換利得、歪み特性の電源電圧依存性
を示したものである。
【図９】従来のＧａＡｓＦＥＴを用いた受信回路内の周
波数変換器を示すものである。
波数変換器を示すものである。
【図１０】従来の回路における動作点を図式的に表した
ものである。
ものである。
【図１１】従来のＧａＡｓＦＥＴを用いた受信回路の周
波数変換器を示すものである。
波数変換器を示すものである。
１１ 第１ＦＥＴ １２ 第２ＦＥＴ １３ 抵抗体 １４ 入力整合回路 １５ 出力整合回路 ２１，３１ 第１ＦＥＴ ２２，３２ 第２ＦＥＴ ２３，３３ 抵抗体 ２４，３５ 被周波数変換信号入力整合回路 ２５，３４ 局部発振信号入力整合回路 ２６，３６ 出力整合回路
【手続補正書】
【提出日】平成８年５月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体回路
【特許請求の範囲】
【請求項２】 請求項１記載の半導体回路において、 上記第１ＦＥＴのソースは、上記接地に直接接続されて
いることを特徴とする半導体回路。
いることを特徴とする半導体回路。
【請求項３】 請求項２記載の半導体回路において、 上記第１ＦＥＴのしきい値はほぼ「０」であり、 上記第２ＦＥＴはしきい値が相対的に深いデプレッショ
ン型ＦＥＴであることを特徴とする半導体回路。
ン型ＦＥＴであることを特徴とする半導体回路。
【請求項４】 請求項１，２又は３記載の半導体回路に
おいて、 上記入力端子と上記第１ＦＥＴのゲートとの間の信号を
整合させるための入力整合回路と、 上記第２ＦＥＴのドレインと上記出力端子との間の信号
を整合させるための出力整合回路とをさらに備えたこと
を特徴とする半導体回路。
おいて、 上記入力端子と上記第１ＦＥＴのゲートとの間の信号を
整合させるための入力整合回路と、 上記第２ＦＥＴのドレインと上記出力端子との間の信号
を整合させるための出力整合回路とをさらに備えたこと
を特徴とする半導体回路。
【請求項９】 請求項８記載の半導体回路において、 上記一方のＦＥＴのソースは上記接地に直接接続されて
いることを特徴とする半導体回路。
いることを特徴とする半導体回路。
【請求項１０】 請求項９記載の半導体回路において、 上記第１ＦＥＴのしきい値は、ほぼ「０」であり、上記第２ＦＥＴは、しきい値が相対的に深いデプレッシ
ョン型ＦＥＴで構成されている ことを特徴とする半導体
回路。
ョン型ＦＥＴで構成されている ことを特徴とする半導体
回路。
【請求項１１】 請求項９又は１０記載の半導体回路に
おいて、上記第１ＦＥＴのゲートの前段側に配設され、被周波数
変換信号を整合させるための 第１の力整合回路と、上記第２ＦＥＴのゲートの前段側に配設され、局部発振
信号を整合させるための 第２入力整合回路と、上記第１ＦＥＴ及び第２ＦＥＴのうち上記電源側に配置
されるＦＥＴのドレインの後段側に配設され、出力信号
を整合させるための 出力整合回路とをさらに備えている
ことを特徴とする半導体回路。
おいて、上記第１ＦＥＴのゲートの前段側に配設され、被周波数
変換信号を整合させるための 第１の力整合回路と、上記第２ＦＥＴのゲートの前段側に配設され、局部発振
信号を整合させるための 第２入力整合回路と、上記第１ＦＥＴ及び第２ＦＥＴのうち上記電源側に配置
されるＦＥＴのドレインの後段側に配設され、出力信号
を整合させるための 出力整合回路とをさらに備えている
ことを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波信号を受ける受
信回路、特に低電圧動作通信用無線機に適した受信回路
に関するものである。
信回路、特に低電圧動作通信用無線機に適した受信回路
に関するものである。
【０００２】
【従来の技術】近年、携帯電話無線機等の通信機機の小
型，軽量，低価格化が進んでいる。携帯機器の小型化を
進めるためには、部品の消費電力を下げ、搭載する電池
を出来るだけ小さくする方法が効果的であり、これを実
現するために低消費電流で優れた高周波特性を有するガ
リウムひ素（以下ＧａＡｓと呼ぶ）ショトキィーゲート
電界効果型トランジスタ（以下ＭＥＳＦＥＴと呼ぶ）を
用いた半導体回路が広く用いられている。
型，軽量，低価格化が進んでいる。携帯機器の小型化を
進めるためには、部品の消費電力を下げ、搭載する電池
を出来るだけ小さくする方法が効果的であり、これを実
現するために低消費電流で優れた高周波特性を有するガ
リウムひ素（以下ＧａＡｓと呼ぶ）ショトキィーゲート
電界効果型トランジスタ（以下ＭＥＳＦＥＴと呼ぶ）を
用いた半導体回路が広く用いられている。
【０００３】特に、低消費電流で優れた高周波特性を有
するＧａＡｓＭＥＳＦＥＴを利用した回路では、一般に
負のゲートバイアス電圧により電流を制御する方式が採
られており、ソース電圧をゲート電圧よりも高い電圧に
することによって単一電源回路でゲート−ソース間にこ
の負電圧を供給するようにしている。
するＧａＡｓＭＥＳＦＥＴを利用した回路では、一般に
負のゲートバイアス電圧により電流を制御する方式が採
られており、ソース電圧をゲート電圧よりも高い電圧に
することによって単一電源回路でゲート−ソース間にこ
の負電圧を供給するようにしている。
【０００４】以下、図面を参照しながら、ＧａＡｓＦＥ
Ｔを搭載した従来の受信回路の一例について説明する。
Ｔを搭載した従来の受信回路の一例について説明する。
【０００５】図９は、受信回路に内蔵される従来のＧａ
ＡｓＦＥＴを用いた増幅器の構成を示す電気回路図であ
る。同図において、符号１０１はデプレッション型ＦＥ
Ｔで構成され、かつ２つの第１，第２ゲートＧ１，Ｇ２
を備えたデュアルゲート型のＦＥＴを示す。符号１０２
はバイアス抵抗体を示し、符号１０３は高周波信号を接
地に逃すためのバイパスコンデンサを示し、符号１０４
は入力整合回路を示し、符号１０５は出力整合回路を示
す。また、符号１０６は数キロオームの抵抗値を有する
抵抗体を示し、この抵抗体１０６を介してＦＥＴ１０１
の第１ゲートＧ１が接地されている。また、ＦＥＴ１０
１の第２ゲートＧ２はソースに接続されており、出力側
から入力への分離度を向上させている。
ＡｓＦＥＴを用いた増幅器の構成を示す電気回路図であ
る。同図において、符号１０１はデプレッション型ＦＥ
Ｔで構成され、かつ２つの第１，第２ゲートＧ１，Ｇ２
を備えたデュアルゲート型のＦＥＴを示す。符号１０２
はバイアス抵抗体を示し、符号１０３は高周波信号を接
地に逃すためのバイパスコンデンサを示し、符号１０４
は入力整合回路を示し、符号１０５は出力整合回路を示
す。また、符号１０６は数キロオームの抵抗値を有する
抵抗体を示し、この抵抗体１０６を介してＦＥＴ１０１
の第１ゲートＧ１が接地されている。また、ＦＥＴ１０
１の第２ゲートＧ２はソースに接続されており、出力側
から入力への分離度を向上させている。
【０００６】以下、以上のように構成された増幅回路の
動作について説明する。
動作について説明する。
【０００７】ＦＥＴ１０１の動作電流はＦＥＴ１０１の
しきい値とバイアス抵抗体１０２によるバイアス抵抗に
よって設定される。図１０は、ＦＥＴ１０１の動作点を
図式的に表したもので、横軸はゲート（第１ゲートＧ
１）−ソース間電圧ＶGSを、縦軸はドレイン電流ＩD を
それぞれ示す。同図において、バイアス負荷直線とＦＥ
Ｔ１０１のＩD −ＶGS特性線の交点における電圧ＶGSが
ゲートバイアスであり、この点におけるドレイン電流Ｉ
D が動作電流となる。実際には第１ゲートＧ１の電位は
接地電位０Ｖであることから、ＦＥＴ１０１のソース電
圧が正の電圧になることによって、負のゲートバイアス
電圧が印加される。このように構成されたＦＥＴ１０１
により、第１ゲートＧ１に入力整合回路１０４を介して
入力された入力信号（高周波信号）が増幅されてドレイ
ンに出力され、さらに、出力整合回路１０５を経て、外
部に出力される。
しきい値とバイアス抵抗体１０２によるバイアス抵抗に
よって設定される。図１０は、ＦＥＴ１０１の動作点を
図式的に表したもので、横軸はゲート（第１ゲートＧ
１）−ソース間電圧ＶGSを、縦軸はドレイン電流ＩD を
それぞれ示す。同図において、バイアス負荷直線とＦＥ
Ｔ１０１のＩD −ＶGS特性線の交点における電圧ＶGSが
ゲートバイアスであり、この点におけるドレイン電流Ｉ
D が動作電流となる。実際には第１ゲートＧ１の電位は
接地電位０Ｖであることから、ＦＥＴ１０１のソース電
圧が正の電圧になることによって、負のゲートバイアス
電圧が印加される。このように構成されたＦＥＴ１０１
により、第１ゲートＧ１に入力整合回路１０４を介して
入力された入力信号（高周波信号）が増幅されてドレイ
ンに出力され、さらに、出力整合回路１０５を経て、外
部に出力される。
【０００８】一方、図１１は、受信回路に内蔵される従
来のＧａＡｓＦＥＴを用いた周波数変換器を示す電気回
路図である。
来のＧａＡｓＦＥＴを用いた周波数変換器を示す電気回
路図である。
【０００９】図１１において、符号１１１は、デプレッ
ション型ＦＥＴにより構成され、第１ゲートＧ１及び第
２ゲートＧ２を有するデュアルゲート型のＦＥＴを示
す。符号１１２はバイアス抵抗体を示し、符号１１３は
高周波信号を接地に逃すためのバイパスコンデンサを示
し、符号１１４は被周波数変換信号入力整合回路を示
し、符号１１５は局部発振信号入力整合回路を示し、符
号１１６は出力整合回路を示す。また、符号１１７ａ，
１１７ｂはいずれも数キロオームの抵抗値を有する抵抗
体であり、各抵抗体１１７ａ，１１７ｂを介して第１ゲ
ートＧ１および第２ゲートＧ２がそれぞれ接地されてい
る。
ション型ＦＥＴにより構成され、第１ゲートＧ１及び第
２ゲートＧ２を有するデュアルゲート型のＦＥＴを示
す。符号１１２はバイアス抵抗体を示し、符号１１３は
高周波信号を接地に逃すためのバイパスコンデンサを示
し、符号１１４は被周波数変換信号入力整合回路を示
し、符号１１５は局部発振信号入力整合回路を示し、符
号１１６は出力整合回路を示す。また、符号１１７ａ，
１１７ｂはいずれも数キロオームの抵抗値を有する抵抗
体であり、各抵抗体１１７ａ，１１７ｂを介して第１ゲ
ートＧ１および第２ゲートＧ２がそれぞれ接地されてい
る。
【００１０】以下、以上のように構成された周波数変換
回路の動作について説明する。
回路の動作について説明する。
【００１１】ＦＥＴ１１１の動作電流は、図９に示す増
幅器で説明した動作と同じ作用によって決定される。被
周波数変換信号は被周波数変換信号入力整合回路１１４
を介して第１ゲートＧ１に入力され、局部発振信号は局
部発振信号入力整合回路１１５を介して第２ゲートＧ２
に入力される。被周波数変換信号は、デュアルゲートＦ
ＥＴ１１１において局部発振信号により周波数変換さ
れ、この周波数変換された出力信号が、出力整合回路１
１６を介してドレインより出力される。
幅器で説明した動作と同じ作用によって決定される。被
周波数変換信号は被周波数変換信号入力整合回路１１４
を介して第１ゲートＧ１に入力され、局部発振信号は局
部発振信号入力整合回路１１５を介して第２ゲートＧ２
に入力される。被周波数変換信号は、デュアルゲートＦ
ＥＴ１１１において局部発振信号により周波数変換さ
れ、この周波数変換された出力信号が、出力整合回路１
１６を介してドレインより出力される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ような回路構成では、円滑な動作を確保し得る動作点を
設定する場合、ゲートに負のバイアスを供給する必要が
あり、これを実現するためにゲート電圧を０Ｖにし、Ｆ
ＥＴのソース電圧を正の電圧にしている。一方、ＦＥＴ
の入力信号−出力信号間の歪みを小さくするには、しき
い値はそれほど浅くできない。つまり、ＦＥＴの円滑な
動作を確保するためには、ドレイン電圧はある程度の余
裕をもってソース電圧よりも高く設定しておく必要があ
る。したがって、ソース電圧が正となる分だけＦＥＴの
ドレイン電圧も高くしないと、ＦＥＴが円滑に動作しな
い虞れがある。
ような回路構成では、円滑な動作を確保し得る動作点を
設定する場合、ゲートに負のバイアスを供給する必要が
あり、これを実現するためにゲート電圧を０Ｖにし、Ｆ
ＥＴのソース電圧を正の電圧にしている。一方、ＦＥＴ
の入力信号−出力信号間の歪みを小さくするには、しき
い値はそれほど浅くできない。つまり、ＦＥＴの円滑な
動作を確保するためには、ドレイン電圧はある程度の余
裕をもってソース電圧よりも高く設定しておく必要があ
る。したがって、ソース電圧が正となる分だけＦＥＴの
ドレイン電圧も高くしないと、ＦＥＴが円滑に動作しな
い虞れがある。
【００１３】すなわち、上記従来のような構造を有する
デュアルゲート型のＦＥＴを配置した高周波増幅回路
や、周波数変換回路では、電源電圧の低電圧化を図る上
で、一定の限界があった。
デュアルゲート型のＦＥＴを配置した高周波増幅回路
や、周波数変換回路では、電源電圧の低電圧化を図る上
で、一定の限界があった。
【００１４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＦＥＴの良好な歪み特性を維持しな
がら、かつ電源電圧を低電圧化し得る増幅器や周波数変
換回路として機能する半導体回路を提供することにあ
る。
あり、その目的は、ＦＥＴの良好な歪み特性を維持しな
がら、かつ電源電圧を低電圧化し得る増幅器や周波数変
換回路として機能する半導体回路を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明が講じた手段は、半導体回路に、電源
と接地との間に、上記接地側から順に、しきい値が相対
的に浅く設定された第１ＦＥＴと該第１ＦＥＴよりもし
きい値が深く設定された第２ＦＥＴとを配置する。そし
て、上記第１ＦＥＴに、信号入力部として機能するゲー
トと、上記接地に接続されるソースと、ドレインとを設
け、上記第２ＦＥＴに、上記第１ＦＥＴのソースに接続
されるゲートと、上記第１ＦＥＴのドレインに接続され
るソースと、信号出力部として機能するドレインとを設
けて、上記第１ＦＥＴのゲートから入力された信号を増
幅して上記第２ＦＥＴのドレインから出力する増幅器と
して機能させるように構成したものである。
に請求項１の発明が講じた手段は、半導体回路に、電源
と接地との間に、上記接地側から順に、しきい値が相対
的に浅く設定された第１ＦＥＴと該第１ＦＥＴよりもし
きい値が深く設定された第２ＦＥＴとを配置する。そし
て、上記第１ＦＥＴに、信号入力部として機能するゲー
トと、上記接地に接続されるソースと、ドレインとを設
け、上記第２ＦＥＴに、上記第１ＦＥＴのソースに接続
されるゲートと、上記第１ＦＥＴのドレインに接続され
るソースと、信号出力部として機能するドレインとを設
けて、上記第１ＦＥＴのゲートから入力された信号を増
幅して上記第２ＦＥＴのドレインから出力する増幅器と
して機能させるように構成したものである。
【００１６】請求項２の発明が講じた手段は、請求項１
の発明において、上記第１ＦＥＴのソースを上記接地に
直接接続したものである。
の発明において、上記第１ＦＥＴのソースを上記接地に
直接接続したものである。
【００１７】請求項３の発明が講じた手段は、請求項２
の発明において、上記第１ＦＥＴのしきい値をほぼ
「０」とし、上記第２ＦＥＴをしきい値が相対的に深い
デプレッション型ＦＥＴとしたものである。
の発明において、上記第１ＦＥＴのしきい値をほぼ
「０」とし、上記第２ＦＥＴをしきい値が相対的に深い
デプレッション型ＦＥＴとしたものである。
【００１８】請求項４の発明が講じた手段は、請求項
１，２又は３の発明において、上記入力端子と上記第１
ＦＥＴのゲートとの間の信号を整合させるための入力整
合回路と、上記第２ＦＥＴのドレインと上記出力端子と
の間の信号を整合させるための出力整合回路とをさらに
設けたものである。
１，２又は３の発明において、上記入力端子と上記第１
ＦＥＴのゲートとの間の信号を整合させるための入力整
合回路と、上記第２ＦＥＴのドレインと上記出力端子と
の間の信号を整合させるための出力整合回路とをさらに
設けたものである。
【００１９】請求項５の発明が講じた手段は、請求項
１，２，３又は４の発明において、上記第１ＦＥＴのゲ
ートは、抵抗を介して上記接地に接続したものである。
１，２，３又は４の発明において、上記第１ＦＥＴのゲ
ートは、抵抗を介して上記接地に接続したものである。
【００２０】請求項６の発明が講じた手段は、請求項
１，２，３，４又は５の発明において、上記第１，第２
ＦＥＴを、化合物半導体基板上に形成されたＭＥＳＦＥ
Ｔとしたものである。
１，２，３，４又は５の発明において、上記第１，第２
ＦＥＴを、化合物半導体基板上に形成されたＭＥＳＦＥ
Ｔとしたものである。
【００２１】請求項７の発明が講じた手段は、請求項
１，２，３，４又は５の発明において、上記第１，第２
ＦＥＴを、シリコン基板上に形成されたＭＯＳＦＥＴと
したものである。
１，２，３，４又は５の発明において、上記第１，第２
ＦＥＴを、シリコン基板上に形成されたＭＯＳＦＥＴと
したものである。
【００２２】請求項８の発明が講じた手段は、接地と電
源との間に第１ＦＥＴ及び第２ＦＥＴを直列に配置して
構成される半導体回路を前提とする。そして、上記第１
ＦＥＴが、被周波数変換信号を受けるゲートとソースと
ドレインとを有し、かつしきい値が相対的に浅く設定さ
れており、上記第２ＦＥＴが、局部発振信号を受けるゲ
ートとソースとドレインとを有し、かつデプレッション
型ＦＥＴにより構成され上記第１ＦＥＴよりも深いしき
い値を有するように構成する。さらに、上記第１ＦＥＴ
及び上記第２ＦＥＴのうち少なくとも上記接地側に配置
される一方のＦＥＴのソースが上記接地に接続され、上
記第１ＦＥＴ及び上記第２ＦＥＴのうち少なくとも上記
電源側に配置される他方のＦＥＴのドレインが上記電源
に接続され、かつ上記他方のソースが上記一方のＦＥＴ
のドレインに接続されていて、上記第１ＦＥＴで受けた
上記被周波数変換信号を、上記第２ＦＥＴで受けた局部
発振信号により周波数変換して出力する周波数変換回路
として機能するように構成したものである。
源との間に第１ＦＥＴ及び第２ＦＥＴを直列に配置して
構成される半導体回路を前提とする。そして、上記第１
ＦＥＴが、被周波数変換信号を受けるゲートとソースと
ドレインとを有し、かつしきい値が相対的に浅く設定さ
れており、上記第２ＦＥＴが、局部発振信号を受けるゲ
ートとソースとドレインとを有し、かつデプレッション
型ＦＥＴにより構成され上記第１ＦＥＴよりも深いしき
い値を有するように構成する。さらに、上記第１ＦＥＴ
及び上記第２ＦＥＴのうち少なくとも上記接地側に配置
される一方のＦＥＴのソースが上記接地に接続され、上
記第１ＦＥＴ及び上記第２ＦＥＴのうち少なくとも上記
電源側に配置される他方のＦＥＴのドレインが上記電源
に接続され、かつ上記他方のソースが上記一方のＦＥＴ
のドレインに接続されていて、上記第１ＦＥＴで受けた
上記被周波数変換信号を、上記第２ＦＥＴで受けた局部
発振信号により周波数変換して出力する周波数変換回路
として機能するように構成したものである。
【００２３】請求項９の発明が講じた手段は、請求項８
の発明において、上記一方のＦＥＴのソースを上記接地
に直接接続する構成としたものである。
の発明において、上記一方のＦＥＴのソースを上記接地
に直接接続する構成としたものである。
【００２４】請求項１０の発明が講じた手段は、請求項
９の発明において、上記第１ＦＥＴのしきい値をほぼ
「０」とし、上記第２ＦＥＴを、しきい値が相対的に深
いデプレッション型ＦＥＴで構成したものである。
９の発明において、上記第１ＦＥＴのしきい値をほぼ
「０」とし、上記第２ＦＥＴを、しきい値が相対的に深
いデプレッション型ＦＥＴで構成したものである。
【００２５】請求項１１の発明が講じた手段は、請求項
９又は１０の発明において、上記第１ＦＥＴのゲートの
前段側に配設され、被周波数変換信号を整合させるため
の第１の力整合回路と、上記第２ＦＥＴのゲートの前段
側に配設され、局部発振信号を整合させるための第２入
力整合回路と、上記第１ＦＥＴ及び第２ＦＥＴのうち上
記電源側に配置されるＦＥＴのドレインの後段側に配設
され、出力信号を整合させるための出力整合回路とをさ
らに設けたものである。
９又は１０の発明において、上記第１ＦＥＴのゲートの
前段側に配設され、被周波数変換信号を整合させるため
の第１の力整合回路と、上記第２ＦＥＴのゲートの前段
側に配設され、局部発振信号を整合させるための第２入
力整合回路と、上記第１ＦＥＴ及び第２ＦＥＴのうち上
記電源側に配置されるＦＥＴのドレインの後段側に配設
され、出力信号を整合させるための出力整合回路とをさ
らに設けたものである。
【００２６】請求項１２の発明が講じた手段は、請求項
９，１０又は１１の発明において、上記第１，第２ＦＥ
Ｔを、化合物半導体基板上に形成されたＭＥＳＦＥＴと
したものである。
９，１０又は１１の発明において、上記第１，第２ＦＥ
Ｔを、化合物半導体基板上に形成されたＭＥＳＦＥＴと
したものである。
【００２７】請求項１３の発明が講じた手段は、請求項
９，１０又は１１の発明において、上記第１，第２ＦＥ
Ｔを、シリコン基板上に形成されたＭＯＳＦＥＴとした
ものである。
９，１０又は１１の発明において、上記第１，第２ＦＥ
Ｔを、シリコン基板上に形成されたＭＯＳＦＥＴとした
ものである。
【００２８】請求項１４の発明が講じた手段は、請求項
９，１０，１１，１２又は１３の発明において、上記第
１ＦＥＴのゲートの前段側に設けられ、上記被周波数変
換信号を増幅するための第１増幅器と、上記第１増幅器
と上記第１ＦＥＴのゲートとの間の信号を整合させるた
めの第１段間整合回路と、上記第２ＦＥＴのゲートの前
段側に設けられ、上記局部発振信号を増幅するための第
２増幅器と、上記第２増幅器と上記第２ＦＥＴのゲート
との間の信号を整合させるための第２段間整合回路とを
さらに設ける。そして、上記第１増幅器を、上記被周波
数変換信号を受けるゲートと，上記接地に接続されるソ
ースと，上記ドレインとを有し、しきい値が相対的に浅
く設定された第３ＦＥＴと、上記第３ＦＥＴのソースに
接続されるゲートと，上記第５ＦＥＴのドレインに接続
されるソースと，上記電源及び上記第１ＦＥＴのゲート
に接続されるドレインとを有し、しきい値が上記第３Ｆ
ＥＴよりも深く設定された第４ＦＥＴとにより構成す
る。また、上記第２増幅器を、上記局部発振信号を受け
るゲートと，接地に接続されるソースと，ドレインとを
有し、しきい値が相対的に浅く設定された第５ＦＥＴ
と、上記第５ＦＥＴのソースに接続されるゲートと，上
記第５ＦＥＴのドレインに接続されるソースと，上記電
源及び上記第２ＦＥＴのゲートに接続されるドレインと
を有し、しきい値が上記第５ＦＥＴよりも深く設定され
た第６ＦＥＴとにより構成する。
９，１０，１１，１２又は１３の発明において、上記第
１ＦＥＴのゲートの前段側に設けられ、上記被周波数変
換信号を増幅するための第１増幅器と、上記第１増幅器
と上記第１ＦＥＴのゲートとの間の信号を整合させるた
めの第１段間整合回路と、上記第２ＦＥＴのゲートの前
段側に設けられ、上記局部発振信号を増幅するための第
２増幅器と、上記第２増幅器と上記第２ＦＥＴのゲート
との間の信号を整合させるための第２段間整合回路とを
さらに設ける。そして、上記第１増幅器を、上記被周波
数変換信号を受けるゲートと，上記接地に接続されるソ
ースと，上記ドレインとを有し、しきい値が相対的に浅
く設定された第３ＦＥＴと、上記第３ＦＥＴのソースに
接続されるゲートと，上記第５ＦＥＴのドレインに接続
されるソースと，上記電源及び上記第１ＦＥＴのゲート
に接続されるドレインとを有し、しきい値が上記第３Ｆ
ＥＴよりも深く設定された第４ＦＥＴとにより構成す
る。また、上記第２増幅器を、上記局部発振信号を受け
るゲートと，接地に接続されるソースと，ドレインとを
有し、しきい値が相対的に浅く設定された第５ＦＥＴ
と、上記第５ＦＥＴのソースに接続されるゲートと，上
記第５ＦＥＴのドレインに接続されるソースと，上記電
源及び上記第２ＦＥＴのゲートに接続されるドレインと
を有し、しきい値が上記第５ＦＥＴよりも深く設定され
た第６ＦＥＴとにより構成する。
【００２９】
【作用】以上の構成により、各請求項の発明では、下記
の作用が奏される。
の作用が奏される。
【００３０】請求項１の発明では、第２ＦＥＴがしきい
値が相対的に深いＦＥＴで構成されているので、その抵
抗値は極めて小さい。したがって、第２ＦＥＴのドレイ
ンと第１ＦＥＴのソースとの間に電源電圧が印加された
場合、第２ＦＥＴを経た後の電圧降下は小さく、電源電
圧はほとんどしきい値の浅い第１ＦＥＴにかかる。した
がって、第１ＦＥＴを動作させるのに必要な電源電圧を
低くすることが可能になり、かつ第１ＦＥＴへの入力信
号の増幅率も高く維持される。
値が相対的に深いＦＥＴで構成されているので、その抵
抗値は極めて小さい。したがって、第２ＦＥＴのドレイ
ンと第１ＦＥＴのソースとの間に電源電圧が印加された
場合、第２ＦＥＴを経た後の電圧降下は小さく、電源電
圧はほとんどしきい値の浅い第１ＦＥＴにかかる。した
がって、第１ＦＥＴを動作させるのに必要な電源電圧を
低くすることが可能になり、かつ第１ＦＥＴへの入力信
号の増幅率も高く維持される。
【００３１】請求項２又は３の発明では、しきい値の浅
いデプレッション型ＦＥＴである第１ＦＥＴのしきい値
がほぼ「０」であり、第１ＦＥＴのソースが直接接地に
接続されているので、しきい値の浅いデプレッション型
である第１ＦＥＴの動作電流は、この０バイアス点での
ドレイン電流によって設定される。したがって、電源電
圧がそのまま第２ＦＥＴのドレインと第１ＦＥＴのソー
スとの間の電圧になり、電源電圧のいっそうの低電圧化
が可能となる。また、第１ＦＥＴのソースが直接接地に
接続されているので、出力端子側から第１ＦＥＴに向か
う不要な信号があっても、第２ＦＥＴのゲートから接地
側に逃され、出力から入力への分離度特性が良好に維持
される。
いデプレッション型ＦＥＴである第１ＦＥＴのしきい値
がほぼ「０」であり、第１ＦＥＴのソースが直接接地に
接続されているので、しきい値の浅いデプレッション型
である第１ＦＥＴの動作電流は、この０バイアス点での
ドレイン電流によって設定される。したがって、電源電
圧がそのまま第２ＦＥＴのドレインと第１ＦＥＴのソー
スとの間の電圧になり、電源電圧のいっそうの低電圧化
が可能となる。また、第１ＦＥＴのソースが直接接地に
接続されているので、出力端子側から第１ＦＥＴに向か
う不要な信号があっても、第２ＦＥＴのゲートから接地
側に逃され、出力から入力への分離度特性が良好に維持
される。
【００３２】請求項４又は１１の発明では、半導体回路
内で高周波信号が整合されるので、半導体回路の外部に
整合回路を設けることなく、高周波信号の整合が行なわ
れる。
内で高周波信号が整合されるので、半導体回路の外部に
整合回路を設けることなく、高周波信号の整合が行なわ
れる。
【００３３】請求項６又は１２の発明では、化合物半導
体基板の特性を利用した高い高周波特性が得られる。
体基板の特性を利用した高い高周波特性が得られる。
【００３４】請求項７又は１３の発明では、半導体回路
のコストが低減される。
のコストが低減される。
【００３５】請求項８の発明では、しきい値が相対的に
深いデプレッション型ＦＥＴである第２ＦＥＴの作動状
態における抵抗値は、しきい値が相対的に浅い第１ＦＥ
Ｔの抵抗値よりも小さい。したがって、接地側に配置さ
れた一方のＦＥＴのソースと電源側に配置された他方の
ＦＥＴのドレインとの間に電圧が印加された場合、直列
に接続された抵抗の異なる２つのＦＥＴに対して電源電
圧が印加されることになるので、両者の配置関係の如何
に拘らず、しきい値の浅い第１ＦＥＴにはほとんど電源
電圧に等しい電圧が加わる。したがって、被周波数変換
信号を受ける第１ＦＥＴを動作させるために必要な電源
電圧を低くすることが可能となる。また、信号の変換利
得や歪み特性も高く維持される。
深いデプレッション型ＦＥＴである第２ＦＥＴの作動状
態における抵抗値は、しきい値が相対的に浅い第１ＦＥ
Ｔの抵抗値よりも小さい。したがって、接地側に配置さ
れた一方のＦＥＴのソースと電源側に配置された他方の
ＦＥＴのドレインとの間に電圧が印加された場合、直列
に接続された抵抗の異なる２つのＦＥＴに対して電源電
圧が印加されることになるので、両者の配置関係の如何
に拘らず、しきい値の浅い第１ＦＥＴにはほとんど電源
電圧に等しい電圧が加わる。したがって、被周波数変換
信号を受ける第１ＦＥＴを動作させるために必要な電源
電圧を低くすることが可能となる。また、信号の変換利
得や歪み特性も高く維持される。
【００３６】請求項９又は１０の発明では、接地側に配
置される一方のＦＥＴのソースが直接接地に接続されて
おり、しきい値の深い第２ＦＥＴの抵抗は小さいので、
第１ＦＥＴが接地側に配置されていても電源側に配置さ
れていても、結局しきい値の浅い第１ＦＥＴのソース電
位は接地電位にほぼ等しくなる。そして、しきい値の浅
い第１ＦＥＴのしきい値がほぼ「０」であるので、しき
い値の浅い第１ＦＥＴの動作電流は、この０バイアス点
でのドレイン電流によって設定される。したがって、電
源電圧がそのまま一方のＦＥＴのソースと他方のＦＥＴ
のドレインとの間の電圧になり、電源電圧のいっそうの
低電圧化が可能となる。
置される一方のＦＥＴのソースが直接接地に接続されて
おり、しきい値の深い第２ＦＥＴの抵抗は小さいので、
第１ＦＥＴが接地側に配置されていても電源側に配置さ
れていても、結局しきい値の浅い第１ＦＥＴのソース電
位は接地電位にほぼ等しくなる。そして、しきい値の浅
い第１ＦＥＴのしきい値がほぼ「０」であるので、しき
い値の浅い第１ＦＥＴの動作電流は、この０バイアス点
でのドレイン電流によって設定される。したがって、電
源電圧がそのまま一方のＦＥＴのソースと他方のＦＥＴ
のドレインとの間の電圧になり、電源電圧のいっそうの
低電圧化が可能となる。
【００３７】請求項１４の発明では、上述の増幅器と周
波数変換回路との組み合わせにより、フロントエンド回
路等の電源電圧の低電圧化が可能となる。また、この回
路内には、従来のものに比べ、抵抗体の数も少なく、か
つ占有面積の大きいキャパシタが不要となる。したがっ
て、かかる受動素子が不要な分、チップの小型化が可能
となる。
波数変換回路との組み合わせにより、フロントエンド回
路等の電源電圧の低電圧化が可能となる。また、この回
路内には、従来のものに比べ、抵抗体の数も少なく、か
つ占有面積の大きいキャパシタが不要となる。したがっ
て、かかる受動素子が不要な分、チップの小型化が可能
となる。
【００３８】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００３９】（第１実施例）まず、第１実施例について
説明する。図１は、第１実施例に係る受信回路内に内蔵
される増幅器の電気回路図である。図１において、符号
１１はしきい値が相対的に浅い（本実施例では、−０．
１Ｖ）デプレッション型ＦＥＴで構成される第１ＦＥＴ
を示し、符号１２はしきい値が相対的に深い（本実施例
では、−０．８Ｖ）デプレッション型ＦＥＴで構成され
る第２ＦＥＴを示し、第１ＦＥＴ１１のドレインと第２
ＦＥＴ１２のソースとは互いに接続され、第１ＦＥＴ１
１のゲートは抵抗体１３により接地されている。この抵
抗体１３の抵抗値は第１ＦＥＴ１１の入力インピーダン
スより十分に大きいものである（例えば第１ＦＥＴ１１
の入力インピーダンスの２倍程度である）。
説明する。図１は、第１実施例に係る受信回路内に内蔵
される増幅器の電気回路図である。図１において、符号
１１はしきい値が相対的に浅い（本実施例では、−０．
１Ｖ）デプレッション型ＦＥＴで構成される第１ＦＥＴ
を示し、符号１２はしきい値が相対的に深い（本実施例
では、−０．８Ｖ）デプレッション型ＦＥＴで構成され
る第２ＦＥＴを示し、第１ＦＥＴ１１のドレインと第２
ＦＥＴ１２のソースとは互いに接続され、第１ＦＥＴ１
１のゲートは抵抗体１３により接地されている。この抵
抗体１３の抵抗値は第１ＦＥＴ１１の入力インピーダン
スより十分に大きいものである（例えば第１ＦＥＴ１１
の入力インピーダンスの２倍程度である）。
【００４０】また、第２ＦＥＴ１２のゲートと第１ＦＥ
Ｔ１１のソースとは互いに接続されている。さらに、符
号１６は高周波信号を入力するための入力端子を示し、
符号１７は高周波信号を出力するための出力端子を示
す。また、符号１４は、入力端子１６と第１ＦＥＴ１１
のゲートとの間における高周波信号を整合させるための
入力整合回路を示し、符号１５は第２ＦＥＴ１２のドレ
インと出力端子１７との間における高周波信号を整合さ
せるための出力整合回路を示す。
Ｔ１１のソースとは互いに接続されている。さらに、符
号１６は高周波信号を入力するための入力端子を示し、
符号１７は高周波信号を出力するための出力端子を示
す。また、符号１４は、入力端子１６と第１ＦＥＴ１１
のゲートとの間における高周波信号を整合させるための
入力整合回路を示し、符号１５は第２ＦＥＴ１２のドレ
インと出力端子１７との間における高周波信号を整合さ
せるための出力整合回路を示す。
【００４１】以上のように構成された増幅器では、第１
ＦＥＴ１１のゲートに入力整合回路１４を介して入力さ
れた入力信号が増幅され、増幅された信号が第２ＦＥＴ
１２のドレインから出力され、さらに出力整合回路１５
を経て出力端子１７から出力される。
ＦＥＴ１１のゲートに入力整合回路１４を介して入力さ
れた入力信号が増幅され、増幅された信号が第２ＦＥＴ
１２のドレインから出力され、さらに出力整合回路１５
を経て出力端子１７から出力される。
【００４２】次に、そのときのＦＥＴの動作点を図２
ａ，図２ｂを参照しながら説明する。図２ａ，図２ｂに
おいて、横軸がソース−ゲート電圧ＶGSを示し、縦軸が
ドレイン電流ＩD を示す。図２ａに示すように、本実施
例の第１ＦＥＴ１１の動作点は、０バイアス点で設定さ
れる。一方、図２ｂにおいては、図中の曲線Ｌ１が第１
ＦＥＴ１１のＩD −ＶGS特性を示し、曲線Ｌ２が第２Ｆ
ＥＴ１２のＩD −ＶGS特性を示す。本実施例では、第２
ＦＥＴ１２はしきい値の深いデプレッション型ＦＥＴに
より構成されているので、不純物濃度が濃くゲート直下
の空乏層が浅くなり、ソース・ドレイン間の抵抗値は極
めて小さい。したがって、第２ＦＥＴ１２のドレインと
第１ＦＥＴ１１のソースとの間に電源電圧ＶDDが印加さ
れた場合、第２ＦＥＴ１２を経た後の電圧降下は小さ
く、電源電圧ＶDDはほとんどしきい値の浅い第１ＦＥＴ
１１にかかる。したがって、第１ＦＥＴ１１を作動させ
るのに必要な電源電圧ＶDDを低くすることが可能とな
り、かつ第１ＦＥＴ１１の入力信号の増幅率も高く維持
される。
ａ，図２ｂを参照しながら説明する。図２ａ，図２ｂに
おいて、横軸がソース−ゲート電圧ＶGSを示し、縦軸が
ドレイン電流ＩD を示す。図２ａに示すように、本実施
例の第１ＦＥＴ１１の動作点は、０バイアス点で設定さ
れる。一方、図２ｂにおいては、図中の曲線Ｌ１が第１
ＦＥＴ１１のＩD −ＶGS特性を示し、曲線Ｌ２が第２Ｆ
ＥＴ１２のＩD −ＶGS特性を示す。本実施例では、第２
ＦＥＴ１２はしきい値の深いデプレッション型ＦＥＴに
より構成されているので、不純物濃度が濃くゲート直下
の空乏層が浅くなり、ソース・ドレイン間の抵抗値は極
めて小さい。したがって、第２ＦＥＴ１２のドレインと
第１ＦＥＴ１１のソースとの間に電源電圧ＶDDが印加さ
れた場合、第２ＦＥＴ１２を経た後の電圧降下は小さ
く、電源電圧ＶDDはほとんどしきい値の浅い第１ＦＥＴ
１１にかかる。したがって、第１ＦＥＴ１１を作動させ
るのに必要な電源電圧ＶDDを低くすることが可能とな
り、かつ第１ＦＥＴ１１の入力信号の増幅率も高く維持
される。
【００４３】特に、本実施例では、第１ＦＥＴ１１のし
きい値がほぼ「０」であり、第１ＦＥＴ１１のゲート及
びソースは接地されているので、第１ＦＥＴ１１の動作
電流は、第１ＦＥＴ１１の０バイアス点でのドレイン電
流ＩD によって設定される。したがって、電源電圧がそ
のまま第２ＦＥＴ１２のドレインと第１ＦＥＴ１１のソ
ースとの間の電圧になることから、従来のデプレッショ
ン型ＦＥＴを使用した場合よりも低電圧化が図れる。
きい値がほぼ「０」であり、第１ＦＥＴ１１のゲート及
びソースは接地されているので、第１ＦＥＴ１１の動作
電流は、第１ＦＥＴ１１の０バイアス点でのドレイン電
流ＩD によって設定される。したがって、電源電圧がそ
のまま第２ＦＥＴ１２のドレインと第１ＦＥＴ１１のソ
ースとの間の電圧になることから、従来のデプレッショ
ン型ＦＥＴを使用した場合よりも低電圧化が図れる。
【００４４】また、第２ＦＥＴ１２のゲートが直接接地
されているので、不要な信号が第２ＦＥＴ１２を介して
第１ＦＥＴ１１のゲートに入力しようとしても、第２Ｆ
ＥＴ１２のゲートから接地側に逃され、出力から入力へ
の分離度特性の従来と同様に良好に維持される。
されているので、不要な信号が第２ＦＥＴ１２を介して
第１ＦＥＴ１１のゲートに入力しようとしても、第２Ｆ
ＥＴ１２のゲートから接地側に逃され、出力から入力へ
の分離度特性の従来と同様に良好に維持される。
【００４５】次に、本発明の効果について説明する。図
３は、従来のデプレッション型ＦＥＴで構成したデュア
ルゲート型ＦＥＴを用いた増幅器と、図１に示す構成を
有する本発明の増幅器との増幅率の電源電圧依存性を示
す図である。図３に示されるように、電源電圧が１．５
Ｖ付近よりも大きい範囲では、本発明品よりも従来品の
方が増幅率がやや高い。しかし、電源電圧が１．５Ｖよ
りも低くなると、従来品では、増幅が急激に低下し特性
が悪化していることがわかる。それに対し、本発明品で
は、従来品に比べ、電源電圧を１．０Ｖ程度低くしても
高い増幅率を維持できることがわかる。すなわち、本発
明の増幅器によれば、約１．０Ｖの低電圧化が可能とな
っている。
３は、従来のデプレッション型ＦＥＴで構成したデュア
ルゲート型ＦＥＴを用いた増幅器と、図１に示す構成を
有する本発明の増幅器との増幅率の電源電圧依存性を示
す図である。図３に示されるように、電源電圧が１．５
Ｖ付近よりも大きい範囲では、本発明品よりも従来品の
方が増幅率がやや高い。しかし、電源電圧が１．５Ｖよ
りも低くなると、従来品では、増幅が急激に低下し特性
が悪化していることがわかる。それに対し、本発明品で
は、従来品に比べ、電源電圧を１．０Ｖ程度低くしても
高い増幅率を維持できることがわかる。すなわち、本発
明の増幅器によれば、約１．０Ｖの低電圧化が可能とな
っている。
【００４６】最後に、第１，第２ＦＥＴ１１，１２のし
きい値の設定について説明する。実施例では、第１ＦＥ
Ｔ１１のしきい値を「−０．１Ｖ」としているが、しき
い値の深いデプレッション型ＦＥＴである第２ＦＥＴ１
２のしきい値の絶対値は、電源電圧の７０〜９０％程度
が好ましい。例えば、電源電圧が１．０Ｖのときには、
第２ＦＥＴ１２のしきい値は−０．７〜−０．９Ｖ程度
であることが好ましい。このような観点から、本実施例
では、第２ＦＥＴ１２のしきい値を−０．８Ｖとしてい
る。また、第１ＦＥＴ１１のしきい値は、この増幅回路
の動作電流と第１ＦＥＴ１１の動作電流とがほぼ等しく
なる点に設定することが好ましい。つまり、増幅回路の
動作電流をＩDDとし、第１ＦＥＴ１１の動作電流をＩDG
S （ＶGS＝０）とすると、ＩDD＝ＩDGS になるように設
定することが好ましい。
きい値の設定について説明する。実施例では、第１ＦＥ
Ｔ１１のしきい値を「−０．１Ｖ」としているが、しき
い値の深いデプレッション型ＦＥＴである第２ＦＥＴ１
２のしきい値の絶対値は、電源電圧の７０〜９０％程度
が好ましい。例えば、電源電圧が１．０Ｖのときには、
第２ＦＥＴ１２のしきい値は−０．７〜−０．９Ｖ程度
であることが好ましい。このような観点から、本実施例
では、第２ＦＥＴ１２のしきい値を−０．８Ｖとしてい
る。また、第１ＦＥＴ１１のしきい値は、この増幅回路
の動作電流と第１ＦＥＴ１１の動作電流とがほぼ等しく
なる点に設定することが好ましい。つまり、増幅回路の
動作電流をＩDDとし、第１ＦＥＴ１１の動作電流をＩDG
S （ＶGS＝０）とすると、ＩDD＝ＩDGS になるように設
定することが好ましい。
【００４７】ただし、本発明は斯かる実施例に限定され
るものではなく、第１，第２ＦＥＴをエンハンスメント
型ＦＥＴで構成してもよい。各ＦＥＴをエンハンスメン
ト型ＦＥＴで構成する場合には、しきい値電圧が高い方
のＦＥＴをしきい値が浅いＦＥＴといい、しきい値電圧
が低い方のＦＥＴをしきい値が深いＦＥＴという。
るものではなく、第１，第２ＦＥＴをエンハンスメント
型ＦＥＴで構成してもよい。各ＦＥＴをエンハンスメン
ト型ＦＥＴで構成する場合には、しきい値電圧が高い方
のＦＥＴをしきい値が浅いＦＥＴといい、しきい値電圧
が低い方のＦＥＴをしきい値が深いＦＥＴという。
【００４８】また、本実施例の各ＦＥＴの代わりに、第
１ＦＥＴをエンハンスメント型ＦＥＴで、第２ＦＥＴを
デプレッション型ＦＥＴでそれぞれ構成してもよい。
１ＦＥＴをエンハンスメント型ＦＥＴで、第２ＦＥＴを
デプレッション型ＦＥＴでそれぞれ構成してもよい。
【００４９】（第２実施例）次に、第２実施例について
説明する。図４は、第２実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
説明する。図４は、第２実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
【００５０】図４において、符号２１はしきい値の浅い
デプレッション型ＦＥＴで構成される第１ＦＥＴを示
し、符号２２はしきい値の深いデプレッション型ＦＥＴ
で構成される第２ＦＥＴを示し、各ＦＥＴ２１、２２の
ゲートはそれぞれ抵抗体２３ａ，２３ｂを介して接地さ
れている。さらに、符号２７，２８は、それぞれ被周波
数変換信号，局部発振信号を入力するための第１，第２
入力端子を示し、符号２９は高周波信号を出力するため
の出力端子を示す。また、符号２４は、第１入力端子２
７と第１ＦＥＴ２１のゲートとの間における被周波数変
換信号を整合させるための被周波数変換信号入力整合回
路を示し、符号２５は、第２入力端子２８と第２ＦＥＴ
２２のゲートとの間における局部発振信号を整合させる
ための局部発振信号入力整合回路を示し、符号２６は第
１ＦＥＴ２１のドレインと出力端子２９との間における
高周波信号を整合させるための出力整合回路を示す。
デプレッション型ＦＥＴで構成される第１ＦＥＴを示
し、符号２２はしきい値の深いデプレッション型ＦＥＴ
で構成される第２ＦＥＴを示し、各ＦＥＴ２１、２２の
ゲートはそれぞれ抵抗体２３ａ，２３ｂを介して接地さ
れている。さらに、符号２７，２８は、それぞれ被周波
数変換信号，局部発振信号を入力するための第１，第２
入力端子を示し、符号２９は高周波信号を出力するため
の出力端子を示す。また、符号２４は、第１入力端子２
７と第１ＦＥＴ２１のゲートとの間における被周波数変
換信号を整合させるための被周波数変換信号入力整合回
路を示し、符号２５は、第２入力端子２８と第２ＦＥＴ
２２のゲートとの間における局部発振信号を整合させる
ための局部発振信号入力整合回路を示し、符号２６は第
１ＦＥＴ２１のドレインと出力端子２９との間における
高周波信号を整合させるための出力整合回路を示す。
【００５１】以下、以上のように構成された周波数変換
回路の動作を説明する。第１入力端子２７から入力され
た被周波数変換信号は、被周波数変換信号入力整合回路
２４を経て第１ＦＥＴ２１に入力される。一方、第２入
力端子２８から入力された局部発振信号は、局部発振信
号入力整合回路２５を経て第２ＦＥＴ２２に入力され
る。そして、周波数変換回路において、被周波数変換信
号が局部発振信号によって周波数変換を受け、この周波
数変換された信号が第１ＦＥＴ２１のドレインから出力
され、さらに出力整合回路２６を経て出力端子２９から
出力される。その際、周波数変換の過程を理解するに
は、第２ＦＥＴ２２が第１ＦＥＴ２１のソースと接地と
の間に接続された可変抵抗体と考えればよい。つまり、
局部発振信号により第２ＦＥＴ２２（可変抵抗体）の抵
抗値を可変に制御すると考えるのである。例えば、可変
抵抗体の抵抗値が大きいときには第１ＦＥＴ２１に電流
は流れず出力端子２９まで信号が出力されない。一方、
可変抵抗体の抵抗値が小さければ第１ＦＥＴ２１に電流
が流れて、出力端子２９に信号が出力される。このよう
にして、周波数が変換されると考えると理解が容易にな
る。ここで、周波数変換回路における増幅率は、可変抵
抗体である第２ＦＥＴ２２の抵抗値により制御され、こ
の可変抵抗体の抵抗値は局部発振信号の振幅により制御
される。すなわち、局部発振信号の振幅が大きいほど第
１ＦＥＴのゲート直下の空乏層の拡大・縮小の幅も大き
くなるので、ソース・ドレイン間の電流が流れやすくな
り抵抗値が小さくなる。
回路の動作を説明する。第１入力端子２７から入力され
た被周波数変換信号は、被周波数変換信号入力整合回路
２４を経て第１ＦＥＴ２１に入力される。一方、第２入
力端子２８から入力された局部発振信号は、局部発振信
号入力整合回路２５を経て第２ＦＥＴ２２に入力され
る。そして、周波数変換回路において、被周波数変換信
号が局部発振信号によって周波数変換を受け、この周波
数変換された信号が第１ＦＥＴ２１のドレインから出力
され、さらに出力整合回路２６を経て出力端子２９から
出力される。その際、周波数変換の過程を理解するに
は、第２ＦＥＴ２２が第１ＦＥＴ２１のソースと接地と
の間に接続された可変抵抗体と考えればよい。つまり、
局部発振信号により第２ＦＥＴ２２（可変抵抗体）の抵
抗値を可変に制御すると考えるのである。例えば、可変
抵抗体の抵抗値が大きいときには第１ＦＥＴ２１に電流
は流れず出力端子２９まで信号が出力されない。一方、
可変抵抗体の抵抗値が小さければ第１ＦＥＴ２１に電流
が流れて、出力端子２９に信号が出力される。このよう
にして、周波数が変換されると考えると理解が容易にな
る。ここで、周波数変換回路における増幅率は、可変抵
抗体である第２ＦＥＴ２２の抵抗値により制御され、こ
の可変抵抗体の抵抗値は局部発振信号の振幅により制御
される。すなわち、局部発振信号の振幅が大きいほど第
１ＦＥＴのゲート直下の空乏層の拡大・縮小の幅も大き
くなるので、ソース・ドレイン間の電流が流れやすくな
り抵抗値が小さくなる。
【００５２】上記周波数変換回路の動作において、動作
点は、上記第１実施例と同様に、しきい値の浅いデプレ
ッション型ＦＥＴつまり第１ＦＥＴ２１の０バイアス点
での電流によって設定される。従って、電源電圧がその
まま第１ＦＥＴ２１のドレインと第２ＦＥＴ２２のソー
スとの間の電圧になり、電源電圧の低電圧化を図ること
ができるのである。
点は、上記第１実施例と同様に、しきい値の浅いデプレ
ッション型ＦＥＴつまり第１ＦＥＴ２１の０バイアス点
での電流によって設定される。従って、電源電圧がその
まま第１ＦＥＴ２１のドレインと第２ＦＥＴ２２のソー
スとの間の電圧になり、電源電圧の低電圧化を図ること
ができるのである。
【００５３】次に、図５は従来のしきい値の深いデプレ
ッション型ＦＥＴで構成したデュアルゲート型ＦＥＴを
用いた周波数変換回路と図４に示す構成を有する本発明
の周波数変換回路の変換利得、３次相互変調歪み特性の
電源電圧依存性を示す。ただし、３次相互変調歪み特性
については、いわゆる３次インタセプトポイントＩＰ３
の値を示し、この値が大きいほど歪みが小さく良好な特
性を有することを示す。本発明の周波数変換回路では、
従来に比べ、約１．０Ｖだけ電源電圧を低下させても、
変換利得や歪み特性を良好に維持できることがわかる。
すなわち、本発明の周波数変換回路によると、約１．０
Ｖの低電圧化が可能となっている。
ッション型ＦＥＴで構成したデュアルゲート型ＦＥＴを
用いた周波数変換回路と図４に示す構成を有する本発明
の周波数変換回路の変換利得、３次相互変調歪み特性の
電源電圧依存性を示す。ただし、３次相互変調歪み特性
については、いわゆる３次インタセプトポイントＩＰ３
の値を示し、この値が大きいほど歪みが小さく良好な特
性を有することを示す。本発明の周波数変換回路では、
従来に比べ、約１．０Ｖだけ電源電圧を低下させても、
変換利得や歪み特性を良好に維持できることがわかる。
すなわち、本発明の周波数変換回路によると、約１．０
Ｖの低電圧化が可能となっている。
【００５４】なお、本実施例における第２ＦＥＴをエン
ハンスメント型ＦＥＴで構成してもよい。
ハンスメント型ＦＥＴで構成してもよい。
【００５５】（第３実施例）次に、第３実施例について
説明する。図６は、第３実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
説明する。図６は、第３実施例に係る受信回路内の周波
数変換回路の構成を示す電気回路図である。
【００５６】図６に示す周波数変換回路の構成は、上記
第２実施例における各ＦＥＴの配置を置き換えたもので
ある。すなわち、しきい値の浅いデプレッション型ＦＥ
Ｔで構成される第１ＦＥＴ３１のドレインと、しきい値
の深いデプレッション型ＦＥＴで構成される第２ＦＥＴ
３２のソースとを互いに接続し、第１ＦＥＴのソースを
接地に直接接続したものである。そして、第２ＦＥＴ３
２のドレインと出力端子３９との間に出力整合回路３９
が設けられている。その他の構成は、上記第２実施例と
同様である。
第２実施例における各ＦＥＴの配置を置き換えたもので
ある。すなわち、しきい値の浅いデプレッション型ＦＥ
Ｔで構成される第１ＦＥＴ３１のドレインと、しきい値
の深いデプレッション型ＦＥＴで構成される第２ＦＥＴ
３２のソースとを互いに接続し、第１ＦＥＴのソースを
接地に直接接続したものである。そして、第２ＦＥＴ３
２のドレインと出力端子３９との間に出力整合回路３９
が設けられている。その他の構成は、上記第２実施例と
同様である。
【００５７】以上のように構成された周波数変換回路の
動作は、基本的に上記第２実施例で説明した動作と同じ
である。すなわち、第１入力端子３７から入力された被
周波数変換信号が、第２入力端子３８から入力された局
部発振信号によって周波数変換を受けて、この周波数変
換された信号がドレインから出力され、さらに出力整合
回路３６を経て出力端子３９から外部に出力される。
動作は、基本的に上記第２実施例で説明した動作と同じ
である。すなわち、第１入力端子３７から入力された被
周波数変換信号が、第２入力端子３８から入力された局
部発振信号によって周波数変換を受けて、この周波数変
換された信号がドレインから出力され、さらに出力整合
回路３６を経て出力端子３９から外部に出力される。
【００５８】本実施例においても、動作点は、第１実施
例と同様にしきい値の浅いデプレッション型ＦＥＴであ
る第１ＦＥＴ３１の０バイアス点での電流によって設定
される。その際、周波数変換の過程を理解するには、第
２ＦＥＴ３２が第１ＦＥＴ３１のドレインと出力端子３
９との間に接続された可変抵抗体と考えればよい。つま
り、局部発振信号により第２ＦＥＴ３２（可変抵抗体）
の抵抗値を可変に制御すると考えるのである。例えば、
可変抵抗体の抵抗値が大きいときには第１ＦＥＴ３１に
電流は流れず出力端子３９まで信号が出力されず、可変
抵抗体の抵抗値が小さければ第１ＦＥＴ３１に電流が流
れて、出力端子３９に信号が出力される。このようにし
て、周波数が変換されると考えると理解が容易になる。
ここで、周波数変換回路における増幅率は、可変抵抗体
である第２ＦＥＴ３２により制御され、この可変抵抗体
の抵抗値は局部発振信号の振幅により制御される。
例と同様にしきい値の浅いデプレッション型ＦＥＴであ
る第１ＦＥＴ３１の０バイアス点での電流によって設定
される。その際、周波数変換の過程を理解するには、第
２ＦＥＴ３２が第１ＦＥＴ３１のドレインと出力端子３
９との間に接続された可変抵抗体と考えればよい。つま
り、局部発振信号により第２ＦＥＴ３２（可変抵抗体）
の抵抗値を可変に制御すると考えるのである。例えば、
可変抵抗体の抵抗値が大きいときには第１ＦＥＴ３１に
電流は流れず出力端子３９まで信号が出力されず、可変
抵抗体の抵抗値が小さければ第１ＦＥＴ３１に電流が流
れて、出力端子３９に信号が出力される。このようにし
て、周波数が変換されると考えると理解が容易になる。
ここで、周波数変換回路における増幅率は、可変抵抗体
である第２ＦＥＴ３２により制御され、この可変抵抗体
の抵抗値は局部発振信号の振幅により制御される。
【００５９】したがって、本実施例でも、上記第２実施
例と同様に、変換利得や歪み特性を良好に維持しなが
ら、電源電圧の低電圧化を図ることができる。
例と同様に、変換利得や歪み特性を良好に維持しなが
ら、電源電圧の低電圧化を図ることができる。
【００６０】なお、本実施例における第１ＦＥＴをエン
ハンスメント型ＦＥＴで構成してもよい。
ハンスメント型ＦＥＴで構成してもよい。
【００６１】（第４実施例）次に、第４実施例について
説明する。図７は、第４実施例に係る受信回路内のフロ
ントエンド回路の構成を示す電気回路図である。
説明する。図７は、第４実施例に係る受信回路内のフロ
ントエンド回路の構成を示す電気回路図である。
【００６２】図７において、符号４１、４３はそれぞれ
第１実施例と同様の構成を有する第１，第２増幅回路を
示し、符号４２は第２実施例と同様の構成を有する周波
数変換回路を示す。また、符号４４，４５はそれぞれ第
１，第２段間整合回路を示し、符号４６は出力整合回路
を示す。
第１実施例と同様の構成を有する第１，第２増幅回路を
示し、符号４２は第２実施例と同様の構成を有する周波
数変換回路を示す。また、符号４４，４５はそれぞれ第
１，第２段間整合回路を示し、符号４６は出力整合回路
を示す。
【００６３】上記周波数変換回路４２は、上記第２実施
例と同様に、しきい値の浅いデプレッション型の第１Ｆ
ＥＴ５１のソースと、しきい値の深いデプレッション型
の第２ＦＥＴ５２のドレインとを互いに接続して構成さ
れている。そして、第１ＦＥＴ５１のゲートは第１増幅
回路４１を介して被周波数変換信号入力端子に接続さ
れ、第１ＦＥＴ５１のドレインは出力整合回路４６を介
して出力端子に接続されている。また、第２ＦＥＴ５２
のゲートは第２増幅回路４３を介して局部発振信号入力
端子に接続され、第２ＦＥＴのソースは直接接地に接続
されている。
例と同様に、しきい値の浅いデプレッション型の第１Ｆ
ＥＴ５１のソースと、しきい値の深いデプレッション型
の第２ＦＥＴ５２のドレインとを互いに接続して構成さ
れている。そして、第１ＦＥＴ５１のゲートは第１増幅
回路４１を介して被周波数変換信号入力端子に接続さ
れ、第１ＦＥＴ５１のドレインは出力整合回路４６を介
して出力端子に接続されている。また、第２ＦＥＴ５２
のゲートは第２増幅回路４３を介して局部発振信号入力
端子に接続され、第２ＦＥＴのソースは直接接地に接続
されている。
【００６４】第１増幅回路４１は、上記第１実施例と同
様に、しきい値の浅いデプレッション型の第３ＦＥＴ５
３のドレインと、しきい値の深いデプレッション型の第
４ＦＥＴ５４のソースとを互いに接続して構成されてい
る。第２増幅回路４２も、上記第１実施例と同様に、し
きい値の浅いデプレッション型の第５ＦＥＴ５５のドレ
インと、しきい値の深いデプレッション型の第６ＦＥＴ
５６のソースとを互いに接続して構成されている。そし
て、第１増幅回路４１内の第３ＦＥＴ５３のドレイン
は、第１段間整合回路４４を介して周波数変換回路４２
内の第１ＦＥＴ５１のゲート及び電源に接続されてい
る。第２増幅回路４２内の第５ＦＥＴのドレインは、第
２段間整合回路４５を介して周波数変換回路４２内の第
２ＦＥＴ５２のゲート及び電源に接続されている。
様に、しきい値の浅いデプレッション型の第３ＦＥＴ５
３のドレインと、しきい値の深いデプレッション型の第
４ＦＥＴ５４のソースとを互いに接続して構成されてい
る。第２増幅回路４２も、上記第１実施例と同様に、し
きい値の浅いデプレッション型の第５ＦＥＴ５５のドレ
インと、しきい値の深いデプレッション型の第６ＦＥＴ
５６のソースとを互いに接続して構成されている。そし
て、第１増幅回路４１内の第３ＦＥＴ５３のドレイン
は、第１段間整合回路４４を介して周波数変換回路４２
内の第１ＦＥＴ５１のゲート及び電源に接続されてい
る。第２増幅回路４２内の第５ＦＥＴのドレインは、第
２段間整合回路４５を介して周波数変換回路４２内の第
２ＦＥＴ５２のゲート及び電源に接続されている。
【００６５】以下、上記フロントエンド回路の動作につ
いて説明する。被周波数変換信号入力端子から入力され
た信号は、第１増幅回路４１，第１段間整合回路４４を
経て周波数変換回路４２内の第１ＦＥＴ５１のゲートに
入力される、一方、局部発振信号入力端子から入力され
た信号は、第２増幅回路４２，第２段間整合回路４５を
経て周波数変換回路４２内の第２ＦＥＴ５２のゲートに
入力される。そして、周波数変換回路４２において、被
周波数変換信号は局部発振信号によって周波数変換を受
け、この周波数変換された信号が、出力整合回路４６を
経て出力端子から出力される。
いて説明する。被周波数変換信号入力端子から入力され
た信号は、第１増幅回路４１，第１段間整合回路４４を
経て周波数変換回路４２内の第１ＦＥＴ５１のゲートに
入力される、一方、局部発振信号入力端子から入力され
た信号は、第２増幅回路４２，第２段間整合回路４５を
経て周波数変換回路４２内の第２ＦＥＴ５２のゲートに
入力される。そして、周波数変換回路４２において、被
周波数変換信号は局部発振信号によって周波数変換を受
け、この周波数変換された信号が、出力整合回路４６を
経て出力端子から出力される。
【００６６】図８は、従来のしきい値の深いデプレッシ
ョン型ＦＥＴで構成されるデュアルゲート型ＦＥＴを搭
載したフロントエンド回路と図７に示す構成を有する本
発明のフロントエンド回路との変換利得、３次相互変調
歪み特性の電源電圧依存性を示す。ただし、第２実施例
と同様に、３次相互変調歪み特性については、いわゆる
３次インタセプトポイントＩＰ３の値を示す。本発明の
フロントエンド回路では、従来に比べて約１．０Ｖの低
電圧化が可能となっている。
ョン型ＦＥＴで構成されるデュアルゲート型ＦＥＴを搭
載したフロントエンド回路と図７に示す構成を有する本
発明のフロントエンド回路との変換利得、３次相互変調
歪み特性の電源電圧依存性を示す。ただし、第２実施例
と同様に、３次相互変調歪み特性については、いわゆる
３次インタセプトポイントＩＰ３の値を示す。本発明の
フロントエンド回路では、従来に比べて約１．０Ｖの低
電圧化が可能となっている。
【００６７】また、この回路内には、従来のものに比
べ、抵抗体の数も少なく、かつ占有面積の大きいキャパ
シタが不要となっている。例えば図７に示す第１増幅回
路４１内の第４ＦＥＴ５４のソース，第２増幅回路４３
内の第６ＦＥＴ５６のソース、周波数変換回路４２内の
第２ＦＥＴ５２のソースは、いずれも直接接地に接続さ
れており、図１１に示す従来の回路における抵抗体１１
２やキャパシタ１１３は不要となっている。したがっ
て、かかる受動素子が不要な分、チップの小型化が可能
となる。
べ、抵抗体の数も少なく、かつ占有面積の大きいキャパ
シタが不要となっている。例えば図７に示す第１増幅回
路４１内の第４ＦＥＴ５４のソース，第２増幅回路４３
内の第６ＦＥＴ５６のソース、周波数変換回路４２内の
第２ＦＥＴ５２のソースは、いずれも直接接地に接続さ
れており、図１１に示す従来の回路における抵抗体１１
２やキャパシタ１１３は不要となっている。したがっ
て、かかる受動素子が不要な分、チップの小型化が可能
となる。
【００６８】なお、上記第１〜第４実施例において、素
子をＧａＡｓＦＥＴで構成したが、シリコンＭＯＳＦＥ
Ｔで構成してもよい。その場合にも、ゲート−ソース間
に高周波信号を通過させることは可能だからである。
子をＧａＡｓＦＥＴで構成したが、シリコンＭＯＳＦＥ
Ｔで構成してもよい。その場合にも、ゲート−ソース間
に高周波信号を通過させることは可能だからである。
【００６９】
【発明の効果】以上説明したように、請求項１，２，
３，４又は５の発明によれば、しきい値の浅いデプレッ
ション型ＦＥＴとしきい値の深いデプレッション型ＦＥ
Ｔとを配設して増幅器を構成したので、高い増幅率を維
持しながら、電源電圧の低電圧化を図ることができる。
３，４又は５の発明によれば、しきい値の浅いデプレッ
ション型ＦＥＴとしきい値の深いデプレッション型ＦＥ
Ｔとを配設して増幅器を構成したので、高い増幅率を維
持しながら、電源電圧の低電圧化を図ることができる。
【００７０】請求項６，７，８又は９の発明によれば、
しきい値の浅いデプレッション型ＦＥＴとしきい値の深
いデプレッション型ＦＥＴとを配設して周波数変換回路
を構成したので、高い変換利得と歪み特性とを維持しな
がら、電源電圧の低電圧化を図ることができる。
しきい値の浅いデプレッション型ＦＥＴとしきい値の深
いデプレッション型ＦＥＴとを配設して周波数変換回路
を構成したので、高い変換利得と歪み特性とを維持しな
がら、電源電圧の低電圧化を図ることができる。
【００７１】請求項１０又は１１の発明によれば、上述
の増幅器と周波数変換回路との組み合わせにより、フロ
ントエンド回路等の電源電圧の低電圧化とチップの小型
化とをることができる。
の増幅器と周波数変換回路との組み合わせにより、フロ
ントエンド回路等の電源電圧の低電圧化とチップの小型
化とをることができる。
【図面の簡単な説明】
【図１】第１実施例に係る受信回路内の増幅器の電気回
路図である。
路図である。
【図２】第１実施例における各ＦＥＴのＩD −ＶGS特性
を示す特性図である。
を示す特性図である。
【図３】従来のデプレッション型ＦＥＴを使ったデュア
ルゲートによる増幅器と本発明による増幅器の増幅率の
電源電圧依存性を示す図である。
ルゲートによる増幅器と本発明による増幅器の増幅率の
電源電圧依存性を示す図である。
【図４】第２実施例における受信回路内の周波数変換器
回路の電気回路図である。
回路の電気回路図である。
【図５】従来の周波数変換回路と本発明による周波数変
換回路の変換利得、歪み特性の電源電圧依存性を示す図
である。
換回路の変換利得、歪み特性の電源電圧依存性を示す図
である。
【図６】第３実施例に係る受信回路内の周波数変換回路
の電気回路図である。
の電気回路図である。
【図７】第３実施例に係る受信回路のフロントエンド回
路の電気回路図である。
路の電気回路図である。
【図８】従来のフロントエンド回路と本発明によるフロ
ントエンド回路の変換利得、歪み特性の電源電圧依存性
を示したものである。
ントエンド回路の変換利得、歪み特性の電源電圧依存性
を示したものである。
【図９】従来のＧａＡｓＦＥＴを用いた受信回路内の周
波数変換器の電気回路図である。
波数変換器の電気回路図である。
【図１０】従来の半導体回路における動作点を図式的に
表した特性図である。
表した特性図である。
【図１１】従来のＧａＡｓＦＥＴを用いた受信回路の周
波数変換器の電気回路図である。
波数変換器の電気回路図である。
【符号の説明】 １１ 第１ＦＥＴ １２ 第２ＦＥＴ １３ 抵抗体 １４ 入力整合回路 １５ 出力整合回路 ２１，３１ 第１ＦＥＴ ２２，３２ 第２ＦＥＴ ２３，３３ 抵抗体 ２４，３４ 被周波数変換信号入力整合回路 ２５，３５ 局部発振信号入力整合回路 ２６，３６ 出力整合回路２７，３７ 被周波数変換信号入力端子 ２８，３８ 局部発振信号入力端子 ２９、３９ 出力端子 ４１ 第１増幅回路 ４２ 周波数変換回路 ４３ 第２増幅回路 ４４ 第１段間整合回路 ４５ 第２段間整合回路 ４６ 出力整合回路 ５１ 第１ＦＥＴ ５２ 第２ＦＥＴ ５３ 第３ＦＥＴ ５４ 第４ＦＥＴ ５５ 第５ＦＥＴ ５６ 第６ＦＥＴ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/60
Claims (11)
- 【請求項１】 しきい値が浅く設定された第１ＦＥＴと
該第１ＦＥＴよりもしきい値が深く設定された第２ＦＥ
Ｔとを配置してなる半導体回路であって、 上記第１ＦＥＴは、信号入力部として機能するゲート
と、ソースと、ドレインとを備え、 上記第２ＦＥＴは、上記第１ＦＥＴのソースに接続され
るゲートと、上記第１ＦＥＴのドレインに接続されるソ
ースと、信号出力部として機能するドレインとを備え、 上記第１ＦＥＴのゲートから入力された信号を増幅して
上記第２ＦＥＴのドレインから出力する増幅器として機
能することを特徴とする半導体回路。 - 【請求項２】 信号を入力するための入力端子と、しき
い値が浅く設定された第１ＦＥＴと、該第１ＦＥＴより
もしきい値が深く設定された第２ＦＥＴと、信号を出力
するための出力端子とを配置してなる半導体回路におい
て、 上記第１ＦＥＴは、上記入力端子に接続されるゲート
と、ソースと、ドレインとを備え、 上記第２ＦＥＴは、上記第１ＦＥＴのソースに接続され
るゲートと、上記第１ＦＥＴのドレインに接続されるソ
ースと、上記出力端子に接続されるドレインとを備え、 上記入力端子から入力された信号を増幅して上記出力端
子から出力する増幅器として機能することを特徴とする
半導体回路。 - 【請求項３】 請求項２記載の半導体回路において、 上記第１ＦＥＴのソースは、接地されていることを特徴
とする半導体回路。 - 【請求項４】 請求項３記載の半導体回路において、 上記第１ＦＥＴはしきい値がほぼ「０」のデプレッショ
ン型ＦＥＴであり、 上記第２ＦＥＴはしきい値の深いデプレッション型ＦＥ
Ｔであることを特徴とする半導体回路。 - 【請求項５】 請求項２，３又は４記載の半導体回路に
おいて、 上記入力端子と上記第１ＦＥＴのゲートとの間の信号を
整合させるための入力整合回路と、 上記第２ＦＥＴのドレインと上記出力端子との間の信号
を整合させるための出力整合回路とをさらに備えたこと
を特徴とする半導体回路。 - 【請求項６】 局部発振信号及び被周波数変換信号のう
ちいずれか一方の信号を受ける第１入力端子及び他方の
信号を受ける第２入力端子と、デプレッション型ＦＥＴ
と、しきい値の浅いデプレッション型ＦＥＴと、信号を
出力するための出力端子とを配置してなる半導体回路に
おいて、 上記しきい値の浅いデプレッション型ＦＥＴ及びデプレ
ッション型ＦＥＴのうちのいずれか一方である第１ＦＥ
Ｔは、上記第１入力端子に接続されるゲートと、ソース
と、ドレインとを備え、 上記しきい値の浅いデプレッション型ＦＥＴ及びデプレ
ッション型ＦＥＴのうちの他方である第２ＦＥＴは、上
記第２入力端子に接続されるゲートと、上記第１ＦＥＴ
のドレインに接続されるソースと、上記出力端子に接続
されるドレインとを備え、 上記被周波数変換信号を上記しきい値の浅いデプレッシ
ョン型ＦＥＴで受け、上記局部発振信号を上記しきい値
の深いデプレッション型ＦＥＴで受けて、上記被周波数
変換信号を局部発振信号により周波数変換して上記出力
端子から出力する周波数変換回路として機能することを
特徴とする周波数変換回路。 - 【請求項７】 請求項６記載の半導体回路において、 上記各ＦＥＴのソースは接地されていることを特徴とす
る半導体回路。 - 【請求項８】 請求項７記載の半導体回路において、 上記しきい値の浅いデプレッション型ＦＥＴのしきい値
は、ほぼ「０」であることを特徴とする半導体回路。 - 【請求項９】 請求項６，７又は８記載の半導体回路に
おいて、 上記第１ＦＥＴのゲートと上記第１入力端子との間の信
号を整合させるための局部発振信号入力整合回路と、 上記第２ＦＥＴのゲートと上記第２入力端子との間の信
号を整合させるための被周波数変換信号入力整合回路
と、 上記第２ＦＥＴのドレインと上記出力端子との間の信号
を整合させるための出力整合回路とをさらに備えたこと
を特徴とする半導体回路。 - 【請求項１０】 請求項６記載の半導体回路において、 上記第１入力端子と上記第１ＦＥＴのゲートとの間に介
設され、 上記第１入力端子に接続されるゲートと、ソースと、ド
レインとからなるしきい値の浅いデプレッション型ＦＥ
Ｔと、 上記しきい値の浅いデプレッション型ＦＥＴのソースに
接続されるゲートと、上記しきい値の浅いデプレッショ
ン型ＦＥＴのドレインに接続されるソースと、上記第１
ＦＥＴのゲートに接続されるドレインとからなるデプレ
ッション型ＦＥＴとを有する増幅器をさらに備えるとと
もに、 上記デプレッション型ＦＥＴのドレインと上記第１ＦＥ
Ｔのゲートとの間の信号を整合させるための段間整合回
路をさらに備えたことを特徴とする半導体回路。 - 【請求項１１】 請求項６記載の半導体回路において、 上記第２入力端子と上記第２ＦＥＴのゲートとの間に介
設され、 上記第２入力端子に接続されるゲートと、ソースと、ド
レインとからなるエンハンスメントＦＥＴと、 上記しきい値の浅いデプレッション型ＦＥＴのソースに
接続されるゲートと、上記しきい値の浅いデプレッショ
ン型ＦＥＴのドレインに接続されるソースと、上記第２
ＦＥＴのゲートに接続されるドレインとからなるデプレ
ッション型ＦＥＴとを有する増幅器をさらに備えるとと
もに、 上記デプレッション型ＦＥＴと上記第２ＦＥＴのゲート
との間の信号を整合させるための段間整合回路をさらに
備えたことを特徴とする半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024864A JPH08222977A (ja) | 1995-02-14 | 1995-02-14 | 半導体回路 |
| EP96106855A EP0805551A1 (en) | 1995-02-14 | 1996-04-30 | Semiconductor circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024864A JPH08222977A (ja) | 1995-02-14 | 1995-02-14 | 半導体回路 |
| EP96106855A EP0805551A1 (en) | 1995-02-14 | 1996-04-30 | Semiconductor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222977A true JPH08222977A (ja) | 1996-08-30 |
Family
ID=26141903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7024864A Pending JPH08222977A (ja) | 1995-02-14 | 1995-02-14 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0805551A1 (ja) |
| JP (1) | JPH08222977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194888A (ja) * | 2008-01-18 | 2009-08-27 | Ricoh Co Ltd | ミキサ回路及び無線通信装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080030274A1 (en) * | 2004-09-27 | 2008-02-07 | Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno | Gate Bias Generator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917708A (ja) * | 1982-07-21 | 1984-01-30 | Toshiba Corp | Ｆｅｔミキサ |
| JPS6155971A (ja) * | 1984-08-27 | 1986-03-20 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ |
| US5083050A (en) * | 1990-11-30 | 1992-01-21 | Grumman Aerospace Corporation | Modified cascode mixer circuit |
| JP3148010B2 (ja) * | 1992-09-11 | 2001-03-19 | 住友電気工業株式会社 | ミキサ回路 |
-
1995
- 1995-02-14 JP JP7024864A patent/JPH08222977A/ja active Pending
-
1996
- 1996-04-30 EP EP96106855A patent/EP0805551A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194888A (ja) * | 2008-01-18 | 2009-08-27 | Ricoh Co Ltd | ミキサ回路及び無線通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0805551A1 (en) | 1997-11-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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