JPS5917708A - Ｆｅｔミキサ - Google Patents
ＦｅｔミキサInfo
- Publication number
- JPS5917708A JPS5917708A JP12711182A JP12711182A JPS5917708A JP S5917708 A JPS5917708 A JP S5917708A JP 12711182 A JP12711182 A JP 12711182A JP 12711182 A JP12711182 A JP 12711182A JP S5917708 A JPS5917708 A JP S5917708A
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- JP
- Japan
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- fet
- gate
- source
- mixer
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デュアルゲートＭＯ８−ＰＥＴ を用いたミ
キサに関するＯ 〔発明の技術的背景とその問題点〕 一般に能動素子でミキサを作った場合、その性能を示す
項目として特に重要なものは次の４つである。
キサに関するＯ 〔発明の技術的背景とその問題点〕 一般に能動素子でミキサを作った場合、その性能を示す
項目として特に重要なものは次の４つである。
■ 変換利得
■ ＮＦ
■ 混変調特性（３次歪特性）
■ 局発信号とＲＦ傷信号間干渉の抑制及び逆方向アイ
ソレーション これらのうち、変換利得とＮＦとは大きな相関があり、
ふつう変換利得が最も大きくとれるように入、出力のマ
ツチング回路を調整してやれば、それに伴ってＮＦも低
い値を示すようになる。一方、混変調特性は主に能動素
子のＩ−Ｖ伝達特性における動作点の設定と、注入して
やる局発信号電力とに依存している。例えばバイポーラ
トランジスタとＦＥＴとを比較すると、伝達関数が指数
関数の特性をもっているバイポーラトランジスタエリも
伝達関数が近似的な２乗特性となっているＦＥＴ０方が
周波数変換の際に３次歪が発生しに＜＜、そのため混変
調特性・や相互変調特性が優れている。そして、ＦＥＴ
の中でもシングルゲートのものでなく、デュアルゲート
のＭＯＳ−ＦＥＴ を使用し、それぞれのゲートに局
発信号、ＲＦ倍信号加えてやる工うにすると、局発信号
とＲＦ倍信号び入力と出力間のアイソレーションが大き
くとれるため、これらの間の干渉が防げ、局発信号のＲ
Ｆ端子側への漏れも少なくすることができる○ このように、デュアルゲートＭＯ８−ＦＥＴ を使用
し几ミキサは、能動素子１個を使用して構成するミキサ
の中では最も特性が優れている。
ソレーション これらのうち、変換利得とＮＦとは大きな相関があり、
ふつう変換利得が最も大きくとれるように入、出力のマ
ツチング回路を調整してやれば、それに伴ってＮＦも低
い値を示すようになる。一方、混変調特性は主に能動素
子のＩ−Ｖ伝達特性における動作点の設定と、注入して
やる局発信号電力とに依存している。例えばバイポーラ
トランジスタとＦＥＴとを比較すると、伝達関数が指数
関数の特性をもっているバイポーラトランジスタエリも
伝達関数が近似的な２乗特性となっているＦＥＴ０方が
周波数変換の際に３次歪が発生しに＜＜、そのため混変
調特性・や相互変調特性が優れている。そして、ＦＥＴ
の中でもシングルゲートのものでなく、デュアルゲート
のＭＯＳ−ＦＥＴ を使用し、それぞれのゲートに局
発信号、ＲＦ倍信号加えてやる工うにすると、局発信号
とＲＦ倍信号び入力と出力間のアイソレーションが大き
くとれるため、これらの間の干渉が防げ、局発信号のＲ
Ｆ端子側への漏れも少なくすることができる○ このように、デュアルゲートＭＯ８−ＦＥＴ を使用
し几ミキサは、能動素子１個を使用して構成するミキサ
の中では最も特性が優れている。
しかしながら反面、２つのゲートそれぞれに個別のマツ
チング回路及びバイアス回路を付加することが必要とな
り、部品点数と調整個所が増加するという欠点を持って
いる。
チング回路及びバイアス回路を付加することが必要とな
り、部品点数と調整個所が増加するという欠点を持って
いる。
第１図に、デュアルゲー）ＭＯＳ−ＦＥＴ を用いた
従来のミキサの構成を示す。第１図において、１は局発
入力端子、２はＲＦ入力端子であり、それぞれマツチン
グ回路３８，４を介してデュアルゲートＭＯ８−ＦＥＴ
５の第１ゲートＧ１．１１２’ｌ ）Ｇｚに接続され
、ＦＥＴ５のドレインＤはマツチング回路６を介してＩ
Ｆ出力端子７に接続されている。８，９．１０は、ゲー
トＧ、のバイアス決定抵抗、１１，１２．１３はゲート
Ｇ、のバイアス決定抵抗、ＩＳ、１ｇはハイハスコンデ
ンサ、１６はチョークコイルである。
従来のミキサの構成を示す。第１図において、１は局発
入力端子、２はＲＦ入力端子であり、それぞれマツチン
グ回路３８，４を介してデュアルゲートＭＯ８−ＦＥＴ
５の第１ゲートＧ１．１１２’ｌ ）Ｇｚに接続され
、ＦＥＴ５のドレインＤはマツチング回路６を介してＩ
Ｆ出力端子７に接続されている。８，９．１０は、ゲー
トＧ、のバイアス決定抵抗、１１，１２．１３はゲート
Ｇ、のバイアス決定抵抗、ＩＳ、１ｇはハイハスコンデ
ンサ、１６はチョークコイルである。
一般にＦＥＴミキサの場合、良好な混変調特性はゲート
ソース間電圧が一？−（Ｖｐ： ピンチオフ電圧）付
近で適切な局発電力が注入され友時に得られるとされて
いる。デプレッション型ＦＥＴの場合Ｖｐ ＜ ｏ
であるから、第１図に示した従来０ＦＥＴミキサの場合
も、この例にもれずＦＥＴ６のソースＳに抵抗１７を接
続することによってソース電位をグラウンドに対して正
の値に持ちあげておくとともに、ゲーｔ”ＧＩｔＧ、の
バイアスを正の電源電圧ＶＤＤから抵抗分割に↓つてソ
ースＳに対して相対的に負の電圧（Ｖｏ、ｓ ＝；−ユ
、Ｖａ、、ｓ５ユ）となるように固２
２ 定している。
ソース間電圧が一？−（Ｖｐ： ピンチオフ電圧）付
近で適切な局発電力が注入され友時に得られるとされて
いる。デプレッション型ＦＥＴの場合Ｖｐ ＜ ｏ
であるから、第１図に示した従来０ＦＥＴミキサの場合
も、この例にもれずＦＥＴ６のソースＳに抵抗１７を接
続することによってソース電位をグラウンドに対して正
の値に持ちあげておくとともに、ゲーｔ”ＧＩｔＧ、の
バイアスを正の電源電圧ＶＤＤから抵抗分割に↓つてソ
ースＳに対して相対的に負の電圧（Ｖｏ、ｓ ＝；−ユ
、Ｖａ、、ｓ５ユ）となるように固２
２ 定している。
この工うに第１図に示す従来のＦＥＴミキサは、２つの
ゲートＧ、、Ｇ、に対しそれぞれ３個の抵抗によるバイ
アス回路を付加する必要がある＾め、部品点数が多く、
！Ｌ九ＦＥＴの素子間のバラツキに対するバイアス調整
個所が多いという欠点がある。
ゲートＧ、、Ｇ、に対しそれぞれ３個の抵抗によるバイ
アス回路を付加する必要がある＾め、部品点数が多く、
！Ｌ九ＦＥＴの素子間のバラツキに対するバイアス調整
個所が多いという欠点がある。
本発明の目的は、部品点数が少なく、調整も容易なデュ
アルゲートＭＯ３−ＦＥＴ を用いたミキサを提供す
ることである０ 〔発明の概要〕 この発明に係るＦＥＴミキサは、デュアルゲー）ＭＯＳ
−ＦＥＴ のソースを接地するとともに、２つのゲー
トの少なくとも一方の７１位をソースと同電位にしたこ
とを特徴としている。
アルゲートＭＯ３−ＦＥＴ を用いたミキサを提供す
ることである０ 〔発明の概要〕 この発明に係るＦＥＴミキサは、デュアルゲー）ＭＯＳ
−ＦＥＴ のソースを接地するとともに、２つのゲー
トの少なくとも一方の７１位をソースと同電位にしたこ
とを特徴としている。
この発明に工れば、部品点数が減少するばかりでな（、
ＦＥＴの素子間のバラツキに対するａａ個所も１つのゲ
ートのバイアス回路のみの１個所か、あるいは全く不要
とすることができる。さらに副次的な効果として、混変
調特性の裏り一層の向上を図ることが可能である。）第
２図に、デプレッション型デュアルゲートＭＯＳ −Ｆ
ＥＴ のＩＤ−Ｖａ、ｓ特性をＶＧ２Ｂ ヲバラメ
ータとして示した。この特性には変曲点が存在している
ため、任意のＶＧ２Ｓ に対応する曲線上におい℃傾
きの等しくなる点が２つ存在する。
ＦＥＴの素子間のバラツキに対するａａ個所も１つのゲ
ートのバイアス回路のみの１個所か、あるいは全く不要
とすることができる。さらに副次的な効果として、混変
調特性の裏り一層の向上を図ることが可能である。）第
２図に、デプレッション型デュアルゲートＭＯＳ −Ｆ
ＥＴ のＩＤ−Ｖａ、ｓ特性をＶＧ２Ｂ ヲバラメ
ータとして示した。この特性には変曲点が存在している
ため、任意のＶＧ２Ｓ に対応する曲線上におい℃傾
きの等しくなる点が２つ存在する。
この図において曲線Ａで示したＶ Ｇ Ｉ ８−ｈ付近
の軌跡が第１図の従来のＦＥＴミキサで使用されていた
動作点を示している。一方、曲線Ｂで示しり■ＧＩ８〉
０ の軌跡が本発明のＦＥＴミキサで使用する動作点
である。
の軌跡が第１図の従来のＦＥＴミキサで使用されていた
動作点を示している。一方、曲線Ｂで示しり■ＧＩ８〉
０ の軌跡が本発明のＦＥＴミキサで使用する動作点
である。
次に、Ｍ２図の曲線Ｂで示した動作点にした場合のミキ
サの利得とＮＦＯ値を対応づけるため、第３図に、ある
ｖＯ□８ を設定した時のＶＱ Ｉ ３対利得及びｖｏ
、ｓ 対ＮＦの関係をそれぞれ曲線３１．３２で示し
几。利得とＮＦの対応は、ミキサの場合もアンプの場合
と同様に利得が最大となるｖａ、ｓ 付近でＮＦが最
小になるが、問題はこの第３図に対応したＸ−ｒｎｏｄ
特性がどうなるかという点である。
サの利得とＮＦＯ値を対応づけるため、第３図に、ある
ｖＯ□８ を設定した時のＶＱ Ｉ ３対利得及びｖｏ
、ｓ 対ＮＦの関係をそれぞれ曲線３１．３２で示し
几。利得とＮＦの対応は、ミキサの場合もアンプの場合
と同様に利得が最大となるｖａ、ｓ 付近でＮＦが最
小になるが、問題はこの第３図に対応したＸ−ｒｎｏｄ
特性がどうなるかという点である。
第４図ニｖ０１１Ｉ 対Ｘ−ｍｏｄ 特性の図をｖ
Ｇ ｔ ｓをパラメータとして示し、ま＞ｔ［５図にＶ
ｏ ＋ ｓに対応した利得、ＮＦ、Ｘ−ｍｏｄ の３
特性を表わす曲線５１，５２．５３を重ね合わせて示す
。
Ｇ ｔ ｓをパラメータとして示し、ま＞ｔ［５図にＶ
ｏ ＋ ｓに対応した利得、ＮＦ、Ｘ−ｍｏｄ の３
特性を表わす曲線５１，５２．５３を重ね合わせて示す
。
第５図かられかるとおり、混変調特性の良くなるところ
は、変換利得及びＮＦＯ値が共に良くなるゲートＧ、の
バイアス値ＶＡ ではなく、そのＶＡ の両側ＶＢ
とＶＣに２個所存在する０バイアスの大小関係はＶ
Ｂ （ＶＡ （ＶＣである。この時、バイアスＶＢとＶ
ｃに対する変換利得とＮＦＯ値は最適値エリ多少悪くは
なっているが、その悪化の度合いは利得で２〜３ｄＢ
ＳＮＦでｌ ｄＢ 程度で、ＶＡ における混変調の
値のＶｉ 、 Ｖｃにおける混変調の値に対する悪化度
（約１０ ｄＢ ） に比べるとさほど太きくはない
。
は、変換利得及びＮＦＯ値が共に良くなるゲートＧ、の
バイアス値ＶＡ ではなく、そのＶＡ の両側ＶＢ
とＶＣに２個所存在する０バイアスの大小関係はＶ
Ｂ （ＶＡ （ＶＣである。この時、バイアスＶＢとＶ
ｃに対する変換利得とＮＦＯ値は最適値エリ多少悪くは
なっているが、その悪化の度合いは利得で２〜３ｄＢ
ＳＮＦでｌ ｄＢ 程度で、ＶＡ における混変調の
値のＶｉ 、 Ｖｃにおける混変調の値に対する悪化度
（約１０ ｄＢ ） に比べるとさほど太きくはない
。
しｔがって、変換利得、ＮＦ、混変調特性の３者を満た
す最適バイアス点はＶＢ 又はＶｃ ということに
なる。しかし従来のＦＥＴミキサはバイアスＶＡ の
ところで用いられており、混変調の値を重視したものと
はなっていない。
す最適バイアス点はＶＢ 又はＶｃ ということに
なる。しかし従来のＦＥＴミキサはバイアスＶＡ の
ところで用いられており、混変調の値を重視したものと
はなっていない。
今、ｖＯ７８の値を適当に選ぶことにエリ、変換利得と
ＮＦが最良となるＶｏ ＋ Ｂ （ｒ）バイアス点ＶＡ
４０Ｖ とすることができ、この場合必然的にｖｎ（
ｇ、ｖｃ）ｏ となる。本発明では、このＶｏ、８
（７）値をＯｖに選び、Ｖｏ、ｓ ’＝；ＯＶ 、
Ｖｏ、ｓ〉ＯＶＯ値で変換利得、ＮＦ、混変調特性を最
適なものにしている。
ＮＦが最良となるＶｏ ＋ Ｂ （ｒ）バイアス点ＶＡ
４０Ｖ とすることができ、この場合必然的にｖｎ（
ｇ、ｖｃ）ｏ となる。本発明では、このＶｏ、８
（７）値をＯｖに選び、Ｖｏ、ｓ ’＝；ＯＶ 、
Ｖｏ、ｓ〉ＯＶＯ値で変換利得、ＮＦ、混変調特性を最
適なものにしている。
本発明の一実施例を第６図に示した。第６図において、
第１図と相対応する部分には同一符号が付しである。図
から明らかなように、ＦＥＴ５のソースＳは接地され、
またゲートＧ、は単に抵抗１０を介して接地されている
点が第１図と異なっている。
第１図と相対応する部分には同一符号が付しである。図
から明らかなように、ＦＥＴ５のソースＳは接地され、
またゲートＧ、は単に抵抗１０を介して接地されている
点が第１図と異なっている。
即ち、このＦＥＴミキサの大きな特徴は、ＦＥＴ ５の
ソースＳとゲートＧ！が直流的に直接接地されているこ
とと、ゲー）ＧｌがソースＳに対して正の電位に設定さ
れていることである。これによって前述し几ようにミキ
サとしての変換利得、ＮＦ、混変調特性を最適なものに
することができる。また、ソースＳとゲートＧ２の両者
を共に直流的に接地することにエリ、バイアス抵抗数を
削減できると同時に、仮にＦＥＴ ５の素子間のバラツ
キがあった場合でも直流バイアスの調整個所が、従来な
らゲートＧ、、Ｇ２の双方について行なわなければなら
ないのに対し、第６図の実施例においては、一方のゲー
トＧ、のバイアス回路について行なえば済む。さらに、
ゲー）Ｇ２は局発信号注入端子である友め、ゼロバイア
ス固定の状態で局発信号電力の注入効率が最大となるよ
うにゲートＧｌ側のマツチング回路４を一旦決めてやれ
ば、あとはゲートＧ、のバイアス変動は起こり得ないの
で、常に局発信号電力の注入効率が最大の状態で使用す
ることができる。
ソースＳとゲートＧ！が直流的に直接接地されているこ
とと、ゲー）ＧｌがソースＳに対して正の電位に設定さ
れていることである。これによって前述し几ようにミキ
サとしての変換利得、ＮＦ、混変調特性を最適なものに
することができる。また、ソースＳとゲートＧ２の両者
を共に直流的に接地することにエリ、バイアス抵抗数を
削減できると同時に、仮にＦＥＴ ５の素子間のバラツ
キがあった場合でも直流バイアスの調整個所が、従来な
らゲートＧ、、Ｇ２の双方について行なわなければなら
ないのに対し、第６図の実施例においては、一方のゲー
トＧ、のバイアス回路について行なえば済む。さらに、
ゲー）Ｇ２は局発信号注入端子である友め、ゼロバイア
ス固定の状態で局発信号電力の注入効率が最大となるよ
うにゲートＧｌ側のマツチング回路４を一旦決めてやれ
ば、あとはゲートＧ、のバイアス変動は起こり得ないの
で、常に局発信号電力の注入効率が最大の状態で使用す
ることができる。
第７図は、本発明の他の実施例としてゲートＧ ｌ
＋ ０２の双方を共に直流的に接地し九例を示す。この
実施例ではＦ、Ｅ Ｔ ５として、デブレ’）ｉ／”Ｅ
７型（７）ＭＯＳ−ＦＥＴ で、ｖＯＩＳ＝■Ｇ２５
＝０の条件の下で、適当なりＤ８、局発信号電力が設定
された場合に、ちょうど最適な変換利得、ＮＦ、混変調
特性が得られるものを選択する必要がある。
＋ ０２の双方を共に直流的に接地し九例を示す。この
実施例ではＦ、Ｅ Ｔ ５として、デブレ’）ｉ／”Ｅ
７型（７）ＭＯＳ−ＦＥＴ で、ｖＯＩＳ＝■Ｇ２５
＝０の条件の下で、適当なりＤ８、局発信号電力が設定
された場合に、ちょうど最適な変換利得、ＮＦ、混変調
特性が得られるものを選択する必要がある。
以上の工うに、本発明によればデュアルゲー）ＭＯＳ−
ＦＥＴ でミキサを構成する場合、ＦＥＴのソースを
接地し、かつ２つのゲートの少なくともどもらか一方を
ソースと直流的に同電位とし、ソースと同電位にないゲ
ートがある場合には、それにソースに対して正のバイア
スを与えることにエリ回路の簡単化、調整の容易化を達
成すると同時に、ＮＦ、変換利得特性をほとんど劣化さ
せることなく混変調特性を改善させることができる。こ
れにエリ従来、デュアルゲー）ＭＯＳ−ＦＥＴ によ
るミキサでは９０ ｄＢμ ぐらいの混変調特性しか得
られなかったものが、１００〜１０５ ｄＢμ程度まで
その値を改善することが可能となる。
ＦＥＴ でミキサを構成する場合、ＦＥＴのソースを
接地し、かつ２つのゲートの少なくともどもらか一方を
ソースと直流的に同電位とし、ソースと同電位にないゲ
ートがある場合には、それにソースに対して正のバイア
スを与えることにエリ回路の簡単化、調整の容易化を達
成すると同時に、ＮＦ、変換利得特性をほとんど劣化さ
せることなく混変調特性を改善させることができる。こ
れにエリ従来、デュアルゲー）ＭＯＳ−ＦＥＴ によ
るミキサでは９０ ｄＢμ ぐらいの混変調特性しか得
られなかったものが、１００〜１０５ ｄＢμ程度まで
その値を改善することが可能となる。
第１図は従来のデュアルゲー）ＶＯ８−ＦＥＴを用い几
ミキサの回路構成図、第２図はデプレッションＭＦＥＴ
の１ｎ−Ｖａ、ｓ 特性をＶ Ｇ ２ ｇ をパラ
メータとして示した図、第３図はあるＶＯ２１１を設定
した場合のＶＯ３３対変換利得及びＶｏ、ｓ対ＮＦの関
係全示した図、第４図はＶ ｏ ＋ ｓ 対混変調特
性をＶＯ２３をパラメータとして示した図、第５図はＶ
Ｏ１９に対応した変換利得とＮＦお↓び混変調特注を重
ね合わせて示した図、第６図はこの発明の一実施例の回
路構成図、第７図はこの発明の他の実施例の回路構成図
である。 １・・・局発入力端子、２・・・ＲＦ入力端子、３゜４
．６−゛・マツヂング回路、５・・・デュアルゲートＭ
Ｏ８−ＦＥＴ 、７・・・Ｉ Ｉ”出力端子。 出願人代理人 弁理士 鈴 江 武 彦第２図 ０ｖＧ１ＳＣｖ〕 第３図 第４図 ０ＶＧｉＳ （Ｖ） 第５図 ＶＢ ＶＡ ＶＣ ＶＧｌＳ （Ｖ）
ミキサの回路構成図、第２図はデプレッションＭＦＥＴ
の１ｎ−Ｖａ、ｓ 特性をＶ Ｇ ２ ｇ をパラ
メータとして示した図、第３図はあるＶＯ２１１を設定
した場合のＶＯ３３対変換利得及びＶｏ、ｓ対ＮＦの関
係全示した図、第４図はＶ ｏ ＋ ｓ 対混変調特
性をＶＯ２３をパラメータとして示した図、第５図はＶ
Ｏ１９に対応した変換利得とＮＦお↓び混変調特注を重
ね合わせて示した図、第６図はこの発明の一実施例の回
路構成図、第７図はこの発明の他の実施例の回路構成図
である。 １・・・局発入力端子、２・・・ＲＦ入力端子、３゜４
．６−゛・マツヂング回路、５・・・デュアルゲートＭ
Ｏ８−ＦＥＴ 、７・・・Ｉ Ｉ”出力端子。 出願人代理人 弁理士 鈴 江 武 彦第２図 ０ｖＧ１ＳＣｖ〕 第３図 第４図 ０ＶＧｉＳ （Ｖ） 第５図 ＶＢ ＶＡ ＶＣ ＶＧｌＳ （Ｖ）
Claims (2)
- （１）デュアルゲートＭＯ８−ＰＥＴ の各ゲートに
それぞれＲＦ倍信号局発信号を注入し、ドレインからＩ
Ｆ倍信号取出すミキサにおいて、１記ＭＯ８−ＦＥＴ
のソースを接地するとともに、２つのゲートの少なくと
も一方の電位を直流的にソースと同電位としたことを特
徴とするＦＥＴミキサ。 - （２）デュアルグー）ＭＯＳ−ＦＥＴ の２つのゲート
のうち直流的にン゛−スと同電位でない方のゲートはソ
ースに対して正の電位に設定されていることを特徴とす
る特許請求の範囲第１項記載のＦＥＴミキサ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12711182A JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Ｆｅｔミキサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12711182A JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Ｆｅｔミキサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5917708A true JPS5917708A (ja) | 1984-01-30 |
Family
ID=14951875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12711182A Pending JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Ｆｅｔミキサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917708A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814649A (en) * | 1987-12-18 | 1989-03-21 | Rockwell International Corporation | Dual gate FET mixing apparatus with feedback means |
| JPH0198568A (ja) * | 1987-09-16 | 1989-04-17 | Sipra Patentwickl & Beteiligung Gmbh | 糸案内管への糸吹込み用圧縮空気装置 |
| JPH03149603A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 自動組立機の部品実装順序決定処理方法 |
| EP0805551A1 (en) * | 1995-02-14 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
-
1982
- 1982-07-21 JP JP12711182A patent/JPS5917708A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198568A (ja) * | 1987-09-16 | 1989-04-17 | Sipra Patentwickl & Beteiligung Gmbh | 糸案内管への糸吹込み用圧縮空気装置 |
| US4814649A (en) * | 1987-12-18 | 1989-03-21 | Rockwell International Corporation | Dual gate FET mixing apparatus with feedback means |
| JPH03149603A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 自動組立機の部品実装順序決定処理方法 |
| EP0805551A1 (en) * | 1995-02-14 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
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