JPH0822380A - プリンタコントローラ - Google Patents
プリンタコントローラInfo
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- JPH0822380A JPH0822380A JP18094094A JP18094094A JPH0822380A JP H0822380 A JPH0822380 A JP H0822380A JP 18094094 A JP18094094 A JP 18094094A JP 18094094 A JP18094094 A JP 18094094A JP H0822380 A JPH0822380 A JP H0822380A
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- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Accessory Devices And Overall Control Thereof (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】
【目的】 複数バイトのデータを送受信可能なプリンタ
コントローラの提供を目的とする。 【構成】 ホストコンピュータからのストローブ信号Ｓ
の前縁に同期した１バイトのデータＮを格納する下位バ
イトレジスタ２と、インバータ４で反転されたストロー
ブ信号Ｓの後縁に同期した１バイトのデータＮ＋１を格
納する上位バイトレジスタ３と、下位及び上位レジスタ
２，３から２バイトのデータＮ，Ｎ＋１を同時に読み出
すＣＰＵ７とを備える。
コントローラの提供を目的とする。 【構成】 ホストコンピュータからのストローブ信号Ｓ
の前縁に同期した１バイトのデータＮを格納する下位バ
イトレジスタ２と、インバータ４で反転されたストロー
ブ信号Ｓの後縁に同期した１バイトのデータＮ＋１を格
納する上位バイトレジスタ３と、下位及び上位レジスタ
２，３から２バイトのデータＮ，Ｎ＋１を同時に読み出
すＣＰＵ７とを備える。
Description
【０００１】
【産業上の利用分野】本発明はプリンタコントローラに
関し、特に、セントロニクスインターフェースを有する
プリンタコントローラに関する。
関し、特に、セントロニクスインターフェースを有する
プリンタコントローラに関する。
【０００２】
【従来の技術】従来、この種のプリンタコントローラと
して図５に示すような技術がある。図６はこのプリンタ
コントローラの各信号のタイムチャート図である。この
プリンタコントローラは、これらの図に示すように、ホ
ストコンピュータ２００とプリンタとの間に配設されて
おり、ホストコンピュータ２００からセントロニクスコ
ネクタ１００を介して入力した１バイト（８ビット）の
データＤをストローブ信号Ｓに同期させてラッチ回路１
０１に格納する。この動作と並行して、ストローブ信号
Ｓを入力したビジーレジスタ１０３がＨレベルのビジー
信号Ｂをホストコンピュータ２００に入力する。
して図５に示すような技術がある。図６はこのプリンタ
コントローラの各信号のタイムチャート図である。この
プリンタコントローラは、これらの図に示すように、ホ
ストコンピュータ２００とプリンタとの間に配設されて
おり、ホストコンピュータ２００からセントロニクスコ
ネクタ１００を介して入力した１バイト（８ビット）の
データＤをストローブ信号Ｓに同期させてラッチ回路１
０１に格納する。この動作と並行して、ストローブ信号
Ｓを入力したビジーレジスタ１０３がＨレベルのビジー
信号Ｂをホストコンピュータ２００に入力する。
【０００３】そして、ストローブ信号Ｓでセットされる
割込みレジスタ１０２から割込み信号ＩをＣＰＵ２０１
に出力し、この割込み信号Ｉを検知した図示しないＣＰ
Ｕ２０１から読出し信号Ｏがラッチ回路１０１に出力さ
れる。この読出し信号Ｏの入力によって、データＤがラ
ッチ回路１０１からＣＰＵ２０１に出力され、ＣＰＵ２
０１がこのデータＤの読み込みを確認すると、ＣＰＵ２
０１からリセット信号Ｒがビジーレジスタ１０３に入力
される。ビジーレジスタ１０３はリセット信号Ｒを入力
すると、Ｌレベルのビジー信号Ｂをホストコンピュータ
２００に出力して、次のデータＤの受信可能を知らせ
る。
割込みレジスタ１０２から割込み信号ＩをＣＰＵ２０１
に出力し、この割込み信号Ｉを検知した図示しないＣＰ
Ｕ２０１から読出し信号Ｏがラッチ回路１０１に出力さ
れる。この読出し信号Ｏの入力によって、データＤがラ
ッチ回路１０１からＣＰＵ２０１に出力され、ＣＰＵ２
０１がこのデータＤの読み込みを確認すると、ＣＰＵ２
０１からリセット信号Ｒがビジーレジスタ１０３に入力
される。ビジーレジスタ１０３はリセット信号Ｒを入力
すると、Ｌレベルのビジー信号Ｂをホストコンピュータ
２００に出力して、次のデータＤの受信可能を知らせ
る。
【０００４】
【発明が解決しようとする課題】最近は処理の高速化を
図るためにホストコンピュータ２００やプリンタコント
ローラに１６ビット又は３２ビットのＣＰＵを採用して
いる。しかし、上述した従来のプリンタコントローラで
は、ホストコンピュータ２００から１バイトのデータＤ
を受信して、１バイトのデータＤをＣＰＵ２０１に送信
する構成となっているので、データＤの転送速度がネッ
クとなって、１６ビット又は３２ビットのＣＰＵを採用
した各装置の性能を十分に発揮できないという問題があ
る。
図るためにホストコンピュータ２００やプリンタコント
ローラに１６ビット又は３２ビットのＣＰＵを採用して
いる。しかし、上述した従来のプリンタコントローラで
は、ホストコンピュータ２００から１バイトのデータＤ
を受信して、１バイトのデータＤをＣＰＵ２０１に送信
する構成となっているので、データＤの転送速度がネッ
クとなって、１６ビット又は３２ビットのＣＰＵを採用
した各装置の性能を十分に発揮できないという問題があ
る。
【０００５】なお、上記従来のプリンタコントローラと
類似するものとして、特開平１−１２１９２１号公報記
載の技術があるが、この技術も同様に１バイトのデータ
を転送する構成となっており、上記の問題を解決するも
のではない。
類似するものとして、特開平１−１２１９２１号公報記
載の技術があるが、この技術も同様に１バイトのデータ
を転送する構成となっており、上記の問題を解決するも
のではない。
【０００６】本発明は上記問題点にかんがみてなされた
もので、複数バイトのデータを送受信可能なプリンタコ
ントローラの提供を目的とする。
もので、複数バイトのデータを送受信可能なプリンタコ
ントローラの提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、セントロニクスインターフェースを有し
ホストコンピュータからデータを受信するプリンタコン
トローラにおいて、上記ホストコンピュータからの同期
信号の前縁に同期したデータを格納する第１の記憶手段
と、反転手段で反転された上記同期信号の後縁に同期し
たデータを格納する第２の記憶手段と、上記第１及び第
２の記憶手段に格納された複数のデータを同時に読み出
す読出し手段とを備える構成としてある。
め、本発明は、セントロニクスインターフェースを有し
ホストコンピュータからデータを受信するプリンタコン
トローラにおいて、上記ホストコンピュータからの同期
信号の前縁に同期したデータを格納する第１の記憶手段
と、反転手段で反転された上記同期信号の後縁に同期し
たデータを格納する第２の記憶手段と、上記第１及び第
２の記憶手段に格納された複数のデータを同時に読み出
す読出し手段とを備える構成としてある。
【０００８】請求項２記載のプリンタコントローラは、
上記第１の記憶手段を、上記同期信号の立下り時に上記
データを格納する一以上の第１レジスタで形成し、上記
反転手段を、インバータで形成し、第２の記憶手段を、
上記インバータで反転された同期信号の立上り時にデー
タを格納する一以上の第２レジスタで形成し、上記読出
手段を、上記第１及び第２レジスタに格納された複数の
データを同時に読み出す複数バイトのＣＰＵで形成した
構成としてある。
上記第１の記憶手段を、上記同期信号の立下り時に上記
データを格納する一以上の第１レジスタで形成し、上記
反転手段を、インバータで形成し、第２の記憶手段を、
上記インバータで反転された同期信号の立上り時にデー
タを格納する一以上の第２レジスタで形成し、上記読出
手段を、上記第１及び第２レジスタに格納された複数の
データを同時に読み出す複数バイトのＣＰＵで形成した
構成としてある。
【０００９】請求項３記載のプリンタコントローラは、
上記同期信号の立上り時にセットされて割込み信号を上
記ＣＰＵに出力すると共に、上記ＣＰＵからのアクノリ
ッジ信号を入力するとリセット状態になる割込みレジス
タを設け、上記ＣＰＵに、上記割込みレジスタからの割
込み信号を検知すると、データ出力信号を上記第１及び
第２レジスタに出力し、上記データの読み出し後に上記
ホストコンピュータと割込みレジスタとにアクノリッジ
信号を出力する機能を設けた構成としてある。
上記同期信号の立上り時にセットされて割込み信号を上
記ＣＰＵに出力すると共に、上記ＣＰＵからのアクノリ
ッジ信号を入力するとリセット状態になる割込みレジス
タを設け、上記ＣＰＵに、上記割込みレジスタからの割
込み信号を検知すると、データ出力信号を上記第１及び
第２レジスタに出力し、上記データの読み出し後に上記
ホストコンピュータと割込みレジスタとにアクノリッジ
信号を出力する機能を設けた構成としてある。
【００１０】請求項４記載のプリンタコントローラは、
上記インバータで反転された同期信号の立下り時にＨレ
ベルになり、かつ上記ＣＰＵからのリセット信号の入力
時にＬレベルになるビジー信号を上記ホストコンピュー
タに出力するビジーレジスタを設けた構成としてある。
上記インバータで反転された同期信号の立下り時にＨレ
ベルになり、かつ上記ＣＰＵからのリセット信号の入力
時にＬレベルになるビジー信号を上記ホストコンピュー
タに出力するビジーレジスタを設けた構成としてある。
【００１１】
【作用】上記プリンタコントローラによれば、ホストコ
ンピュータからの同期信号の前縁に同期したデータが第
１の記憶手段に格納されると共に、反転手段で反転され
た同期信号の後縁に同期したデータが第２の記憶手段に
格納される。そして、読出し手段によって、これら第１
及び第２の記憶手段から複数のデータが同時に読み出さ
れる。
ンピュータからの同期信号の前縁に同期したデータが第
１の記憶手段に格納されると共に、反転手段で反転され
た同期信号の後縁に同期したデータが第２の記憶手段に
格納される。そして、読出し手段によって、これら第１
及び第２の記憶手段から複数のデータが同時に読み出さ
れる。
【００１２】請求項２記載のプリンタコントローラによ
れば、同期信号の立下り時に同期したデータが第１レジ
スタに格納され、インバータで反転された同期信号の立
上り時に同期したデータが第２レジスタに格納される。
そして、第１及び第２レジスタに格納された複数のデー
タがＣＰＵによって同時に読み出される。
れば、同期信号の立下り時に同期したデータが第１レジ
スタに格納され、インバータで反転された同期信号の立
上り時に同期したデータが第２レジスタに格納される。
そして、第１及び第２レジスタに格納された複数のデー
タがＣＰＵによって同時に読み出される。
【００１３】請求項３記載のプリンタコントローラによ
れば、同期信号の立上り時に割込みレジスタがセットさ
れ、割込み信号がＣＰＵに出力される。ＣＰＵによって
この割込み信号が検知されると、データ出力信号が第１
及び第２レジスタに出力される。そして、データの読み
出し後に、ＣＰＵからホストコンピュータと割込みレジ
スタとにアクノリッジ信号が出力され、このアクノリッ
ジ信号を入力した割込みレジスタはリセット状態にな
る。
れば、同期信号の立上り時に割込みレジスタがセットさ
れ、割込み信号がＣＰＵに出力される。ＣＰＵによって
この割込み信号が検知されると、データ出力信号が第１
及び第２レジスタに出力される。そして、データの読み
出し後に、ＣＰＵからホストコンピュータと割込みレジ
スタとにアクノリッジ信号が出力され、このアクノリッ
ジ信号を入力した割込みレジスタはリセット状態にな
る。
【００１４】請求項４記載のプリンタコントローラによ
れば、インバータで反転された同期信号が立下ると、Ｈ
レベルのビジー信号がビジーレジスタからホストコンピ
ュータに出力される。そして、ＣＰＵからのリセット信
号が入力されると、Ｌレベルのビジー信号がビジーレジ
スタからホストコンピュータに出力される。
れば、インバータで反転された同期信号が立下ると、Ｈ
レベルのビジー信号がビジーレジスタからホストコンピ
ュータに出力される。そして、ＣＰＵからのリセット信
号が入力されると、Ｌレベルのビジー信号がビジーレジ
スタからホストコンピュータに出力される。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 第１実施例．図１は、本発明の第１実施例に係るプリン
タコントローラを示すブロック図であり、図２は各信号
のタイムチャート図である。図１に示す本実施例のプリ
ンタコントローラは、図示しないホストコンピュータと
プリンタとの間に介設されており、セントロニクスコネ
クタ１と第１レジスタとしての下位バイトレジスタ２と
第２レジスタとしての上位バイトレジスタ３と割込みレ
ジスタ５とビジーレジスタ６とこれらの回路に図示しな
い周辺回路を介して接続された１６ビットのＣＰＵ７と
を備えている。
て説明する。 第１実施例．図１は、本発明の第１実施例に係るプリン
タコントローラを示すブロック図であり、図２は各信号
のタイムチャート図である。図１に示す本実施例のプリ
ンタコントローラは、図示しないホストコンピュータと
プリンタとの間に介設されており、セントロニクスコネ
クタ１と第１レジスタとしての下位バイトレジスタ２と
第２レジスタとしての上位バイトレジスタ３と割込みレ
ジスタ５とビジーレジスタ６とこれらの回路に図示しな
い周辺回路を介して接続された１６ビットのＣＰＵ７と
を備えている。
【００１６】セントロニクスコネクタ１は、ホストコン
ピュータから１バイトのデータＮ（Ｎ＋１）とストロー
ブ信号Ｓとを入力するようになっている。このセントロ
ニクスコネクタ１の後段に、下位バイトレジスタ２と上
位バイトレジスタ３とが並設されている。
ピュータから１バイトのデータＮ（Ｎ＋１）とストロー
ブ信号Ｓとを入力するようになっている。このセントロ
ニクスコネクタ１の後段に、下位バイトレジスタ２と上
位バイトレジスタ３とが並設されている。
【００１７】下位バイトレジスタ２は、ストローブ信号
Ｓを受け、図２の（ｂ）及び（ｃ）に示すように、スト
ローブ信号Ｓの立下り時（前縁）にデータＮを格納する
レジスタである。一方、上位バイトレジスタ３のストロ
ーブ信号Ｓ入力側前段には、インバータ４が設けられて
おり、このインバータ４で反転されたストローブ信号Ｓ
が上位バイトレジスタ３に入力されるようになってい
る。これにより、上位バイトレジスタ３は、反転したス
トローブ信号Ｓを受け、図２の（ｂ）及び（ｄ）に示す
ように、ストローブ信号Ｓの立上り時（後縁）にデータ
Ｎ＋１を格納する。また、これらの下位バイトレジスタ
２及び上位バイトレジスタ３は、図２の（ｈ）及び
（ｉ）に示すように、ＣＰＵ７からのデータ出力信号Ｏ
を受けた時点で、同時にデータＮとデータＮ＋１とを同
時にＣＰＵ７に出力するようになっている。
Ｓを受け、図２の（ｂ）及び（ｃ）に示すように、スト
ローブ信号Ｓの立下り時（前縁）にデータＮを格納する
レジスタである。一方、上位バイトレジスタ３のストロ
ーブ信号Ｓ入力側前段には、インバータ４が設けられて
おり、このインバータ４で反転されたストローブ信号Ｓ
が上位バイトレジスタ３に入力されるようになってい
る。これにより、上位バイトレジスタ３は、反転したス
トローブ信号Ｓを受け、図２の（ｂ）及び（ｄ）に示す
ように、ストローブ信号Ｓの立上り時（後縁）にデータ
Ｎ＋１を格納する。また、これらの下位バイトレジスタ
２及び上位バイトレジスタ３は、図２の（ｈ）及び
（ｉ）に示すように、ＣＰＵ７からのデータ出力信号Ｏ
を受けた時点で、同時にデータＮとデータＮ＋１とを同
時にＣＰＵ７に出力するようになっている。
【００１８】割込みレジスタ５は、ストローブ信号Ｓを
入力し、図２の（ｂ）及び（ｊ）に示すように、ストロ
ーブ信号Ｓの立上り時にセットされ、割込み信号ＩをＣ
ＰＵ７に出力する機能を有している。そして、図２の
（ｅ）及び（ｊ）に示すように、割込みレジスタ５はＣ
ＰＵ７からのアクノリッジ信号Ａを入力するとリセット
されるようになっている。
入力し、図２の（ｂ）及び（ｊ）に示すように、ストロ
ーブ信号Ｓの立上り時にセットされ、割込み信号ＩをＣ
ＰＵ７に出力する機能を有している。そして、図２の
（ｅ）及び（ｊ）に示すように、割込みレジスタ５はＣ
ＰＵ７からのアクノリッジ信号Ａを入力するとリセット
されるようになっている。
【００１９】ＣＰＵ７は、割込みレジスタ５からの割込
み信号Ｉを検知すると、図２の（ｈ）に示すように、デ
ータ出力信号Ｏを下位バイトレジスタ２と上位バイトレ
ジスタ３とに出力する。そして、下位バイトレジスタ２
及び上位バイトレジスタ３から同時に出力されたデータ
Ｎ，Ｎ＋１を内容とする２バイト（１６ビット）のデー
タＭの読み込み終了後、図２の（ｅ）に示すアクノリッ
ジ信号Ａを割込みレジスタ５とセントロニクスコネクタ
１とに出力する機能を有する。さらに、ＣＰＵ７は、図
２の（ｇ）に示すように、アクノリッジ信号Ａに対応し
たリセット信号Ｒをビジーレジスタ６に出力するように
なっている。
み信号Ｉを検知すると、図２の（ｈ）に示すように、デ
ータ出力信号Ｏを下位バイトレジスタ２と上位バイトレ
ジスタ３とに出力する。そして、下位バイトレジスタ２
及び上位バイトレジスタ３から同時に出力されたデータ
Ｎ，Ｎ＋１を内容とする２バイト（１６ビット）のデー
タＭの読み込み終了後、図２の（ｅ）に示すアクノリッ
ジ信号Ａを割込みレジスタ５とセントロニクスコネクタ
１とに出力する機能を有する。さらに、ＣＰＵ７は、図
２の（ｇ）に示すように、アクノリッジ信号Ａに対応し
たリセット信号Ｒをビジーレジスタ６に出力するように
なっている。
【００２０】ビジーレジスタ６は、図２の（ｆ）に示す
ように、インバータ４で反転されたストローブ信号Ｓの
立下り時にＨレベルになり、かつＣＰＵ７からのリセッ
ト信号Ｒの入力時にＬレベルになるビジー信号Ｂをセン
トロニクスコネクタ１を介してホストコンピュータに送
信する機能を有している。
ように、インバータ４で反転されたストローブ信号Ｓの
立下り時にＨレベルになり、かつＣＰＵ７からのリセッ
ト信号Ｒの入力時にＬレベルになるビジー信号Ｂをセン
トロニクスコネクタ１を介してホストコンピュータに送
信する機能を有している。
【００２１】次に、本実施例の動作について説明する。
ホストコンピュータからの１バイトのデータＮ（Ｎ＋
１）とストローブ信号Ｓとがセントロニクスコネクタ１
を介してプリンタコントローラに入力されると、ストロ
ーブ信号Ｓの立下り時にデータＮが下位バイトレジスタ
２に格納され、インバータ４で反転されたストローブ信
号Ｓの立上り時にデータＮ＋１が格納される（図２の
（ｂ）〜（ｄ）参照）。
ホストコンピュータからの１バイトのデータＮ（Ｎ＋
１）とストローブ信号Ｓとがセントロニクスコネクタ１
を介してプリンタコントローラに入力されると、ストロ
ーブ信号Ｓの立下り時にデータＮが下位バイトレジスタ
２に格納され、インバータ４で反転されたストローブ信
号Ｓの立上り時にデータＮ＋１が格納される（図２の
（ｂ）〜（ｄ）参照）。
【００２２】この動作と並行して、ストローブ信号Ｓの
立上り時に割込みレジスタ５がセットされ、割込み信号
ＩがＣＰＵ７に出力される（図２の（ｂ）及び（ｊ）参
照）。そして、この割込み信号Ｉを検知したＣＰＵ７か
らデータ出力信号Ｏが下位バイトレジスタ２と上位バイ
トレジスタ３とに出力される（図２の（ｈ）参照）。
立上り時に割込みレジスタ５がセットされ、割込み信号
ＩがＣＰＵ７に出力される（図２の（ｂ）及び（ｊ）参
照）。そして、この割込み信号Ｉを検知したＣＰＵ７か
らデータ出力信号Ｏが下位バイトレジスタ２と上位バイ
トレジスタ３とに出力される（図２の（ｈ）参照）。
【００２３】このデータ出力信号Ｏが下位バイトレジス
タ２及び上位バイトレジスタ３に入力されると、データ
ＮとデータＮ＋１とが同時にＣＰＵ７に出力される（図
２の（ｈ）及び（ｉ）参照）。すなわち、下位バイトレ
ジスタ２及び上位バイトレジスタ３から同時に出力され
たデータＮ，Ｎ＋１を内容とする２バイト（１６ビッ
ト）のデータＭがＣＰＵ７に読み込まれる。このよう
に、２バイトのデータＭを１６ビットのＣＰＵ７に送信
することができるので、１６ビットのＣＰＵ７を採用し
た本装置の性能を十分に発揮することができ、処理の高
速化を図ることができる。
タ２及び上位バイトレジスタ３に入力されると、データ
ＮとデータＮ＋１とが同時にＣＰＵ７に出力される（図
２の（ｈ）及び（ｉ）参照）。すなわち、下位バイトレ
ジスタ２及び上位バイトレジスタ３から同時に出力され
たデータＮ，Ｎ＋１を内容とする２バイト（１６ビッ
ト）のデータＭがＣＰＵ７に読み込まれる。このよう
に、２バイトのデータＭを１６ビットのＣＰＵ７に送信
することができるので、１６ビットのＣＰＵ７を採用し
た本装置の性能を十分に発揮することができ、処理の高
速化を図ることができる。
【００２４】ＣＰＵ７におけるデータＭの読み込みが終
了すると、アクノリッジ信号Ａが割込みレジスタ５とセ
ントロニクスコネクタ１とに出力され、このアクノリッ
ジ信号Ａの立下り時に割込みレジスタ５がリセットされ
る（図２の（ｅ）及び（ｊ）参照）。この動作と並行し
て、ＣＰＵ７からアクノリッジ信号Ａに対応したリセッ
ト信号Ｒがビジーレジスタ６に出力される（図２の
（ｇ）参照）。これにより、図２の（ｆ）に示すよう
に、インバータ４で反転されたストローブ信号Ｓの立下
り時にＨレベルになっていたビジー信号ＢがＬレベルに
なってホストコンピュータに送信され、プリンタコント
ローラによる次のデータの受信可能がホストコンピュー
タに知らされる。
了すると、アクノリッジ信号Ａが割込みレジスタ５とセ
ントロニクスコネクタ１とに出力され、このアクノリッ
ジ信号Ａの立下り時に割込みレジスタ５がリセットされ
る（図２の（ｅ）及び（ｊ）参照）。この動作と並行し
て、ＣＰＵ７からアクノリッジ信号Ａに対応したリセッ
ト信号Ｒがビジーレジスタ６に出力される（図２の
（ｇ）参照）。これにより、図２の（ｆ）に示すよう
に、インバータ４で反転されたストローブ信号Ｓの立下
り時にＨレベルになっていたビジー信号ＢがＬレベルに
なってホストコンピュータに送信され、プリンタコント
ローラによる次のデータの受信可能がホストコンピュー
タに知らされる。
【００２５】第２実施例．図３は本発明の第２実施例に
係るプリンタコントローラを示すブロック図である。な
お、図１と同一の要素については同一符号を付して説明
する。本実施例は、３２ビットのＣＰＵに４バイトのデ
ータを読み込ますことができるようにした点が上記第１
実施例と異なる。
係るプリンタコントローラを示すブロック図である。な
お、図１と同一の要素については同一符号を付して説明
する。本実施例は、３２ビットのＣＰＵに４バイトのデ
ータを読み込ますことができるようにした点が上記第１
実施例と異なる。
【００２６】本実施例は、レジスタ２，３のデータ出力
信号入力端子を接地状態にし、レジスタ２，３の出力端
子側に各々レジスタ８，９を直列に接続した構造になっ
ている。レジスタ８も、レジスタ２と同様にデータ出力
信号入力端子が接地状態にされており、その同期信号入
力端子からストローブ信号Ｓ´を受けるようになってい
る。そして、このレジスタ８は、ストローブ信号Ｓ´の
立下り時にレジスタ２からのデータを入力する。レジス
タ９も、レジスタ３と同様にデータ出力信号入力端子が
接地状態にされており、インバータ４を介してストロー
ブ信号Ｓ´を受けるようになっている。そして、このレ
ジスタ９は、ストローブ信号Ｓ´の立上り時にレジスタ
３からのデータを入力する。
信号入力端子を接地状態にし、レジスタ２，３の出力端
子側に各々レジスタ８，９を直列に接続した構造になっ
ている。レジスタ８も、レジスタ２と同様にデータ出力
信号入力端子が接地状態にされており、その同期信号入
力端子からストローブ信号Ｓ´を受けるようになってい
る。そして、このレジスタ８は、ストローブ信号Ｓ´の
立下り時にレジスタ２からのデータを入力する。レジス
タ９も、レジスタ３と同様にデータ出力信号入力端子が
接地状態にされており、インバータ４を介してストロー
ブ信号Ｓ´を受けるようになっている。そして、このレ
ジスタ９は、ストローブ信号Ｓ´の立上り時にレジスタ
３からのデータを入力する。
【００２７】このようなレジスタ８，９の出力側には、
バッファ１０が設けられている。このバッファ１０は、
レジスタ８，９からの出力データとレジスタ２，３から
の出力データとを蓄える機能を有している。ＣＰＵ７´
は３２ビットのＣＰＵであり、バッファ１０にデータ出
力信号Ｏを出力することで、バッファ１０に蓄えられて
いるデータが同時に読み出され、４バイトのデータＭ´
として出力されるようになっている。
バッファ１０が設けられている。このバッファ１０は、
レジスタ８，９からの出力データとレジスタ２，３から
の出力データとを蓄える機能を有している。ＣＰＵ７´
は３２ビットのＣＰＵであり、バッファ１０にデータ出
力信号Ｏを出力することで、バッファ１０に蓄えられて
いるデータが同時に読み出され、４バイトのデータＭ´
として出力されるようになっている。
【００２８】次に、本実施例の動作について説明する。
図４はその動作を示すフローチャート図である。本図の
（ａ）及び（ｂ）に示すように、セントロニクスコネク
タ１からはデータＮ，Ｎ＋１，Ｎ＋２，Ｎ＋３と連続し
た２つのストローブ信号Ｓ´がレジスタ２，３に出力さ
れる。
図４はその動作を示すフローチャート図である。本図の
（ａ）及び（ｂ）に示すように、セントロニクスコネク
タ１からはデータＮ，Ｎ＋１，Ｎ＋２，Ｎ＋３と連続し
た２つのストローブ信号Ｓ´がレジスタ２，３に出力さ
れる。
【００２９】レジスタ２においては、ストローブ信号Ｓ
´の立下りに同期して順にデータＮ，Ｎ＋２を格納する
ので、レジスタ２からは、図４の（ｇ）に示すように、
以前のデータＸ，データＮが順に出力され、最終的にデ
ータＮ＋２が出力される。レジスタ８では、図４の
（ｉ）に示すように、ストローブ信号Ｓ´の立下りに同
期してレジスタ２からのデータＸ，Ｎを順に格納するの
で、レジスタ８からは、最終的にデータＮが出力され
る。
´の立下りに同期して順にデータＮ，Ｎ＋２を格納する
ので、レジスタ２からは、図４の（ｇ）に示すように、
以前のデータＸ，データＮが順に出力され、最終的にデ
ータＮ＋２が出力される。レジスタ８では、図４の
（ｉ）に示すように、ストローブ信号Ｓ´の立下りに同
期してレジスタ２からのデータＸ，Ｎを順に格納するの
で、レジスタ８からは、最終的にデータＮが出力され
る。
【００３０】この結果、レジスタ２からはデータＮ＋２
がバッファ１０に出力され、レジスタ８からはデータＮ
がバッファ１０に出力される。レジスタ３，９において
もレジスタ２，８と同様の動作が行われ、図４の（ｈ）
及び（ｊ）に示すように、レジスタ３からデータＮ＋３
がバッファ１０に出力され、レジスタ９からはデータＮ
＋１がバッファ１０に出力される。
がバッファ１０に出力され、レジスタ８からはデータＮ
がバッファ１０に出力される。レジスタ３，９において
もレジスタ２，８と同様の動作が行われ、図４の（ｈ）
及び（ｊ）に示すように、レジスタ３からデータＮ＋３
がバッファ１０に出力され、レジスタ９からはデータＮ
＋１がバッファ１０に出力される。
【００３１】このようにデータＮ，Ｎ＋１，Ｎ＋２，Ｎ
＋３が蓄えられたバッファ１０は、ＣＰＵ７´からのデ
ータ出力信号Ｏを入力した時点で、これらのデータＮ，
Ｎ＋１，Ｎ＋２，Ｎ＋３を同時に４バイトのデータＭ´
としてＣＰＵ７´に出力する。このように本実施例によ
れば、４バイトのデータＭ´を３２ビットのＣＰＵ７´
に送信することができるので、３２ビットのＣＰＵ７´
を採用した本装置の性能を十分に発揮することができ、
処理の高速化を図ることができる。その他の構成，作用
効果は上記第１実施例と同様であるので、その記載は省
略する。
＋３が蓄えられたバッファ１０は、ＣＰＵ７´からのデ
ータ出力信号Ｏを入力した時点で、これらのデータＮ，
Ｎ＋１，Ｎ＋２，Ｎ＋３を同時に４バイトのデータＭ´
としてＣＰＵ７´に出力する。このように本実施例によ
れば、４バイトのデータＭ´を３２ビットのＣＰＵ７´
に送信することができるので、３２ビットのＣＰＵ７´
を採用した本装置の性能を十分に発揮することができ、
処理の高速化を図ることができる。その他の構成，作用
効果は上記第１実施例と同様であるので、その記載は省
略する。
【００３２】
【発明の効果】以上のように本発明のプリンタコントロ
ーラによれば、第１及び第２の記憶手段から複数のデー
タが同時に読み出される。すなわち、各データを１バイ
トに設定すると、複数バイトのデータが同時に読み出さ
れるので、複数バイトのＣＰＵを採用した装置の性能を
十分に発揮することができ、処理の高速化を図ることが
できるという優れた効果がある。
ーラによれば、第１及び第２の記憶手段から複数のデー
タが同時に読み出される。すなわち、各データを１バイ
トに設定すると、複数バイトのデータが同時に読み出さ
れるので、複数バイトのＣＰＵを採用した装置の性能を
十分に発揮することができ、処理の高速化を図ることが
できるという優れた効果がある。
【図１】本発明の第１実施例に係るプリンタコントロー
ラを示すブロック図である。
ラを示すブロック図である。
【図２】第１実施例における各信号のタイムチャート図
である。
である。
【図３】本発明の第２実施例に係るプリンタコントロー
ラを示すブロック図である。
ラを示すブロック図である。
【図４】第２実施例における各信号のタイムチャート図
である。
である。
【図５】従来例に係るプリンタコントローラを示すブロ
ック図である。
ック図である。
【図６】従来例に係るプリンタコントローラの各信号を
示すタイムチャート図である。
示すタイムチャート図である。
１ セントロニクスコネクタ ２ 下位バイトレジスタ ３ 上位バイトレジスタ ４ インバータ ５ 割込みレジスタ ６ ビジーレジスタ ７ ＣＰＵ
Claims (4)
- 【請求項１】 セントロニクスインターフェースを有し
ホストコンピュータからデータを受信するプリンタコン
トローラにおいて、 上記ホストコンピュータからの同期信号の前縁に同期し
たデータを格納する第１の記憶手段と、 反転手段で反転された上記同期信号の後縁に同期したデ
ータを格納する第２の記憶手段と、 上記第１及び第２の記憶手段に格納された複数のデータ
を同時に読み出す読出し手段と、 を備えることを特徴としたプリンタコントローラ。 - 【請求項２】 上記第１の記憶手段を、上記同期信号の
立下り時に上記データを格納する一以上の第１レジスタ
で形成し、 上記反転手段を、インバータで形成し、 第２の記憶手段を、上記インバータで反転された同期信
号の立上り時にデータを格納する一以上の第２レジスタ
で形成し、 上記読出手段を、上記第１及び第２レジスタに格納され
た複数のデータを同時に読み出す複数バイトのＣＰＵで
形成した請求項１記載のプリンタコントローラ。 - 【請求項３】 上記同期信号の立上り時にセットされて
割込み信号を上記ＣＰＵに出力すると共に、上記ＣＰＵ
からのアクノリッジ信号を入力するとリセット状態にな
る割込みレジスタを設け、 上記ＣＰＵに、上記割込みレジスタからの割込み信号を
検知すると、データ出力信号を上記第１及び第２レジス
タに出力し、上記データの読み出し後に上記ホストコン
ピュータと割込みレジスタとにアクノリッジ信号を出力
する機能を設けた請求項２記載のプリンタコントロー
ラ。 - 【請求項４】 上記インバータで反転された同期信号の
立下り時にＨレベルとなり、かつ上記ＣＰＵからのリセ
ット信号の入力時にＬレベルとなるビジー信号を上記ホ
ストコンピュータに出力するビジーレジスタを設けた請
求項３記載のプリンタコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18094094A JP2658887B2 (ja) | 1994-07-08 | 1994-07-08 | プリンタコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18094094A JP2658887B2 (ja) | 1994-07-08 | 1994-07-08 | プリンタコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822380A true JPH0822380A (ja) | 1996-01-23 |
| JP2658887B2 JP2658887B2 (ja) | 1997-09-30 |
Family
ID=16091944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18094094A Expired - Fee Related JP2658887B2 (ja) | 1994-07-08 | 1994-07-08 | プリンタコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658887B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689328B1 (en) | 1997-05-09 | 2004-02-10 | Nippon Steel Corporation | Metal honeycomb body for exhaust gas purification catalyst and method for producing the same |
-
1994
- 1994-07-08 JP JP18094094A patent/JP2658887B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689328B1 (en) | 1997-05-09 | 2004-02-10 | Nippon Steel Corporation | Metal honeycomb body for exhaust gas purification catalyst and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658887B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |