JPH0479422A - 送信制御回路 - Google Patents
送信制御回路Info
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- JPH0479422A JPH0479422A JP19026490A JP19026490A JPH0479422A JP H0479422 A JPH0479422 A JP H0479422A JP 19026490 A JP19026490 A JP 19026490A JP 19026490 A JP19026490 A JP 19026490A JP H0479422 A JPH0479422 A JP H0479422A
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は送信制御回路に関し、特に並列に入力されるパ
ラレルデータを所定のシリアルデータに変換して出力す
る送信制御回路に関する、。
ラレルデータを所定のシリアルデータに変換して出力す
る送信制御回路に関する、。
従来、規定された通信プロトコル、例えばＨＤＬ Ｃ（
Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｃｅｄｕｒｅ）によるフレーム・フォー
マットでは、複数のデータフィールド、すなわちアドレ
スフィールド、制御フィールド、伝達情報フィールド、
及びＦｅ２（Ｆｒａｍｅ ＣｈｅｃｋｉｎｇＳｅｑｕｅ
ｎｃｅ）フィールドの４フイールドによって１フレーム
が構成されている。
Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｃｅｄｕｒｅ）によるフレーム・フォー
マットでは、複数のデータフィールド、すなわちアドレ
スフィールド、制御フィールド、伝達情報フィールド、
及びＦｅ２（Ｆｒａｍｅ ＣｈｅｃｋｉｎｇＳｅｑｕｅ
ｎｃｅ）フィールドの４フイールドによって１フレーム
が構成されている。
ホス１−システムからパラレルデータをＨＤＬＣのシリ
アルデータに変換して送信する従来の送信制御回路とし
ては、第４図に示すような回路がある。
アルデータに変換して送信する従来の送信制御回路とし
ては、第４図に示すような回路がある。
この回路は、並列に送られてくるパラレルデータＤＴＰ
を、つぎに示す手順でＨＤ Ｌ Ｃのシリアルのフレー
ム・フォーマットに変換して送信する。
を、つぎに示す手順でＨＤ Ｌ Ｃのシリアルのフレー
ム・フォーマットに変換して送信する。
まず、送信可能状態となると、アイドル送信モードにな
りフラグ生成回路３によりフラグパターンＦＰを送出す
る。この状態は、最初の送信データのパラレルデータＤ
ＴＰがポストシステムがら送信バッファ・回路７に転送
されるまで継続される。通常、送信バッファ回路７は数
段から数十段のＦＴＦＯ構成をとる。送信バッファ回路
７の格段はパラレルデータＤＴＰを格納するためのｎビ
ット単位のレジスタを備えたデータレジスタ］１と、１
ビツトのレジスタを備えたユースピッ１〜レジスタ１２
と、１ピツ１〜のレジスタを備えたエンドビットレジス
タ１３とから成る。
りフラグ生成回路３によりフラグパターンＦＰを送出す
る。この状態は、最初の送信データのパラレルデータＤ
ＴＰがポストシステムがら送信バッファ・回路７に転送
されるまで継続される。通常、送信バッファ回路７は数
段から数十段のＦＴＦＯ構成をとる。送信バッファ回路
７の格段はパラレルデータＤＴＰを格納するためのｎビ
ット単位のレジスタを備えたデータレジスタ］１と、１
ビツトのレジスタを備えたユースピッ１〜レジスタ１２
と、１ピツ１〜のレジスタを備えたエンドビットレジス
タ１３とから成る。
ユースビットレジスタ１２の格段のレジスタは、有効な
パラレルデータＤＴＰがデータレジスタ１１の対応する
段に存在することを示し５、エンドピットレジスタ１３
は、データレジスタ１１に存在するパラレルデータのう
ちの１つの送信フレームのｆｉｆ＆のパラレルデータの
位置を示す。
パラレルデータＤＴＰがデータレジスタ１１の対応する
段に存在することを示し５、エンドピットレジスタ１３
は、データレジスタ１１に存在するパラレルデータのう
ちの１つの送信フレームのｆｉｆ＆のパラレルデータの
位置を示す。
ホストレジスタは書込み端のユースビットレジスタ１２
のレジスタがリセットレベルであることを確認してから
パラレルデータＤＴＰをデータレジスタ１］に書込む。
のレジスタがリセットレベルであることを確認してから
パラレルデータＤＴＰをデータレジスタ１］に書込む。
パラレルデータＤＴＰが送信バッファ回路７に転送され
ると、パラレル・シリアル変換回路５は、フラグ生成回
路３からのフラグ同期信号ＦＳにより、送信バッファ回
路７に対し読出し信号ＲＤを送る。読出し信号ＲＤによ
り送信バッファ回路７から読出されたパラレルデータは
パラレル・シリアル変換回路５に送られ、ここでシリア
ルデータＤＴＳに変換されて送出される。
ると、パラレル・シリアル変換回路５は、フラグ生成回
路３からのフラグ同期信号ＦＳにより、送信バッファ回
路７に対し読出し信号ＲＤを送る。読出し信号ＲＤによ
り送信バッファ回路７から読出されたパラレルデータは
パラレル・シリアル変換回路５に送られ、ここでシリア
ルデータＤＴＳに変換されて送出される。
パラレル・シリアル変換回路５がデータレジスタ１１か
らエンドピットレジスタ１３がセットレベルのパラレル
データを読出すと、これをシリアルデータＤＴＳに変換
して送出するとともに、パラレル・シリアル変換動作を
終了する。
らエンドピットレジスタ１３がセットレベルのパラレル
データを読出すと、これをシリアルデータＤＴＳに変換
して送出するとともに、パラレル・シリアル変換動作を
終了する。
ＨＤＬＣのフレーム・フォーマットでは、ＦＣ８生成回
路により、パラレル・シリアル変換回路５からの最後の
シリアルデータに続けてＦＣＳフィールドを送出し、更
にフラグ生成回路３によりフラグパターンＦＰを送出し
て１つのフレームの送信動作を完了する。
路により、パラレル・シリアル変換回路５からの最後の
シリアルデータに続けてＦＣＳフィールドを送出し、更
にフラグ生成回路３によりフラグパターンＦＰを送出し
て１つのフレームの送信動作を完了する。
上述した従来の送信制御回路は、１つのフレームのパラ
レルデータがすべて同一の送信バッファ回路７内に格納
される構成となっているので、ホストシステムが送信バ
ッファ回路７に１つのフレームのアドレスデータ、制御
データを書込み、これに続く伝達情報を外部の記憶装置
からＤＭＡ転送で送信バッファ回路７に転送する場合、
１つのフレームのパラレルデータがすべて送信バッファ
回路７に転送された後、送信バッファ回路７が書込み可
能な状態にならなければ、次のフレームのパラレルデー
タを、転送することができす、１つのフレームのパラレ
ルデータの転送ごとにホストシステムからアドレスデー
タ、制御データを書込み、その後に伝達情報を外部の記
憶装置からＤＭＡ転送しなければならないため、高速な
動作ができないという欠点があり、また１つのフレーム
の送信の度に、ホストシステムに送信要求を出し、ホス
トシステムはこれを処理するので、ホストシステムの実
行効率も低下するという欠点がある。
レルデータがすべて同一の送信バッファ回路７内に格納
される構成となっているので、ホストシステムが送信バ
ッファ回路７に１つのフレームのアドレスデータ、制御
データを書込み、これに続く伝達情報を外部の記憶装置
からＤＭＡ転送で送信バッファ回路７に転送する場合、
１つのフレームのパラレルデータがすべて送信バッファ
回路７に転送された後、送信バッファ回路７が書込み可
能な状態にならなければ、次のフレームのパラレルデー
タを、転送することができす、１つのフレームのパラレ
ルデータの転送ごとにホストシステムからアドレスデー
タ、制御データを書込み、その後に伝達情報を外部の記
憶装置からＤＭＡ転送しなければならないため、高速な
動作ができないという欠点があり、また１つのフレーム
の送信の度に、ホストシステムに送信要求を出し、ホス
トシステムはこれを処理するので、ホストシステムの実
行効率も低下するという欠点がある。
本発明の目的は、１フレームごとにホストシステムに送
信要求を出さずに、連続して複数のフレームを送信する
ことがてき、動作の高速化をはかると共にホストシステ
ムの実行効率を向上させることができる送信制御回路を
提供することにある。
信要求を出さずに、連続して複数のフレームを送信する
ことがてき、動作の高速化をはかると共にホストシステ
ムの実行効率を向上させることができる送信制御回路を
提供することにある。
本発明の送信制御回路は、並列に入力されるｎビット単
位の第１のデータを複数単位順次格納する複数の第１の
ｎビットのレジスタを備え、選択信号及び読出し信号に
従って格納されているデータをｎビット単位で並列に読
出すＦＩＦＯ型の第１のデータレジスタを含む第１のデ
ータバッファ回路ど、並列に入力されるｎビット単位の
第２のデータを複数単位順次格納する複数の第２のｎビ
ットのレジスタを備え、前記選択信号及び読出し信号に
従って格納されているデータをｎビット単位で並列に読
出すＦＩＦＯ型の第２のデータレジスタ、並びに前記各
第２のｎビットのレジスタと対応して設けられた１ビツ
トのレジスタを備え、前記第２のｎビットのレジスタに
格納されているデータが１つのフレームの最終データで
あるときこの第２のｎビットのレジスタと対応する前記
１ビツトのレジスタをセットレベルにし前記第２のデー
タレジスタの読出し動作と同期して格納されているデー
タを読出すエンドビットレジスタを含む第２のデータバ
ッファ回路と、前記読出し信号と前記エンドピッＩ・レ
ジスタの読出しデータとを人力し前記第１及び第２のデ
ータバッファ回路のうちの何れか一方を読出し動作状態
にする前記選択信号を出力するカウンタ回路と、前記第
１及び第２のデータレジスタから読出されたデータを順
次シリアルデータに変換して出力するパラレル・シリア
ル変換回路とを有している。
位の第１のデータを複数単位順次格納する複数の第１の
ｎビットのレジスタを備え、選択信号及び読出し信号に
従って格納されているデータをｎビット単位で並列に読
出すＦＩＦＯ型の第１のデータレジスタを含む第１のデ
ータバッファ回路ど、並列に入力されるｎビット単位の
第２のデータを複数単位順次格納する複数の第２のｎビ
ットのレジスタを備え、前記選択信号及び読出し信号に
従って格納されているデータをｎビット単位で並列に読
出すＦＩＦＯ型の第２のデータレジスタ、並びに前記各
第２のｎビットのレジスタと対応して設けられた１ビツ
トのレジスタを備え、前記第２のｎビットのレジスタに
格納されているデータが１つのフレームの最終データで
あるときこの第２のｎビットのレジスタと対応する前記
１ビツトのレジスタをセットレベルにし前記第２のデー
タレジスタの読出し動作と同期して格納されているデー
タを読出すエンドビットレジスタを含む第２のデータバ
ッファ回路と、前記読出し信号と前記エンドピッＩ・レ
ジスタの読出しデータとを人力し前記第１及び第２のデ
ータバッファ回路のうちの何れか一方を読出し動作状態
にする前記選択信号を出力するカウンタ回路と、前記第
１及び第２のデータレジスタから読出されたデータを順
次シリアルデータに変換して出力するパラレル・シリア
ル変換回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、並列に入力されるｎビット単位のアト１
／スデータ、制御データを複数単位順次格納する複数の
ｎビットのレジスタを備え、選択信号ＢＳ及び読出し信
号ＲＤに従って格納されているデータをｎビット単位で
並列に読出すＰＩＦＯ型の第１のデータレジスタ１１Ａ
、この第１のデータレジスタＩＩＡの各ｎビットのレジ
スタとそれぞれ対応して設けられた第１の１ビツトのレ
ジスタを備え、この第１のデータレジスタ１１人の対応
するｎピッ１へのレジスタに有効なパラレルデータが存
在するとき対応する第１の１ビツトのレジスタをセット
レベルにし、第１のデータレジスタ１１Δと同期して読
出し動作を行う第１のユースビットレジスタ１２Ａ、並
びに第１のデータレジスタＩＩＡの各ｎビットのレジス
タとそれぞれ対応して設けられた第２の１ビツトのレジ
スタを備え、この第１のデータレジスタ１１Ａの対応す
るｎビットのレジスタのパラレルデータが１つのフＩ／
−ムの区切りまたは１つの送信の区切りのパラレルデー
タであるとき対応する第２の１ビツトのレジスタをセッ
トレベルにし、第１のデータレジスタ１１Ａと同期して
読出し動作を行う第１のエンドピットレジスタ１３Ａを
含むアドレス・制御バッファ回路１と、並列に入力され
るｎビット単位の伝達情報を複数単位順次格納する複数
のｎビットのレジスタを備え、選択信号ＢＳ及び読出し
信号ＲＤに従って格納されているデータをｎビット単位
で並列に読出すＦＩＦＯ型の第２のデータレジスタ１１
ｎ、この第２のデータレジスタ１１Ｂの各ｎビットのレ
ジスタとそれぞれ対応して設けられた第３の１ビツトの
レジスタを備え、この第２のデータレジスタ１１Ｂの対
応するｎビットのレジスタに有効なパラレルデータが存
在するとき対応する第３の１ビツトのレジスタをセラＩ
・レベルにし、第２のデータレジスタ１］、Ｂと同期し
て読出し動作を行う第２のユースビットレジスタ１２Ｂ
、並びに第２のデータレジスタｌｌｎの各ｎビットのレ
ジスタとそれぞれ対応して設けられ第４の１ビツトのレ
ジスタを備え、この第２のデータレジスタ１１Ｂの対応
するｎビットのレジスタのパラレルデータが１つのフレ
ームの最終のパラレルデータであるとき対応する第４の
１ビツトのレジスタをセットレベルにし、第２のデータ
レジスタ１１Ｂと同期して読出し動作を行う第２のエン
ドピットレジスタタ１３ａを含むデータバラファ回路２
と、送信可能状態になるとフラグ同期信号ＦＳを出力す
ると共に最初のパラレルデータＤＴＰがアドレス・制御
バッファ回路１に転送されるまでフラグパターンを送出
するフラグ生成回路３と、フラグ同期信号ＦＳに従って
、アドレス・制御バッファ回路１及びデータバッファ回
路２から読出されたパラレルデータを順次シリアルデー
タＤＴＳに変換して送出すると共に読出し信号ＲＤを出
力するパラレル・シリアル変換回路５と、送信可能状態
になるとパラレル・シリアル変換回路５からの読出し信
号ＲＤのカウントを開始しこのカウント値に応じてアド
レス・制御バッファ回路１及びデータバッファ回路２の
うちの何れか一方を読出し動作状態とする選択信号ＢＳ
を出力し、データバッファ回路２のエンドピットレジス
タ１３Ｂからセットレベルのデータが入力されるとカウ
ント値をリセットして再び読出し信号ＲＤのカウントを
開始するカウンタ回路６と、１フレームの所定の位置に
ＦＣＳフレームを挿入するＦＣ８生成回路４とを有する
構成となっている。
／スデータ、制御データを複数単位順次格納する複数の
ｎビットのレジスタを備え、選択信号ＢＳ及び読出し信
号ＲＤに従って格納されているデータをｎビット単位で
並列に読出すＰＩＦＯ型の第１のデータレジスタ１１Ａ
、この第１のデータレジスタＩＩＡの各ｎビットのレジ
スタとそれぞれ対応して設けられた第１の１ビツトのレ
ジスタを備え、この第１のデータレジスタ１１人の対応
するｎピッ１へのレジスタに有効なパラレルデータが存
在するとき対応する第１の１ビツトのレジスタをセット
レベルにし、第１のデータレジスタ１１Δと同期して読
出し動作を行う第１のユースビットレジスタ１２Ａ、並
びに第１のデータレジスタＩＩＡの各ｎビットのレジス
タとそれぞれ対応して設けられた第２の１ビツトのレジ
スタを備え、この第１のデータレジスタ１１Ａの対応す
るｎビットのレジスタのパラレルデータが１つのフＩ／
−ムの区切りまたは１つの送信の区切りのパラレルデー
タであるとき対応する第２の１ビツトのレジスタをセッ
トレベルにし、第１のデータレジスタ１１Ａと同期して
読出し動作を行う第１のエンドピットレジスタ１３Ａを
含むアドレス・制御バッファ回路１と、並列に入力され
るｎビット単位の伝達情報を複数単位順次格納する複数
のｎビットのレジスタを備え、選択信号ＢＳ及び読出し
信号ＲＤに従って格納されているデータをｎビット単位
で並列に読出すＦＩＦＯ型の第２のデータレジスタ１１
ｎ、この第２のデータレジスタ１１Ｂの各ｎビットのレ
ジスタとそれぞれ対応して設けられた第３の１ビツトの
レジスタを備え、この第２のデータレジスタ１１Ｂの対
応するｎビットのレジスタに有効なパラレルデータが存
在するとき対応する第３の１ビツトのレジスタをセラＩ
・レベルにし、第２のデータレジスタ１］、Ｂと同期し
て読出し動作を行う第２のユースビットレジスタ１２Ｂ
、並びに第２のデータレジスタｌｌｎの各ｎビットのレ
ジスタとそれぞれ対応して設けられ第４の１ビツトのレ
ジスタを備え、この第２のデータレジスタ１１Ｂの対応
するｎビットのレジスタのパラレルデータが１つのフレ
ームの最終のパラレルデータであるとき対応する第４の
１ビツトのレジスタをセットレベルにし、第２のデータ
レジスタ１１Ｂと同期して読出し動作を行う第２のエン
ドピットレジスタタ１３ａを含むデータバラファ回路２
と、送信可能状態になるとフラグ同期信号ＦＳを出力す
ると共に最初のパラレルデータＤＴＰがアドレス・制御
バッファ回路１に転送されるまでフラグパターンを送出
するフラグ生成回路３と、フラグ同期信号ＦＳに従って
、アドレス・制御バッファ回路１及びデータバッファ回
路２から読出されたパラレルデータを順次シリアルデー
タＤＴＳに変換して送出すると共に読出し信号ＲＤを出
力するパラレル・シリアル変換回路５と、送信可能状態
になるとパラレル・シリアル変換回路５からの読出し信
号ＲＤのカウントを開始しこのカウント値に応じてアド
レス・制御バッファ回路１及びデータバッファ回路２の
うちの何れか一方を読出し動作状態とする選択信号ＢＳ
を出力し、データバッファ回路２のエンドピットレジス
タ１３Ｂからセットレベルのデータが入力されるとカウ
ント値をリセットして再び読出し信号ＲＤのカウントを
開始するカウンタ回路６と、１フレームの所定の位置に
ＦＣＳフレームを挿入するＦＣ８生成回路４とを有する
構成となっている。
次に、この実施例の動作について説明する。
まず、送信可能状態となると、アイドル送信モードにな
り、フラグ生成回路３によりフラグパターンＦＰを送出
する。この状態は、最初の送信データのパラレルデータ
Ｉ） Ｔ Ｐがホスｌ−システムからアドレス 制御バ
ッファ回路１に転送されるまで継続される。
り、フラグ生成回路３によりフラグパターンＦＰを送出
する。この状態は、最初の送信データのパラレルデータ
Ｉ） Ｔ Ｐがホスｌ−システムからアドレス 制御バ
ッファ回路１に転送されるまで継続される。
ホストシステム等から転送されてくるパラレルデータＤ
ＴＰかアドレスデータ、制御データのときはアドレス・
制御バッファ回路１のデータレジスタ］、ＩＡに格納さ
れ、伝達情報のときはデータバッファ回路２のデータレ
ジスタ１１Ｂに格納される。
ＴＰかアドレスデータ、制御データのときはアドレス・
制御バッファ回路１のデータレジスタ］、ＩＡに格納さ
れ、伝達情報のときはデータバッファ回路２のデータレ
ジスタ１１Ｂに格納される。
選択信号ＢＳにより選択されたアドレス・制御バッファ
回路１またはデータバッファ回路２にパラレルデータが
格納されていることを確認すると、パラレル・シリアル
変換回路５は、フラグ生成回路３からのフラグ同期信号
ＦＳに従ってアドレス・制御バッファ回路１．データバ
ッファ回路２及びカウンタ回路６に対し読出し信号ＲＤ
を送る。
回路１またはデータバッファ回路２にパラレルデータが
格納されていることを確認すると、パラレル・シリアル
変換回路５は、フラグ生成回路３からのフラグ同期信号
ＦＳに従ってアドレス・制御バッファ回路１．データバ
ッファ回路２及びカウンタ回路６に対し読出し信号ＲＤ
を送る。
カウンタ回路６は送信可能状態になると、パラレル・シ
リアル変換回路５からの読出し信号ＲＤのカウントを開
始する。カウント数に応じ選択信号ＢＳを制御しパラレ
ルデータの読出し先を選択する。すなわちＨＤＬＣプロ
トコルでは、１，２バイト目であればアドレスデータ、
制御データであるので、アドレス・制御バッファ回路１
を、３バイト目以降であれば伝達情報と判断してデータ
バッファ回路２を選択する。
リアル変換回路５からの読出し信号ＲＤのカウントを開
始する。カウント数に応じ選択信号ＢＳを制御しパラレ
ルデータの読出し先を選択する。すなわちＨＤＬＣプロ
トコルでは、１，２バイト目であればアドレスデータ、
制御データであるので、アドレス・制御バッファ回路１
を、３バイト目以降であれば伝達情報と判断してデータ
バッファ回路２を選択する。
従って、送信開始すると、選択信号ＢＳによりまず最初
にアドレス・制御バッファ回路１が選択される。
にアドレス・制御バッファ回路１が選択される。
アドレス・制御バッファ回路１から読出されたパラレル
データはパラレル・シリアル変換回路５に送られ、ここ
でｎビット長のシリアルデータＤＴＳに変換されて送出
される。引続きパラレルデータがアドレス・制御バッフ
ァ回路１から読出されると、つぎに選択信号ＢＳはデー
タバッファ回路２を選択する。すなわち、１つのフレー
ムの３バイト目以降のパラレルデータはデータバッファ
回路２から読出される。
データはパラレル・シリアル変換回路５に送られ、ここ
でｎビット長のシリアルデータＤＴＳに変換されて送出
される。引続きパラレルデータがアドレス・制御バッフ
ァ回路１から読出されると、つぎに選択信号ＢＳはデー
タバッファ回路２を選択する。すなわち、１つのフレー
ムの３バイト目以降のパラレルデータはデータバッファ
回路２から読出される。
そしてデータバッファ回路２のエンドピットレジスタ］
、］、ｎからセ・ントレベルのデータが言売出されると
、これと対応したデータレジスタＩＩＢのパラレルデー
タシリアルデータＤＴＳに変換して送出するとともに、
１フレームのパラレルデータのシリアルデータへの変換
動作を終了する。これと同時にカウンタ回路６もリセッ
トされ、選択信号ＢＳは再びアドレス・制御バッファ回
路１を選択するが、ＨＤＬＣのフレーム・フォーマット
では、最後に変換されたシリアルデータＤＴＳに続けて
ＦＣ８生成回路４からＦＣＳフィールドを送出し、更に
フラグ生成回路３からフラグパターンＦＰを送出して１
フレームの送信動作を完了する。
、］、ｎからセ・ントレベルのデータが言売出されると
、これと対応したデータレジスタＩＩＢのパラレルデー
タシリアルデータＤＴＳに変換して送出するとともに、
１フレームのパラレルデータのシリアルデータへの変換
動作を終了する。これと同時にカウンタ回路６もリセッ
トされ、選択信号ＢＳは再びアドレス・制御バッファ回
路１を選択するが、ＨＤＬＣのフレーム・フォーマット
では、最後に変換されたシリアルデータＤＴＳに続けて
ＦＣ８生成回路４からＦＣＳフィールドを送出し、更に
フラグ生成回路３からフラグパターンＦＰを送出して１
フレームの送信動作を完了する。
この実施例では、第１番目のフレームのアドレスデータ
、制御データが送出される前でも、アドレス・制御バッ
ファ回路１のデータレジスタ］、ＩＡの書込み端側は空
いているので、予め第２番目のフレームのアドレスデー
タ、制御データをアドレス・制御バッファ回路１に転送
しておくことが可能である。また第２番目のフレームの
伝達情報を、第１番目のフレームの送信が完了する前に
チエイン機能等によりＤＭＡ転送を行い、データバッフ
ァ回路２に転送しても、選択信号ＢＳにより第２番目の
アドレスデータ、制御データが送信されるまでデータバ
ッファ回路２に格納しておくことができ、第２番目のア
ドレスデータ、制御データに続けて送出することができ
る。
、制御データが送出される前でも、アドレス・制御バッ
ファ回路１のデータレジスタ］、ＩＡの書込み端側は空
いているので、予め第２番目のフレームのアドレスデー
タ、制御データをアドレス・制御バッファ回路１に転送
しておくことが可能である。また第２番目のフレームの
伝達情報を、第１番目のフレームの送信が完了する前に
チエイン機能等によりＤＭＡ転送を行い、データバッフ
ァ回路２に転送しても、選択信号ＢＳにより第２番目の
アドレスデータ、制御データが送信されるまでデータバ
ッファ回路２に格納しておくことができ、第２番目のア
ドレスデータ、制御データに続けて送出することができ
る。
このように、アドレス・制御バッファ回路１及びデータ
バッファ回路２に次のフレームのパラレルデータが既に
書き込まれていれば、第１番目のフレームの送信が完了
した後、ホス１ヘシステムを介在することなく連続して
第２番目のフレームを送信することが可能である。
バッファ回路２に次のフレームのパラレルデータが既に
書き込まれていれば、第１番目のフレームの送信が完了
した後、ホス１ヘシステムを介在することなく連続して
第２番目のフレームを送信することが可能である。
また、更に、アドレス・制御バッファ回路１あるいはデ
ータバッファ回路２に空きがあれば、次のフレームのパ
ラレルデータも格納しておくことも可能である。
ータバッファ回路２に空きがあれば、次のフレームのパ
ラレルデータも格納しておくことも可能である。
第２図では、３つのフレームに対し、パラレル・シリア
ル変換回ｉ／＋ ５が第１番目のフレームのアドレスデ
ータ、制御データをアドレス・制御バッファ回路１から
読出している時の、各フレーｌわく第２図では、ＩＦ、
２ド、３Ｆとして示しである）の格納先を示している。
ル変換回ｉ／＋ ５が第１番目のフレームのアドレスデ
ータ、制御データをアドレス・制御バッファ回路１から
読出している時の、各フレーｌわく第２図では、ＩＦ、
２ド、３Ｆとして示しである）の格納先を示している。
アドレス・制御バッファ回路１には、第２番目、第３番
目のフレーム（２Ｆ、３Ｆ”）のアＩ・レスデータ、制
御データが、またデータバッファ回路２には第１番目の
フレーム伝達情報かまた送信されずに格納されている。
目のフレーム（２Ｆ、３Ｆ”）のアＩ・レスデータ、制
御データが、またデータバッファ回路２には第１番目の
フレーム伝達情報かまた送信されずに格納されている。
データバッファ回路２内のパラレルデータはすべて外部
記憶装置］、 ＯＯからＤＭＡ転送されたものである。
記憶装置］、 ＯＯからＤＭＡ転送されたものである。
第２番目、第３番目のフレームの伝達情報はまだデータ
バッファ回路２に転送されていない。
バッファ回路２に転送されていない。
上述したようにこの実施例では、各フレームのアドレス
データ、制御データをアドレス・制御バッファ回路１に
、伝達情報をデータバッファ回路２に分割して格納する
ので、複数のフレーｌ＼を送信する場合には、ポストシ
ステムに１フレームことに送信要求を出さずに各フレー
ムのパラレルデータを予め書込むことがてきるので、ホ
ストシステムの介在なしに連続送信することが可能であ
る。
データ、制御データをアドレス・制御バッファ回路１に
、伝達情報をデータバッファ回路２に分割して格納する
ので、複数のフレーｌ＼を送信する場合には、ポストシ
ステムに１フレームことに送信要求を出さずに各フレー
ムのパラレルデータを予め書込むことがてきるので、ホ
ストシステムの介在なしに連続送信することが可能であ
る。
第３図は本発明の第２の実施例を示すブロック図である
。
。
通常、ＨＤ Ｌ Ｃプロトコルでは、アドレスフィール
ドが１バイト長、制御フィールドが１バイト長のフレー
ムが規格で定められた有効なフレームであるが、アドレ
ス拡張モードではアドレスフィールドは２バイト有効で
あり、またモジュロ１２８を使用した場合には、制御フ
ィールドは２バイトに拡張される。従ってＨＤＬＣプロ
トコルでのアドレスフィールド、制御フィールドは２〜
４バイト長に拡張できる。
ドが１バイト長、制御フィールドが１バイト長のフレー
ムが規格で定められた有効なフレームであるが、アドレ
ス拡張モードではアドレスフィールドは２バイト有効で
あり、またモジュロ１２８を使用した場合には、制御フ
ィールドは２バイトに拡張される。従ってＨＤＬＣプロ
トコルでのアドレスフィールド、制御フィールドは２〜
４バイト長に拡張できる。
そこでこの実施例においては、このようなアドレスフィ
ールド、制御フィールドにも対処できるようにしたもの
で、カウンタ回路６Ａを、選択カランＩ・値プログラム
信号ＣＰにより、アドレス・制御バッファ回１ｉ’ｉ）
１及びデータバッファ回路２の読出し動作の選択切換え
のカウント値が変えられるようにしている。
ールド、制御フィールドにも対処できるようにしたもの
で、カウンタ回路６Ａを、選択カランＩ・値プログラム
信号ＣＰにより、アドレス・制御バッファ回１ｉ’ｉ）
１及びデータバッファ回路２の読出し動作の選択切換え
のカウント値が変えられるようにしている。
その他の基本動作及び効果は第１の実施例と同様である
。
。
以上説明したように本発明は、入力されるパラレルデー
タのアドレスデータ、制御データを格納する第１のデー
タバッファ回路と、入力されるパラレルデータの伝達情
報を格納する第２のデータバッファ回路とを設け、これ
らデータバッファ回路を選択して格納されているパラレ
ルデータを読出しシリアルデータに変換する構成とする
ことにより、１フレームごとにホストシステムに送信要
求を出すという動作を行なわなくても連続して複数のフ
レームを送信することができ、従って動作の高速化をは
かることができ、かつホストシステムの実行効率を向上
させることができる効果かある。
タのアドレスデータ、制御データを格納する第１のデー
タバッファ回路と、入力されるパラレルデータの伝達情
報を格納する第２のデータバッファ回路とを設け、これ
らデータバッファ回路を選択して格納されているパラレ
ルデータを読出しシリアルデータに変換する構成とする
ことにより、１フレームごとにホストシステムに送信要
求を出すという動作を行なわなくても連続して複数のフ
レームを送信することができ、従って動作の高速化をは
かることができ、かつホストシステムの実行効率を向上
させることができる効果かある。
］７
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の動作を説明するためのパラレ
ルデータの流れを示すブロック図、第３図は本発明の第
２の実施例のブロック図、第４図は従来の送信制御装置
の一例を示すブロック図である。 １・・・アドレス・制御バッファ回路、２・・・データ
バッファ回路、３・・・フラグ生成回路、４・・・Ｆ
ＣＳ生成回路、５・・パラレル・シリアル変換回路、６
．６Ａ・・・カウンタ回路、７・・・送信バッファ回路
、１１．１．ＬＡ、ＩＩＢ・・・データレジスタ、１２
．１２Ａ、１２Ｂ・・・ユースビットレジスタ、１３．
１３Ａ、１３Ｂ・・・エンドピットレジスタ、１００・
・・外部記憶装置。
ロック図及びこの実施例の動作を説明するためのパラレ
ルデータの流れを示すブロック図、第３図は本発明の第
２の実施例のブロック図、第４図は従来の送信制御装置
の一例を示すブロック図である。 １・・・アドレス・制御バッファ回路、２・・・データ
バッファ回路、３・・・フラグ生成回路、４・・・Ｆ
ＣＳ生成回路、５・・パラレル・シリアル変換回路、６
．６Ａ・・・カウンタ回路、７・・・送信バッファ回路
、１１．１．ＬＡ、ＩＩＢ・・・データレジスタ、１２
．１２Ａ、１２Ｂ・・・ユースビットレジスタ、１３．
１３Ａ、１３Ｂ・・・エンドピットレジスタ、１００・
・・外部記憶装置。
Claims (1)
- 並列に入力されるｎビット単位の第１のデータを複数単
位順次格納する複数の第１のｎビットのレジスタを備え
、選択信号及び読出し信号に従つて格納されているデー
タをｎビット単位で並列に読出すＦＩＦＯ型の第１のデ
ータレジスタを含む第１のデータバッファ回路と、並列
に入力されるｎビット単位の第２のデータを複数単位順
次格納する複数の第２のｎビットのレジスタを備え、前
記選択信号及び読出し信号に従って格納されているデー
タをｎビット単位で並列に読出すＦＩＦＯ型の第２のデ
ータレジスタ、並びに前記各第２のｎビットのレジスタ
と対応して設けられた１ビットのレジスタを備え、前記
第２のｎビットのレジスタに格納されているデータが１
つのフレームの最終データであるときこの第２のｎビッ
トのレジスタと対応する前記１ビットのレジスタをセッ
トレベルにし前記第２のデータレジスタの読出し動作と
同期して格納されているデータを読出すエンドビットレ
ジスタを含む第２のデータバッファ回路と、前記読出し
信号と前記エンドビットレジスタの読出しデータとを入
力し前記第１及び第２のデータバッファ回路のうちの何
れか一方を読出し動作状態にする前記選択信号を出力す
るカウンタ回路と、前記第１及び第２のデータレジスタ
から読出されたデータを順次シリアルデータに変換して
出力するパラレル・シリアル変換回路とを有することを
特徴とする送信制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19026490A JPH0479422A (ja) | 1990-07-18 | 1990-07-18 | 送信制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19026490A JPH0479422A (ja) | 1990-07-18 | 1990-07-18 | 送信制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479422A true JPH0479422A (ja) | 1992-03-12 |
Family
ID=16255255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19026490A Pending JPH0479422A (ja) | 1990-07-18 | 1990-07-18 | 送信制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479422A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0544012A4 (en) * | 1991-06-04 | 1998-07-15 | Oki Electric Ind Co Ltd | Serial access memory |
| JP2007281358A (ja) * | 2006-04-11 | 2007-10-25 | Dainippon Screen Mfg Co Ltd | 基板処理方法および基板処理装置 |
| JP2007298858A (ja) * | 2006-05-02 | 2007-11-15 | Hoya Corp | マスクブランク用基板の製造方法、マスクブランクの製造方法、及び露光用マスクの製造方法、並びに、マスクブランク、及び露光用マスク |
| JP2008130952A (ja) * | 2006-11-24 | 2008-06-05 | Dainippon Screen Mfg Co Ltd | 基板処理装置および基板処理方法 |
| JP2008135535A (ja) * | 2006-11-28 | 2008-06-12 | Dainippon Screen Mfg Co Ltd | 裏面洗浄装置、基板処理装置および裏面洗浄方法 |
| JP2008235737A (ja) * | 2007-03-23 | 2008-10-02 | Dainippon Screen Mfg Co Ltd | 基板処理装置および基板処理方法 |
| US8029622B2 (en) | 2006-09-13 | 2011-10-04 | Dainippon Screen Mfg. Co., Ltd. | Substrate processing apparatus, liquid film freezing method and substrate processing method |
-
1990
- 1990-07-18 JP JP19026490A patent/JPH0479422A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0544012A4 (en) * | 1991-06-04 | 1998-07-15 | Oki Electric Ind Co Ltd | Serial access memory |
| JP2007281358A (ja) * | 2006-04-11 | 2007-10-25 | Dainippon Screen Mfg Co Ltd | 基板処理方法および基板処理装置 |
| JP2007298858A (ja) * | 2006-05-02 | 2007-11-15 | Hoya Corp | マスクブランク用基板の製造方法、マスクブランクの製造方法、及び露光用マスクの製造方法、並びに、マスクブランク、及び露光用マスク |
| US8029622B2 (en) | 2006-09-13 | 2011-10-04 | Dainippon Screen Mfg. Co., Ltd. | Substrate processing apparatus, liquid film freezing method and substrate processing method |
| JP2008130952A (ja) * | 2006-11-24 | 2008-06-05 | Dainippon Screen Mfg Co Ltd | 基板処理装置および基板処理方法 |
| JP2008135535A (ja) * | 2006-11-28 | 2008-06-12 | Dainippon Screen Mfg Co Ltd | 裏面洗浄装置、基板処理装置および裏面洗浄方法 |
| JP2008235737A (ja) * | 2007-03-23 | 2008-10-02 | Dainippon Screen Mfg Co Ltd | 基板処理装置および基板処理方法 |
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