JPH0822444A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH0822444A JPH0822444A JP6153969A JP15396994A JPH0822444A JP H0822444 A JPH0822444 A JP H0822444A JP 6153969 A JP6153969 A JP 6153969A JP 15396994 A JP15396994 A JP 15396994A JP H0822444 A JPH0822444 A JP H0822444A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】
【目的】 本発明は、１対多のデバイス間で効率良くデ
ータ転送を行ない、特に並列計算機に好適したデータ転
送装置を提供することを目的とする。 【構成】 データ転送装置１１１等は複数のバッファＦ
１１等と接続される。データ転送装置１１１は転送先を
順次決定するためのカウンタを送信、受信用にそれぞれ
２組有し、バッファとの間で順次データを転送する。制
御部７ａは、チップ選択信号１０２ａ及びを書き込み信
号１０１ａをアサートしてデータをバッファＦ１１に書
き込む。続いて、チップ選択信号１０２ｂ及びを書き込
み信号１０１ａをアサートしてデータをバッファＦ１２
に書き込む。これにより、複数のデバイス間でのデータ
転送が連続的に実現され、高速化が達成される。
ータ転送を行ない、特に並列計算機に好適したデータ転
送装置を提供することを目的とする。 【構成】 データ転送装置１１１等は複数のバッファＦ
１１等と接続される。データ転送装置１１１は転送先を
順次決定するためのカウンタを送信、受信用にそれぞれ
２組有し、バッファとの間で順次データを転送する。制
御部７ａは、チップ選択信号１０２ａ及びを書き込み信
号１０１ａをアサートしてデータをバッファＦ１１に書
き込む。続いて、チップ選択信号１０２ｂ及びを書き込
み信号１０１ａをアサートしてデータをバッファＦ１２
に書き込む。これにより、複数のデバイス間でのデータ
転送が連続的に実現され、高速化が達成される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
で使用されるデバイス間でデータ転送を行うデータ転送
装置に関する。
で使用されるデバイス間でデータ転送を行うデータ転送
装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステム、特に並列
処理システムの発展とともに装置は複雑化し、複数のデ
バイス間でデータを転送する機会が増大しており、この
高速化が盛んに研究されている。従来、マイクロコンピ
ュータにおいては、外部のマイクロコンピュータ又はデ
バイスとの間でデータ転送を行うシリアルインタフェー
スがよく用いられていた。図１０は、特開平０４-１６
９９５５に開示されたマイクロコンピュータシステムに
おけるシリアルインタフェースの主要部の構成を示すブ
ロック図である。
処理システムの発展とともに装置は複雑化し、複数のデ
バイス間でデータを転送する機会が増大しており、この
高速化が盛んに研究されている。従来、マイクロコンピ
ュータにおいては、外部のマイクロコンピュータ又はデ
バイスとの間でデータ転送を行うシリアルインタフェー
スがよく用いられていた。図１０は、特開平０４-１６
９９５５に開示されたマイクロコンピュータシステムに
おけるシリアルインタフェースの主要部の構成を示すブ
ロック図である。
【０００３】このマイクロコンピュータでは、メモリ５
３のデータはシフトレジスタ５４を介して外部にシリア
ルデータとして送信され、あるいは、外部からのシリア
ルデータがシフトレジスタ５４を介してメモリ５３に受
信される。送信と受信は以下のようにして交互に行われ
る。まず、転送回数が転送回数指定レジスタ５１より転
送回数カウンタ５０に移される。これにより送信又は受
信が開始され、転送回数カウンタ５０がデータの転送回
数をカウントし、カウントが終了すれば転送方向指定フ
ラグ５２を反転する。転送方向指定フラグ５２の反転に
よりメモリレジスタ変更信号５５が変化し、メモリ５３
とシフトレジスタ５４との間の転送方向を切り替える。
これにより転送方向の高速切り換えを実現している。
３のデータはシフトレジスタ５４を介して外部にシリア
ルデータとして送信され、あるいは、外部からのシリア
ルデータがシフトレジスタ５４を介してメモリ５３に受
信される。送信と受信は以下のようにして交互に行われ
る。まず、転送回数が転送回数指定レジスタ５１より転
送回数カウンタ５０に移される。これにより送信又は受
信が開始され、転送回数カウンタ５０がデータの転送回
数をカウントし、カウントが終了すれば転送方向指定フ
ラグ５２を反転する。転送方向指定フラグ５２の反転に
よりメモリレジスタ変更信号５５が変化し、メモリ５３
とシフトレジスタ５４との間の転送方向を切り替える。
これにより転送方向の高速切り換えを実現している。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来技術におけるシリアルインタフェース（データ転送装
置）によれば、２つの装置間で１対１でデータをやりと
りする場合は都合よいが、１対多の転送の場合、つま
り、転送先／元となるデバイスが複数存在する場合、デ
バイスを高速に切り替えることができないという問題が
あった。
来技術におけるシリアルインタフェース（データ転送装
置）によれば、２つの装置間で１対１でデータをやりと
りする場合は都合よいが、１対多の転送の場合、つま
り、転送先／元となるデバイスが複数存在する場合、デ
バイスを高速に切り替えることができないという問題が
あった。
【０００５】また、従来例で示したシリアルインタフェ
ースに限らず汎用的なＤＭＡＣ(Direct Memory Access)
においても、複数チャネルを有しているものがあるが、
各チャネルともに１対１のデバイス間を前提にしている
ため、各チャネルを順に切り替えることによって１対多
の転送に対応し得るが、チャネルの切り換えを高速に行
うことができないという問題があった。
ースに限らず汎用的なＤＭＡＣ(Direct Memory Access)
においても、複数チャネルを有しているものがあるが、
各チャネルともに１対１のデバイス間を前提にしている
ため、各チャネルを順に切り替えることによって１対多
の転送に対応し得るが、チャネルの切り換えを高速に行
うことができないという問題があった。
【０００６】本発明は上記問題点に鑑み、１対多のデバ
イス間で効率良くデータ転送を行なうデータ転送装置を
提供することを目的とする。特に、１対多のデバイス間
の通信が極めて重要になる並列計算システムに好適した
データ転送装置を提供することを目的とする。
イス間で効率良くデータ転送を行なうデータ転送装置を
提供することを目的とする。特に、１対多のデバイス間
の通信が極めて重要になる並列計算システムに好適した
データ転送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
め、請求項１の発明は、メモリと複数のデバイス間でデ
ータを転送するデータ転送装置であって、メモリと何れ
かのデバイス間でデータを転送する制御手段と、制御手
段がデータを１回転送する毎に１つカウントするカウン
ト手段と、カウント手段のカウント値をデコードして、
カウント値に応じて複数のデバイスのうちの何れか１つ
を選択する解読手段とを備え、前記制御手段は、解読手
段により選択されたデバイスとメモリとの間のデータ転
送を制御することを特徴とする。
め、請求項１の発明は、メモリと複数のデバイス間でデ
ータを転送するデータ転送装置であって、メモリと何れ
かのデバイス間でデータを転送する制御手段と、制御手
段がデータを１回転送する毎に１つカウントするカウン
ト手段と、カウント手段のカウント値をデコードして、
カウント値に応じて複数のデバイスのうちの何れか１つ
を選択する解読手段とを備え、前記制御手段は、解読手
段により選択されたデバイスとメモリとの間のデータ転
送を制御することを特徴とする。
【０００８】請求項２の発明は、請求項１の発明に対し
て、前記カウント手段がｎビットの二進カウンタであ
り、前記複数のデバイスが２のｎ乗個存在することを特
徴とする。請求項３の発明では、請求項１の発明に対し
て前記カウント手段は、連続転送すべきデータ回数を保
持するレジスタと、制御手段が１回転送する毎に１つカ
ウントし、レジスタに保持された回数カウントする毎に
クロックを出力する第１のカウンタと、前記クロックが
出力される毎にカウントし、カウント値を前記解読手段
に出力する第２のカウンタとを有している。
て、前記カウント手段がｎビットの二進カウンタであ
り、前記複数のデバイスが２のｎ乗個存在することを特
徴とする。請求項３の発明では、請求項１の発明に対し
て前記カウント手段は、連続転送すべきデータ回数を保
持するレジスタと、制御手段が１回転送する毎に１つカ
ウントし、レジスタに保持された回数カウントする毎に
クロックを出力する第１のカウンタと、前記クロックが
出力される毎にカウントし、カウント値を前記解読手段
に出力する第２のカウンタとを有している。
【０００９】請求項４の発明では、請求項３の発明に対
して前記カウント手段は、さらに第２のカウンタの限界
値を保持するリミットレジスタを備え、前記第２のカウ
ント手段は、そのカウント値が限界値に達すると初期値
に戻るように構成されている。請求項５の発明は、請求
項１の発明に対して前記データ転送手段は、さらに、メ
モリと何れかのデバイス間で転送すべきデータを一時的
に保持する一時保持手段を備えている。
して前記カウント手段は、さらに第２のカウンタの限界
値を保持するリミットレジスタを備え、前記第２のカウ
ント手段は、そのカウント値が限界値に達すると初期値
に戻るように構成されている。請求項５の発明は、請求
項１の発明に対して前記データ転送手段は、さらに、メ
モリと何れかのデバイス間で転送すべきデータを一時的
に保持する一時保持手段を備えている。
【００１０】請求項６の発明は、請求項１の発明に対し
て前記解読手段は、前記カウント値をデコードして、複
数のデバイスに対する個々の選択信号の１つを有効にす
るように構成されている。請求項７の発明は、並列計算
機を構成する複数のプロセッサエレメントに用いられ、
プロセッサエレメント内のメモリと、プロセッサエレメ
ント間に接続された複数のデバイスとの間でデータを転
送するデータ転送装置であって、メモリから読み出され
たデータを一時的に保持する第１のバッファ手段と、メ
モリから第１のバッファ手段を介して何れかのデバイス
にデータを転送する第１の制御手段と、第１の制御手段
が１回転送する毎に１つカウントする第１のカウント手
段と、カウント手段のカウント値をデコードして、カウ
ント値に応じて複数のデバイスのうちの何れか１つを選
択する第１の解読手段と、何れかのデバイスから読み出
されたデータを一時的に保持する第２のバッファ手段
と、何れかのデバイスからのデータを第２のバッファ手
段を介してメモリに転送する第２の制御手段と、第２の
制御手段が１回転送する毎に１つカウントする第２のカ
ウント手段と、第２のカウント手段のカウント値をデコ
ードして、カウント値に応じて複数のデバイスのうちの
何れか１つを選択する第２の解読手段とを備え、前記第
１の制御手段は、メモリから第１の解読手段により選択
されたデバイスへのデータ転送を制御し、前記第２の制
御手段は、第２の解読手段により選択されたデバイスか
らメモリへのデータ転送を制御することを特徴とする。
て前記解読手段は、前記カウント値をデコードして、複
数のデバイスに対する個々の選択信号の１つを有効にす
るように構成されている。請求項７の発明は、並列計算
機を構成する複数のプロセッサエレメントに用いられ、
プロセッサエレメント内のメモリと、プロセッサエレメ
ント間に接続された複数のデバイスとの間でデータを転
送するデータ転送装置であって、メモリから読み出され
たデータを一時的に保持する第１のバッファ手段と、メ
モリから第１のバッファ手段を介して何れかのデバイス
にデータを転送する第１の制御手段と、第１の制御手段
が１回転送する毎に１つカウントする第１のカウント手
段と、カウント手段のカウント値をデコードして、カウ
ント値に応じて複数のデバイスのうちの何れか１つを選
択する第１の解読手段と、何れかのデバイスから読み出
されたデータを一時的に保持する第２のバッファ手段
と、何れかのデバイスからのデータを第２のバッファ手
段を介してメモリに転送する第２の制御手段と、第２の
制御手段が１回転送する毎に１つカウントする第２のカ
ウント手段と、第２のカウント手段のカウント値をデコ
ードして、カウント値に応じて複数のデバイスのうちの
何れか１つを選択する第２の解読手段とを備え、前記第
１の制御手段は、メモリから第１の解読手段により選択
されたデバイスへのデータ転送を制御し、前記第２の制
御手段は、第２の解読手段により選択されたデバイスか
らメモリへのデータ転送を制御することを特徴とする。
【００１１】
【作用】上記の手段により請求項１の発明に係るデータ
転送装置では、カウント手段は、制御手段がデータを１
回転送する毎に１つカウントする。解読手段は、カウン
ト手段のカウント値をデコードして、カウント値に応じ
て複数のデバイスのうちの何れか１つを選択する。制御
手段は、解読手段により選択されたデバイスとメモリと
の間のデータ転送を制御する。これによりデータ転送先
／元となるデバイスの切り換えが高速に行われる。
転送装置では、カウント手段は、制御手段がデータを１
回転送する毎に１つカウントする。解読手段は、カウン
ト手段のカウント値をデコードして、カウント値に応じ
て複数のデバイスのうちの何れか１つを選択する。制御
手段は、解読手段により選択されたデバイスとメモリと
の間のデータ転送を制御する。これによりデータ転送先
／元となるデバイスの切り換えが高速に行われる。
【００１２】請求項２の発明に係るデータ転送装置で
は、請求項１の発明において、前記カウント手段は、ｎ
ビットの二進カウンタであり、前記複数のデバイスは、
２のｎ乗個存在する。これによりデバイスの個数が２、
４、８・・・等コンピュータ処理に適した構成にするこ
とができる。請求項３の発明に係るデータ転送装置で
は、請求項１の発明において、前記カウント手段内の、
第１のカウンタは、制御手段が１回転送する毎に１つカ
ウントし、レジスタに保持された回数カウントする毎に
クロックを出力する。第２のカウンタは、前記クロック
が出力される毎にカウントし、カウント値を前記解読手
段に出力する。これにより、１つのデバイスに対してデ
ータ転送をレジスタに保持された回数連続して行われる
後に、転送先／元となるデバイスが高速に切り換えられ
ることになる。
は、請求項１の発明において、前記カウント手段は、ｎ
ビットの二進カウンタであり、前記複数のデバイスは、
２のｎ乗個存在する。これによりデバイスの個数が２、
４、８・・・等コンピュータ処理に適した構成にするこ
とができる。請求項３の発明に係るデータ転送装置で
は、請求項１の発明において、前記カウント手段内の、
第１のカウンタは、制御手段が１回転送する毎に１つカ
ウントし、レジスタに保持された回数カウントする毎に
クロックを出力する。第２のカウンタは、前記クロック
が出力される毎にカウントし、カウント値を前記解読手
段に出力する。これにより、１つのデバイスに対してデ
ータ転送をレジスタに保持された回数連続して行われる
後に、転送先／元となるデバイスが高速に切り換えられ
ることになる。
【００１３】請求項４の発明に係るデータ転送装置で
は、請求項３の発明において、前記カウント手段内のリ
ミットレジスタは第２のカウンタの限界値を保持する。
前記第２のカウント手段は、そのカウント値が限界値に
達すると初期値に戻る。これにより、各デバイスに対し
てデータ転送がレジスタに保持された回数連続して行わ
れる毎に、転送先／元となるデバイスが高速に切り換え
られ、しかも、各デバイスを繰り返し順番に選択するこ
とができる。
は、請求項３の発明において、前記カウント手段内のリ
ミットレジスタは第２のカウンタの限界値を保持する。
前記第２のカウント手段は、そのカウント値が限界値に
達すると初期値に戻る。これにより、各デバイスに対し
てデータ転送がレジスタに保持された回数連続して行わ
れる毎に、転送先／元となるデバイスが高速に切り換え
られ、しかも、各デバイスを繰り返し順番に選択するこ
とができる。
【００１４】請求項５の発明に係るデータ転送装置で
は、請求項１の発明において、データ転送手段内の一時
保持手段は、メモリと何れかのデバイス間で転送すべき
データを一時的に保持する。これによりデバイスの高速
切り換えに加えて、メモリのアクセス速度とデバイスの
アクセス速度が異なる場合でも、速度差を吸収して効率
のよいデータ転送ができる。
は、請求項１の発明において、データ転送手段内の一時
保持手段は、メモリと何れかのデバイス間で転送すべき
データを一時的に保持する。これによりデバイスの高速
切り換えに加えて、メモリのアクセス速度とデバイスの
アクセス速度が異なる場合でも、速度差を吸収して効率
のよいデータ転送ができる。
【００１５】請求項６の発明に係るデータ転送装置で
は、請求項１の発明において、前記解読手段は、前記カ
ウント値をデコードして、複数のデバイスに対する個々
の選択信号の１つを有効にする。請求項７の発明に係る
データ伝送装置では、第１のバッファ手段は、メモリか
ら読み出されたデータを一時的に保持する。第１の制御
手段は、メモリから第１のバッファ手段を介して何れか
のデバイスにデータを転送する。第１のカウント手段
は、第１の制御手段が１回転送する毎に１つカウントす
る。第１の解読手段は、カウント手段のカウント値をデ
コードして、カウント値に応じて複数のデバイスのうち
の何れか１つを選択する。第１の制御手段は、メモリか
ら第１の解読手段により選択されたデバイスへのデータ
転送を制御する。
は、請求項１の発明において、前記解読手段は、前記カ
ウント値をデコードして、複数のデバイスに対する個々
の選択信号の１つを有効にする。請求項７の発明に係る
データ伝送装置では、第１のバッファ手段は、メモリか
ら読み出されたデータを一時的に保持する。第１の制御
手段は、メモリから第１のバッファ手段を介して何れか
のデバイスにデータを転送する。第１のカウント手段
は、第１の制御手段が１回転送する毎に１つカウントす
る。第１の解読手段は、カウント手段のカウント値をデ
コードして、カウント値に応じて複数のデバイスのうち
の何れか１つを選択する。第１の制御手段は、メモリか
ら第１の解読手段により選択されたデバイスへのデータ
転送を制御する。
【００１６】第２のバッファ手段は、何れかのデバイス
から読み出されたデータを一時的に保持する。第２の制
御手段は、何れかのデバイスからのデータを第２のバッ
ファ手段を介してメモリに転送する。第２のカウント手
段は、第２の制御手段が１回転送する毎に１つカウント
する。第２の解読手段は、第２のカウント手段のカウン
ト値をデコードして、カウント値に応じて複数のデバイ
スのうちの何れか１つを選択する。第２の制御手段は、
第２の解読手段により選択されたデバイスからメモリへ
のデータ転送を制御する。これにより、並列計算機に適
したデータ転送装置で、高速にデバイスを切り換えるこ
とができる。
から読み出されたデータを一時的に保持する。第２の制
御手段は、何れかのデバイスからのデータを第２のバッ
ファ手段を介してメモリに転送する。第２のカウント手
段は、第２の制御手段が１回転送する毎に１つカウント
する。第２の解読手段は、第２のカウント手段のカウン
ト値をデコードして、カウント値に応じて複数のデバイ
スのうちの何れか１つを選択する。第２の制御手段は、
第２の解読手段により選択されたデバイスからメモリへ
のデータ転送を制御する。これにより、並列計算機に適
したデータ転送装置で、高速にデバイスを切り換えるこ
とができる。
【００１７】
（実施例１）以下本発明の第１の実施例におけるデータ
転送装置について、以下図面を参照しながら説明する。
図１は、本発明の実施例におけるデータ転送装置の適用
例の１つとして並列計算機システムの概略構成を示す。
この並列計算機システムは、ネットワーク１００に接続
された複数のプロエセッサエレメント１１０、１２０、
１３０・・・１ｎを有している。プロセッサエレメント
（以下ＰＥと略す）の数は、実際には数台から数百台あ
るいはそれ以上任意に構成し得る。各ＰＥは同等のもの
であるのでＰＥ１１０のみを説明する。
転送装置について、以下図面を参照しながら説明する。
図１は、本発明の実施例におけるデータ転送装置の適用
例の１つとして並列計算機システムの概略構成を示す。
この並列計算機システムは、ネットワーク１００に接続
された複数のプロエセッサエレメント１１０、１２０、
１３０・・・１ｎを有している。プロセッサエレメント
（以下ＰＥと略す）の数は、実際には数台から数百台あ
るいはそれ以上任意に構成し得る。各ＰＥは同等のもの
であるのでＰＥ１１０のみを説明する。
【００１８】ＰＥ１１０は、データ転送部１１１、メモ
リ１１２、プロセッサ１１３を有しており、例えば配列
演算などを他のＰＥと分担して計算する。そのため、他
のＰＥの演算結果を必要とするときは、ネットワーク１
００を介してデータを相互に転送する。通常このような
データ転送は頻繁に発生する。ネットワーク１００は、
ＰＥ間で相互に転送されるデータを伝達する。具体的に
はネットワーク１００は、ＦＩＦＯ(First In First Ou
t)メモリにより構成されるバッファＦ１１〜Ｆｎｎが格
子状に配置され、ＰＥ間を相互に接続する。
リ１１２、プロセッサ１１３を有しており、例えば配列
演算などを他のＰＥと分担して計算する。そのため、他
のＰＥの演算結果を必要とするときは、ネットワーク１
００を介してデータを相互に転送する。通常このような
データ転送は頻繁に発生する。ネットワーク１００は、
ＰＥ間で相互に転送されるデータを伝達する。具体的に
はネットワーク１００は、ＦＩＦＯ(First In First Ou
t)メモリにより構成されるバッファＦ１１〜Ｆｎｎが格
子状に配置され、ＰＥ間を相互に接続する。
【００１９】データ転送部１１１は、メモリ１１２のデ
ータをネットワーク１００を通じて他のＰＥに送信し、
また、他のＰＥからネットワーク１００を通じてデータ
を受信してメモリ１１２に格納する。詳しくは、データ
送信時には、メモリ１１２からバッファＦ１１〜Ｆ１ｎ
の任意の何れかにデータを転送し、データ受信時には、
バッファＦ１１〜Ｆｎ１の任意の何れかからメモリ１１
２にデータを転送する。例えば、ＰＥ１１０がＰＥ１２
０に対してデータを送信する場合には、データ転送部１
１１はメモリ１１２のデータを読み出しバッファＦ１２
に書き込む。逆にＰＥ１２０からのデータを受信する場
合には、データ転送部１１１は、バッファＦ２１のデー
タを読み出し、メモリ１１２に書き込む。
ータをネットワーク１００を通じて他のＰＥに送信し、
また、他のＰＥからネットワーク１００を通じてデータ
を受信してメモリ１１２に格納する。詳しくは、データ
送信時には、メモリ１１２からバッファＦ１１〜Ｆ１ｎ
の任意の何れかにデータを転送し、データ受信時には、
バッファＦ１１〜Ｆｎ１の任意の何れかからメモリ１１
２にデータを転送する。例えば、ＰＥ１１０がＰＥ１２
０に対してデータを送信する場合には、データ転送部１
１１はメモリ１１２のデータを読み出しバッファＦ１２
に書き込む。逆にＰＥ１２０からのデータを受信する場
合には、データ転送部１１１は、バッファＦ２１のデー
タを読み出し、メモリ１１２に書き込む。
【００２０】プロセッサ１１３は、メモリ１１２中のプ
ログラムに従ってメモリ１１２のデータに対して演算処
理を実行する。図２は、図１においてＰＥが２台の場合
におけるデータ転送部１１１、１２１、ネットワーク１
００のより詳細な構成を示すブロック図である。同図に
おいてデータ転送部１１１は、メモリ１１２からネット
ワーク１００へデータを転送する場合には、データ線１
００ｅ、データ線１００ａ、書き込み信号１０１ａ、チ
ップ選択信号１０２ａ、チップ選択信号１０２ｂをアク
ティブにすることによりデータ転送を行い、逆に、ネッ
トワーク１００からメモリ１１２にデータを転送する場
合には、データ線１００ｆ、データ線１００ｃ、読み出
し信号１０３ａ、チップ選択信号１０２ｅ、チップ選択
信号１０２ｆをアクティブにすることによりデータ転送
を行う。
ログラムに従ってメモリ１１２のデータに対して演算処
理を実行する。図２は、図１においてＰＥが２台の場合
におけるデータ転送部１１１、１２１、ネットワーク１
００のより詳細な構成を示すブロック図である。同図に
おいてデータ転送部１１１は、メモリ１１２からネット
ワーク１００へデータを転送する場合には、データ線１
００ｅ、データ線１００ａ、書き込み信号１０１ａ、チ
ップ選択信号１０２ａ、チップ選択信号１０２ｂをアク
ティブにすることによりデータ転送を行い、逆に、ネッ
トワーク１００からメモリ１１２にデータを転送する場
合には、データ線１００ｆ、データ線１００ｃ、読み出
し信号１０３ａ、チップ選択信号１０２ｅ、チップ選択
信号１０２ｆをアクティブにすることによりデータ転送
を行う。
【００２１】バッファＦ１１は、チップ選択信号１０２
ａにより選択されたとき、書き込み信号１０１ａがアク
ティブになることによりデータ線１００ａ上のデータが
内部に書き込まれ、チップ選択信号１０２ｆにより選択
されたとき、読み出し信号１０３ａがアクティブになる
と内部のデータが読み出されデータ線１００ｃ上に出力
される。バッファＦ１２、Ｆ２１、Ｆ２２も同様であ
る。
ａにより選択されたとき、書き込み信号１０１ａがアク
ティブになることによりデータ線１００ａ上のデータが
内部に書き込まれ、チップ選択信号１０２ｆにより選択
されたとき、読み出し信号１０３ａがアクティブになる
と内部のデータが読み出されデータ線１００ｃ上に出力
される。バッファＦ１２、Ｆ２１、Ｆ２２も同様であ
る。
【００２２】図３は、データ転送部１１１内部の詳細な
構成を示すブロック図を示す。同図のようにデータ転送
部１１１は、ネットワーク１００への送信用に格納部５
ａ、ラッチ６ａ、制御部７ａ、カウンタ８ａ、デコーダ
９ａ、を備えるとともに、ネットワーク１００からの受
信用に格納部５ｂ、ラッチ６ｂ、制御部７ｂ、カウンタ
８ｂ、デコーダ９ｂ、同期ラッチ２７ｂを備えている。
構成を示すブロック図を示す。同図のようにデータ転送
部１１１は、ネットワーク１００への送信用に格納部５
ａ、ラッチ６ａ、制御部７ａ、カウンタ８ａ、デコーダ
９ａ、を備えるとともに、ネットワーク１００からの受
信用に格納部５ｂ、ラッチ６ｂ、制御部７ｂ、カウンタ
８ｂ、デコーダ９ｂ、同期ラッチ２７ｂを備えている。
【００２３】格納部５ａは、ＦＩＦＯメモリで構成さ
れ、メモリ１１２からの送信すべきデータが入力される
と先入れ先出し方式で一時的に保持する。ラッチ６ａ
は、制御部７ａの指示に従って、格納部５ａ内の先頭デ
ータをラッチし、データ線１００ａに出力する。制御部
７ａは、データ送信時に、まずデータ線１００ｅよりデ
ータを格納部５ａに格納させ、次に格納部５ａからデー
タをラッチ６ａに移すと共に、書き込み信号１０１ａを
アクティブにする。同時にカウンタ８ａのカウントを指
示する。
れ、メモリ１１２からの送信すべきデータが入力される
と先入れ先出し方式で一時的に保持する。ラッチ６ａ
は、制御部７ａの指示に従って、格納部５ａ内の先頭デ
ータをラッチし、データ線１００ａに出力する。制御部
７ａは、データ送信時に、まずデータ線１００ｅよりデ
ータを格納部５ａに格納させ、次に格納部５ａからデー
タをラッチ６ａに移すと共に、書き込み信号１０１ａを
アクティブにする。同時にカウンタ８ａのカウントを指
示する。
【００２４】カウンタ８ａは、ラッチ６ａのデータをネ
ットワーク１００上のバッファに送信する毎に１つカウ
ントする。本実施例では図２のように送信先のバッファ
が２つだけなので、カウンタ８ａは１ビットのカウンタ
で構成され０と１とを交互に出力する。デコーダ９ａ
は、カウンタ８ａのカウント出力をデコードして、１の
ときバッファＦ１２へのチップ選択信号１０２ｂ、０の
ときバッファＦ１１へのチップ選択信号１０２ａをアク
ティブにする。
ットワーク１００上のバッファに送信する毎に１つカウ
ントする。本実施例では図２のように送信先のバッファ
が２つだけなので、カウンタ８ａは１ビットのカウンタ
で構成され０と１とを交互に出力する。デコーダ９ａ
は、カウンタ８ａのカウント出力をデコードして、１の
ときバッファＦ１２へのチップ選択信号１０２ｂ、０の
ときバッファＦ１１へのチップ選択信号１０２ａをアク
ティブにする。
【００２５】同期ラッチ２７ａは、制御部７ａからの書
き込み信号をラッチし、タイミングを調整してバッファ
Ｆ１１及びＦ１２への書き込み信号１０１ａを出力す
る。格納部５ｂ、ラッチ６ｂ、制御部７ｂ、カウンタ８
ｂ、デコーダ９ｂ、同期ラッチ２７ｂは、上記５ａ〜９
ａ、２７ａと同様なので説明を省略する。ただし、デー
タ転送方向が異なるので、制御部７ｂは、ラッチ６ｂ、
格納部５ｂがネットワーク１００のバッファＦ１１、Ｆ
２１からのデータを一時的に保持してメモリ１１２に出
力するよう制御する。
き込み信号をラッチし、タイミングを調整してバッファ
Ｆ１１及びＦ１２への書き込み信号１０１ａを出力す
る。格納部５ｂ、ラッチ６ｂ、制御部７ｂ、カウンタ８
ｂ、デコーダ９ｂ、同期ラッチ２７ｂは、上記５ａ〜９
ａ、２７ａと同様なので説明を省略する。ただし、デー
タ転送方向が異なるので、制御部７ｂは、ラッチ６ｂ、
格納部５ｂがネットワーク１００のバッファＦ１１、Ｆ
２１からのデータを一時的に保持してメモリ１１２に出
力するよう制御する。
【００２６】図４は、バッファＦ１１のより詳細な構成
を示すブロック図である。同図のようにバッファＦ１１
は、格納部２０、ゲート２１ａ、ゲート２１ｂとから構
成されている。格納部２０は、ＦＩＦＯメモリであり、
書き込み信号１０１ａとチップ選択信号１０２ａとが共
に有効になったときに書き込み制御端子（ＷＲ）がアク
ティブになり、データ線１００ａのデータを内部に取り
込み、また、読み出し信号１０３ａとチップ選択信号１
０２ｆとが共に有効になったときに読み出し制御端子
（ＲＤ）がアクティブになり、内部の先頭データをデー
タ線１００ｃに出力する。バッファＦ１２、Ｆ２１、Ｆ
２２についても同様である。
を示すブロック図である。同図のようにバッファＦ１１
は、格納部２０、ゲート２１ａ、ゲート２１ｂとから構
成されている。格納部２０は、ＦＩＦＯメモリであり、
書き込み信号１０１ａとチップ選択信号１０２ａとが共
に有効になったときに書き込み制御端子（ＷＲ）がアク
ティブになり、データ線１００ａのデータを内部に取り
込み、また、読み出し信号１０３ａとチップ選択信号１
０２ｆとが共に有効になったときに読み出し制御端子
（ＲＤ）がアクティブになり、内部の先頭データをデー
タ線１００ｃに出力する。バッファＦ１２、Ｆ２１、Ｆ
２２についても同様である。
【００２７】以上のように構成された本発明の第１の実
施例におけるデータ転送装置について、その動作タイミ
ングを示す図５のタイムチャートを用いて説明する。図
５では、データ転送部１１１からバッファＦ１１、Ｆ１
２に交互にデータを送信する場合を示している。図中の
Ｃ０〜Ｃ８は、基本的な動作のタイミングを示すサイク
ルの番号を示す。
施例におけるデータ転送装置について、その動作タイミ
ングを示す図５のタイムチャートを用いて説明する。図
５では、データ転送部１１１からバッファＦ１１、Ｆ１
２に交互にデータを送信する場合を示している。図中の
Ｃ０〜Ｃ８は、基本的な動作のタイミングを示すサイク
ルの番号を示す。
【００２８】まず、データ転送部１１１は、サイクルＣ
０で書き込み信号１０１ａ、チップ選択信号１０２ａを
出力してバッファＦ１１に書き込む。サイクルＣ２で書
き込み信号１０１ａ、チップ選択信号１０２ｂを出力し
てバッファＦ１２に書き込む。ここで、サイクルＣ０と
サイクルＣ２ではカウンタ８ａの値が反転しているの
で、デコーダ９ａによって異なるチップ選択信号が活性
化される。以下同様にチップ選択信号１０２ａ,１０２
ｂが交互に活性化され、バッファＦ１１、Ｆ１２に交互
にデータが送信される。
０で書き込み信号１０１ａ、チップ選択信号１０２ａを
出力してバッファＦ１１に書き込む。サイクルＣ２で書
き込み信号１０１ａ、チップ選択信号１０２ｂを出力し
てバッファＦ１２に書き込む。ここで、サイクルＣ０と
サイクルＣ２ではカウンタ８ａの値が反転しているの
で、デコーダ９ａによって異なるチップ選択信号が活性
化される。以下同様にチップ選択信号１０２ａ,１０２
ｂが交互に活性化され、バッファＦ１１、Ｆ１２に交互
にデータが送信される。
【００２９】以上述べた様に、本実施例によれば、転送
対象のバッファの切り替えがカウンタの進段に応じて行
われるので、１対多のデバイス間で通信する場合に、極
めて高速に転送対象の切り替えが可能となる。なお、本
実施例では一つの送受制御手段の片側のポートに２つの
バッファが接続されているが、図１に示したようにこの
数は任意に設定し得る。例えば、送信側に４つのバッフ
ァＦ１１〜Ｆ１４を接続した場合は、カウンタ８ａ,８
ｂを２ｂitにし、デコーダ９ａ,９ｂでその２ｂitをデ
コードし、チップ選択信号を４本にする構成とすればよ
い。受信側も同様である。
対象のバッファの切り替えがカウンタの進段に応じて行
われるので、１対多のデバイス間で通信する場合に、極
めて高速に転送対象の切り替えが可能となる。なお、本
実施例では一つの送受制御手段の片側のポートに２つの
バッファが接続されているが、図１に示したようにこの
数は任意に設定し得る。例えば、送信側に４つのバッフ
ァＦ１１〜Ｆ１４を接続した場合は、カウンタ８ａ,８
ｂを２ｂitにし、デコーダ９ａ,９ｂでその２ｂitをデ
コードし、チップ選択信号を４本にする構成とすればよ
い。受信側も同様である。
【００３０】（実施例２）本発明の第２の実施例におけ
るデータ転送装置及びネットワークの構成、及びバッフ
ァの内部構成は、第１の実施例で示した図２、図４と同
様であるので、説明を省略する。図５は本実施例におけ
るデータ転送装置の詳細な構成を示すブロック図であ
る。同図は、図３に示したデータ転送装置に比べ、制御
部７ａ,７ｂの代わりに制御部１２ａ、１２ｂを備え、
新たにカウントリミットレジスタ２６ａ、２６ｂを備え
ている点のみが異なるので、同じ構成要素は説明を省略
して異なる点を中心に説明する。
るデータ転送装置及びネットワークの構成、及びバッフ
ァの内部構成は、第１の実施例で示した図２、図４と同
様であるので、説明を省略する。図５は本実施例におけ
るデータ転送装置の詳細な構成を示すブロック図であ
る。同図は、図３に示したデータ転送装置に比べ、制御
部７ａ,７ｂの代わりに制御部１２ａ、１２ｂを備え、
新たにカウントリミットレジスタ２６ａ、２６ｂを備え
ている点のみが異なるので、同じ構成要素は説明を省略
して異なる点を中心に説明する。
【００３１】制御部１２ａは、制御部１０ａ、語数カウ
ンタ１１ａ、語数レジスタ２５ａで構成される。語数レ
ジスタ２５ａは、一つのバッファに一度に連続して書き
込む語数を保持する。語数カウンタ１１ａは、語数レジ
スタ２５ａが保持する語数分をカウントする毎にカウン
タ８ａに対してクロックを出力する。例えば、語数レジ
スタ２５ａが'３'であれば、語数カウンタ１１ａは０,
１,２,０,１,２と動作する。このとき、２から０に戻る
際にカウンタ８ａをカウントさせるクロックを出力す
る。その結果、カウンタ８ａは、３回のデータ転送を行
う毎に１つカウントすることになる。本実施例では、語
数カウンタ１１ａに２を設定しているものとする。
ンタ１１ａ、語数レジスタ２５ａで構成される。語数レ
ジスタ２５ａは、一つのバッファに一度に連続して書き
込む語数を保持する。語数カウンタ１１ａは、語数レジ
スタ２５ａが保持する語数分をカウントする毎にカウン
タ８ａに対してクロックを出力する。例えば、語数レジ
スタ２５ａが'３'であれば、語数カウンタ１１ａは０,
１,２,０,１,２と動作する。このとき、２から０に戻る
際にカウンタ８ａをカウントさせるクロックを出力す
る。その結果、カウンタ８ａは、３回のデータ転送を行
う毎に１つカウントすることになる。本実施例では、語
数カウンタ１１ａに２を設定しているものとする。
【００３２】カウントリミットレジスタ２６ａは、カウ
ンタ８ａのカウントの上限を示す値を保持する。例え
ば、カウントリミットレジスタ２６が'４'であれば、カ
ウンタ８ａは０,１,２,３,０,１,２,３と動作する。図
２では送信側、受信側ともにバッファが２つ接続される
のでカウントリミットレジスタ２６ａ,２６ｂに'２'を
設定する。
ンタ８ａのカウントの上限を示す値を保持する。例え
ば、カウントリミットレジスタ２６が'４'であれば、カ
ウンタ８ａは０,１,２,３,０,１,２,３と動作する。図
２では送信側、受信側ともにバッファが２つ接続される
のでカウントリミットレジスタ２６ａ,２６ｂに'２'を
設定する。
【００３３】以上のように構成された本発明の第２の実
施例におけるデータ転送装置について、その動作タイミ
ングを示す図７のタイムチャートを用いて説明する。語
数カウンタ１１ａ,１１ｂには'２'、カウントリミット
レジスタ２６ａ,２６ｂには'２'が設定されているもの
とする。語数カウンタ１１ａは、サイクルＣ０で０、サ
イクルＣ２で１になる。このときカウンタ８ａはカウン
ト動作をしないので、データ転送部１１１は、サイクル
Ｃ０、Ｃ２では、書き込み信号１０１ａ、チップ選択信
号１０２ａを出力してバッファＦ１１に連続的にデータ
を書き込む。
施例におけるデータ転送装置について、その動作タイミ
ングを示す図７のタイムチャートを用いて説明する。語
数カウンタ１１ａ,１１ｂには'２'、カウントリミット
レジスタ２６ａ,２６ｂには'２'が設定されているもの
とする。語数カウンタ１１ａは、サイクルＣ０で０、サ
イクルＣ２で１になる。このときカウンタ８ａはカウン
ト動作をしないので、データ転送部１１１は、サイクル
Ｃ０、Ｃ２では、書き込み信号１０１ａ、チップ選択信
号１０２ａを出力してバッファＦ１１に連続的にデータ
を書き込む。
【００３４】サイクルＣ２でのデータ転送終了時点で、
語数カウンタ１１ａは１から０に戻り、カウンタ８ａに
クロックを出力する。これによりカウンタ８ａは値が反
転するので、デコーダ９ａは、他方のチップ選択信号１
０２ｂがアクティブにする。続いてサイクルＣ４,サイ
クルＣ５で書き込み信号１０１ａ、チップ選択信号１０
２ｂを出力してバッファＦ１２に連続的にデータ書き込
む。以下同様にバッファＦ１１,Ｆ１２に２つずつデー
タが送信される。
語数カウンタ１１ａは１から０に戻り、カウンタ８ａに
クロックを出力する。これによりカウンタ８ａは値が反
転するので、デコーダ９ａは、他方のチップ選択信号１
０２ｂがアクティブにする。続いてサイクルＣ４,サイ
クルＣ５で書き込み信号１０１ａ、チップ選択信号１０
２ｂを出力してバッファＦ１２に連続的にデータ書き込
む。以下同様にバッファＦ１１,Ｆ１２に２つずつデー
タが送信される。
【００３５】以上述べたように、本実施例によれば、転
送対象のバッファを任意の語数毎に高速に切り替えるこ
とが可能となる。 （実施例３）本発明の第３の実施例におけるデータ転送
装置及びネットワークの構成は、第１の実施例で示した
図１、図２とほぼ同様である。ただし、図２においてバ
ッファＦ１１〜Ｆｎｎ、及び、データ転送部１１１〜１
ｎ１のネットワーク１００に対する入出力が双方向にな
っている点は異なる。
送対象のバッファを任意の語数毎に高速に切り替えるこ
とが可能となる。 （実施例３）本発明の第３の実施例におけるデータ転送
装置及びネットワークの構成は、第１の実施例で示した
図１、図２とほぼ同様である。ただし、図２においてバ
ッファＦ１１〜Ｆｎｎ、及び、データ転送部１１１〜１
ｎ１のネットワーク１００に対する入出力が双方向にな
っている点は異なる。
【００３６】図８は、本実施例におけるデータ転送装置
の詳細な構成を示すブロック図である。同図のデータ転
送装置は、図３に示したデータ転送装置に比べ、セレク
タ２２ａ、２２ｂ、双方向ドライバ２３ａ、２３ｂが追
加された構成となっている。同図においてセレクタ２２
は、書き込み信号１０１ａ、チップ選択信号１０２ａ、
チップ選択信号１０２ｂの３本の信号（以下、右側と略
す）と、読み出し信号１０３ａ、チップ選択信号１０２
ｅ、チップ選択信号１０２ｆの３本の信号（左側と略
す）とが入力され、いずれかの３本を選択して出力す
る。選択は、格納部５ａのデータをネットワーク１００
のバッファＦ１１、Ｆ１２に送信するときは右側３本
が、これに対してネットワーク１００のバッファＦ１
１、Ｆ２１から格納部５ｂにデータを受信するときには
左側３本が選択される。選択された３本は、チップ選択
信号１０５ａ、１０５ｂ、読み／書き信号１０６ａとし
て出力される。
の詳細な構成を示すブロック図である。同図のデータ転
送装置は、図３に示したデータ転送装置に比べ、セレク
タ２２ａ、２２ｂ、双方向ドライバ２３ａ、２３ｂが追
加された構成となっている。同図においてセレクタ２２
は、書き込み信号１０１ａ、チップ選択信号１０２ａ、
チップ選択信号１０２ｂの３本の信号（以下、右側と略
す）と、読み出し信号１０３ａ、チップ選択信号１０２
ｅ、チップ選択信号１０２ｆの３本の信号（左側と略
す）とが入力され、いずれかの３本を選択して出力す
る。選択は、格納部５ａのデータをネットワーク１００
のバッファＦ１１、Ｆ１２に送信するときは右側３本
が、これに対してネットワーク１００のバッファＦ１
１、Ｆ２１から格納部５ｂにデータを受信するときには
左側３本が選択される。選択された３本は、チップ選択
信号１０５ａ、１０５ｂ、読み／書き信号１０６ａとし
て出力される。
【００３７】双方向ドライバ２３ａは、トライステート
のドライバ３０ａ、３０ｂとから構成され、これらのド
ライバ３０ａ、３０ｂを択一的にイネーブルとすること
によりいずれかの方向にデータをドライブする。具体的
には、上記右側が選択されたときは、ドライバ３０ｂが
イネーブルとなり、上記左側が選択されたときは、ドラ
イバ３０ａがイネーブルとなる。
のドライバ３０ａ、３０ｂとから構成され、これらのド
ライバ３０ａ、３０ｂを択一的にイネーブルとすること
によりいずれかの方向にデータをドライブする。具体的
には、上記右側が選択されたときは、ドライバ３０ｂが
イネーブルとなり、上記左側が選択されたときは、ドラ
イバ３０ａがイネーブルとなる。
【００３８】ドライバ３０ａは、イネーブル時には、ラ
ッチ６ａからのデータをネットワーク１００のバッファ
Ｆ１１及びＦ１２に出力し、ディスエーブル時には、ハ
イインピーダンスになりネットワーク１００からは電気
的に切り離されている。ドライバ３０ｂは、イネーブル
時には、ネットワーク１００のバッファＦ１１又はＦ１
２からのデータをラッチ６ａに出力し、ディスエーブル
時には、ハイインピーダンスになりラッチ６ｂからは電
気的に切り離されている。
ッチ６ａからのデータをネットワーク１００のバッファ
Ｆ１１及びＦ１２に出力し、ディスエーブル時には、ハ
イインピーダンスになりネットワーク１００からは電気
的に切り離されている。ドライバ３０ｂは、イネーブル
時には、ネットワーク１００のバッファＦ１１又はＦ１
２からのデータをラッチ６ａに出力し、ディスエーブル
時には、ハイインピーダンスになりラッチ６ｂからは電
気的に切り離されている。
【００３９】セレクタ２２ｂ、双方向ドライバ２３ｂに
ついては上記と同様なので説明を省略する。図９は、バ
ッファＦ１１の詳細な構成を示すブロック図である。こ
のバッファは、図４に示したバッファに比べて、新たに
セレクタ２２ｃ、２２ｄ、双方向ドライバ２３ｃ、２３
ｄが追加された構成となっている。
ついては上記と同様なので説明を省略する。図９は、バ
ッファＦ１１の詳細な構成を示すブロック図である。こ
のバッファは、図４に示したバッファに比べて、新たに
セレクタ２２ｃ、２２ｄ、双方向ドライバ２３ｃ、２３
ｄが追加された構成となっている。
【００４０】セレクタ２２ｃは、読み／書き信号１０６
ａと１０６ｂとが入力され、書き込み信号を選択する。
セレクタ２２ｄは、読み／書き信号１０６ａと１０６ｂ
とが入力され、読み出し信号を選択する。双方向ドライ
バ２３ｃ、２３ｄは、上記の双方向ドライバ２３ａと同
様の構成であり、格納部２０のデータ入力端子、データ
出力端子と、ネットワーク１００上のデータ線との間
で、データを双方向にドライブする。ドライバ３０ｅ、
３０ｈがイネーブルのときは、ドライバ３０ｅが格納部
２０のデータをデータ線１００ａに出力し、ドライバ３
０ｈがデータ線１００ｃからのデータを格納部２０に入
力する。逆に、ドライバ３０ｆ、ｇとがイネーブルのと
きは、ドライバ３０ｇが格納部２０のデータをデータ線
１００ｃに出力し、ドライバ３０ｆがデータ線１００ａ
からのデータを格納部２０に入力する。
ａと１０６ｂとが入力され、書き込み信号を選択する。
セレクタ２２ｄは、読み／書き信号１０６ａと１０６ｂ
とが入力され、読み出し信号を選択する。双方向ドライ
バ２３ｃ、２３ｄは、上記の双方向ドライバ２３ａと同
様の構成であり、格納部２０のデータ入力端子、データ
出力端子と、ネットワーク１００上のデータ線との間
で、データを双方向にドライブする。ドライバ３０ｅ、
３０ｈがイネーブルのときは、ドライバ３０ｅが格納部
２０のデータをデータ線１００ａに出力し、ドライバ３
０ｈがデータ線１００ｃからのデータを格納部２０に入
力する。逆に、ドライバ３０ｆ、ｇとがイネーブルのと
きは、ドライバ３０ｇが格納部２０のデータをデータ線
１００ｃに出力し、ドライバ３０ｆがデータ線１００ａ
からのデータを格納部２０に入力する。
【００４１】双方向ドライバ２３ｃ、２３ｄの方向及び
セレクタ２２ｃ、２２ｄの選択は、対応するデータ転送
装置の転送方向に合わせてデータ転送装置の制御部７
ａ、７ｂから制御される。あるいは、予め固定的に設定
していてもよい。以上のように構成された本発明の第３
の実施定におけるデータ転送装置について、その動作を
説明する。
セレクタ２２ｃ、２２ｄの選択は、対応するデータ転送
装置の転送方向に合わせてデータ転送装置の制御部７
ａ、７ｂから制御される。あるいは、予め固定的に設定
していてもよい。以上のように構成された本発明の第３
の実施定におけるデータ転送装置について、その動作を
説明する。
【００４２】データ転送方向については、データ転送部
１１１は、バッファＦ１１、Ｆ１２に送信し、バッファ
Ｆ１１、Ｆ２１から受信する場合（第１の実施例と同
じ）と、バッファＦ１１、Ｆ１２から受信し、バッファ
Ｆ１１、Ｆ２１に送信する場合とがある。この転送方向
は各データ転送装置内の制御部７ａ、７ｂによって制御
される。個々のデータの転送動作については、第１の実
施例と同様なので省略する。
１１１は、バッファＦ１１、Ｆ１２に送信し、バッファ
Ｆ１１、Ｆ２１から受信する場合（第１の実施例と同
じ）と、バッファＦ１１、Ｆ１２から受信し、バッファ
Ｆ１１、Ｆ２１に送信する場合とがある。この転送方向
は各データ転送装置内の制御部７ａ、７ｂによって制御
される。個々のデータの転送動作については、第１の実
施例と同様なので省略する。
【００４３】以上のように本実施例のデータ転送装置に
よれば、高速に転送対象のバッファを切り替えることが
でき、しかも、データ転送の方向を任意に指定できるの
で、より多くのバッファに対して読み書きが可能とな
る。
よれば、高速に転送対象のバッファを切り替えることが
でき、しかも、データ転送の方向を任意に指定できるの
で、より多くのバッファに対して読み書きが可能とな
る。
【００４４】
【発明の効果】以上説明してきたように、請求項１の発
明に係るデータ転送装置によれば、転送回数を示すカウ
ント値に応じて解読手段がデバイスを選択するので、デ
ータ転送先／元となるデバイスの切り換えが高速に行う
ことができるので、高速なデータ転送を実現できるとい
う効果がある。
明に係るデータ転送装置によれば、転送回数を示すカウ
ント値に応じて解読手段がデバイスを選択するので、デ
ータ転送先／元となるデバイスの切り換えが高速に行う
ことができるので、高速なデータ転送を実現できるとい
う効果がある。
【００４５】請求項２の発明に係るデータ転送装置によ
れば、請求項１に加えて、デバイスの個数が２、４、８
・・・等コンピュータ処理に適した構成にすることがで
きるという効果がある。請求項３の発明に係るデータ転
送装置によれば、請求項１に加えて、１つのデバイスに
対してデータ転送をレジスタに保持された回数連続して
行われる後に、転送先／元となるデバイスが高速に切り
換えられるという効果がある。
れば、請求項１に加えて、デバイスの個数が２、４、８
・・・等コンピュータ処理に適した構成にすることがで
きるという効果がある。請求項３の発明に係るデータ転
送装置によれば、請求項１に加えて、１つのデバイスに
対してデータ転送をレジスタに保持された回数連続して
行われる後に、転送先／元となるデバイスが高速に切り
換えられるという効果がある。
【００４６】請求項４の発明に係るデータ転送装置によ
れば、請求項３のに加えて、各デバイスに対してデータ
転送がレジスタに保持された回数連続して行われる毎
に、転送先／元となるデバイスが高速に切り換えられ、
しかも、各デバイスを繰り返し順番に選択することがで
きるという効果がある。請求項５の発明に係るデータ転
送装置によれば、請求項１の発明に加えて、デバイスの
高速切り換えに加えて、メモリのアクセス速度とデバイ
スのアクセス速度が異なる場合でも、速度差を吸収して
効率のよいデータ転送ができるという効果がある。例え
ば、メモリのアクセス速度が高速で、デバイスのアクセ
ス速度が低速であっても、メモリと一時保持手段との間
は高速にデータ転送をなし得るので、データ転送により
メモリを占有する時間を少なくすることができる。
れば、請求項３のに加えて、各デバイスに対してデータ
転送がレジスタに保持された回数連続して行われる毎
に、転送先／元となるデバイスが高速に切り換えられ、
しかも、各デバイスを繰り返し順番に選択することがで
きるという効果がある。請求項５の発明に係るデータ転
送装置によれば、請求項１の発明に加えて、デバイスの
高速切り換えに加えて、メモリのアクセス速度とデバイ
スのアクセス速度が異なる場合でも、速度差を吸収して
効率のよいデータ転送ができるという効果がある。例え
ば、メモリのアクセス速度が高速で、デバイスのアクセ
ス速度が低速であっても、メモリと一時保持手段との間
は高速にデータ転送をなし得るので、データ転送により
メモリを占有する時間を少なくすることができる。
【００４７】請求項６の発明に係るデータ転送装置によ
れば、請求項１の発明に加えて、高速なデバイスの切り
換えが、カウント値をデコードして選択信号を出力する
というハードウェアの回路遅延時間のみで瞬時に行われ
るという効果がある。請求項７の発明に係るデータ伝送
装置によれば、上記の効果に加え、特に並列計算機に好
適するという効果がある。
れば、請求項１の発明に加えて、高速なデバイスの切り
換えが、カウント値をデコードして選択信号を出力する
というハードウェアの回路遅延時間のみで瞬時に行われ
るという効果がある。請求項７の発明に係るデータ伝送
装置によれば、上記の効果に加え、特に並列計算機に好
適するという効果がある。
【図１】本発明の実施例におけるデータ転送装置の一適
用例としての並列計算機システムの概略構成を示す。
用例としての並列計算機システムの概略構成を示す。
【図２】本発明の実施例１におけるデータ転送装置及び
ネットワークの構成を示す。
ネットワークの構成を示す。
【図３】同実施例で用いられるデータ転送装置の詳細な
構成を示す。
構成を示す。
【図４】同実施例で用いられるバッファの詳細な構成を
示す。
示す。
【図５】同実施例における動作タイミングチャートを示
す。
す。
【図６】本発明の実施例２におけるデータ転送装置の詳
細な構成を示す。
細な構成を示す。
【図７】同実施例における動作タイミングチャートを示
す。
す。
【図８】本発明の実施例３におけるデータ転送装置の詳
細な構成を示す。
細な構成を示す。
【図９】同実施例におけるバッファの詳細な構成を示
す。
す。
【図１０】従来のマイクロコンピュータのシリアルイン
タフェースの構成を示す。
タフェースの構成を示す。
５ａ 格納部 ５ｂ 格納部 ６ａ ラッチ ６ｂ ラッチ ７ａ 制御部 ７ｂ 制御部 ８ａ カウンタ ８ｂ カウンタ ９ａ デコーダ ９ｂ デコーダ １０ａ 制御部 １０ｂ 制御部 １１ａ 語数カウンタ １１ｂ 語数カウンタ ２０ａ 格納部 ２０ｂ 格納部
Claims (7)
- 【請求項１】 メモリと複数のデバイス間でデータを転
送するデータ転送装置であって、 メモリと何れかのデバイス間でデータを転送する制御手
段と、 制御手段がデータを１回転送する毎に１つカウントする
カウント手段と、 カウント手段のカウント値をデコードして、カウント値
に応じて複数のデバイスのうちの何れか１つを選択する
解読手段とを備え、 前記制御手段は、解読手段により選択されたデバイスと
メモリとの間のデータ転送を制御することを特徴とする
データ転送装置。 - 【請求項２】 前記カウント手段は、ｎ（ｎは整数）ビ
ットの二進カウンタであり、 前記複数のデバイスは、２のｎ乗個存在することを特徴
とする請求項１記載のデータ転送装置。 - 【請求項３】 前記カウント手段は、 連続転送すべきデータ回数を保持するレジスタと、 制御手段が１回転送する毎に１つカウントし、レジスタ
に保持された回数カウントする毎にクロックを出力する
第１のカウンタと、 前記クロックが出力される毎にカウントし、カウント値
を前記解読手段に出力する第２のカウンタとを有するこ
とを特徴とする請求項１記載のデータ転送装置。 - 【請求項４】 前記カウント手段は、さらに第２のカウ
ンタの限界値を保持するリミットレジスタを備え、 前記第２のカウント手段は、そのカウント値が限界値に
達すると初期値に戻ることを特徴とする請求項３記載の
データ転送装置。 - 【請求項５】 前記データ転送手段は、さらに、 メモリと何れかのデバイス間で転送すべきデータを一時
的に保持する一時保持手段を備えることを特徴とする請
求項１記載のデータ転送装置。 - 【請求項６】 前記解読手段は、 前記カウント値をデコードして、複数のデバイスに対す
る個々の選択信号の１つを有効にすることを特徴とする
請求項１記載のデータ転送装置。 - 【請求項７】 並列計算機を構成する複数のプロセッサ
エレメントに用いられ、プロセッサエレメント内のメモ
リと、プロセッサエレメント間に接続された複数のデバ
イスとの間でデータを転送するデータ転送装置であっ
て、 メモリから読み出されたデータを一時的に保持する第１
のバッファ手段と、 メモリから第１のバッファ手段を介して何れかのデバイ
スにデータを転送する第１の制御手段と、 第１の制御手段が１回転送する毎に１つカウントする第
１のカウント手段と、 カウント手段のカウント値をデコードして、カウント値
に応じて複数のデバイスのうちの何れか１つを選択する
第１の解読手段と、 何れかのデバイスから読み出されたデータを一時的に保
持する第２のバッファ手段と、 何れかのデバイスからのデータを第２のバッファ手段を
介してメモリに転送する第２の制御手段と、 第２の制御手段が１回転送する毎に１つカウントする第
２のカウント手段と、 第２のカウント手段のカウント値をデコードして、カウ
ント値に応じて複数のデバイスのうちの何れか１つを選
択する第２の解読手段とを備え、 前記第１の制御手段は、メモリから第１の解読手段によ
り選択されたデバイスへのデータ転送を制御し、 前記第２の制御手段は、第２の解読手段により選択され
たデバイスからメモリへのデータ転送を制御することを
特徴とするデータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153969A JPH0822444A (ja) | 1994-07-05 | 1994-07-05 | データ転送装置 |
| US08/497,864 US5745709A (en) | 1994-07-05 | 1995-07-03 | Data transfer apparatus and system providing high speed switching to allow for high speed data transfer between one device and multiple devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153969A JPH0822444A (ja) | 1994-07-05 | 1994-07-05 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822444A true JPH0822444A (ja) | 1996-01-23 |
Family
ID=15574039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153969A Pending JPH0822444A (ja) | 1994-07-05 | 1994-07-05 | データ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745709A (ja) |
| JP (1) | JPH0822444A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5961627A (en) * | 1997-06-18 | 1999-10-05 | Gigalabs, Inc | High speed switch for high speed connection between computers and peripheral devices |
| US6230229B1 (en) * | 1997-12-19 | 2001-05-08 | Storage Technology Corporation | Method and system for arbitrating path contention in a crossbar interconnect network |
| US20080059687A1 (en) * | 2006-08-31 | 2008-03-06 | Peter Mayer | System and method of connecting a processing unit with a memory unit |
| US9824058B2 (en) * | 2014-11-14 | 2017-11-21 | Cavium, Inc. | Bypass FIFO for multiple virtual channels |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044333A (en) * | 1972-07-26 | 1977-08-23 | Siemens Aktiengesellschaft | Data processing switching system |
| USRE31153E (en) * | 1979-03-01 | 1983-02-15 | Kearney & Trecker Corporation | Mass memory access method and apparatus |
| US4575814A (en) * | 1982-05-26 | 1986-03-11 | Westinghouse Electric Corp. | Programmable interface memory |
| US4816993A (en) * | 1984-12-24 | 1989-03-28 | Hitachi, Ltd. | Parallel processing computer including interconnected operation units |
| JP2584113B2 (ja) * | 1989-07-21 | 1997-02-19 | 松下電器産業株式会社 | データ転送方法及びデータ転送装置 |
| JPH03248243A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | 情報処理装置 |
| US5185876A (en) * | 1990-03-14 | 1993-02-09 | Micro Technology, Inc. | Buffering system for dynamically providing data to multiple storage elements |
| US5269010A (en) * | 1990-08-31 | 1993-12-07 | Advanced Micro Devices, Inc. | Memory control for use in a memory system incorporating a plurality of memory banks |
| JPH04169955A (ja) * | 1990-11-02 | 1992-06-17 | Nec Corp | マイクロコンピュータ |
| US5325502A (en) * | 1991-05-15 | 1994-06-28 | Micron Technology, Inc. | Pipelined SAM register serial output |
| US5513364A (en) * | 1993-03-09 | 1996-04-30 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and multiprocessor system |
| JP3237736B2 (ja) * | 1993-09-07 | 2001-12-10 | ヒュンダイ エレクトロニクス アメリカ | データ記憶装置のマトリックス構造 |
-
1994
- 1994-07-05 JP JP6153969A patent/JPH0822444A/ja active Pending
-
1995
- 1995-07-03 US US08/497,864 patent/US5745709A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5745709A (en) | 1998-04-28 |
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