JPH03248243A

JPH03248243A - 情報処理装置

Info

Publication number: JPH03248243A
Application number: JP2046089A
Authority: JP
Inventors: Tsuneo Koike; 庸夫小池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1991-11-06
Also published as: EP0444601A3; DE69131734T2; EP0444601B1; EP0444601A2; US5274788A; DE69131734D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に関し、特にメモリ装置の配置方
法およびその制御手段に関する。

〔従来の技術〕

第１１図は従来の情報処理装置のブロック図である。１
は情報処理を行う中多処理装置（以下ＣＰＵと称する）
、２は１のＣＰＵが外部装置の７ドレスを出力するアド
レスバス（本従来例では、３２ビツトのアドレス幅を持
っているものとする。

各７．ドレス信号ＷＰ個別に表す場合、Ａ　ｏ　、　Ａ
　＋のように下添字の番号を振る）、３は外部装置とデ
ータ交換を行うデータバス、４は外部装置を制御するフ
ントロールバスを表している。１のＣＰＵは複数の連続
するメモリ領域を１ブロツクとするようなＣＰＵである
とする。このようなＣＰＵとしては、ＣＰＵの内部デー
タバス幅が外部データバス幅よりも広く、１回の内部バ
スサイクルに対し複数の外部バスサイクルを発生させる
ようなもの（例えばインテル社のマイクロプロセッサ１
８０８８等）や、キャッシュメモリコントローラを内蔵
するＣＰＵが考えられる（キャッシュメモリコントロー
ラは、複数のメモリをブロック化しキャッシュメモリと
外部メモリのデータ交換をまとめて行う方式がとられる
）。５はコントロールロジックで、４はコントロールバ
スと外部装置の動作タイミングをインタフェースする回
路である。６はアドレスデコーダで、２のアドレスバス
をデコードし、アドレスデコード結果を出力する。７−
１．７−２はＤＲＡＭコントローラ（以下ＤＲＡＭＣと
称する）、８−１．８−２はダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと称する）で、これらが１の
ＣＰＵの外部メモリを構成している。９はメモリリード
信号、１０はメモリライト信号を表している（注：９お
よび１０の信号は、７−１゜７−２のＤＲＡＭＣへ並列
接続されている）。

１１−１．１１−２は６のアドレスデコーダの出力（以
下ＭＥＭＯＣ８，ＭＥＭＩ　Ｃ８と称するニー記号はそ
の信号が“０”でアクティブ［アクティブロー］である
ことを表すものとする）である。

５のコントロールロジックは、４のコントロールバスか
らのＣＰＵのバスサイクル要求を受け、それがメモリリ
ードであれば９のＭＲＤをアクティブに、メモリライト
であれば１０のＭＷＲ信号をアクティブにする。また、
メモリ（ＣＰＵの外部装置）がデータ交換を完了したこ
とを４のコントロールバスを通じて１のＣＰＵへ通知す
る機能も含んでいる。

６のアドレスデコーダは第１２図のような構成である。

１２−１〜１２−１２はインバーター１３は１１人力の
ＡＮＤゲート、１４−１．１４−２は２人力のＮＡＮＤ
ゲートである。Ｄ　Ａ　ｏ　”　Ｄ　Ａ　＋。

のアドレス入力は１２−１〜１２−１１のインバーター
を通して１３のＡＮＤゲートへ入力され、ＢＮＫ入力の
反転のＢＮＫ入力でＮＡＮＤがとられ、ＭＥＭＯＣ８，
ＭＥＭＩＣ８へ出力される。

この結果Ｄ　Ａ　ｏ　”　Ｄ　Ａ　＋　ｏがすべて“０
”でＢＮＫ入力が０”の場合ＭＥＭＯＣ８が、′ｌ”の
場合ＭＥＭＩＣ８がアクティブとなる。

７−１と７−２のＤＲＡＭＣはσに入力がアクティブで
ＭＲＤ、ＭＷＲのいずれかがアクティブの場合にＤＲＡ
Ｍを制御する。ＤＲＡＭＣは、まずＲＡ　＋。〜ＲＡ　
＋　ｏ　（以下ローアドレスと称することがある）のア
ドレス入力をＭＡｏ〜ＭＡｅへ出力し、ＲＡＳをアクテ
ィブにする。次にＭＷＲがアクティブ（ライトサイクル
）であれば■をアクティブとし、ＲＡ　ｏ〜ＲＡ　ｅ　
（以下カラムアドレスと称することがある）をＭ　Ａ　
ｏ　”　Ｍ　Ａ　ｅへ出力しＣＡＳをアクティブとする
。ＭＡ０〜ＭＡｓへのアドレス出力の切り替えやＲＡＳ
、ＣＡＳのドライブ等のタイミングは第１４図の動作タ
イミングで説明する。

８−１と８−２はＤＲＡＭで、７−１と７−２のＤＲＡ
ＭＣによって制御される。ＤＲＡＭは高速ページモード
の動作を行えるものとする。高速ページモード動作とは
、ローアドレスが同一であれば、カラムアドレスのみを
変化させ、ＣＡＳを再度アクティブにすることによりデ
ータ交換が可能な動作モードである。通常アクセスでは
、ローアドレス、カラムアドレスの２回アドレス入力を
行わなければならないが、高速ページアクセスではロー
アドレスを入力する必要がないために、その分高速にデ
ータ交換が行えるものである。ただし、高速ページアク
セスではｐ−アドレスが同一でなければならないという
制限がある。またＤＲＡＭの特徴として、ＲＡＳがアク
ティブになった時、プリチャージ時間と呼ばれるＲＡＳ
がインアクティブでなければならない時間が必要になる
ことがある。プリチャージ時間を満足しないとＤＲＡＭ
の内容が壊れてしまうことになる。

本従来例では、６のアドレスデコーダーのＤＡｏ〜Ｄ　
Ａ　＋。には、２のアドレスバスのＡ　２、〜Ａ　３　
、が、ＢＮＫにはＡ　２０が接続され、８−１と８−２
のＤＲＡＭＣのＲＡ　ｏ〜ＲＡ　ｌ　ＧにはＡ０〜Ａ１
．が接続されている。このように接続された情報処理装
置のメモリマツプを第１３図に示す。ｏｏｏｏ　ｏｏｏ
ｏｈ〜０００Ｆ　ＦＦＦＦｈが８−１のＤＲＡＭＯへ、
ｏｏｉｏ　ｏｏｏｏｈ〜００１Ｐ　ＦＦＦＦｈが８−２
のＤＲＡＭＩへ割り当てられる。

本情報処理システムの動作を第１４図を用いて詳細に説
明する。本従来例におけるＣＰＵは、キャッシュメモリ
を内蔵するタイプのように外部へのアクセスは複数の連
続する処理単位（以下ワードと称する）にまたがるもの
とする。本例では４ワードを１ブロツクとしている。Ｃ
ＬＫは第１１図では明記していないが、情報処理装置の
動作を制御するためのタイミングを規定するクロック信
号を表している。クロックには説明を簡単にするために
Ｔｌ、Ｔ２等の番号を付けである。第１サイクルのＴｌ
で２のアドレスバスヘアドレス情報が出力され（ここで
はアドレス“０′°が出力されたものとする）、６のデ
コーダーによって１１−１のＭＥＭＯＣ８と１１−２の
ＭＥＭＩＣ８が変化する。アドレスが°０”であるため
、ＭＥＭＯＣ８がアクティブに、ＭＥＭＩＣ８がインア
クティブとなる。ＭＥＭＯＣ８がアクティブとなる。４
のコントロールバスへは、メモリアクセス要求が出力さ
れ、５のコントロールロジックによって９のＭＲＤまた
は１０のＭＷＲ信号がアクティブとなる。ＭＲＤまたは
ＭＷＲとＭＥＭＯＣ３がアクティブとなるので、７−１
のＤＲＡＭＣが動作を開始する。ＭＡｏ””ＭＡｅにＲ
Ａ＋ｏ〜ＲＡ　＋−の値が出力され、Ｔｌの立ち下がり
でＲＡＳがアクティブとなる。次にＭＡ、〜ＭＡｏにＲ
Ａｏ〜ＲＡｓの値が出力され、Ｔ２の立ち上がりでＣＡ
Ｓがアクティブになり、データバスのデータが８−１の
ＤＲＡＭＯに入出力される。入力か出力かは、９゜１０
のＭＲＤ、ＭＷＲｌおよびＤＲＡＭＣの出力するＷＥ倍
信号したがう。Ｔ２の最後（ＴＢの立ち上がり）でデー
タ交換が終了し、ＴＢクロックになる。ＴＢクロックは
ＤＲＡＭの高速ページモード動作に対応し、１クロック
でデータ交換が可能になっている。ＴＢの立ち上がりで
ＣＡＳがインアクティブとなり、ＭＡｏ〜ＭＡｅへ次の
アドレス（この場合、“１”）が出力されＴＢの立ち下
がりでＣＡＳがアクティブとなる。ＴＢの最後（２番目
のＴＢの立ち上がり）でデータの交換が行われる。同一
のサイクルが３回行われ、トータル４回のデータ交換が
行われる。３回目のＴＥプサイルが終了すると次のＴ１
の立ち下がりでＲＡＳがインアクティブに戻る。この時
、プリチャージ時間として１クロック分インアクティブ
である必要がある。第２サイクルでは、Ｔ１で次のアド
レス（例えば“４”）が出力されアクセスがスタートす
るが、第１サイクルのプリチャージ時間を確保するため
に、ＲＡＳがアクティブになるのが、Ｔ２の立ち下がり
となり、第１サイクルより１クロック分遅くなる。この
ため、Ｔ２クロックの後にＴＷクロックを挿入し、ＣＰ
Ｕにウェイトをかけタイミングを調整するようになって
いる。この制御は５のコントロールロジックが行う。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置において、ＣＰＵからのア
クセスが同一バンクに連続した場合、通常６クロツクで
動作が完了するデータ交換が、７クロツクかかり、その
分処理能力が低下するという欠点がある。ただし、当然
具なるバンクへのアクセスであれば２回目のアクセスが
６クロツクで終了することができるが、ＣＰＵの処理形
態から処理命令の読み込み動作（これは当然連続するメ
モリバンクへのアクティブとなる）、あるいはアクセス
領域の局所性（ＣＰＵが処理するデータはある領域に集
中する）から同一バンクへのアクセスとなる可能性が、
異なるバンクへのアクセスよりも大きくなる。したがっ
て、７クロツクでのアクセスが多くなることになる。

また上述した動作タイミングの説明は、クロックに同期
した制御タイミングである。しかし、実際には接続する
ＤＲＡＭの各種の動作タイミングを満足するものでなけ
ればならない。（例えばＣＡＳがアクティブになってか
らデータ交換が終了するまでのアクセスタイム等がある
。）したがって、クロックの周波数を上げて情報処理シ
ステムの処理能力を向上しようとした場合、Ｔｌ。

Ｔ２サイクルではＴＷのウェイトサイクルを挿入するこ
とによりタイミングを調整することができるが、ＴＢサ
イクルはウェイトサイクルを入れてタイミングを調整す
ることができないため、動作タイミング（例えば上述し
たＣＡＳアクティブからのアクセスタイム）が間に合わ
ない場合があり、情報処理システムとして正常動作でき
ないことになる。

さらにＤ　ＲＡ　Ｍには高速ベージモードのような通常
アクセスよりも早い動作モードを有しているが、リード
オンリーメモリ（以下ＲＯＭと称する）やスタティック
ランダムアクセスメモリ（以下ＳＲＡＭと称する）のよ
うにいつも同一のアクセスタイムを必要とするメモリも
ある。このようなメモリでは、アクセススピードがいつ
も同じであるために、本実施例におけるＣＰＵのように
最初は２クロツク（ウェイトクロック：ＴＷを挿入する
ことにより、任意のクロック数へ延長できる）、以後１
クロツクでアクセスするようなブロックアクセスをする
場合でも、１クロツクでアクセスが完了するメモリを使
用する必要があり、その分メモリが高価なものになって
いた。またＲＯＭやＳＲＡＭを使用する場合は、これら
の資源をキャッシュ範囲外に置いたり、あるいはＤＲＡ
Ｍは高速アクセスモード（ＴＩ、Ｔ２．ＴＢ、ＴＢ。

ＴＢサイクル）でＣＰＵとデータ交換させ、ＲＯＭやＳ
ＲＡＭは通常アクセス（４回のＴＩ、Ｔ２サイクル）で
ＣＰＵとデータ交換させるような制御信号を持たせる必
要があり、キャッシュ範囲外に置く場合情報処理装置の
性能が低下し、異なる動作モードで動作させる場合、制
御回路が複雑になるという欠点もあった。

〔課題を解決するための手段〕本発明はメモリをＣＰＵのアクセスするブロックサイズ
を一つのメモリバンクに割り当て、このメモリバンクを
交互（以下インターリーブと称する）に配置する制御信
号を有し、さらに、１つのメモリバンク内にサブメモリ
バンクを持ち、ＣＰＵがそのサブバンクのメモリと順次
データ交換を行える制御信号とを有している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の情報処理装置のブロック図
である。従来例と同じ番号は同じ機能を示している。本
実施例では、６のアドレスデコーダーと７−１．７−２
のＤＲＡＭＣへ入力されるアドレスが従来例と異なって
いる。６のアドレスデコーダーのＢＮＫ入力にはＡ２、
Ｄ　Ａ　ｏ〜Ｄ　Ａ　１゜にはＡ　２１〜Ａ　３１が入
力され、７−１．７−２のＤＲＡＭＣのＲＡ　ｏ　〜Ｒ
Ａ　＋　ｏ入力にはＡ　ｏ　ｒ　Ａ　＋　ｒＡ、〜Ａ２
゜が接続さ九ている。このように接続された情報処理装
置のメモリマツプを第２図に示す。

ｏｏｏｏｏｏｏｏｈ〜０００００００３ｈ、　００００
０００８〜ｏｏｏｏｏｏ。

Ｂｈ・・・はＤＲＡＭＯが割り当てられ、００００００
０４ｈ〜０００００００７ｈ、０００００００Ｃｈ〜０
ＯＯＯ０００Ｆｈ・・・はＤＲＡＭＩが割り当てられて
いる。従来例では連続していたメモリバンクが、本実施
例では４ワ一ド単位にインターリーブに配置されている
。

第３図に本実施例による情報処理装置の動作例を示す。

第１サイクルのＴ１でアドレスが出力（アドレス“０”
が出力されたものとする）され、６のアドレスデコーダ
によってデフードされＭＥＭＯＣ８がアクティブとなる
。これによって７−１のＤＲＡＭＣのＲＡＳがアクティ
ブとなり、ＤＲＡＭＯへのアクセスが開始される。以下
の動作は従来例と同様である。引続き第２サイクルのＴ
１でアドレスバスが変化しくアドレス“４″が出力され
るものとする）、ＭＥＭＯＣ８がインアクティブに、Ｍ
ＥＭＩＣ８がアクティブになる。

ＤＲＡＭＩのアクセスは第１サイクルと全く同様である
。このとき、当然７−１のＲＡＳはインアクティブとな
り、プリチャージ時間が確保される（ただし連続して同
一メモリブロックがアクセスされるときは、プリチャー
ジ時間を確保するためにＣＰＵヘウェイトサイクルＴＷ
が挿入されるのは従来例と同じである）。従来技術の問
題点のところで説明したように、ＣＰＵは連続するアド
レスへのアクセスの頻度が高いので、本実施例のような
メモリ配置を行うことにより、ＤＲＡＭＯへのアクセス
後はＤＲＡＭＩへのアクセスが多く、ＤＲＡＭＩへのア
クセスが行われている間にＤＲＡＭＯへのプリチャージ
時間を確保することができるようになる。

本実施例では、４ワ一ド単位のインターリーブ配置して
いるが、これは想定しているＣＰＵが４ワードを１ブロ
ツクとしてアクセスするためで、例えば１６ワードを１
ブロツクとしてアクセスするようなＣＰＵを用いれば、
１６ワードを１ブロツクとするようなインターリーブ配
置にすることができる。具体的にこのような場合、６の
アドレスデコーダーのＤ　Ａ　ｏ〜ＤＡ＋。入力にはＡ
２１〜Ａ　３　ｌを、ＢＮＫ入力にはＡ４を接続し、７
−１．７−２のＤＲＡＭＣのＲＡ　ｏ〜ＲＡ　１＊入力
にはＡ。。

Ａ＋、Ａ２．Ａ３．Ａ５〜Ａ２゜を接続すればよいこと
になる。

第４図に本発明による第２の実施例を示す。本実施例で
は、従来技術における第２の問題点であるＴＢサイクル
における動作タイミングが合わないことを調整すること
を目的としている。１はＣＰＵ、２はアドレスバス、３
はデータバス、４はコントロールバス、５はコントロー
ルロジック、６はアドレスデコーダー　８−１〜８−４
はＤＲＡＭ（ＤＲＡＭＯＯ，ＤＲＡＭＯｌ、ＤＲＡＭＩ
　Ｏ。

ＤＲＡＭＩＩの識別子を付けである）で従来例と同様の
ものである。１５〜１〜１５−４はインバーター　１６
−１〜１６−４は２人力のＮＡＮＤゲートである。１７
−１〜１７−２はラッチ機能付の双方向バッファで、百
人力がアクティブでバッファが開き、Ｄ入力が“１”で
データバス側からＤＲＡＭ側へ、“０”でＤＲＡＭ側か
らデータバス側へデータが流れる。１８〜１〜１８−４
はＤＲＡＭＣで、従来例におけるＤＲＡＭＣと基本的な
りＲＡＭ制御方法は同一であるが、高速ページモードで
の動作が若干異なる。動作タイミングについては後述す
る。６のアドレスデコーダーのＢＮＫ入力にはＡ２が、
ＤＡｏ〜ＤＡ、入力にはＡ２２〜ＡＨが接続されている
。Ｄ　Ａ　ｒ　ｏ入力はグランド（“０″）が接続され
る。１８−１〜１８−４のＤＲＡＭＣのＲＡ０〜ＲＡ　
１会にはＡ１、Ａ３〜ＡＨが接続されている。また、Ｍ
ＥＭＯＣ３を１５−２でインバートした信号とＡｏを１
５−１でインバートした信号の２つの信号を１６−１で
ＮＡＮＤをとった信号が１７−１バツフアの■へ接続さ
れ、Ａｏ倍信号１６−２でＮＡＮＤをとった信号が１７
−２のバッファの百へ接続されている。１７−３．１７
−４のバッファの百人力は、ＭＥＭＯＣ８の代わりにＭ
ＥＭＩＣ８信号が使われている点以外は１７−１．１７
−２のバッファの百人力と同様の構成となっている。１
７−１〜１７−４のバッファのＤ入力は１０のＭＷＲ信
号と接続されている。

このように接続された情報処理装置のメモリマツプを第
５図に示す。ＤＲＡＭＯＯは、００００００００ｈ、０
００００００２ｈ、０００００００８ｈ、００００００
０Ａｈ。

・・・・・・が、ＤＲＡＭＯ１は、０００００００１ｈ
、０００００００３ｈ。

ｏｏｏｏ　０ｏｏ９ｈ、ｏｏｏｏ　ｏｏｏＢｈ、・・・
・・・が、ＤＲＡＭＩＯは、０００００００４ｈ、００
０００００６ｈ、０００００００Ｃｈ、０００００００
Ｅｈ、・・・・・・が、ＤＲＡＭＩ　１は、０００００
００５ｈ、０００００００７ｈ、０００００００Ｄｈ、
０００００００Ｆｈ、・・・・・・が、割当てられる。

本第２の実施例による動作タイミングを第６図を用いて
説明する。Ｔｌでアドレスが変化し、６のアドレスデコ
ーダーによってＭＥＭＯＣ８がアクティブに変化すると
、１８−１と１８−２のＲＡＳがアクティブとなり、Ｄ
ＲＡＭＯＯとＤＲＡＭＯ１の２つのＤＲＡＭが動作を開
始する。Ｔ２クロックの立ち上がりでＣＡＳがアクティ
ブとなり、ＤＲＡＭＯＯとＤＲＡＭＯＩのデータ交換が
可能になる。この時、１７−１の百人力がアクティブと
なりＤＲＡＭＯＯがデータ交換を行う。最初のＴＢクロ
ックでアドレスが変化することにより、１７−２の百人
力がアクティブとなり、ＤＲＡＭｏｌがデータ交換を行
う。最初のＴＢの立ち上がりでＣＡＳがインアクティブ
となる。第２のＴＢの立ち上がりでＣＡＳがアクティブ
となり、先と同様にＤＲＡＭＯＯ，ＤＲＡＭＯ１が順に
データ交換を行う。３番目のＴＢクロック終了後、第２
のサイクルのＴ１クロックでアドレスが変化し、ＭＥＭ
ＯＣ３がインアクティブに、ＭＥＭＩＣ３がアクティブ
に変化し、第１の実施例と同様にプリチャージ時間を確
保することができる。本実施例のように制御することに
より、ＣＡＳがアクティブ、インアクティブに変化する
タイミングが、第１の実施例では０．５クロツクであっ
たものが１クロツクに延びており、ＤＲＡＭの制御タイ
ミングを緩くすることができる。

第７図に第３の実施例による情報処理システムを示す。

本実施例では、メモリを計８ＢＮＫ有する。１８−１．
１８−２はセレクタ回路である。

セレクタ回路の動作を第８図に真理値表で示す。

百人力がインアクティブの時は出力Ｙ］〜Ｙ３はインア
クティブ（“１″）となり、百人力がアクティブで、Ｂ
、Ａ入力が０，０の場合百が、０，１の場合Ｙ＋が、１
．０の場合Ｙ２が、１１の場合■がアクティブとなる。

１９−１〜１９−８はＤＲＡＭＣで、その動作は動作タ
イミングの説明で行う。２０−１〜２０−８はＤＲＡＭ
である（ＤＲＡＭＯＯ〜ＤＲＡＭＯ３，ＤＲＡＭＩ　Ｏ
〜ＤＲＡＭ１３の識別子を付けである）。２１−１〜２
１−８はバッファで、第２の実施例と同様の機能（π、
Ｄ信号の働き）を持っている。また、６のデコーダーの
Ｄ　Ａ　ｏ　＝　Ｄ　Ａ　ｓ入力はＡ　２３〜Ａ、１に
、Ｄ　Ａ　９　、　Ｄ　Ａ　＋。はグランド（“０”）
へ、ＢＮＫ入力はＡ２へ接続されている。ＤＲＡＭＣの
アドレス入力は、Ａ３〜Ａ２□が接続されている。また
、１８−１．１８−２のＡ、Ｂ入力はＡ。、Ａ＋へ、１
８−１の否はＭＥＭＯＣ８へ、１８−２の百人力はＭＥ
ＭＩＣ８へ接続されている。このように接続された情報
処理装置のメモリマツプを第９図に示す。アドレスｏｏ
ｏｏ　ｏｏｏｈ、ｏｏｏｏ　ｏｏｏｓｈ・・・・・・が
ＤＲＡＭＯＯへ、０００００００１ｈ、０００００００
９ｈがＤＲＡＭＯＩへ、０００００００２ｈ、００００
０００Ａｈ・・・・・・がＤＲＡＭＣ２へ、０００００
００３ｈ、０００００００ＢｈがＤＲＡＭＣ３へ、００
０００００４ｈ、０００００００Ｃｈ・・・・・・がＤ
ＲＡＭＩＯへ、０００００００５ｈ、０００００００Ｄ
ｈ・・・・・・がＤＲＡＭＩＩへ、０００００００６ｈ
、０００００００Ｅｈ・・・・・がＤＲＡＭＩ２へ、０
００００００７ｈ１０００００００Ｆｈ・・・・・がＤ
ＲＡＭＩ３へ割り当てられている。

本実施例の動作を第１０図を用いて説明する。

ＴＩの立ち上がりでアドレスが’１化し、ＭＥＭＯＣ８
がアクティブになるとＤＲＡＭＯＯ〜ＤＲＡＭＯ３の４
つのＤＲＡＭが動作を開始する（ＤＲＡＭ制御は第２の
実施例と同様なので省略している）。

Ｔ１で出力されるアドレスから１８−１のＹ］がアクテ
ィブとなりＴ２の最後（ＴＢの立ち上がり）でＤＲＡＭ
ＯＯとＣＰＵとの間でデータ交換が行われる。同様に最
初のＴＢサイクルでＹ＋がアクティブとなりＤＲＡＭＤ
Ｉと、２番目のＴＢサイクルでＹ２がアクティブとなり
ＤＲＡＭＣ２と、３番目のＴＢサイクルでＹτがアクテ
ィブとなりＤＲＡＭＣ３とデータ交換が行われる。

第３の実施例において、４つのＤＲＡＭ（ＤＲＡＭＯＯ
〜ＤＲＡＭＯ３あるいはＤＲＡＭＩＯ〜ＤＲＡＭ１３）
は１回の同一タイミング動作を行っているため、ＤＲＡ
Ｍの高速ページアクセスを使用していない。したがって
ＤＲＡＭＣとＤＲＡＭをＲＯＭ、ＳＲＡＭのように、ア
クセススピードが一定のメモリに置き換えることも可能
である。（特に図面で説明する必要もないので省略する
。）〔発明の効果〕以上説明したように本発明は、アクセスブロック単位で
メモリをインターリーブ配置することにより、ＤＲＡＭ
のプリチャージ時間を確保し、上述の実施例では６クロ
ツクのアクセスを連続させる確率をあげることができる
。すなわち、情報処理装置の性能を向上させることがで
きる効果がある。また、第４の実施例で説明したように
ＲＯＭやＳＲＡＭのように高速アクセスモードを持たな
いメモリでも、ＣＰＵのアクセスするブロック単位だけ
メモリバンクを準備し、これを順次ＣＰＵとのデータ交
換させる制御信号を持たせることにより、低速のメモリ
を使用することができ、システムの価格を下げることが
できる効果もある。また、本実施例のようにキャッシュ
メモリコントローラを含む中多処理装置では、すべて高
速アクセスサイクル（Ｔｌ、Ｔ２．［ＴＷ・・・］、Ｔ
Ｅ、ＴＢ。

ＴＢ）ですべてのメモリをキャッシュ範囲として使用で
きるので、制御装置が簡単になり、かつキャッシュメモ
リの効果により、システムの性能を向上させることがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による情報処理装置のブ
ロック図、第２図はそのメモリマツプ、第３図はその動
作を表すタイミングチャートである。第１の実施例では
、メモリを２バンク有し、これを４ワードを１ブロツク
（１バンク）としてインターリーブに配置した情報処理
システムを表している。第４図は本発明の第２の実施例
による情報処理装置のブロック図、第５図はそのメモリ
マツプ、第６図はその動作を表すタイミングチャートで
ある。第２の実施例では、４ワードのバンク内をさらに
２つのサブバンクのメモリを配置した場合を表している
。第７図は本発明の第３の実施例による情報処理装置の
ブロック図、第８図はセレクタ回路の動作を表す真理値
表、第９図は第３の実施例による情報処理装置のメモリ
マツプ、第１０図はその動作を表すタイミングチャート
である。第３の実施例では、４ワードのバンク内をさら
に４つのサブバンクのメモリを配置した場合を表してい
る。第１１図は、従来の情報処理装置のブロック図、第
１２図はアドレスデコーダー回路の等何回路、第１３図
はそのメモリマツプ、第１４図は動作を表すタイミング
チャートである。従来例では、２つのメモリバンクがイ
ンターリーブに配置されていない場合を表している。１・・・・・・中多処理装置（ＣＰ　Ｕ）、２・・・・
・・アドレスバス（３２ビツト）、３・・・・・・デー
タバス、４・・・・・・コントロールバス、５・・・・
・・コントロールロジック、６・・・・・・アドレスバ
スーｙ−７−１，７−１・・・・・・ＤＲＡＭコントロ
ーラ（ＤＲＡＭＣ’）、８−１．８−２・・・・・・ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）、９・
・・・・・メモリリード要求信号（ＭＲＤ）、１０・・
・・・・メモリライト要求信号（ＭＷＲ）、１１−１・
・・・・・アドレスデコーダー出力（ＭＥＭＯＣ８）、
１１−２・・・・・・アドレスデコーダー出力（ＭＥＭ
Ｉ　Ｃ３）、１２−１〜１２−１２・・・・・・インバ
ーターゲート、１３・・・・・・１３人力ＡＮＤゲート
、１４−１，１４２・・・・・・２人力ＮＡＮＤゲート
、１５−１〜１５−４・・・・・・インバーターゲート
、１６−１〜１６−４・・・・・・２人力ＮＡＮＤゲー
ト、１７−１〜１７−４・・・・・・双方向バッファゲ
ート、１８−１．１８−２・・・・・・セレクタ、１９
−１〜１９−４・・川・ＤＲＡＭコントローラ（ＤＲＡ
ＭＣ）、１９−１〜１９−８・・・・・・ＤＲＡＭコン
トローラ（ＤＲＡＭＣ）、２０−１〜２０−８・・・・
・・ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
、２１−１〜２１−８・・・・・・双方向バッファゲー
ト。

Claims

【特許請求の範囲】

中央処理装置がアドレスを出力することにより外部記憶
回路を選択し、指定した外部記憶回路と特定の処理単位
のデータ交換を行う制御手段を有し、該データ交換によ
り情報処理を実行する情報処理装置において、外部記憶
回路としての複数の同一記憶回路と、中多処理装置の処
理単位データを複数の連続する単位に分割し、該複数の
連続単位に前記複数の記憶回路を交互に割り当てる制御
手段と、前記複数の記憶回路内にさらに設けられた複数
の同一記憶回路と、これら記憶回路を順次中央処理装置
とのデータ交換に割り当てる制御手段とを有することを
特徴とする情報処理装置。