JPH0822697A - アナログ量の記憶方法及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】高速に、且つ高精度にアナログ量を書き込むこ
とが可能な半導体記憶装置を提供することを目的とす
る。 【構成】記憶モードの時、電流検出回路１６は、コラム
デコーダ１３により選択されたソースラインＳ１に接続
される。電流検出回路１６は、第２の記憶電圧ＶW2をメ
モリセルＣ11に供給し浮遊ゲートに電荷を蓄えると同時
に、その蓄えられた電荷に応じてメモリセルＣ11に流れ
る電流を検出し、その検出した電流に対応する電位と入
力データＡinの電位とを比較する。その検出した電位と
入力データＡinの電位とが一致しない場合、電流検出回
路１６は記憶電圧ＶW2をメモリセルＣ11〜Ｃ2nに印加す
る。検出した電位と入力データＡinの電位とが一致する
場合、電流検出回路１６は記憶電圧ＶW2の供給を停止す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ量の記憶方法及
び半導体記憶装置に係り、詳しくは、アナログ量を記憶
・再生することが可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ：Electrically Erasable Programmable Read Only M
emory ）に関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置（以下、メモリと
いう）にはマトリックス状に配列されたメモリセルが設
けられ、それぞれのメモリセルに対して”０”又は”
１”の情報を記憶させることができるようになってい
る。このメモリに対して音声信号等の時間経過とともに
変化するアナログ量を記憶しようとする場合がある。こ
の場合、音声信号は所定の時間間隔でサンプリングさ
れ、その時々のサンプリングされた音声信号に対してア
ナログ量を得る。そして、アナログ−ディジタル変換器
（以下、Ａ／Ｄ変換器という）を用いて、その時々のア
ナログ量は分解能に応じた複数のビット（例えば８ビッ
ト）からなるディジタルデータに変換される。そして、
このディジタルデータの各ビットがメモリセルにそれぞ
れ記憶されることで、音声信号は記憶される。この記憶
したディジタルデータはディジタル−アナログ変換器
（以下、Ｄ／Ａ変換器という）を用いてアナログ量に変
換することにより、元の音声信号に再生することができ
る。

【０００３】しかしながら、上記した方法では、サンプ
リングした１つのアナログ量に対して複数のメモリセル
が必要である。そのため、長時間にわたって音声信号を
記憶しようとした場合、膨大なメモリが必要となる。ま
た、Ａ／Ｄ変換器、Ｄ／Ａ変換器が必要となるので、回
路構成が大規模化するとともに複雑となる。

【０００４】そのため、アナログ量を直接記憶するため
に、不揮発性メモリを利用する方法が提案されている。
この不揮発性メモリは、浮遊ゲートを有したＭＯＳトラ
ンジスタからなるメモリセルにより構成されている。こ
のＭＯＳトランジスタは、浮遊ゲートに電荷を出し入れ
することによりしきい値が変化し、これを情報の”１”
又は”０”に対応させて電気的書き込み、消去が可能に
なっている。また、ＭＯＳトランジスタは、書き込み、
消去に対応して浮遊ゲートに蓄えられる蓄積電荷量が可
変することによりアナログ量を記憶することができるよ
うになっている。

【０００５】即ち、ＭＯＳトランジスタの書き込み電圧
を変化させると、その変化に応じて電荷が浮遊ゲートに
対して出し入れされ、その電荷に応じてしきい値が変化
する。すると、読み出し時にはこのしきい値に応じてＭ
ＯＳトランジスタのドレイン電流が変化する。従って、
不揮発性メモリの１つのメモリセル（ＭＯＳトランジス
タ）にアナログ量を記憶することができるので、上記し
たＡ／Ｄ変換器を用いた方法に比べて数多くのアナログ
量を記憶することが可能である。

【０００６】しかし、この方法では、同じ書き込み電圧
を印加しても、メモリセルのバラツキにより浮遊ゲート
に蓄えられる電荷の量が各メモリセル毎で変化する。そ
のため、高い精度でアナログ量を記憶することができな
い。そのため、書き込み電圧を各メモリセル毎に調整し
て書き込む方法が提案されている。（特公昭５７−１０
７７号公報、特公昭５７−２７５５９号公報） 上記各公報に記載されたアナログ・メモリの書込み回路
は、メモリに書き込むべきアナログ量を発生する回路
と、その包絡線が鋸歯状波となる書き込みパルス列を発
生する回路とを備えている。そして、アナログ量を書き
込む場合、浮遊ゲートを有するメモリ素子のソースを開
放して制御ゲートを接地し、ドレインに所定の波高値の
書き込みパルスを印加する。書き込みパルスを印加した
後、ソースを接地し、制御ゲート，ドレインに負の電源
を供給してメモリ素子から書き込まれたアナログ量を読
み出す。その読み出したアナログ量と書き込むべきアナ
ログ量とを比較し、読み出したアナログ量と書き込むべ
きアナログ量とが一致しない場合には、波高値を高くし
た新たな書き込みパルスをメモリ素子に印加する。即
ち、書き込みと読み出しを複数回繰り返し、メモリ素子
からの読み出したアナログ量と書き込むべきアナログ量
とが一致したとき、メモリセルへの新たな書き込みパル
スの印加を停止するようになっている。

【０００７】

【発明が解決しようとする課題】しかしながら、メモリ
に対して書き込み・読み出しを複数回繰り返さなければ
ならないので、アナログ量によっては書き込みに時間が
かかる。そのため、サンプリング時間を長くしなければ
ならず、音声信号等の連続的に変化するアナログ量を記
憶するには適していないことになる。そこで、複数のサ
ンプリングをアナログ量のままで蓄えるサンプルホール
ド回路を用いて複数のアナログ量を一斉に書き込むこと
でみかけ上の書き込み時間を短縮する方法が提案されて
いる。

【０００８】しかし、サンプルホールド回路を設ける
分、装置の大きさに対してメモリセルの数が少なくな
り、記憶時間が短くなるという問題がある。また、サン
プルホールドされたアナログ量を一斉に書き込む必要が
あるので、回路が複雑になるという問題がある。

【０００９】また、書き込み・読み出しを繰り返す必要
があるので、書き込み・読み出しを交互に切り換えるた
めの回路が必要であり、やはり回路が大規模化するとと
もに複雑になる。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成で、高速に、且つ高精度
にアナログ量を記憶することができるアナログ量の記憶
方法を提供することを目的とする。また、簡単な構成
で、高速に、且つ高精度にアナログ量を書き込むことが
できる半導体記憶装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート構造を有するトランジスタにより構成さ
れるメモリセルにアナログ量を記憶する記憶方法におい
て、メモリセルトランジスタに一定レベルの記憶電圧を
供給して浮遊ゲートに電荷を注入すると同時に、前記浮
遊ゲートへの電荷の注入量に応じて変化するメモリセル
トランジスタに流れる電流が、記憶すべきアナログ量に
応じた電流と一致したときに前記記憶電圧の供給を停止
するようにした。

【００１２】請求項２に記載の発明は、浮遊ゲート及び
制御ゲートからなる二重ゲート構造を有するトランジス
タにより構成されるメモリセルにアナログ量を記憶する
記憶方法において、メモリセルトランジスタの制御ゲー
トとソースとの間に一定レベルの記憶電圧を供給してチ
ャネル側から浮遊ゲートに電荷を注入すると同時に、前
記浮遊ゲートへの電荷の注入量に応じて変化するメモリ
セルトランジスタのチャネルに流れる電流が、記憶すべ
きアナログ量に応じた電流と一致したときに前記記憶電
圧の供給を停止するようにした。

【００１３】請求項３に記載の発明は、浮遊ゲート及び
制御ゲートを有するメモリセルと、前記メモリセルの制
御ゲートに予め設定された第１の記憶電圧を印加し、ソ
ースに予め設定された第２の記憶電圧を印加する記憶電
圧供給手段と、前記メモリセルのチャネルに流れる電流
を検出し、その検出した電流が記憶すべきアナログ量に
応じた電流と一致するときに前記記憶電圧供給手段の電
圧供給を停止する電流検出手段とから構成される。

【００１４】請求項４に記載の発明は、請求項３に記載
の半導体記憶装置において、前記電流検出手段は、前記
メモリセルに流れる電流を検出する第１の電流検出手段
と、前記メモリセルに記憶すべきアナログ量に応じたア
ナログ信号に応じた電流を検出する第２の電流検出手段
と、前記第１及び第２の電流検出手段により検出された
電流を互いに比較する比較手段と、前記比較手段の比較
結果に基づいて、前記メモリセルに流れる電流とアナロ
グ信号に応じた電流とが一致するときに前記記憶電圧供
給手段の第２の記憶電圧の供給を停止する停止手段とか
ら構成される。

【００１５】請求項５に記載の発明は、請求項３に記載
の半導体記憶装置において、前記電流検出手段は、ソー
スが前記メモリセルのソースに接続された第１のトラン
ジスタと、ソースに前記第２の記憶電圧が印加され、前
記第１のトランジスタに対してドレイン及びゲートが互
いに接続される第２のトランジスタと、一端が前記第１
のトランジスタのドレインに接続され、他端に前記第１
の記憶電圧が印加された第１の抵抗と、一端が前記第２
のトランジスタのドレインに接続され、他端に前記第１
の記憶電圧が供給された第２の抵抗とから構成される。

【００１６】

【作用】従って、請求項１に記載の発明によれば、メモ
リセルトランジスタに一定レベルの記憶電圧が供給され
浮遊ゲートに電荷が注入される。その電荷の注入と同時
に、浮遊ゲートへの電荷の注入量に応じて変化するメモ
リセルトランジスタに流れる電流が、記憶すべきアナロ
グ量に応じた電流と一致したときに記憶電圧の供給が停
止される。

【００１７】請求項２に記載の発明によれば、メモリセ
ルトランジスタの制御ゲートとソースとの間に一定レベ
ルの記憶電圧が供給されチャネル側から浮遊ゲートに電
荷が注入される。その電荷の注入と同時に、浮遊ゲート
への電荷の注入量に応じて変化するメモリセルトランジ
スタのチャネルに流れる電流が、記憶すべきアナログ量
に応じた電流と一致したときに記憶電圧の供給が停止さ
れる。

【００１８】請求項３に記載の発明によれば、メモリセ
ルは浮遊ゲート及び制御ゲートを有している。記憶電圧
供給手段は、メモリセルの制御ゲートに予め設定された
第１の記憶電圧を印加し、ソースに予め設定された第２
の記憶電圧を印加する。電流検出手段は、メモリセルの
チャネルに流れる電流を検出し、その検出した電流が記
憶すべきアナログ量に応じた電流と一致するときに記憶
電圧供給手段の電圧供給を停止する。

【００１９】請求項４に記載の発明によれば、請求項３
に記載の半導体記憶装置において、電流検出手段は、第
１及び第２の電流検出手段、比較手段、停止手段とから
構成される。第１の電流検出手段はメモリセルに流れる
電流を検出し、第２の電流検出手段はメモリセルに記憶
すべきアナログ量に応じたアナログ信号に応じた電流を
検出する。比較手段は第１及び第２の電流検出手段によ
り検出された電流を互いに比較する。停止手段は、比較
手段の比較結果に基づいて、メモリセルに流れる電流と
アナログ信号に応じた電流とが一致するときに記憶電圧
供給手段の第２の記憶電圧の供給を停止する。

【００２０】請求項５に記載の発明によれば、請求項３
に記載の半導体記憶装置において、電流検出手段は、第
１及び第２のトランジスタと第１及び第２の抵抗とから
構成される。第１のトランジスタのソースはメモリセル
のソースに接続され、第２のトランジスタのソースには
第２の記憶電圧が印加され、第１のトランジスタに対し
てドレイン及びゲートが互いに接続される。第１の抵抗
の一端は第１のトランジスタのドレインに接続され、他
端には第１の記憶電圧が印加される。第２の抵抗の一端
は第２のトランジスタのドレインに接続され、他端には
第１の記憶電圧が供給される。

【００２１】

【実施例】

（第一実施例）以下、本発明を具体化した第一実施例を
図１〜図６に従って説明する。

【００２２】図１は、本発明を音声記憶再生装置に具体
化した一実施例を示すブロック回路図である。音声記憶
再生装置には、マイクロフォン１が設けられている。マ
イクロフォン１は、音声を入力し、その音声を電気信号
に変換して出力する。マイクロフォン１には、アンプ２
が接続されている。アンプ２は、マイクロフォン１から
の電気信号を入力し、その電気信号を増幅して入力デー
タＡinとして出力する。入力データＡinは、メモリ３に
入力される。メモリ３は複数のメモリセルＣから構成さ
れ、各メモリセルＣに所定の時間間隔（サンプリング間
隔）毎の入力データＡinが記憶される。

【００２３】メモリ３から読み出された電気信号は、ア
ナログ信号としてローパスフィルタ（以下、ＬＰＦとい
う）４へ出力される。ＬＰＦ４は、メモリ３から出力さ
れたアナログ信号を入力する。ＬＰＦ４は、入力したア
ナログ信号のうちの高周波数成分を取り除き、アンプ５
へ出力する。アンプ５は、入力したアナログ信号を増幅
し、スピーカ６へ出力する。そして、スピーカ６は、入
力したアナログ信号を音声に変換し出力する。

【００２４】また、メモリ３には、モード選択回路７が
接続されている。モード選択回路７は、使用者の操作に
応じた信号をメモリ３へ出力するようになっている。即
ち、メモリ３に音声信号を記憶させようとする場合、使
用者は記憶モードを選択する。モード選択回路７は、記
憶モードに対応して記憶信号ＷＲを生成しメモリ３へ出
力する。メモリ３は、記憶信号ＷＲを入力すると、アン
プ２から入力した入力データＡinをアナログデータとし
て記憶するようになっている。例えば、図２（ａ）に示
すような入力データＡinを記憶しようとする場合、メモ
リ３は、図２（ｂ）に示すように、入力データＡinをサ
ンプリング間隔毎にサンプリングし、そのアナログサン
プリングデータＳinをメモリセルＣに記憶する。

【００２５】一方、メモリに記憶された音声信号を再生
しようとする場合、使用者は再生モードを選択する。モ
ード選択回路７は再生モードに応じた再生信号ＲＤを生
成しメモリ３へ出力する。メモリ３は、再生信号ＲＤを
入力すると、図２（ｃ）に示すよに、各メモリセルＣに
記憶されているアナログサンプリングデータＳinを出力
データＡout としてＬＰＦ４へ出力するようになってい
る。ＬＰＦ４は出力データＡout うちの高周波数成分を
取り除き、図２（ｄ）に示すような出力信号Ｓiut をア
ンプ５を介してスピーカ６へ出力する。スピーカ６は出
力信号Ｓout を入力し、音声信号を再生する。

【００２６】また、メモリに記憶された音声信号を消去
しようとする場合、使用者は消去モードを選択する。モ
ード選択回路７は、消去モードに応じた消去信号ＥＲを
生成しメモリ３へ出力する。メモリ３は、消去信号ＥＲ
を入力すると、記憶されているアナログサンプリングデ
ータＳinを消去するようになっている。

【００２７】また、メモリ３には、クロック生成回路
９，アドレスカウンタ８が接続されている。クロック生
成回路９は、所定のパルス間隔のクロック信号ＣＫを生
成し、アドレスカウンタ８へ出力する。アドレスカウン
タ８は、入力したクロック信号ＣＫのパルスをカウント
し、そのカウントに応じたアドレス信号ＡＤＲを生成し
出力するようになっている。メモリ３には、二次元配列
されたメモリセルが設けられ、入力したアドレス信号Ａ
ＤＲに基づいて行及び列を指定し１つのメモリセルが決
定される。そして、アドレス信号ＡＤＲはクロック信号
ＣＫのパルスカウントにより生成される。即ち、各メモ
リセルはクロック信号ＣＫのパルス毎に順次指定され
る。そして、メモリ３は、クロック信号ＣＫによるサン
プリング間隔ごとの音声信号、即ち、入力データＡinを
メモリセルに順次記憶するようになっている。

【００２８】次に、メモリ３の構成を図３に従って説明
する。メモリ３には、セルアレイ１１が設けられてい
る。セルアレイ１１には、複数のメモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nが設けられている。各メモリセルＣ11〜
Ｃ1n，Ｃ21〜Ｃ2nは、浮遊ゲートを有するＭＯＳトラン
ジスタであって、その浮遊ゲートに蓄積する電荷の量に
よりアナログデータを記憶することができるようになっ
ている。

【００２９】メモリセルＣ11〜Ｃ1nのドレインはドレイ
ンラインＤに接続され、ソースはソースラインＳ1 に接
続されてセル列Ｌ1 を構成している。また、メモリセル
Ｃ21〜Ｃ2nのドレインはドレインラインＤに接続され、
ソースはソースラインＳ2 に接続されてセル列Ｌ2 を構
成している。メモリセルＣ11，Ｃ21の制御ゲートはゲー
トラインＧ1 に接続され、行を構成している。同様に、
メモリセルＣ12，Ｃ22の制御ゲートはゲートラインＧ2
に接続され、メモリセルＣ13，Ｃ23の制御ゲートはゲー
トラインＧ3 に接続され、メモリセルＣ1n，Ｃ2nの制御
ゲートはゲートラインＧn に接続され、それぞれ行を構
成している。

【００３０】メモリ３には、ロウデコーダ１２とコラム
デコーダ１３が設けられている。ロウデコーダ１２に
は、ゲートラインＧ1 〜Ｇn が接続され、コラムデコー
ダ１３にはソースラインＳ1 ，Ｓ2 とドレインラインＤ
が接続されている。ロウデコーダ１２は、アドレス信号
ＡＤＲを入力し、そのアドレス信号ＡＤＲに応じてゲー
トラインＧ1 〜Ｇn を順次選択する。同様に、コラムデ
コーダ１３は、アドレス信号ＡＤＲを入力し、そのアド
レス信号ＡＤＲに応じてソースラインＳ1 ，Ｓ2を選択
する。そして、選択されたゲートラインＧ1 〜Ｇn とソ
ースラインＳ1 ，Ｓ2 との交点のメモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nが順次選択される。即ち、最初にメモリ
セルＣ11，Ｃ12，Ｃ13の順に選択される。そしてメモリ
セルＣ1nが選択された後、メモリセルＣ21が選択され
る。そして、メモリセルＣ2nまで選択される。従って、
メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nは順次連続して選択
されるよになっている。

【００３１】また、ロウデコーダ１２には、電圧発生回
路１４が接続されている。電圧発生回路１４は、記憶，
再生，消去の各モードに応じた制御信号を入力し、その
制御信号に基づいて予め設定された電圧を生成する。即
ち、電圧検出回路１４は、記憶モードのときに第１，第
２の記憶電圧ＶW1，ＶW2を、再生モードのときに第１，
第２の再生電圧ＶR1，ＶR2を、消去モードのときに消去
電圧ＶE を生成する。そして、電圧発生回路１４は、生
成した各電圧ＶW1，ＶR1，ＶE をロウデコーダ１２へ出
力する。また、電圧発生回路１４は、生成した各電圧Ｖ
W2，ＶR2をコラムデコーダ１３へ出力する。この各モー
ドに応じた制御信号は入力回路１５から入力される。

【００３２】入力回路１５は、記憶信号ＷＲ，再生信号
ＲＤ，消去信号ＥＲを入力し、各信号ＷＲ，ＲＤ，ＥＲ
に応じた制御信号を出力する。記憶又は再生モードの
時、即ち、ロウデコーダ１２は、その時のモードに応じ
た制御信号を入力し、アドレス信号ＡＤＲに基づいてゲ
ートラインＧ1 〜Ｇn を順次選択する。そして、選択し
たゲートラインＧ1 〜Ｇn に対して記憶，再生モードに
応じた第１の記憶電圧ＶW1，再生電圧ＶR1を印加するよ
うになっている。従って、メモリセルＣ11〜Ｃ1n，Ｃ21
〜Ｃ2nの制御ゲートには第１の記憶電圧ＶW1又は第１の
再生電圧ＶR1が順次印加されるようになっている。

【００３３】一方、消去モードの時、即ち、ロウデコー
ダ１２は消去信号ＥＲに応じた制御信号を入力すると、
全てのゲートラインＧ1 〜Ｇn を一括して選択するよう
になっている。従って、ロウデコーダ１２は全てのゲー
トラインＧ1 〜Ｇn に対して消去電圧ＶE を印加するよ
うになっている。その結果、全てのメモリセルＣ11〜Ｃ
1n，Ｃ21〜Ｃ2nの制御ゲートに対して同時に消去電圧Ｖ
E が印加される。

【００３４】また、コラムデコーダ１３には入力回路１
５が接続され、ロウデコーダ１２と同様に記憶信号Ｗ
Ｒ，再生信号ＲＤ，消去信号ＥＲに応じた制御信号を入
力するようになっている。

【００３５】また、コラムデコーダ１３には、抵抗ＲR
の一端が接続され、抵抗ＲR の他端は電圧発生回路１４
に接続されて第２の再生電圧ＶR2が供給される。コラム
デコーダ１３は再生信号ＲＤを入力すると、入力したア
ドレス信号ＡＤＲに基づいてソースラインＳ1 ，Ｓ2 を
順次選択し、その選択したソースラインＳ1 ，Ｓ2 を接
地するようになっている。また、コラムデコーダ１３
は、ドレインラインＤに抵抗ＲR を介して第２の再生電
圧ＶR2を印加するようになっている。

【００３６】また、コラムデコーダ１３には電流検出回
路１６が接続されている。電流検出回路１６には入力デ
ータＡinが入力されている。また、電流検出回路１６に
は電圧発生回路１４が接続され、第２の記憶電圧ＶW2を
入力している。

【００３７】コラムデコーダ１３は、記憶信号ＷＲに応
じた制御信号を入力すると、先ずドレインラインＤを接
地する。次に、コラムデコーダ１３は、入力したアドレ
ス信号ＡＤＲに基づいてソースラインＳ1 ，Ｓ2 を順次
選択し、その選択したソースラインＳ1 ，Ｓ2 を電流検
出回路１６に接続する。そして、選択したソースライン
Ｓ1 ，Ｓ2 に記憶電圧ＶW2を供給し、メモリセルＣ11〜
Ｃ2nに印加する。

【００３８】電流検出回路１６は、印加された記憶電圧
ＶW2に基づいてメモリセルＣ11〜Ｃ2nに流れる電流を検
出し、その検出した電流に対応する電位と入力データＡ
inの電位とを比較する。その検出した電位と入力データ
Ａinの電位とが一致しない場合、電流検出回路１６は記
憶電圧ＶW2をメモリセルＣ11〜Ｃ2nに印加する。一方、
検出した電位と入力データＡinの電位とが一致する場
合、電流検出回路１６は記憶電圧ＶW2の供給を停止する
ようになっている。

【００３９】また、コラムデコーダ１３は、消去信号Ｅ
Ｒに応じた制御信号を入力すると、ソースラインＳ1 ，
Ｓ2 及びドレインラインＤを接地するようになってい
る。尚、本実施例において、メモリ３は、記憶したアナ
ログ信号を消去する場合、全てのメモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nが選択され、アナログデータが一括に消
去される一括消去型の構成になっている。即ち、メモリ
セルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nは、記憶又は再生モードの
ときには順次選択されてアナログデータの記憶，再生が
順次行われ、消去モードのときには一括に選択されてア
ナログデータが消去される。従って、各メモリセルＣ11
〜Ｃ1n，Ｃ21〜Ｃ2nを順次選択して消去するものに比べ
て高速に消去可能となっている。

【００４０】次に、メモリセルＣ11の構成を図４に従っ
て説明する。図４は、メモリセルＣ11の断面図である。
半導体基板２１はＮ型の半導体基板であって、その半導
体基板２１上にはＰ型のドレイン領域２２とソース領域
２３とが形成されている。ドレイン領域２２とソース領
域２３との間にはチャネルが形成されている。ソース領
域２３とチャネルの上方には絶縁層を介して浮遊ゲート
２４が形成されている。浮遊ゲート２４は、その一端が
ソース領域２３上に形成され、他端はチャネルのほぼ半
分を覆うように形成されている。浮遊ゲート２４はその
端部が中央よりも高く突出して形成されている。

【００４１】ドレイン領域２２とチャネル上には絶縁層
を介して制御ゲート２５が形成されている。また、制御
ゲート２５は、浮遊ゲート２４のほぼ半分を覆うように
形成されている。そして、メモリセルＣ11の制御ゲート
２５は、メモリセルＣ21の制御ゲートと共に形成されて
ゲートラインＧ1 を構成している。同様に、各メモリセ
ルＣ12〜Ｃ1n，Ｃ22〜Ｃ2nの制御ゲートが共に形成され
て各ゲートラインＧ2〜Ｇn を構成している。

【００４２】ドレイン領域２２とソース領域２３にはコ
ンタクタ２６がそれぞれ形成されている。そして、各メ
モリセルＣ11〜Ｃ2nのドレイン領域に形成されたコンタ
クタが互いに接続されてドレインラインＤを構成してい
る。また、メモリセルＣ11〜Ｃ1nのソース領域２３を列
方向に連続するようにして形成することによりソースラ
インＳ1 を構成し、メモリセルＣ21〜Ｃ2nのソース領域
２３を列方向に連続するようにして形成することにより
ソースラインＳ2 を構成している。

【００４３】尚、メモリセルＣ12〜Ｃ1n，Ｃ21〜Ｃ2nの
構造は、メモリセルＣ11と同じ構造であるので、その説
明を省略する。図５は、メモリ３の一部回路図であっ
て、記憶モードにおける接続を示す回路部である。尚、
説明を判り易くするために、メモリセルＣ11，Ｃ12及び
電流検出回路１６のみを示し、他の構成を省略してい
る。また、コラムデコーダ１３によりソースラインＳ1
が選択され、そのソースラインＳ1 に電流検出回路１６
が接続された場合について説明する。

【００４４】電流検出回路１６は、ＰチャネルＭＯＳト
ランジスタ（以下ＰＭＯＳトランジスタという）Ｔ１〜
Ｔ３、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタという）Ｔ４〜Ｔ７、インバータ回路３
１，３２、コンパレータ３３により構成されている。

【００４５】ソースラインＳ1 は、ＰＭＯＳトランジス
タＴ１のドレインに接続されている。ＰＭＯＳトランジ
スタＴ１のゲートは接地され、ソースは電圧発生回路１
４に接続され、その電圧発生回路１４から第２の記憶電
圧ＶW2が供給される。また、ＰＭＯＳトランジスタＴ１
のドレインは、ＮＭＯＳトランジスタＴ４を介して接地
されている。

【００４６】ＮＭＯＳトランジスタＴ４のゲートには、
アドレス信号ＡＤＲに基づいた信号ＡＣＨが入力されて
いる。ＮＭＯＳトランジスタＴ４は、アドレス信号ＡＤ
Ｒに基づいてゲートラインＧ１〜Ｇｎが切り替わるとき
にオンとなり、メモリセルＣ11〜Ｃ2nに対して急激に第
２の記憶電圧ＶW2が印加されないように設けられてい
る。そして、ＮＭＯＳトランジスタＴ４がオンになる
と、ソースラインＳ１に対して第２の記憶電圧ＶW2の供
給が停止されるようになっている。

【００４７】入力データＡinはＰＭＯＳトランジスタＴ
２のソースに入力され、ＰＭＯＳトランジスタＴ２のド
レインはＮＭＯＳトランジスタＴ６を介して接地されて
いる。また、ＰＭＯＳトランジスタＴ２は、そのソース
とゲートとがインバータ回路３１を介して接続されてい
る。ＰＭＯＳトランジスタＴ２は、入力データＡinが入
力されるとオンとなり、所定のオン抵抗値となる。ＮＭ
ＯＳトランジスタＴ６のゲートには電源電圧Ｖccが印加
されている。電源電圧Ｖccは所定の電圧（例えば５Ｖ）
であって、音声記憶再生装置の駆動電源電圧である。従
って、ＮＭＯＳトランジスタＴ６は常にオンとなり、所
定のオン抵抗値となる。ＰＭＯＳトランジスタＴ２とＮ
ＭＯＳトランジスタＴ６との間のノードＮ１は、入力デ
ータＡinが入力されると、その入力データＡinの電位を
ＰＭＯＳトランジスタＴ２とＮＭＯＳトランジスタＴ６
とのオン抵抗により分圧した電位となる。

【００４８】ドレインラインＤはＰＭＯＳトランジスタ
Ｔ３のソースに接続され、ＰＭＯＳトランジスタＴ３の
ドレインはＮＭＯＳトランジスタＴ７を介して接地され
ている。また、ＰＭＯＳトランジスタＴ３は、そのソー
スとゲートとがインバータ回路３２を介して接続されて
いる。ＰＭＯＳトランジスタＴ３は、ドレインラインＤ
に電流が流れると、その電流に基づいてＰＭＯＳトラン
ジスタＴ３がオンとなり、所定のオン抵抗値となる。Ｎ
ＭＯＳトランジスタＴ７のゲートには、ＮＭＯＳトラン
ジスタＴ６と同様に電源電圧Ｖccが印加されている。Ｎ
ＭＯＳトランジスタＴ７は常にオンとなり、所定のオン
抵抗値となる。従って、ＰＭＯＳトランジスタＴ３とＮ
ＭＯＳトランジスタＴ７との間のノードＮ２は、ドレイ
ンラインＤに電流が流れると、その電流に応じた電位と
なる。

【００４９】また、ＰＭＯＳトランジスタＴ２，Ｔ３、
ＮＭＯＳトランジスタＴ６，Ｔ７、インバータ回路３
１，３２はそれぞれ隣接し、その大きさは同じになって
いる。従って、ＰＭＯＳトランジスタＴ２，Ｔ３の電気
的特性も同じになっている。また、ＮＭＯＳトランジス
タＴ６，Ｔ７の電気的特性も同じになっている。更に、
インバータ回路３１，３２の電気的特性は同じになって
いる。従って、ノードＮ１とノードＮ２とが同じ電位、
即ち、入力データＡinの電位とメモリセルＣ11のドレイ
ンの電位とが同じ電位の場合、ＰＭＯＳトランジスタＴ
２，Ｔ３には同じだけ電流が流れることになる。

【００５０】コンパレータ３３のプラス入力端子はノー
ドＮ１に接続され、マイナス入力端子はノードＮ２に接
続されている。コンパレータ３３の出力端子はＮＭＯＳ
トランジスタＴ５のゲートに接続されている。ＮＭＯＳ
トランジスタＴ５のソースは接地され、ドレインはＰＭ
ＯＳトランジスタＴ１のドレインに接続されている。コ
ンパレータ３３は、ノードＮ１の電位とノードＮ２の電
位とを比較し、その比較結果に基づいてＮＭＯＳトラン
ジスタＴ５をオン・オフ制御するようになっている。従
って、ＮＭＯＳトランジスタＴ５がオフに制御される
と、ソースラインＳ１へ第２の記憶電圧ＶW2が供給さ
れ、ＮＭＯＳトランジスタＴ５がオンに制御されると、
ソースラインＳ１へ第２の記憶電圧ＶW2の供給が停止さ
れる。

【００５１】今、アドレス信号ＡＤＲに基づいてメモリ
セルＣ11が選択されたとする。メモリセルＣ11の制御ゲ
ート２５には第１の記憶電圧ＶW1が印加され、ソースに
はＰＭＯＳトランジスタＴ１を介して第２の記憶電圧Ｖ
W2が印加されている。また、メモリセルＣ11のドレイン
はＰＭＯＳトランジスタＴ３及びＮＭＯＳトランジスタ
Ｔ７を介して接地されている。この時、メモリセルＣ11
はオン状態であって、電流Ｉ11が流れる。

【００５２】印加される各電圧を、例えば第１の記憶電
圧ＶW1（＝２Ｖ）、第２の記憶電圧ＶW2（＝１２Ｖ）と
すると、浮遊ゲート２４の電位ＶFGは第２の記憶電圧Ｖ
W2に応じた電位（本実施例では１０Ｖ程度と推測され
る）に上昇する。この時、浮遊ゲート２４の真下のチャ
ネルはオン状態、制御ゲート２５の真下のチャネルはわ
ずかなオン状態となる。その結果、両ゲート２４，２５
間の真下のチャネル中央部だけに高電界がかかり、電荷
（ホット・エレクトロン）が浮遊ゲート２４に注入され
蓄えられる。その浮遊ゲート２４に蓄えられた電荷に応
じてソースとドレインとの間の抵抗値は上昇する。この
メモリセルＣ11の抵抗値をＲC とする。

【００５３】すると、抵抗値ＲC の上昇に応じて、メモ
リセルＣ11に流れる電流Ｉ11は減少する。この減少した
電流Ｉ11に応じてノードＮ２の電位は降下する。即ち、
第２の記憶電圧ＶW2により、メモリセルＣ11に蓄えられ
た電荷の量を同時に読み出していることになる。

【００５４】一方、ノードＮ１の電位は、入力データＡ
inの電位に応じた値となっている。そして、ノードＮ１
の電位とノードＮ２の電位とが一致した時、メモリセル
Ｃ11の抵抗値ＲC は入力データＡinの電位に応じた抵抗
値となる。コンパレータはこのノードＮ１の電位とノー
ドＮ２の電位とが一致したのを検出し、ＮＭＯＳトラン
ジスタＴ５をオンに制御する。その結果、第２の記憶電
圧ＶW2の供給は停止される。

【００５５】このとき、メモリセルＣ11の抵抗値ＲC
は、入力データＡinに応じた抵抗値となっている。即
ち、電流検出回路１６は、メモリセルＣ11のソースに第
２の記憶電圧ＶW2を印加して入力データＡinを書き込む
と同時に、その第２の記憶電圧ＶW2によりドレインに流
れる電流Ｉ11を検出することでメモリセルＣ11に蓄えら
れた電荷の量、即ち、記憶されている入力データＡinを
読み出していることになる。

【００５６】次に、再生モードの動作について説明す
る。前記したように、メモリセルＣ11の制御ゲート２５
には再生電圧ＶR1（＝４Ｖ）が印加され、ソース領域２
３は接地されている。そして、メモリセルＣ11のドレイ
ン領域２２には、抵抗ＲR を介して再生電圧ＶR2（＝２
Ｖ）が印加され、その抵抗ＲR とドレイン領域２２との
間から出力データＡout が出力される。

【００５７】ここで、この抵抗値ＲC は、入力データＡ
inに応じた値となっているので、出力データＡout は入
力データＡinに応じた電圧となる。また、各メモリセル
Ｃ11〜Ｃ1n，Ｃ21〜Ｃ2nの抵抗値ＲC は、それぞれに記
憶された入力データＡinに対応しているので、各メモリ
セルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nからそれぞれ出力される出
力データＡout は入力データＡinに対応したものとな
る。従って、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのバ
ラツキに係わらずに音声信号を記憶，再生することがで
きる。

【００５８】次に、消去モードの動作について説明す
る。前記したように、メモリセルＣ11の制御ゲート２５
には消去電圧ＶE が印加され、ソース領域２３及びドレ
イン領域２２はそれぞれ接地される。このとき印加され
る電圧を、例えば消去電圧ＶE （＝１６Ｖ）とすると、
制御ゲート２５から浮遊ゲート２４を介してソース領域
２３へトンネル電流が流れる。その結果、浮遊ゲート２
４から制御ゲート２５に向かって電荷が引き抜かれ、ソ
ース領域２３とドレイン領域２２との間はオンとなる。

【００５９】次に、上記のように構成された音声記憶再
生装置の作用を図６に従って説明する。先ず、使用者は
モード選択回路７を操作し、消去モードを選択する。す
ると、モード選択回路７は、図６に示すように、消去モ
ードに応じた消去信号ＥＲをメモリ３へ出力する。メモ
リ３は消去信号ＥＲを入力すると、全てのメモリセルＣ
11〜Ｃ1n，Ｃ21〜Ｃ2nを選択し、各メモリセルＣ11〜Ｃ
1n，Ｃ21〜Ｃ2nのゲートラインＧ1 〜Ｇn に消去電圧Ｖ
E を印加し、ソースラインＳ1 ，Ｓ2 及びドレインライ
ンＤを接地する。すると、各メモリセルＣ11〜Ｃ1n，Ｃ
21〜Ｃ2nは、それぞれ浮遊ゲート２４から電荷が引き抜
かれてオフとなり、消去モードは終了する。

【００６０】次に、使用者は、音声信号を記憶すべくモ
ード選択回路７を操作して記憶モードを選択する。する
と、モード選択回路７は、記憶信号ＷＲをメモリ３へ出
力する。このとき、音声信号は、マイクロフォン１によ
り電気信号に変換され、アンプ２を介して入力データＡ
inとしてメモリ３に入力される。

【００６１】メモリ３は記憶信号ＷＲを入力すると、ア
ドレス信号ＡＤＲに基づいてゲートラインＧ1 〜Ｇn ，
ソースラインＳ1 ，Ｓ2 を選択する。このとき、アドレ
ス信号ＡＤＲは、クロック生成回路９からのクロック信
号ＣＫに基づいて変化する。そして、先ずゲートライン
Ｇ1 とソースラインＳ1 とが選択される。

【００６２】すると、メモリ３のコラムデコーダ１３は
選択したソースラインＳ1 とドレインラインＤとを電流
検出回路１６に接続する。電流検出回路１６は、ソース
ラインＳ1 に第２の記憶電圧ＶW2を印加する。そして、
ロウデコーダ１２が選択したゲートラインＧ1 に第１の
記憶電圧ＶW1が印加される。すると、メモリセルＣ11の
浮遊ゲート２４に電荷が注入され、メモリセルＣ11は入
力データＡ11に応じた抵抗値ＲC となる。すると、電流
検出回路１６は、第２の記憶電圧ＶW2の供給を停止す
る。その結果、その時の入力データＡ11に応じた電荷が
メモリセルＣ11の浮遊ゲート２４に蓄えられる。次のサ
ンプリングタイミングでは、新たなアドレス信号ＡＤＲ
に基づいてゲートラインＧ2 が選択され、メモリセルＣ
12の制御ゲート２５に第１の記憶電圧ＶW1が印加され
る。すると、電流検出回路１６は、メモリセルＣ11と同
様にメモリセルＣ12が入力データＡ12に応じた抵抗値Ｒ
C となったときに第２の記憶電圧ＶW2の供給を停止す
る。その結果、その時の入力データＡ12に応じた電荷が
メモリセルＣ12の浮遊ゲート２４に蓄えられる。

【００６３】そして、サンプリングタイミング毎に次々
とゲートラインＧ3 〜Ｇn が選択され、その時々の入力
データＡ13〜Ａ1nに応じた電荷がメモリセルＣ13〜Ｃ1n
に蓄えられる。

【００６４】メモリセルＣ1nに入力データＡinが記憶さ
れると、コラムデコーダ１３は次にソースラインＳ2 を
抵抗ＲW を介して接地する。すると、入力データＡin
は、上記したメモリセルＣ11〜Ｃ1nと同様に、その時々
の入力データＡ21〜Ａ2nに応じた電荷がメモリセルＣ21
〜Ｃ2nに順次蓄えられる。そして、メモリセルＣ2nに記
憶されると、記憶モードは終了する。

【００６５】次に、使用者は音声信号を再生すべく再生
モードを選択する。すると、モード選択回路７は再生信
号ＲＤをメモリ３へ出力する。メモリ３は、再生信号を
入力すると、記憶モードと同様に、アドレス信号ＡＤＲ
に基づいてゲートラインＧ1〜Ｇn ，ソースラインＳ1
，Ｓ2 を選択する。このとき、アドレス信号ＡＤＲ
は、クロック生成回路９からのクロック信号ＣＫに基づ
いて変化する。そして、先ずゲートラインＧ1 とソース
ラインＳ1 とが選択される。

【００６６】すると、メモリ３のコラムデコーダ１３
は、選択したソースラインＳ1 を接地し、ドレインライ
ンには抵抗ＲR を介して第２の再生電圧ＶR2を印加す
る。そして、ロウデコーダ１２が選択したゲートライン
Ｇ1 に第１の再生電圧ＶR1が印加される。すると、メモ
リセルＣ11の抵抗値ＲC に応じた電圧がドレインと抵抗
ＲR との間から出力データＡout として出力される。

【００６７】次のサンプリングタイミングでは、新たな
アドレス信号ＡＤＲに基づいてゲートラインＧ2 が選択
され、メモリセルＣ12の制御ゲート２５に第１の再生電
圧ＶR1が印加される。すると、メモリセルＣ11と同様
に、メモリセルＣ12の抵抗値ＲC に応じた電圧がドレイ
ンと抵抗ＲR との間から出力データＡout として出力さ
れる。そして、出力データＡout はＬＰＦ４，アンプ５
を介してスピーカ６へ出力され、音声に変換される。

【００６８】サンプリングタイミング毎に次々とゲート
ラインＧ3 〜Ｇn が選択され、メモリセルＣ13〜Ｃ1nの
抵抗値ＲC が読み出されて出力データＡout として出力
される。そして、出力データＡout はＬＰＦ４，アンプ
５を介してスピーカ６へ順次出力され、音声に変換され
る。

【００６９】そして、メモリセルＣ2nの抵抗値ＲC が読
み出されて出力データＡout として出力されると、再生
モードは終了する。このように、本実施例によれば、各
メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのソースとドレイン
に電流検出回路１６を接続した。その電流検出回路１６
は、ＰＭＯＳトランジスタＴ１を介して第２の記憶電圧
ＶW2を各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのソースに
印加する。電流検出回路１６は、入力データＡinに応じ
たノードＮ１の電位と、各メモリセルＣ11〜Ｃ1n，Ｃ21
〜Ｃ2nに流れる電流に応じたノードＮ２の電位を検出
し、ノードＮ１の電位とノードＮ２の電位とを比較す
る。

【００７０】そして、入力データＡinに応じたノードＮ
１の電位と、第２の記憶電圧ＶW2によりメモリセルＣ11
〜Ｃ1n，Ｃ21〜Ｃ2nに流れる電流に応じたノードＮ２の
電位とが一致したときに第２の記憶電圧ＶW2の供給を停
止するようにした。その結果、各メモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nの浮遊ゲート２４には入力データＡinに
応じた電荷が蓄えられるので、各メモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nの抵抗値ＲC は、入力データＡinに応じ
た値となる。従って、各メモリセルＣ11〜Ｃ1n，Ｃ21〜
Ｃ2nのバラツキに関係なく、高精度に入力データＡinを
記憶することができる。

【００７１】また、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ
2nは入力データＡinに応じた抵抗値ＲC となって直接ア
ナログ量を記憶することができるので、Ａ／Ｄ変換器が
不要となり、簡単な構成で、且つ高精度に音声信号に応
じた入力データＡinを記憶することができる。また、入
力データＡinの書き込み，読み出しを繰り返さないの
で、高速に入力データＡinを記憶することができる。

【００７２】また、サンプリングタイミング毎にゲート
ラインＧ1 〜Ｇn とソースラインＳ1 ，Ｓ2 を選択して
各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nに入力データＡin
を記憶させるようにしたので、サンプリングのための回
路を必要とせず、簡単な回路構成とすることができる。 （第二実施例）次に、本発明を具体化した第二実施例を
図７に従って説明する。

【００７３】尚、本実施例において、第一実施例と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。図７は、電流検出回路４０の回路図である。
尚、説明を判り易くするために、第一実施例と同様に、
メモリセルＣ11，Ｃ12及び電流検出回路４０のみを示
し、他の構成を省略している。

【００７４】電流検出回路４０は、抵抗Ｒ１，Ｒ２とＮ
ＭＯＳトランジスタＴ11，Ｔ12とから構成されている。
ＮＭＯＳトランジスタＴ11のドレインは抵抗Ｒ１の一端
に接続され、ＮＭＯＳトランジスタＴ12のドレインは抵
抗Ｒ２の一端に接続されている。抵抗Ｒ１，Ｒ２の他端
は互いに接続され、第２の記憶電圧ＶW2が供給されてい
る。ＮＭＯＳトランジスタＴ11のソースはソースライン
Ｓ１に接続され、ＮＭＯＳトランジスタＴ12のソースに
は入力データＡinが入力されている。ＮＭＯＳトランジ
スタＴ11，Ｔ12のゲートは互いに他方のドレインに接続
されている。

【００７５】次に、記憶モードにおける電流検出回路４
０の動作について説明する。今、ゲートラインＧ１が選
択され、そのゲートラインＧ１を介してメモリセルＣ11
のゲートには第一の記憶電圧ＶW1（本実施例では２Ｖ）
が印加されている。メモリセルＣ11は、その浮遊ゲート
から電荷が引き抜かれ、オン状態となっている。このと
きのメモリセルＣ11の抵抗値をＲC （本実施例では３Ｋ
Ω）とする。

【００７６】入力データＡinが印加されると、その入力
データＡinに基づいてＮＭＯＳトランジスタＴ11，Ｔ12
に電流Ｉ1 ，Ｉ2 がそれぞれ流れる。抵抗Ｒ１，Ｒ２の
抵抗値をそれぞれ１ＫΩ、ＮＭＯＳトランジスタＴ11，
Ｔ12のオン抵抗値をそれぞれ１ＫΩとし、第２の記憶電
圧ＶW2＝１２Ｖとする。

【００７７】この時、抵抗Ｒ１とＮＭＯＳトランジスタ
Ｔ11との間のノードＮ３の電位は、記憶電圧ＶW2の電位
を抵抗Ｒ１，ＮＭＯＳトランジスタＴ11，メモリセルＣ
11で分圧した電位となり、８Ｖとなる。また、抵抗Ｒ２
とＮＭＯＳトランジスタＴ12との間のノードＮ４の電位
は、記憶電圧ＶW2の電位と入力データＡinの電位との電
位差を、抵抗Ｒ２，ＮＭＯＳトランジスタＴ12で分圧し
た電位となる。従って、入力データＡinの電位を８Ｖと
すると、ノードＮ４の電位は９Ｖとなる。即ち、ノード
Ｎ３の電位はメモリセルＣ11の抵抗値ＲC に応じた値と
なり、このノードＮ３の電位によりメモリセルＣ11のソ
ースに流れる電流を検出していることになる。

【００７８】このノードＮ３，Ｎ４の電位は、それぞれ
ＮＭＯＳトランジスタＴ12，Ｔ11のゲート電位となる。
その結果、ＮＭＯＳトランジスタＴ11に流れる電流Ｉ1
の方が、ＮＭＯＳトランジスタＴ12に流れる電流Ｉ2 に
比べて多くなる。従って、第２の記憶電圧ＶW2は、主に
メモリセルＣ11のソースに印加されることになる。前記
したようにメモリセルＣ11の制御ゲートには第１の記憶
電圧ＶW1が印加され、ドレインは接地されている。する
と、メモリセルＣ11の浮遊ゲートと制御ゲートとの間の
真下のチャネルに電界が集中し、浮遊ゲートに電荷が注
入される。そして、メモリセルＣ11は、浮遊ゲートに注
入された電荷に応じて抵抗値ＲC が増加する。

【００７９】電流Ｉ1 によりメモリセルＣ11のソースの
電位が高くなり、そのソースの電位に応じて浮遊ゲート
に電荷が蓄えられる。メモリセルＣ11の抵抗値ＲC は、
その蓄えられた電荷に応じて高くなる。すると、ＮＭＯ
ＳトランジスタＴ11のドレイン電圧が上昇し、電流Ｉ1
が減少する。

【００８０】メモリセルＣ11の抵抗値ＲC が増加する
と、その抵抗値ＲC に応じてノードＮ３の電位が上昇す
る。そして、ノードＮ３の電位がノードＮ４の電位より
高くなると、逆に電流Ｉ１が電流Ｉ２より小さくなる。
第２の記憶電圧ＶW2は主に抵抗Ｒ２，ＮＭＯＳトランジ
スタＴ12を介して流れることになり、ＮＭＯＳトランジ
スタＴ11はカットオフとなる。その結果、メモリセルＣ
11の浮遊ゲートへの電荷の注入は停止され、メモリセル
Ｃ11はその注入された電荷に応じた抵抗値ＲC となる。
このとき、ノードＮ４の電位は入力データＡinに対応し
ている。従って、メモリセルＣ11の抵抗値ＲC は入力デ
ータＡinに対応した抵抗値となる。

【００８１】尚、メモリセルＣ12〜Ｃ2nに対して入力デ
ータＡinを記憶させる動作は同じであるので、その説明
を省略する。このように、本実施例によれば、電流検出
回路４０は、第２の記憶電圧ＶW2をメモリセルＣ11のソ
ースに供給し、メモリセルＣ11の浮遊ゲートに電荷を注
入する。そして、電流検出回路４０は、メモリセルＣ11
の抵抗値ＲC に応じてソースに流れる電流を検出し、そ
の電流が入力データＡinに応じた電流よりも高くなった
ときに第２の記憶電圧ＶW2の供給を停止するようにし
た。

【００８２】その結果、メモリセルＣ11の抵抗値ＲC は
入力データＡinの電位に応じた抵抗値となるので、メモ
リセルＣ11の抵抗値ＲC は、入力データＡinに応じた値
となる。従って、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2n
のバラツキに関係なく、高精度に入力データＡinを記憶
することができる。

【００８３】また、第一実施例と同様に、入力データＡ
inの記憶にＡ／Ｄ変換器が不要となり、簡単な構成で、
且つ高精度に音声信号に応じた入力データＡinを記憶す
ることができる。また、入力データＡinの書き込み，読
み出しを繰り返さないので、高速に入力データＡinを記
憶することができる。また、サンプリングタイミング毎
にゲートラインＧ1 〜Ｇn とソースラインＳ1 ，Ｓ2 を
選択して各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nに入力デ
ータＡinを記憶させるようにしたので、サンプリングの
ための回路を必要とせず、簡単な回路構成とすることが
できる。

【００８４】尚、本発明は上記各実施例に限定されるも
のではなく、以下のように実施してもよい。 １）上記各実施例において、音声記憶再生装置に具体化
したが、音声以外のアナログ量を記憶する記憶再生装置
に具体化する。

【００８５】２）上記各実施例において、セルアレイ１
１を列Ｌ１，Ｌ２により構成したが、列数を増やす。こ
の構成により、メモリセルの数が増加し、記憶できる入
力データＡinの時間を長くすることができる。

【００８６】３）メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nを
ソースラインＳ1 ，Ｓ2 に接続したが、ソースを別々に
設け、コラムデコーダ１３によりアドレス信号ＡＤＲに
応じて選択する。

【００８７】４）クロック生成回路９にて生成するクロ
ック信号ＣＫのパルス間隔を記憶しようとするアナログ
量の変化に応じて適宜変更する。 ５）上記各実施例では、使用者の操作により各モードの
選択を行ったが、使用目的により適宜変更する。例え
ば、留守番電話のメッセージの記憶に用いた場合、消
去、再生モードは使用者の操作により選択される。そし
て、記憶モードは、外部からかかってきた電話に基づい
て選択され、メッセージが入力データＡinとして記憶さ
れる。

【００８８】また、各モードを他の装置により選択する
ようにする。 ６）第一実施例において、ＰＭＯＳトランジスタＴ１を
適宜な抵抗値の抵抗に代えて実施する。また、ＰＭＯＳ
トランジスタＴ２，Ｔ３、ＮＭＯＳトランジスタＴ６，
Ｔ７を適宜な抵抗値の抵抗に代えて実施する。

【００８９】７）第二実施例において、ＮＭＯＳトラン
ジスタＴ11，Ｔ12をＰＭＯＳトランジスタに代えて実施
する。 ８）上記各実施例では、音声等の連続したアナログ信号
をメモリセルＣ11〜Ｃ2nに順次記憶するようにしたが、
１つ又は複数のアナログ信号をメモリセルＣ11〜Ｃ2nを
選択して記憶するようにしてもよい。

【００９０】以上、この発明の各実施例について説明し
たが、各実施例から把握できる請求項以外の技術的思想
について、以下にその効果と共に記載する。請求項３〜
５のうちいずれか１項に記載の半導体記憶装置におい
て、アナログ量は音声信号である半導体記憶装置。この
構成により、容易に、且つ高速に音声を記憶することが
できる。

【００９１】

【発明の効果】以上詳述したように本発明によれば、高
速に、且つ高精度にアナログ量を書き込むことが可能な
アナログ量の記憶方法を提供することができる。また、
簡単な構成で、高速に、且つ高精度にアナログ量を書き
込むことが可能な半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明を音声記憶再生装置に具体化したブロッ
ク回路図である。

【図２】音声の記憶及び再生を説明する波形図である。

【図３】メモリの構成を説明するブロック回路図であ
る。

【図４】メモリセルの構造を説明する断面図である。

【図５】第一実施例の電流検出回路の回路図である。

【図６】メモリの各部におけるタイミングチャートであ
る。

【図７】第二実施例の電流検出回路の回路図である。

【符号の説明】

１２ 電圧供給手段としてのロウデコーダ １３ 電圧供給手段としてのコラムデコーダ １６，４０ 電圧供給手段及び電流検出手段としての電
流検出回路 ２４ 浮遊ゲート ２５ 制御ゲート ３１ 第２の電流検出手段としてのインバータ回路 ３２ 第１の電流検出手段としてのインバータ回路 ３３ 比較手段としてのコンパレータ Ａin アナログ信号としての入力データ Ｃ11〜Ｃ2n メモリセル Ｔ２ 第２の電流検出手段としてのＰチャネルＭＯＳト
ランジスタ Ｔ３ 第１の電流検出手段としてのＰチャネルＭＯＳト
ランジスタ Ｔ５ 停止手段としてのＮチャネルＭＯＳトランジスタ Ｔ６ 第２の電流検出手段としてのＮチャネルＭＯＳト
ランジスタ Ｔ７ 第１の電流検出手段としてのＮチャネルＭＯＳト
ランジスタ Ｔ11 第１のトランジスタとしてのＮチャネルＭＯＳト
ランジスタ Ｔ12 第２のトランジスタとしてのＮチャネルＭＯＳト
ランジスタ Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 ＶW1 第１の記憶電圧 ＶW2 第２の記憶電圧

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年６月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００７６

【補正方法】変更

【補正内容】

【００７６】入力データＡinが印加されると、その入力
データＡinに基づいてＮＭＯＳトランジスタＴ11，Ｔ12
に電流Ｉ１，Ｉ２がそれぞれ流れる。抵抗Ｒ１，Ｒ２の
抵抗値をそれぞれ１ＫΩ、ＮＭＯＳトランジスタＴ11，
Ｔ12のオン抵抗値をそれぞれ１ＫΩとし、第２の記憶電
圧ＶW2＝１０Ｖとする。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート構造を有するトランジスタに
   より構成されるメモリセルにアナログ量を記憶する記憶
   方法において、メモリセルトランジスタに一定レベルの
   記憶電圧を供給して浮遊ゲートに電荷を注入すると同時
   に、前記浮遊ゲートへの電荷の注入量に応じて変化する
   メモリセルトランジスタに流れる電流が、記憶すべきア
   ナログ量に応じた電流と一致したときに前記記憶電圧の
   供給を停止することを特徴とするアナログ量の記憶方
   法。
2. 【請求項２】 浮遊ゲート及び制御ゲートからなる二重
   ゲート構造を有するトランジスタにより構成されるメモ
   リセルにアナログ量を記憶する記憶方法において、メモ
   リセルトランジスタの制御ゲートとソースとの間に一定
   レベルの記憶電圧を供給してチャネル側から浮遊ゲート
   に電荷を注入すると同時に、前記浮遊ゲートへの電荷の
   注入量に応じて変化するメモリセルトランジスタのチャ
   ネルに流れる電流が、記憶すべきアナログ量に応じた電
   流と一致したときに前記記憶電圧の供給を停止すること
   を特徴とするアナログ量の記憶方法。
3. 【請求項３】 浮遊ゲート（２４）及び制御ゲート（２
   ５）を有するメモリセル（Ｃ11）と、 前記メモリセル（Ｃ11）の制御ゲート（２５）に予め設
   定された第１の記憶電圧（ＶW1）を印加し、ソースに予
   め設定された第２の記憶電圧（ＶW2）を印加する記憶電
   圧供給手段（１２，１３，１６，４０）と、 前記メモリセル（Ｃ11）のチャネルに流れる電流を検出
   し、その検出した電流が記憶すべきアナログ量に応じた
   電流と一致するときに前記記憶電圧供給手段の電圧供給
   を停止する電流検出手段（１６，４０）とからなる半導
   体記憶装置。
4. 【請求項４】 請求項３に記載の半導体記憶装置におい
   て、 前記電流検出手段（１６）は、 前記メモリセル（Ｃ11）に流れる電流を検出する第１の
   電流検出手段（Ｔ３，Ｔ７，３２）と、 前記メモリセル（Ｃ11）に記憶すべきアナログ量に応じ
   たアナログ信号（Ａin）に応じた電流を検出する第２の
   電流検出手段（Ｔ２，Ｔ６，３１）と、 前記第１及び第２の電流検出手段（Ｔ２，Ｔ３，Ｔ６，
   Ｔ７，３１，３２）により検出された電流を互いに比較
   する比較手段（３３）と、 前記比較手段（３３）の比較結果に基づいて、前記メモ
   リセル（Ｃ11）に流れる電流とアナログ信号（Ａin）に
   応じた電流とが一致するときに前記記憶電圧供給手段の
   第２の記憶電圧（ＶW2）の供給を停止する停止手段（Ｔ
   ５）とからなる半導体記憶装置。
5. 【請求項５】 請求項３に記載の半導体記憶装置におい
   て、 前記電流検出手段（４０）は、 ソースが前記メモリセル（Ｃ11）のソースに接続された
   第１のトランジスタ（Ｔ11）と、 ソースに前記第２の記憶電圧（ＶW2）が印加され、前記
   第１のトランジスタ（Ｔ11）に対してドレイン及びゲー
   トが互いに接続される第２のトランジスタ（Ｔ12）と、 一端が前記第１のトランジスタ（Ｔ11）のドレインに接
   続され、他端に前記第１の記憶電圧（ＶW1）が印加され
   た第１の抵抗（Ｒ１）と、 一端が前記第２のトランジスタ（Ｔ12）のドレインに接
   続され、他端に前記第１の記憶電圧（ＶW1）が供給され
   た第２の抵抗（Ｒ２）とからなる半導体記憶装置。