JPH087583A - アナログ量の記憶方法及び読み出し方法、並びに半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】簡単な構成で、高精度にアナログ量を書き込む
ことができる半導体記憶装置を提供することを目的とす
る。 【構成】メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのソースを
抵抗ＲW を介して接地し、ドレインには入力データＡin
を印加する。各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nの制
御ゲート２５には記憶電圧ＶW を印加するようにした。
そして、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nの浮遊ゲ
ート２４に蓄えられた電荷は制御ゲート２５に向かって
引き抜かれ、制御ゲート２５の電位と浮遊ゲート２４の
電位との電位差ΔＶが所定の値となったときに各メモリ
セルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nがオフとなり電荷の引き抜
きが停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ量の記憶方法及
び読み出し方法、並びに半導体記憶装置に係り、詳しく
は、アナログ量を記憶・再生することが可能な不揮発性
メモリ（ＥＥＰＲＯＭ：Electrically Erasable Progra
mmable Read Only Memory ）に関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置（以下、メモリと
いう）にはマトリックス状に配列されたメモリセルが設
けられ、それぞれのメモリセルに対して”０”又は”
１”の情報を記憶させることができるようになってい
る。このメモリに対して音声信号等の時間経過とともに
変化するアナログ量を記憶しようとする場合がある。こ
の場合、音声信号は所定の時間間隔でサンプリングさ
れ、その時々のサンプリングされた音声信号に対してア
ナログ量を得る。そして、アナログ−ディジタル変換器
（以下、Ａ／Ｄ変換器という）を用いて、その時々のア
ナログ量は分解能に応じた複数のビット（例えば８ビッ
ト）からなるディジタルデータに変換される。そして、
このディジタルデータの各ビットがメモリセルにそれぞ
れ記憶されることで、音声信号は記憶される。この記憶
したディジタルデータはディジタル−アナログ変換器
（以下、Ｄ／Ａ変換器という）を用いてアナログ量に変
換することにより、元の音声信号に再生することができ
る。

【０００３】しかしながら、上記した方法では、サンプ
リングした１つのアナログ量に対して複数のメモリセル
が必要である。そのため、長時間にわたって音声信号を
記憶しようとした場合、膨大なメモリが必要となる。ま
た、Ａ／Ｄ変換器、Ｄ／Ａ変換器が必要となるので、回
路構成が大規模化するとともに複雑となる。

【０００４】そのため、アナログ量を直接記憶するため
に、不揮発性メモリを利用する方法が提案されている。
この不揮発性メモリは、浮遊ゲートを有したＭＯＳトラ
ンジスタからなるメモリセルにより構成されている。こ
のＭＯＳトランジスタは、浮遊ゲートに電荷を出し入れ
することによりしきい値が変化し、これを情報の”１”
又は”０”に対応させて電気的書き込み、消去が可能に
なっている。また、ＭＯＳトランジスタは、書き込み、
消去に対応して浮遊ゲートに蓄えられる蓄積電荷量が可
変することによりアナログ量を記憶することができるよ
うになっている。

【０００５】即ち、ＭＯＳトランジスタの書き込み電圧
を変化させると、その変化に応じて電荷が浮遊ゲートに
対して出し入れされ、その電荷に応じてしきい値が変化
する。すると、読み出し時にはこのしきい値に応じてＭ
ＯＳトランジスタのドレイン電流が変化する。従って、
不揮発性メモリの１つのメモリセル（ＭＯＳトランジス
タ）にアナログ量を記憶することができるので、上記し
たＡ／Ｄ変換器を用いた方法に比べて数多くのアナログ
量を記憶することが可能である。

【０００６】しかし、この方法では、同じ書き込み電圧
を印加しても、メモリセルのバラツキにより浮遊ゲート
に蓄えられる電荷の量が各メモリセル毎で変化するの
で、高い精度でアナログ量を記憶することができない。
そのため、書き込み電圧を各メモリセル毎に調整して書
き込む方法が提案されている。（特公昭５７−１０７７
号公報、特公昭５７−２７５５９号公報）上記各公報に
記載されたアナログ・メモリの書込み回路は、メモリに
書き込むべきアナログ量を発生する回路と、その包絡線
が鋸歯状波となる書き込みパルス列を発生する回路とを
備えている。そして、アナログ量を書き込む場合、浮遊
ゲートを有するメモリ素子のソースを開放して制御ゲー
トを接地し、ドレインに所定の波高値の書き込みパルス
を印加する。書き込みパルスを印加した後、ソースを接
地し、制御ゲート，ドレインに負の電源を供給してメモ
リ素子から書き込まれたアナログ量を読み出す。その読
み出したアナログ量と書き込むべきアナログ量とを比較
し、読み出したアナログ量と書き込むべきアナログ量と
が一致しない場合には、波高値を高くした新たな書き込
みパルスをメモリ素子に印加する。即ち、書き込みと読
み出しを複数回繰り返し、メモリ素子からの読み出した
アナログ量と書き込むべきアナログ量とが一致したと
き、メモリセルへの新たな書き込みパルスの印加を停止
するようになっている。

【０００７】

【発明が解決しようとする課題】しかしながら、メモリ
に対して書き込み・読み出しを複数回繰り返さなければ
ならないので、アナログ量によっては書き込みに時間が
かかる。そのため、サンプリング時間を長くしなければ
ならず、音声信号等の連続的に変化するアナログ量を記
憶するには適していないことになる。そこで、複数のサ
ンプリングをアナログ量のままで蓄えるサンプルホール
ド回路を用いて複数のアナログ量を一斉に書き込むこと
でみかけ上の書き込み時間を短縮する方法が提案されて
いる。

【０００８】しかし、サンプルホールド回路を設ける
分、装置の大きさに対してメモリセルの数が少なくな
り、記憶時間が短くなるという問題がある。また、サン
プルホールドされたアナログ量を一斉に書き込む必要が
あるので、回路が複雑になるという問題がある。

【０００９】また、書き込み・読み出しを繰り返す必要
があるので、書き込み・読み出しを交互に切り換えるた
めの回路が必要であり、やはり回路が大規模化するとと
もに複雑になる。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成で、高速に、且つ高精度
にアナログ量を書き込むことができるアナログ量の記憶
方法を提供することを目的とする。また、そのような方
法で記憶されたアナログ量の読み出し方法を提供するこ
とを目的とする。更に、そのようなアナログ量の記憶方
法及び読み出し方法を用いた半導体記憶装置を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート及び制御ゲートからなる二重ゲート構造
を有するトランジスタにより構成されるメモリセルにア
ナログ量を記憶する記憶方法において、メモリセルトラ
ンジスタのチャネル側から前記浮遊ゲートに一定量の電
荷を注入して蓄積した後に、記憶すべきアナログ量に応
じて前記浮遊ゲートから制御ゲート側に電荷を引き抜い
て、前記浮遊ゲートに蓄積される電荷の量を前記アナロ
グ量と対応付けるようにした。

【００１２】請求項２に記載の発明は、浮遊ゲート及び
制御ゲートからなる二重ゲート構造を有するトランジス
タにより構成されるメモリセルにアナログ量を記憶する
記憶方法において、メモリセルトランジスタのドレイン
を接地し、制御ゲート及びソースにそれぞれ第１及び第
２の消去電圧を印加してチャネル側から浮遊ゲートに一
定量の電荷を注入して蓄積した後に、メモリセルトラン
ジスタのソースを電流制限素子を介して接地し、制御ゲ
ートに書き込み電圧を印加すると共に、ドレインに記憶
すべきアナログ量に応じた電圧を供給して前記浮遊ゲー
トから制御ゲート側に電荷を引き抜いて、前記浮遊ゲー
トに蓄積される電荷の量を前記アナログ量と対応付ける
ようにした。

【００１３】請求項３に記載の発明は、浮遊ゲート及び
制御ゲートからなる二重ゲート構造を有するトランジス
タにより構成されるメモリセルから、浮遊ゲートに蓄積
される電荷の量に対応付けられて記憶されるアナログ量
を読み出す読み出し方法において、メモリセルトランジ
スタの制御ゲートに所定の再生電圧を印加したときにソ
ース及びドレインの間に生じる抵抗値を電圧値あるいは
電流値として取り出すようにした。

【００１４】請求項４に記載の発明は、浮遊ゲート及び
制御ゲートからなる二重ゲート構造を有するトランジス
タにより構成されるメモリセルから、浮遊ゲートに蓄積
される電荷の量に対応付けられて記憶されるアナログ量
を読み出す読み出し方法において、メモリセルトランジ
スタの制御ゲートに第１の再生電圧を印加し、ソースを
接地すると共にドレインに一定の抵抗値を有する抵抗を
介して第２の再生電圧を印加し、ドレインと抵抗との間
から前記浮遊ゲートに蓄積された電荷の量に応じたアナ
ログ量を読み出すようにした。

【００１５】請求項５に記載の発明は、浮遊ゲートを有
するメモリ素子と、前記メモリ素子の制御ゲートに予め
設定された第１の消去電圧を印加する第１の消去用電圧
供給手段と、前記メモリ素子のソースに予め設定された
第２の消去電圧を印加する第２の消去用電圧供給手段
と、前記メモリ素子の制御ゲートに予め設定された記憶
電圧を印加する電圧供給手段と、前記メモリ素子のドレ
インに該メモリ素子に記憶すべきアナログ量に応じたア
ナログ信号を供給するデータ入力手段とから構成され
る。

【００１６】請求項６に記載の発明は、請求項５に記載
の半導体記憶装置において、前記メモリ素子の制御ゲー
トに第１の再生電圧を印加する第１の再生用電圧供給手
段と、前記メモリ素子のドレインに抵抗を介して第２の
再生電圧を印加する第２の再生用電圧供給手段とから構
成される。

【００１７】請求項７に記載の発明は、浮遊ゲートを有
し、アレイ状に配置されたメモリ素子と、前記メモリ素
子を選択し、その選択したメモリ素子に対して、アナロ
グ量を記憶する場合にはその制御ゲートに記憶電圧を印
加し、記憶されたアナログ量を読み出す場合にはその制
御ゲートに第１の再生電圧を印加し、記憶されたアナロ
グ量を消去する場合にはその制御ゲートに第１の消去電
圧を印加する第１の電圧供給手段と、前記メモリ素子を
選択し、その選択したメモリ素子に対して、アナログ量
を記憶する場合にはソースを抵抗を介して接地するとと
もにドレインに記憶すべきアナログ量に応じたアナログ
信号を供給し、記憶されたアナログ量を読み出す場合に
はそのソースを接地するとともにドレインに抵抗を介し
て第２の再生電圧を印加し、記憶されたアナログ量を消
去する場合にはそのドレインを接地するとともにソース
に第２の消去電圧を印加する第２の電圧供給手段と、前
記第１及び第２の電圧供給手段に接続され、前記記憶電
圧、第１及び第２の再生電圧、第１及び第２の消去電圧
を生成する電圧生成回路とから構成される。

【００１８】

【作用】従って請求項１に記載の発明によれば、メモリ
セルトランジスタの浮遊ゲートにはチャネル側から一定
量の電荷が注入され蓄積される。その後、浮遊ゲートに
蓄積された電荷は記憶すべきアナログ量に応じて制御ゲ
ート側に引き抜かれ、浮遊ゲートに蓄積される電荷の量
とアナログ量とが対応付けられる。

【００１９】請求項２に記載の発明によれば、メモリセ
ルトランジスタのドレインは接地され、制御ゲート及び
ソースにそれぞれ第１及び第２の消去電圧が印加され、
チャネル側から浮遊ゲートに一定量の電荷が注入され蓄
積される。その後、メモリセルトランジスタのソースは
電流制限素子を介して接地され、制御ゲートに書き込み
電圧が印加されると共に、ドレインに記憶すべきアナロ
グ量に応じた電圧が供給され、浮遊ゲートから制御ゲー
ト側に電荷が引き抜かれ、浮遊ゲートに蓄積される電荷
の量とアナログ量とが対応付けられる。

【００２０】請求項３に記載の発明よれば、メモリセル
トランジスタの制御ゲートには所定の再生電圧が印加さ
れ、ソース及びドレイン間に生じる抵抗値が電圧値ある
いは電流値として取り出される。

【００２１】請求項４に記載の発明によれば、メモリセ
ルトランジスタの制御ゲートに第１の再生電圧が印加さ
れ、ソースは接地されると共にドレインに一定の抵抗値
を有する抵抗を介して第２の再生電圧が印加される。そ
して、ドレインと抵抗との間から浮遊ゲートに蓄積され
た電荷の量に応じたアナログ量が読み出される。

【００２２】請求項５に記載の発明によれば、メモリセ
ルは、浮遊ゲートを有し、ドレインは接地される。第１
の電圧供給手段は、メモリセルの制御ゲートに予め設定
された第１の消去電圧を印加し、第２の電圧供給手段
は、メモリセルのソースに予め設定された第２の消去電
圧を印加し、浮遊ゲートに電荷を蓄える。電圧供給手段
はメモリセルの制御ゲートに予め設定された記憶電圧を
印加し、データ入力手段はメモリセルのドレインにその
メモリセルに記憶すべきアナログ量に応じたアナログ信
号を供給し、そのアナログ量に応じた電荷を浮遊ゲート
から引き抜く。

【００２３】請求項６に記載の発明によれば、第１の電
圧供給手段は、メモリセルの制御ゲートに第１の再生電
圧を印加し、第２の電圧供給手段メモリセルのドレイン
に抵抗を介して第２の再生電圧を印加する。そして、ド
レインと抵抗との間から浮遊ゲートに蓄えられた電荷に
応じたアナログ信号が出力される。

【００２４】請求項７に記載の発明によれば、メモリセ
ルは浮遊ゲートを有し、アレイ状に配置されている。第
１の電圧供給手段は、メモリセルを選択し、その選択し
たメモリセルに対して、アナログ量を記憶する場合には
その制御ゲートに記憶電圧を印加する。また、記憶され
たアナログ量を読み出す場合にはその制御ゲートに第１
の再生電圧を印加する。更に、記憶されたアナログ量を
消去する場合にはその制御ゲートに第１の消去電圧を印
加する。第２の電圧供給手段は、メモリセルを選択し、
その選択したメモリセルに対して、アナログ量を記憶す
る場合にはソースを抵抗を介して接地するとともにドレ
インに記憶すべきアナログ量に応じたアナログ信号を供
給する。また、記憶されたアナログ量を読み出す場合に
はそのソースを接地するとともにドレインに抵抗を介し
て第２の再生電圧を印加する。更に、記憶されたアナロ
グ量を消去する場合にはそのドレインを接地するととも
にソースに第２の消去電圧を印加する。電圧生成回路
は、第１及び第２の電圧供給手段に接続され、前記記憶
電圧、第１及び第２の再生電圧、第１及び第２の消去電
圧を生成し、供給する。

【００２５】

【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図１は、本発明を音声記憶再生装置に
具体化した一実施例を示すブロック回路図である。

【００２６】音声記憶再生装置には、マイクロフォン１
が設けられている。マイクロフォン１は、音声を入力
し、その音声を電気信号に変換して出力する。マイクロ
フォン１には、アンプ２が接続されている。アンプ２
は、マイクロフォン１からの電気信号を入力し、その電
気信号を増幅して入力データＡinとして出力する。入力
データＡinは、メモリ３に入力される。メモリ３は複数
のメモリセルＣから構成され、各メモリセルＣに所定の
時間間隔（サンプリング間隔）毎の入力データＡinが記
憶される。

【００２７】メモリ３から読み出された電気信号は、ア
ナログ信号としてローパスフィルタ（以下、ＬＰＦとい
う）４へ出力される。ＬＰＦ４は、メモリ３から出力さ
れたアナログ信号を入力する。ＬＰＦ４は、入力したア
ナログ信号のうちの高周波数成分を取り除き、アンプ５
へ出力する。アンプ５は、入力したアナログ信号を増幅
し、スピーカ６へ出力する。そして、スピーカ６は、入
力したアナログ信号を音声に変換し出力する。

【００２８】また、メモリ３には、モード選択回路７が
接続されている。モード選択回路７は、使用者の操作に
応じた信号をメモリ３へ出力するようになっている。即
ち、メモリ３に音声信号を記憶させようとする場合、使
用者は記憶モードを選択する。モード選択回路７は、記
憶モードに対応して記憶信号ＷＲを生成しメモリ３へ出
力する。メモリ３は、記憶信号ＷＲを入力すると、アン
プ２から入力した入力データＡinをアナログデータとし
て記憶するようになっている。例えば、図２（ａ）に示
すような入力データＡinを記憶しようとする場合、メモ
リ３は、図２（ｂ）に示すように、入力データＡinをサ
ンプリング間隔毎にサンプリングし、そのアナログサン
プリングデータＳinをメモリセルＣに記憶する。

【００２９】一方、メモリに記憶された音声信号を再生
しようとする場合、使用者は再生モードを選択する。モ
ード選択回路７は再生モードに応じた再生信号ＲＤを生
成しメモリ３へ出力する。メモリ３は、再生信号ＲＤを
入力すると、図２（ｃ）に示すよに、各メモリセルＣに
記憶されているアナログサンプリングデータＳinを出力
データＡout としてＬＰＦ４へ出力するようになってい
る。ＬＰＦ４は出力データＡout うちの高周波数成分を
取り除き、図２（ｄ）に示すような出力信号Ｓiut をア
ンプ５を介してスピーカ６へ出力する。スピーカ６は出
力信号Ｓout を入力し、音声信号を再生する。

【００３０】また、メモリに記憶された音声信号を消去
しようとする場合、使用者は消去モードを選択する。モ
ード選択回路７は、消去モードに応じた消去信号ＥＲを
生成しメモリ３へ出力する。メモリ３は、消去信号ＥＲ
を入力すると、記憶されているアナログサンプリングデ
ータＳinを消去するようになっている。

【００３１】また、メモリ３には、クロック生成回路
９，アドレスカウンタ８が接続されている。クロック生
成回路９は、所定のパルス間隔のクロック信号ＣＫを生
成し、アドレスカウンタ８へ出力する。アドレスカウン
タ８は、入力したクロック信号ＣＫのパルスをカウント
し、そのカウントに応じたアドレス信号ＡＤＲを生成し
出力するようになっている。メモリ３には、二次元配列
されたメモリセルが設けられ、入力したアドレス信号Ａ
ＤＲに基づいて行及び列を指定し１つのメモリセルが決
定される。そして、アドレス信号ＡＤＲはクロック信号
ＣＫのパルスカウントにより生成される。即ち、各メモ
リセルはクロック信号ＣＫのパルス毎に順次指定され
る。そして、メモリ３は、クロック信号ＣＫによるサン
プリング間隔ごとの音声信号、即ち、入力データＡinを
メモリセルに順次記憶するようになっている。

【００３２】次に、メモリ３の構成を図３に従って説明
する。メモリ３には、セルアレイ１１が設けられてい
る。セルアレイ１１には、複数のメモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nが設けられている。各メモリセルＣ11〜
Ｃ1n，Ｃ21〜Ｃ2nは、浮遊ゲートを有するＭＯＳトラン
ジスタであって、その浮遊ゲートに蓄積する電荷の量に
よりアナログデータを記憶することができるようになっ
ている。

【００３３】メモリセルＣ11〜Ｃ1nのドレインはドレイ
ンラインＤに接続され、ソースはソースラインＳ1 に接
続されてセル列Ｌ1 を構成している。また、メモリセル
Ｃ21〜Ｃ2nのドレインはドレインラインＤに接続され、
ソースはソースラインＳ2 に接続されてセル列Ｌ2 を構
成している。メモリセルＣ11，Ｃ21の制御ゲートはゲー
トラインＧ1 に接続され、行を構成している。同様に、
メモリセルＣ12，Ｃ22の制御ゲートはゲートラインＧ2
に接続され、メモリセルＣ13，Ｃ23の制御ゲートはゲー
トラインＧ3 に接続され、メモリセルＣ1n，Ｃ2nの制御
ゲートはゲートラインＧn に接続され、それぞれ行を構
成している。

【００３４】メモリ３には、ロウデコーダ１２とコラム
デコーダ１３が設けられている。ロウデコーダ１２に
は、ゲートラインＧ1 〜Ｇn が接続され、コラムデコー
ダ１３にはソースラインＳ1 ，Ｓ2 とドレインラインＤ
が接続されている。ロウデコーダ１２は、アドレス信号
ＡＤＲを入力し、そのアドレス信号ＡＤＲに応じてゲー
トラインＧ1 〜Ｇn を順次選択する。同様に、コラムデ
コーダ１３は、アドレス信号ＡＤＲを入力し、そのアド
レス信号ＡＤＲに応じてソースラインＳ1 ，Ｓ2を選択
する。そして、選択されたゲートラインＧ1 〜Ｇn とソ
ースラインＳ1 ，Ｓ2 との交点のメモリセルＣ11〜Ｃ1
n，Ｃ21〜Ｃ2nが順次選択される。即ち、最初にメモリ
セルＣ11，Ｃ12，Ｃ13の順に選択される。そしてメモリ
セルＣ1nが選択された後、メモリセルＣ21が選択され
る。そして、メモリセルＣ2nまで選択される。従って、
メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nは順次連続して選択
されるよになっている。

【００３５】また、ロウデコーダ１２には、電圧発生回
路１４が接続されている。電圧発生回路１４は、記憶，
再生，消去の各モードに応じた制御信号を入力し、その
制御信号に基づいて記憶電圧ＶW 、再生電圧ＶR1，ＶR
2、消去電圧ＶE1，ＶE2を生成する。そして、電圧発生
回路１４は、生成した各電圧ＶW ，ＶR1，ＶE1をロウデ
コーダ１２へ出力する。また、電圧発生回路１４は、生
成した各電圧ＶR2，ＶE2をコラムデコーダ１３へ出力す
るようになっている。この各モードに応じた制御信号は
入力回路１５から入力される。

【００３６】入力回路１５は、記憶信号ＷＲ，再生信号
ＲＤ，消去信号ＥＲを入力し、各信号ＷＲ，ＲＤ，ＥＲ
に応じた制御信号を出力する。記憶又は再生モードの
時、即ち、ロウデコーダ１２は、その時のモードに応じ
た制御信号を入力し、アドレス信号ＡＤＲに基づいてゲ
ートラインＧ1 〜Ｇn を順次選択する。そして、選択し
たゲートラインＧ1 〜Ｇn に対して記憶，再生モードに
応じた記憶電圧ＶW ，再生電圧ＶR1を印加するようにな
っている。従って、メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2n
の制御ゲートには記憶電圧ＶW 又は再生電圧ＶR1が順次
印加されるようになっている。

【００３７】一方、消去モードの時、即ち、ロウデコー
ダ１２は消去信号ＥＲに応じた制御信号を入力すると、
全てのゲートラインＧ1 〜Ｇn を一括して選択するよう
になっている。従って、ロウデコーダ１２は全てのゲー
トラインＧ1 〜Ｇn に対して消去電圧ＶE1を印加するよ
うになっている。その結果、全てのメモリセルＣ11〜Ｃ
1n，Ｃ21〜Ｃ2nの制御ゲートに対して同時に消去電圧Ｖ
E1が印加される。

【００３８】また、コラムデコーダ１３には入力回路１
５が接続され、ロウデコーダ１２と同様に記憶信号Ｗ
Ｒ，再生信号ＲＤ，消去信号ＥＲに応じた制御信号を入
力するようになっている。

【００３９】また、コラムデコーダ１３には、抵抗ＲR
の一端が接続され、抵抗ＲR の他端は電圧発生回路１４
に接続されて再生電圧ＶR2が供給される。また、コラム
デコーダ１３には、抵抗ＲW の一端が接続され、抵抗Ｒ
W の他端は接続されている。更に、コラムデコーダ１３
は電圧発生回路１４に直接接続され、消去電圧ＶE2を入
力するようになっている。

【００４０】コラムデコーダ１３は記憶信号ＷＲを入力
すると、入力したアドレス信号ＡＤＲに基づいてソース
ラインＳ1 ，Ｓ2 を順次選択し、その選択したソースラ
インＳ1 ，Ｓ2 を抵抗ＲW を介して接地するようになっ
ている。また、コラムデコーダ１３はドレインラインＤ
に入力データＡinを印加するよになっている。

【００４１】コラムデコーダ１３は再生信号ＲＤを入力
すると、入力したアドレス信号ＡＤＲに基づいてソース
ラインＳ1 ，Ｓ2 を順次選択し、その選択したソースラ
インＳ1 ，Ｓ2 を接地するようになっている。また、コ
ラムデコーダ１３は、ドレインラインＤに抵抗ＲR を介
して再生電圧ＶR2を印加する。そして、コラムデコーダ
１３は、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nに記憶さ
れた入力データＡinをドレインラインＤを介して読み出
し、出力データＡout として出力するようになってい
る。

【００４２】尚、本実施例において、メモリ３は、記憶
したアナログ信号を消去する場合、全てのメモリセルＣ
11〜Ｃ1n，Ｃ21〜Ｃ2nが選択され、アナログデータが一
括に消去される一括消去型の構成になっている。即ち、
メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nは、記憶又は再生モ
ードのときには順次選択されてアナログデータの記憶，
再生が順次行われ、消去モードのときには一括に選択さ
れてアナログデータが消去される。従って、各メモリセ
ルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nを順次選択して消去するもの
に比べて高速に消去可能となっている。

【００４３】次に、メモリセルＣ11の構成を図４に従っ
て説明する。尚、メモリセルＣ12〜Ｃ1n，Ｃ21〜Ｃ2nの
構造は、メモリセルＣ11と同じ構造であるので、その説
明を省略する。

【００４４】図４は、メモリセルＣ11の断面図である。
半導体基板２１はＮ型の半導体基板であって、その半導
体基板２１上にはＰ型のドレイン領域２２とソース領域
２３とが形成されている。ドレイン領域２２とソース領
域２３との間にはチャネルが形成されている。ソース領
域２３とチャネルの上方には絶縁層を介して浮遊ゲート
２４が形成されている。浮遊ゲート２４は、その一端が
ソース領域２３上に形成され、他端はチャネルのほぼ半
分を覆うように形成されている。浮遊ゲート２４はその
端部が中央よりも高く突出して形成されている。

【００４５】ドレイン領域２２とチャネル上には絶縁層
を介して制御ゲート２５が形成されている。また、制御
ゲート２５は、浮遊ゲート２４のほぼ半分を覆うように
形成されている。そして、メモリセルＣ11の制御ゲート
２５は、メモリセルＣ21の制御ゲートと共に形成されて
ゲートラインＧ1 を構成している。同様に各メモリセル
Ｃ12〜Ｃ1n，Ｃ22〜Ｃ2nの制御ゲートが共に形成されて
各ゲートラインＧ2 〜Ｇn を構成している。

【００４６】ドレイン領域２２とソース領域２３にはコ
ンタクタ２６がそれぞれ形成されている。そして、各メ
モリセルＣ11〜Ｃ2nのドレイン領域に形成されたコンタ
クタが互いに接続されてドレインラインＤを構成してい
る。また、メモリセルＣ11〜Ｃ1nのソース領域２３を列
方向に連続するようにして形成することによりソースラ
インＳ1 を構成し、メモリセルＣ21〜Ｃ2nのソース領域
２３を列方向に連続するようにして形成することにより
ソースラインＳ2 を構成している。

【００４７】次に、消去、記憶、再生モードにおけるメ
モリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nの動作を順に説明す
る。尚、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nは同一の
構造であるので、各モードにおいて同様に動作する。従
って、メモリセルＣ11での動作を説明し、メモリセルＣ
12〜Ｃ1n，Ｃ21〜Ｃ2nの動作の説明を省略する。

【００４８】先ず、消去モードの動作について説明す
る。図５は、消去モードにおける動作を説明するメモリ
セルＣ11の模式図である。前記したように、メモリセル
Ｃ11の制御ゲート２５には消去電圧ＶE1が印加され、ソ
ース領域２３には消去電圧ＶE2が印加されている。ま
た、メモリセルＣ11のドレイン領域２２は接地されてい
る。このとき印加される各電圧を、例えば消去電圧ＶE1
（＝２Ｖ）、消去電圧ＶE2（＝１２Ｖ）とすると、浮遊
ゲート２４の電位ＶFGは消去電圧ＶE2に応じた電位（本
実施例では１０Ｖ程度になると予測される）に上昇す
る。この時、浮遊ゲート２４の真下のチャネルはオン状
態、制御ゲート２５の真下のチャネルはわずかなオン状
態となる。その結果、両ゲート２４，２５間の真下のチ
ャネル中央部だけに高電界がかかり、電荷（ホット・エ
レクトロン）が浮遊ゲート２４に注入され蓄えられる。
その結果、ソース領域２３とドレイン領域２２との間は
所定の抵抗値となる。尚、本実施例では、消去モードに
おいて浮遊ゲート２４に電荷が注入されたときのメモリ
セルＣ11の抵抗値を抵抗値ＲC とし、例えばその抵抗値
を４ＫΩとする。

【００４９】次に、記憶モードの動作について説明す
る。図６は、記憶モードにおける動作を説明するメモリ
セルＣ11の模式図である。前記したように、メモリセル
Ｃ11の制御ゲート２５には記憶電圧ＶW が印加され、ソ
ース領域２３は抵抗ＲW を介して接地されている。そし
て、メモリセルＣ11のドレイン領域２２には、記憶すべ
き入力データＡinが入力されている。

【００５０】この時、ソース領域２３の電位は、ドレイ
ン領域２２に印加された入力データＡinの電位をメモリ
セルＣ11の抵抗値ＲC とソース領域２３に接続した抵抗
ＲWとで分圧した電位となる。その結果、浮遊ゲート２
４の電位ＶFGは、そのソース領域２３の電位Ｖs に応じ
て比例した値となる。

【００５１】例えば、制御ゲート２５に印加される記憶
電圧ＶW ＝１６Ｖ、メモリセルＣ11の抵抗値ＲC ＝４Ｋ
Ω、抵抗ＲW ＝１ＫΩとし、メモリセルＣ11に記憶すべ
き入力データＡinの電位Ｖd を５Ｖとすると、ソース領
域２３の電位Ｖs は、 Ｖs ＝Ｖd ・（ＲW ／（ＲC ＋ＲW ）） （１） であるので、Ｖs ＝１Ｖとなる。そして、浮遊ゲート２
４の電位ＶFGは、ソース領域２３の電位ＶS に比例し、 ＶFG＝Ｋ・Ｖs ＝Ｋ・Ｖd ・（ＲW ／（ＲC ＋ＲW ）） （２） となる。ここで、Ｋは係数であって、本実施例ではＫ＝
２とすると、ソース領域２３の電位ＶS ＝１Ｖであるの
で、浮遊ゲート２４の電位ＶFG＝２Ｖとなる。

【００５２】浮遊ゲート２４に蓄えられた電荷は、制御
ゲート２５の電位ＶW と浮遊ゲート２４の電位ＶFGとの
電位差ΔＶに応じて制御ゲート２５に向かって引き抜か
れる。即ち、電位差ΔＶが所定の電位差以上の場合、電
荷の引き抜きが行われ、メモリセルＣ11の抵抗値ＲC は
減少する。そして、電位差ΔＶが所定の電位になると、
電荷の引き抜きは停止する。そして、この電荷の引き抜
きは、前記したクロック信号ＣＫのパルス間隔よりも短
い時間で終了するようになっている。

【００５３】そして、この場合、この電荷の引き抜きが
停止するときの電位差ΔＶを例えば１３Ｖとすると、電
位差ΔＶは１４Ｖとなるので、電荷の引き抜きが行われ
る。電荷の引き抜きが進んでメモリセルＣ11の抵抗値Ｒ
C が減少すると、その抵抗値ＲC の減少に応じてソース
領域２３の電位ＶS 、即ち、浮遊ゲート２４の電位ＶFG
が上昇する。そして、浮遊ゲート２４と制御ゲート２５
との電位差ΔＶが１３Ｖになると、電荷の引き抜きは停
止する。このとき、浮遊ゲート２４と制御ゲート２５と
の電位差ΔＶ＝１３Ｖであり、制御ゲート２５の電位Ｖ
W ＝１６Ｖであるので、浮遊ゲートＶFG＝３Ｖとなる。
すると、式（２）よりソース領域２３の電位ＶS ＝１．
５Ｖとなる。

【００５４】この時、ソース領域２３の電位Ｖs ＝１．
５Ｖであるので、メモリセルＣ11の抵抗値ＲC は、 ＲC ＝ＲW ・（（Ｖd −Ｖs ）／Ｖs ） （３） であるので、メモリセルＣ11の抵抗値ＲC ≒２．３ＫΩ
となる。

【００５５】一方、入力データＡinの電位Ｖd ＝３Ｖの
とき、ソース領域２３の電位Ｖs は、式（１）よりＶs
＝０．６Ｖとなり、浮遊ゲート２４の電位ＶFGは、式
（２）よりＶFG＝１．２Ｖとなる。その結果、制御ゲー
ト２５の電位ＶW （＝１６Ｖ）と浮遊ゲート２４の電位
ＶFGとの電位差ΔＶは、ΔＶ＝１４．８Ｖとなる。従っ
て、電位差ΔＶは電荷の引き抜きが停止する電位差（＝
１３Ｖ）より大きいので、電荷の引き抜きが行われる。

【００５６】そして、電荷の引き抜きが進んでメモリセ
ルＣ11の抵抗値ＲC が減少すると、その抵抗値ＲC の減
少に応じてソース領域２３の電位ＶS は上昇する。そし
て、電位差ΔＶが１３Ｖになると、電荷の引き抜きが停
止する。

【００５７】この時、浮遊ゲート２４の電位ＶFGは３Ｖ
となるので、ソース領域２３の電位ＶS は１．５Ｖにな
る。すると、メモリセルＣ11の抵抗値ＲC は、式（３）
によりＲC ＝１ＫΩとなる。

【００５８】即ち、入力データＡinの電位Ｖd が５Ｖの
とき、メモリセルＣ11の抵抗値ＲC≒２．３ＫΩとな
り、電位Ｖd が３Ｖのとき、メモリセルＣ11の抵抗値Ｒ
C は１ＫΩとなる。従って、メモリセルＣ11の抵抗値Ｒ
C は電位Ｖd 、即ち、入力データＡinに応じた値とな
る。

【００５９】次に、再生モードの動作について説明す
る。図７は、再生モードにおける動作を説明するメモリ
セルＣ11の模式図である。前記したように、メモリセル
Ｃ11の制御ゲート２５には再生電圧ＶR1（本実施例では
４Ｖ）が印加され、ソース領域２３は接地されている。
そして、メモリセルＣ11のドレイン領域２２には、抵抗
ＲR を介して再生電圧ＶR2（本実施例では２Ｖ）が印加
され、そのドレイン領域２２と抵抗ＲR との間から出力
データＡoutが出力されるようになっている。

【００６０】即ち、記憶されたアナログデータに応じた
メモリセルＣ11の抵抗値をＲC とすると、出力データＡ
out は、再生電圧ＶR2を抵抗ＲR の抵抗値と抵抗値ＲC
とで分圧した電圧となり、抵抗値ＲC に応じた電圧とな
る。また、抵抗値ＲC は、記憶モードにより入力データ
Ａinに応じた値となっている。従って、出力データＡou
t は入力データＡinに応じた電圧となる。

【００６１】また、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ
2nの抵抗値ＲC は、それぞれに記憶された入力データＡ
inに対応しているので、各メモリセルＣ11〜Ｃ1n，Ｃ21
〜Ｃ2nからそれぞれ出力される出力データＡout は入力
データＡinに対応したものとなる。従って、各メモリセ
ルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのバラツキに係わらずに音声
信号を記憶，再生することができる。次に、上記のよう
に構成された音声記憶再生装置の作用を図８に従って説
明する。

【００６２】先ず、使用者はモード選択回路７を操作
し、消去モードを選択する。すると、モード選択回路７
は、図８に示すように、消去モードに応じた消去信号Ｅ
Ｒをメモリ３へ出力する。メモリ３は消去信号ＥＲを入
力すると、全てのメモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nを
選択し、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのゲート
ラインＧ1 〜Ｇn に消去電圧ＶE1を、ソースラインＳ1
，Ｓ2 に消去電圧ＶE2を印加し、ドレインラインＤを
接地する。すると、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ
2nは、それぞれ浮遊ゲート２４に電荷が注入されてオン
となり、消去モードは終了する。

【００６３】次に、使用者は、音声信号を記憶すべくモ
ード選択回路７を操作して記憶モードを選択する。する
と、モード選択回路７は図８に示すように、記憶信号Ｗ
Ｒをメモリ３へ出力する。このとき、音声信号は、マイ
クロフォン１により電気信号に変換され、アンプ２を介
して入力データＡinとしてメモリ３に入力される。

【００６４】メモリ３は記憶信号ＷＲを入力すると、ア
ドレス信号ＡＤＲに基づいてゲートラインＧ1 〜Ｇn ，
ソースラインＳ1 ，Ｓ2 を選択する。このとき、アドレ
ス信号ＡＤＲは、クロック生成回路９からのクロック信
号ＣＫに基づいて変化する。そして、先ずゲートライン
Ｇ1 とソースラインＳ1 とが選択される。

【００６５】すると、メモリ３のコラムデコーダ１３は
選択したソースラインＳ1 を抵抗ＲW を介して接地し、
ドレインラインに入力データＡinを印加する。そして、
ロウデコーダ１２が選択したゲートラインＧ1 を介して
メモリセルＣ11に記憶電圧ＶW が印加される。すると、
メモリセルＣ11の浮遊ゲート２４から入力データＡinに
応じて電荷が引き抜かれてメモリセルＣ11は入力データ
Ａ11に応じた抵抗値ＲC となる。その結果、その時の入
力データＡ11に応じた電荷がメモリセルＣ11の浮遊ゲー
ト２４に蓄えられる。

【００６６】次のサンプリングタイミングでは、新たな
アドレス信号ＡＤＲに基づいてゲートラインＧ2 が選択
され、メモリセルＣ12の制御ゲート２５に記憶電圧ＶW
が印加される。すると、メモリセルＣ11と同様にメモリ
セルＣ12は、入力データＡ12に応じた抵抗値ＲC とな
る。その結果、その時の入力データＡ12に応じた電荷が
メモリセルＣ12の浮遊ゲート２４に蓄えられる。

【００６７】そして、サンプリングタイミング毎に次々
とゲートラインＧ3 〜Ｇn が選択され、その時々の入力
データＡ13〜Ａ1nに応じた電荷がメモリセルＣ13〜Ｃ1n
に蓄えられる。

【００６８】メモリセルＣ1nに入力データＡinが記憶さ
れると、コラムデコーダ１３は次にソースラインＳ2 を
抵抗ＲW を介して接地する。すると、入力データＡin
は、上記したメモリセルＣ11〜Ｃ1nと同様に、その時々
の入力データＡ21〜Ａ2nに応じた電荷がメモリセルＣ21
〜Ｃ2nに順次蓄えられる。そして、メモリセルＣ2nに記
憶されると、記憶モードは終了する。

【００６９】次に、使用者は音声信号を再生すべく再生
モードを選択する。すると、モード選択回路７は再生信
号ＲＤをメモリ３へ出力する。メモリ３は、再生信号を
入力すると、記憶モードと同様に、アドレス信号ＡＤＲ
に基づいてゲートラインＧ1〜Ｇn ，ソースラインＳ1
，Ｓ2 を選択する。このとき、アドレス信号ＡＤＲ
は、クロック生成回路９からのクロック信号ＣＫに基づ
いて変化する。そして、先ずゲートラインＧ1 とソース
ラインＳ1 とが選択される。

【００７０】すると、メモリ３のコラムデコーダ１３
は、選択したソースラインＳ1 を接地し、ドレインライ
ンには抵抗ＲR を介して再生電圧ＶR2を印加する。そし
て、ロウデコーダ１２が選択したゲートラインＧ1 に再
生電圧ＶR2が印加される。すると、メモリセルＣ11の抵
抗値ＲC に応じた電圧がドレインと抵抗ＲR との間から
出力データＡout として出力される。

【００７１】次のサンプリングタイミングでは、新たな
アドレス信号ＡＤＲに基づいてゲートラインＧ2 が選択
され、メモリセルＣ12の制御ゲート２５に再生電圧ＶR2
が印加される。すると、メモリセルＣ11と同様に、メモ
リセルＣ12の抵抗値ＲC に応じた電圧がドレインと抵抗
ＲR との間から出力データＡout として出力される。そ
して、出力データＡout はＬＰＦ４，アンプ５を介して
スピーカ６へ出力され、音声に変換される。

【００７２】サンプリングタイミング毎に次々とゲート
ラインＧ3 〜Ｇn が選択され、メモリセルＣ13〜Ｃ1nの
抵抗値ＲC が読み出されて出力データＡout として出力
される。そして、出力データＡout はＬＰＦ４，アンプ
５を介してスピーカ６へ順次出力され、音声に変換され
る。

【００７３】そして、メモリセルＣ2nの抵抗値ＲC が読
み出されて出力データＡout として出力されると、再生
モードは終了する。このように、本実施例によれば、各
メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nのソースを抵抗ＲW
を介して接地し、ドレインには入力データＡinを印加す
る。各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nの制御ゲート
２５には記憶電圧ＶW を順次印加し、各メモリセルＣ11
〜Ｃ1n，Ｃ21〜Ｃ2nの浮遊ゲート２４に蓄えられた電荷
を制御ゲート２５に向かって引き抜くようにした。

【００７４】電荷の引き抜きは、制御ゲート２５の電位
ＶW と浮遊ゲート２４の電位ＶFGとの電位差ΔＶが所定
の値となったときに停止するので、各メモリセルＣ11〜
Ｃ1n，Ｃ21〜Ｃ2nのの抵抗値ＲC は、入力データＡinに
応じた値となる。従って、各メモリセルＣ11〜Ｃ1n，Ｃ
21〜Ｃ2nのバラツキに関係なく、高精度に入力データＡ
inを記憶することができる。

【００７５】また、各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ
2nは入力データＡinに応じた抵抗値ＲC となって直接ア
ナログ量を記憶することができるので、Ａ／Ｄ変換器が
不要となり、簡単な構成で、且つ高精度に音声信号に応
じた入力データＡinを記憶することができる。また、入
力データＡinの書き込み，読み出しを繰り返さないの
で、高速に入力データＡinを記憶することができる。

【００７６】また、サンプリングタイミング毎にゲート
ラインＧ1 〜Ｇn とソースラインＳ1 ，Ｓ2 を選択して
各メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nに入力データＡin
を記憶させるようにしたので、サンプリングのための回
路を必要とせず、簡単な回路構成とすることができる。

【００７７】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例において、音声記憶再生装置に具体化し
たが、音声以外のアナログ量を記憶する記憶再生装置に
具体化する。

【００７８】２）上記実施例において、セルアレイ１１
を列Ｌ１，Ｌ２により構成したが、列数を増やす。この
構成により、メモリセルの数が増加し、記憶できる入力
データＡinの時間を長くすることができる。

【００７９】３）メモリセルＣ11〜Ｃ1n，Ｃ21〜Ｃ2nを
ソースラインＳに接続したが、ソースラインを別々に設
け、コラムデコーダ１３によりアドレス信号ＡＤＲに応
じて選択する。

【００８０】４）クロック生成回路９にて生成するクロ
ック信号ＣＫのパルス間隔を記憶しようとするアナログ
量の変化に応じて適宜変更する。 ５）上記実施例では、使用者の操作により各モードの選
択を行ったが、使用目的により適宜変更する。例えば、
留守番電話のメッセージの記憶に用いた場合、消去、再
生モードは使用者の操作により選択される。そして、記
憶モードは、外部からかかってきた電話に基づいて選択
され、メッセージが入力データＡinとして記憶される。

【００８１】また、各モードを他の装置により選択する
ようにする。 ６）上記実施例では、音声等の連続したアナログ信号を
メモリセルＣ11〜Ｃ2nに順次記憶するようにしたが、１
つ又は複数のアナログ信号をメモリセルＣ11〜Ｃ2nを選
択して記憶するようにしたもよい。

【００８２】７）上記実施例では、アナログ信号を消去
する場合に全てのメモリセルＣ11〜Ｃ2nを選択して一括
して消去する一括消去型のメモリ３としたが、メモリセ
ル１１を複数のブロックに分割し、ブロック単位で消去
する分割消去型としてもよい。

【００８３】８）上記実施例において、アナログ信号の
記憶時にソース領域２３に接続する抵抗ＲW は、通常の
抵抗素子の他、ＭＯＳトランジスタの定電流抵抗とする
ことも可能である。そして、そのＭＯＳトランジスタの
電流に対する抵抗値は、線型性を有していなくても問題
はない。

【００８４】９）上記実施例において、アナログ信号の
読み出す際には、メモリセルＣ11〜Ｃ2nの抵抗値ＲC を
電圧値あるいは電流値として取り出せる手段であればよ
く、抵抗分割により電圧値を読み出すものに限られるも
のではない。

【００８５】以上、この発明の実施例について説明した
が、実施例から把握できる請求項以外の技術的思想につ
いて、以下にその効果とともに記載する。前記アナログ
量は音声信号である請求項５〜７のうちいずれか１項に
記載の半導体記憶装置。この構成により、音声信号を実
時間で記憶することができる。

【００８６】

【発明の効果】以上詳述したように本発明によれば、簡
単な構成で、高速に、且つ高精度にアナログ量を書き込
むことができるアナログ量の記憶方法を提供することが
できる。また、そのような方法で記憶されたアナログ量
の読み出し方法を提供することができる。更に、そのよ
うなアナログ量の記憶方法及び読み出し方法を用いた半
導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明を音声記憶再生装置に具体化した一実施
例のブロック回路図である。

【図２】音声の記憶及び再生を説明する波形図である。

【図３】メモリの構成を説明するブロック回路図であ
る。

【図４】メモリセルの構造を説明する断面図である。

【図５】消去モードにおけるメモリセルの模式図であ
る。

【図６】記憶モードにおけるメモリセルの模式図であ
る。

【図７】再生モードにおけるメモリセルの模式図であ
る。

【図８】メモリの各部におけるタイミングチャートであ
る。

【符号の説明】

１２ 記憶用電圧供給手段，第１の消去用電圧供給手
段，第１の再生用電圧供給手段としてロウデコーダ １３ データ入力手段，第２の消去用電圧供給手段，第
２の再生用電圧供給手段としてコラムデコーダ １４ 電圧生成回路 ２２ ドレイン領域 ２３ ソース領域 ２４ 浮遊ゲート ２５ 制御ゲート Ａin アナログ信号としての入力データ Ｃ11〜Ｃ1n，Ｃ21〜Ｃ2n メモリセル ＲR ，ＲW 電流制限素子としての抵抗 ＶW 記憶電圧 ＶE1 第１の消去電圧 ＶE2 第２の消去電圧 ＶR1 第１の再生電圧 ＶR2 第２の再生電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート及び制御ゲートからなる二重
   ゲート構造を有するトランジスタにより構成されるメモ
   リセルにアナログ量を記憶する記憶方法において、メモ
   リセルトランジスタのチャネル側から前記浮遊ゲートに
   一定量の電荷を注入して蓄積した後に、記憶すべきアナ
   ログ量に応じて前記浮遊ゲートから制御ゲート側に電荷
   を引き抜いて、前記浮遊ゲートに蓄積される電荷の量を
   前記アナログ量と対応付けることを特徴とするアナログ
   量の記憶方法。
2. 【請求項２】 浮遊ゲート及び制御ゲートからなる二重
   ゲート構造を有するトランジスタにより構成されるメモ
   リセルにアナログ量を記憶する記憶方法において、メモ
   リセルトランジスタのドレインを接地し、制御ゲート及
   びソースにそれぞれ第１及び第２の消去電圧を印加して
   チャネル側から浮遊ゲートに一定量の電荷を注入して蓄
   積した後に、メモリセルトランジスタのソースを電流制
   限素子を介して接地し、制御ゲートに書き込み電圧を印
   加すると共に、ドレインに記憶すべきアナログ量に応じ
   た電圧を供給して前記浮遊ゲートから制御ゲート側に電
   荷を引き抜いて、前記浮遊ゲートに蓄積される電荷の量
   を前記アナログ量と対応付けることを特徴とするアナロ
   グ量の記憶方法。
3. 【請求項３】 浮遊ゲート及び制御ゲートからなる二重
   ゲート構造を有するトランジスタにより構成されるメモ
   リセルから、浮遊ゲートに蓄積される電荷の量に対応付
   けられて記憶されるアナログ量を読み出す読み出し方法
   において、メモリセルトランジスタの制御ゲートに所定
   の再生電圧を印加したときにソース及びドレインの間に
   生じる抵抗値を電圧値あるいは電流値として取り出すこ
   とを特徴とするアナログ量の読み出し方法。
4. 【請求項４】 浮遊ゲート及び制御ゲートからなる二重
   ゲート構造を有するトランジスタにより構成されるメモ
   リセルから、浮遊ゲートに蓄積される電荷の量に対応付
   けられて記憶されるアナログ量を読み出す読み出し方法
   において、メモリセルトランジスタの制御ゲートに第１
   の再生電圧を印加し、ソースを接地すると共にドレイン
   に一定の抵抗値を有する抵抗を介して第２の再生電圧を
   印加し、ドレインと抵抗との間から前記浮遊ゲートに蓄
   積された電荷の量に応じたアナログ量を読み出すことを
   特徴とするアナログ量の読み出し方法。
5. 【請求項５】 浮遊ゲート（２４）を有するメモリセル
   （Ｃ11）と、 前記メモリセル（Ｃ11）の制御ゲート（２５）に予め設
   定された第１の消去電圧（ＶE1）を印加する第１の消去
   用電圧供給手段（１２）と、 前記メモリセル（Ｃ11）のソース（２３）に予め設定さ
   れた第２の消去電圧（ＶE2）を印加する第２の消去用電
   圧供給手段（１３）と前記メモリセル（Ｃ11）の制御ゲ
   ート（２５）に予め設定された記憶電圧（ＶW ）を印加
   する記憶用電圧供給手段（１２）と、 前記メモリセル（Ｃ11）のドレイン（２２）に該メモリ
   セルに記憶すべきアナログ量に応じたアナログ信号（Ａ
   in）を供給するデータ入力手段（１３）とからなる半導
   体記憶装置。
6. 【請求項６】 請求項５に記載の半導体記憶装置におい
   て、 前記メモリセル（Ｃ11）の制御ゲート（２５）に第１の
   再生電圧（ＶR1）を印加する第１の再生用電圧供給手段
   （１２）と、 前記メモリセル（Ｃ11）のドレイン（２２）に抵抗（Ｒ
   R ）を介して第２の再生電圧（ＶR2）を印加する第２の
   再生用電圧供給手段（１３）とからなる半導体記憶装
   置。
7. 【請求項７】 浮遊ゲート（２４）を有し、アレイ状に
   配置されたメモリセル（Ｃ11〜1n，Ｃ21〜Ｃ2n）と、 前記メモリセル（Ｃ11〜1n，Ｃ21〜Ｃ2n）の行を選択
   し、その選択したメモリセル（Ｃ11〜1n，Ｃ21〜Ｃ2n）
   に対して、アナログ量を記憶する場合にはその制御ゲー
   トに記憶電圧（ＶW ）を印加し、記憶されたアナログ量
   を読み出す場合にはその制御ゲートに第１の再生電圧
   （ＶR1）を印加し、記憶されたアナログ量を消去する場
   合にはその制御ゲートに第１の消去電圧（ＶE1）を印加
   するロウデコーダ（１２）と、 前記メモリセル（Ｃ11〜1n，Ｃ21〜Ｃ2n）の列を選択
   し、その選択したメモリセル（Ｃ11〜1n，Ｃ21〜Ｃ2n）
   に対して、アナログ量を記憶する場合にはソースを抵抗
   （ＲW ）を介して接地するとともにドレインに記憶すべ
   きアナログ量に応じたアナログ信号（Ａin）を供給し、
   記憶されたアナログ量を読み出す場合にはそのソースを
   接地するとともにドレインに抵抗（ＲR ）を介して第２
   の再生電圧（ＶR2）を印加し、記憶されたアナログ量を
   消去する場合にはそのドレインを接地するとともにソー
   スに第２の消去電圧（ＶE2）を印加するコラムデコーダ
   （１３）と、 前記ロウ及びコラムデコーダ（１２，１３）に接続さ
   れ、前記記憶電圧（ＶW）、第１及び第２の再生電圧
   （ＶR1，ＶR2）、第１及び第２の消去電圧（ＶE1，ＶE
   2）を生成する電圧生成回路（１４）とを備えた半導体
   記憶装置。