JPH08227374A - メモリシステム - Google Patents

Abstract

(57)【要約】 【目的】 入力信号のセットアップタイムを確実に確保
しながら、シンクロナスＤＲＡＭの高速アクセスが可能
なメモリシステムを提供することを目的とする。 【構成】 複数のシンクロナスＤＲＡＭチップを記憶手
段として使用すメモリシステムにおいて、シンクロナス
ＤＲＡＭみに供給するクロック周波数を変更する変更手
段を有するよう構成した。

Description

【発明の詳細な説明】

【産業上の利用分野】本願発明は、ＣＰＵによって制御
されるメモリシステムに関する。さらに詳しくは、プリ
ンタ装置、スキャナ装置等に使用される画像メモリシス
テムに関するものである。

【０００１】

【従来の技術】従来、画像メモリとして使用される記憶
手段は、大容量、低コストを実現するため、高速ペ−ジ
モ−ド、スタティク・コラム・モ−ド、ニブル・モ−ド
のＤＲＡＭ（ダイナミックランダムアクセスメモリ）に
より構成されていた。

【０００２】高速ペ−ジモ−ドのＤＲＡＭは、ＲＡＳ
（ロ−アドレスシグナル）をアサ−トしたままの状態で
ＣＡＳ（コラムアドレスシグナル）及びコラムアドレス
を入力しなおすことで、同一アドレスに対して、高速に
ランダムアクセスを行うことができる。

【０００３】スタティックコラムモ−ドのＤＲＡＭは、
ＲＡＳ（ロ−アドレスシグナル）をアサ−トしたままの
状態でコラムアドレスを変化させることで、高速ペ−ジ
モ−ド同様、同一行アドレスに対して高速アクセスが行
えるものであり、更にＣＡＳによって、コラムアドレス
をストロ−ブする必要がないので高速か化が可能であ
る。

【０００４】ニブルモ−ドのＤＲＡＭは、通常のアクセ
ス終了後、ＲＡＳをアサ−トしたままの状態で、ＣＡＳ
をトグルさせることによって下位の２ビット分がインク
リメントされたアドレスのデ−タがシ−ケンシャルにア
クセスされる。ニブルモ−ドは４ワ−ド分しかバ−スト
アクセスできないが、他のモ−ドにくらべて高速である
という特徴を有する。

【０００５】しかしながら、高速にアクセスが実現でき
るといっても、そのサイクルタイムは４０ｎｓｅｃ（２
５ＭＨｚ）程度であり、更に高速にアクセスが実現する
ためには、バス幅を広げたり、高価なＳＲＡＭをい使用
する必要があった。バス幅を広げた場合には、その分制
御回路が複雑となり、遅延時間の増加、最低構成単位の
増加という問題点があった。

【０００６】かかる、問題点はシンクロナスＤＲＡＭを
使用することにより解決できる。シンクロナスＤＲＡＭ
は、従来のＤＲＡＭを完全同期型にしたものであり、同
期型にしたため、ロ−アドレスやコラムアドレスのエン
トリ、リフレッシュなどについてクロックの立上りエッ
ジに対してコマンドとして与える。リ−ド（読みだし）
に関しては、最初のデ−タまでのアクセス時間は従来の
ＤＲＡＭと変わらないが、その後のデ−タがクロックご
とに出力される。この時アクセスの順番は、モ−ド設定
にて行うので、コラムアドレスをクロックごとに入力す
る必要はない。ライト（書き込み）に関しては、最初の
デ−タからクロックごとに入力することができる。そし
て、このクロックの周期が高速（１００ＭＨｚ）のた
め、高速アクセスが可能となる。

【０００７】シンクロナスＤＲＡＭは完全同期型である
ため、入力信号がクロックに対してセットアップ、ホ−
ルドタイムを満足する様に構成すればよく、出力信号に
対してもクロックからの時間として定義されるので、比
較的制御回路を簡単に実現しやすい。尚、参考までに、
シンクロナスＤＲＡＭの構成そのものについて開示する
公知資料としては特開平５−１２０１１４号がある。

【０００８】

【発明が解決しようとする課題】前述のように、シンク
ロナスＤＲＡＭを使用することで、ＣＰＵの処理速度を
向上させるメモリシステムを提供することができ、完全
同期式であるため、制御回路が比較的簡単に構成でき
る。しかし、完全同期式であるため、クロックに対する
入力信号のセットアップ、ホ−ルドタイムの確保がネッ
クとなって、周波数の上限が決まってしまう。このた
め、シンクロナスＤＲＡＭの能力を生かしきれない場合
が発生していた。

【０００９】本願発明は、上述の技術課題に鑑みてなさ
れたものであり、その目的とするところは、入力信号の
セットアップタイムを確実に確保しながら、シンクロナ
スＤＲＡＭの高速アクセスが可能なメモリシステムを提
供することにある。

【００１０】

【課題を解決するための手段】本願発明はかかる目的を
達成するために、複数のシンクロナスＤＲＡＭチップを
記憶手段として使用すメモリシステムにおいて、シンク
ロナスＤＲＡＭみに供給するクロック周波数を変更する
変更手段を有するよう構成した。

【００１１】

【実施例】本願発明の一実施例について説明する。図１
は、本願発明の一実施例のメモリシステムを示す全体ブ
ロック図である。

【００１２】ＣＰＵ１０１は、全体のシステム制御、及
び、画像処理等を行う。該ＣＰＵは内部、即ちチップ上
にインストラクション（命令）とデ−タを格納するため
のキャッシュメモリを持っている。本実施例におけるＣ
ＰＵは、ミップス社のＲ４０００規格によるＲＩＳＣ型
（縮小易命令セット型）ＣＰＵを使用している。

【００１３】ＲＯＭ１０２はＣＰＵが実行するプログラ
ム、各種パラメ−タ等が記憶されている。

【００１４】スキャナインタ−フェ−ス（以下、スキャ
ナＩ／Ｆと記載する。）１０３は、スキャナとのインタ
−フェ−スを行う。

【００１５】ホストインタ−フェ−ス（以下、ホストＩ
／Ｆと記載する。）１０４はホストとのインタ−フェ−
スを行う。

【００１６】プリンタインタ−フェ−ス（以下、プリン
タＩ／Ｆと記載する。）１０５はプリンタとのインタ−
フェ−スを行う。

【００１７】画像メモリ１０６は前述のように複数のシ
ンクロナスＤＲＡＭチップによって構成されている。前
記画像メモリは、スキャナＩ／Ｆを通して読み込んだス
キャナデ−タやホストＩ／Ｆを通して受け取ったプリン
タデ−タをＣＰＵが処理して作成した画像デ−タを記憶
する。

【００１８】また、画像メモリは、ＣＰＵがワ−キング
用に使用したり、インストラクションをダウンロ−ド
し、プログラムを実行するような場合にも使用される。
画像メモリ上に記憶された画像デ−タは、プリンタＩ／
Ｆを介してプリンタに出力される。ＣＰＵの外部アクセ
スは、ＡＳＩＣ１０７を経由して行われる。

【００１９】図２は、ＡＳＩＣ１０７の内部ブロック図
である。ＣＰＵインタ−フェ−スユニット（以下、ＣＰ
ＵＩ／Ｆユニットという）２０１は、ＣＰＵとのインタ
−フェ−スを行い、ＣＰＵが外部アクセス要求を発行し
た場合ア−ビタ−２０３に対してバスの使用権を要求す
る。バスが獲得された場合にはＣＰＵに対するサ−ビス
を開始する。

【００２０】リフレッシュ制御ユニット２０２は、内部
にカウンタを持ち、このカウンタの値が一定の値になっ
た時にア−ビタ−２０３に対してリフレッシュを要求す
る。ア−ビタ−２０３は、ＣＰＵＩ／Ｆユニットとリフ
レッシュ制御ユニットからのリクエストのア−ビトレ−
ションを行い、要求内容に応じてＳＤＲＡＭ制御ユニッ
ト２０４、Ｉ／Ｏ制御ユニット２０５に命令を発行す
る。ＳＤＲＡＭ制御ユニットは画像メモリとして使用さ
れているＳＤＲＡＭに対するアクセス要求、及びリフレ
ッシュ要求に対するサ−ビスを実行する。Ｉ／Ｏ制御ユ
ニット２０５は、Ｉ／Ｏ空間に対してのアクセス要求に
対するサ−ビスを実行する。

【００２１】図３は、４ワ−ドのバ−スト・リ−ド時の
タイミングチャ−トを示す。ＣＰＵＩ／Ｆユニットは、
ＣＰＵからのアクセス要求を受け、ＣＬＫ０からＲＡＭ
ＲＥＱをＬ（ロ−）レベルにし、ア−ビタ−にバスの使
用権を要求する。ア−ビタ−はＳＤＲＡＭ制御ユニット
がアクセス要求受付可能状態になっていることを確認
し、優先順位の高いリクエストがないことを判断し、１
クロック目にＲＡＭＡＣＫをＬ（ロ−）レベルにしてＲ
ＡＭアクセスが認められたことを認識し、ＣＬＫ２から
ＬＯＷをＬレベルにして、クロックの発振周波数を低下
させることを要求する。

【００２２】同時に、ＳＤＲＡＭのアドレス・バスであ
るＲＡにロ−・アドレスをドライブし、ＲＡＳを、ＣＳ
をＬレベルにすることで、ロ−・アドレスの入力を行
う。ＣＬＫ４ではＬＯＷをＨ（ハイ）レベルに戻し、ク
ロック周波数をもとに戻すことを要求する。本実施例で
は、ＣＡＳ Ｌａｔｅｎｃｙ（キャス・ラテンシ−）＝
２、Ｂｕｒｓｔ Ｌｅｎｇｔｈ（バ−スト・レングス）
＝４としているので、カラムアドレス入力から２クロッ
ク後のＣＬＫ６で最初のリ−ドデ−タであるＤ０がデ−
タバス上からサンプリングでき、以降クロック毎にＤ３
までのト−タル４ワ−ド分のリ−ドデ−タをサンプリン
グできる。

【００２３】本実施例では、クロックの発振器としてＶ
ＣＯ（ボルテ−ジ・コントロ−ルド・オシレ−タ）を使
用し、ＬＯＷ信号でコントロ−ルしているので、コマン
ド入力の時（ＣＬＫ２，ＣＬＫ３）にクロック周波数を
低下させ、入力信号のセットアップ・タイムを確保で
き、その後は、通常の周波数に戻すので、デ−タ・アク
セスは本来の周波数で実行できる。

【００２４】

【発明の効果】以上説明したように本願発明によれば、
シンクロナスＤＲＡＭに供給する周波数を変化させるの
で、必要な場合には入力信号のセット・アップタイムを
確保できる様、周波数を低下させ、必要のない場合に
は、周波数を向上させることで確実にセット・アップタ
イムを確保しながら、シンクロナスＤＲＡＭを高速にア
クセスすることができる。

【００２５】

【図面の簡単な説明】

図１は、一実施例のメモリシステムのブロック図であ
る。図２は、ＡＳＩＣ１０７の内部ブロック図である。
図３は、タイミングチャ−トである。

【００２６】

【符号の説明】

１０１ ＣＰＵ １０２ ＲＯＭ １０３ スキャナＩ／Ｆ １０４ ホスト
Ｉ／Ｆ １０５ プリンタＩ／Ｆ １０６ 画像メ
モリ １０７ 制御ＡＳＩＣ ２０１ ＣＰＵＩ／Ｆユニット ２０２ リフレ
ッシュ制御ユニット ２０３ ア−ビタ− ２０４ ＳＤＲ
ＡＭ制御ユニット ２０５ Ｉ／Ｏ制御ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号株式会 社リコー内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のシンクロナスＤＲＡＭチップを記
   憶手段として使用すメモリシステムにおいて、シンクロ
   ナスＤＲＡＭみに供給するクロック周波数を変更する変
   更手段を有することを特徴とするメモリシステム。