JPH08101793A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH08101793A JPH08101793A JP6236160A JP23616094A JPH08101793A JP H08101793 A JPH08101793 A JP H08101793A JP 6236160 A JP6236160 A JP 6236160A JP 23616094 A JP23616094 A JP 23616094A JP H08101793 A JPH08101793 A JP H08101793A
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- Japan
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- synchronous dram
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Abstract
(57)【要約】
【目的】 どのようなアクセスアドレスに対しても高速
アクセス可能なメモリシステムを提供することを目的と
する。 【構成】 複数のシンクロナスＤＲＡＭチップを記憶手
段として使用すメモリシステムにおいて、チップセレク
ト線を除いたＣＰＵからの制御線及びデ−タ線を前記シ
ンクロナスＤＲＡＭの各チップに対して接続するととも
に、現在有効になっているシンクロナスＤＲＡＭのアド
レスを保持する保持手段と、前記保持手段に格納されて
いるアドレスと次のリクエストアドレスとの比較を行う
比較手段とを有し、前記比較手段の比較結果に応じて前
記シンクロナスＤＲＡＭチップへのアクセスを制御する
よう構成した。
アクセス可能なメモリシステムを提供することを目的と
する。 【構成】 複数のシンクロナスＤＲＡＭチップを記憶手
段として使用すメモリシステムにおいて、チップセレク
ト線を除いたＣＰＵからの制御線及びデ−タ線を前記シ
ンクロナスＤＲＡＭの各チップに対して接続するととも
に、現在有効になっているシンクロナスＤＲＡＭのアド
レスを保持する保持手段と、前記保持手段に格納されて
いるアドレスと次のリクエストアドレスとの比較を行う
比較手段とを有し、前記比較手段の比較結果に応じて前
記シンクロナスＤＲＡＭチップへのアクセスを制御する
よう構成した。
Description
【産業上の利用分野】本願発明は、ＣＰＵによって制御
されるメモリシステムに関する。さらに詳しくは、プリ
ンタ装置、スキャナ装置等に使用される画像メモリシス
テムに関するものである。
されるメモリシステムに関する。さらに詳しくは、プリ
ンタ装置、スキャナ装置等に使用される画像メモリシス
テムに関するものである。
【０００１】
【従来の技術】ＣＰＵ（中央処理装置）の処理速度が向
上するにしたがい、処理全体に占めるメモリ・アクセス
の時間の割合が大きくなり、この改善策が検討されてき
た。近年になって、デ−タ・アクセスのコマンド及びリ
−ド／ライトのアクセス・デ−タ自体を、クロック信号
に同期させてアクセスを行うＳＤＲＡＭ（シンクロナス
ＤＲＡＭ）が入手可能となってきている。
上するにしたがい、処理全体に占めるメモリ・アクセス
の時間の割合が大きくなり、この改善策が検討されてき
た。近年になって、デ−タ・アクセスのコマンド及びリ
−ド／ライトのアクセス・デ−タ自体を、クロック信号
に同期させてアクセスを行うＳＤＲＡＭ（シンクロナス
ＤＲＡＭ）が入手可能となってきている。
【０００２】このＳＤＲＡＭは、従来のＤＲＡＭと同様
の構成となっているが、インタ−フェイスの部分をクロ
ック同期にしたものであり、また、バ−スト・アクセス
時のアドレスの順番をＳＤＲＡＭの内部レジスタに設定
できる。このため、バ−ストリ−ド時には、最初にアド
レスを与えれば、レジスタ設定した時間後（ＣＡＳラテ
ンシ−として設定した時間後）、最初のデ−タがサンプ
リングでき、そこからクロックごとにレジスタ設定した
長さ分（バ−スト・レングスとして設定した長さ分）、
レジスタ設定した順番で、連続アクセスしたデ−タがサ
ンプリングできる。また、バ−スト・ライトについても
同様であり、最初にアドレスを与え、クロック毎にライ
ト・デ−タを与えていけば、レジスタ設定した長さ、順
番で連続ライトが行える。
の構成となっているが、インタ−フェイスの部分をクロ
ック同期にしたものであり、また、バ−スト・アクセス
時のアドレスの順番をＳＤＲＡＭの内部レジスタに設定
できる。このため、バ−ストリ−ド時には、最初にアド
レスを与えれば、レジスタ設定した時間後（ＣＡＳラテ
ンシ−として設定した時間後）、最初のデ−タがサンプ
リングでき、そこからクロックごとにレジスタ設定した
長さ分（バ−スト・レングスとして設定した長さ分）、
レジスタ設定した順番で、連続アクセスしたデ−タがサ
ンプリングできる。また、バ−スト・ライトについても
同様であり、最初にアドレスを与え、クロック毎にライ
ト・デ−タを与えていけば、レジスタ設定した長さ、順
番で連続ライトが行える。
【０００３】従って、従来のＤＲＡＭのように、バ−ス
ト・アクセス時に常にアドレスを与えたり、ストロ−ブ
信号を変化させる必要がないので、高速なデ−タアクセ
スが可能となる。尚、ＳＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）自身の構成については、例えば、特開平５−１２０
１１４号などに詳述されている。
ト・アクセス時に常にアドレスを与えたり、ストロ−ブ
信号を変化させる必要がないので、高速なデ−タアクセ
スが可能となる。尚、ＳＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）自身の構成については、例えば、特開平５−１２０
１１４号などに詳述されている。
【０００４】
【発明が解決しようとする課題】このように、ＳＤＲＡ
Ｍはデ−タアクセスの全てがクロック信号に同期して行
われ、また、最初のアドレスを入力するだけで、その後
のアクセス順がモ−ド設定値により決まるので、比較的
簡単な制御回路で実現でき、高速アクセスが可能であ
る。
Ｍはデ−タアクセスの全てがクロック信号に同期して行
われ、また、最初のアドレスを入力するだけで、その後
のアクセス順がモ−ド設定値により決まるので、比較的
簡単な制御回路で実現でき、高速アクセスが可能であ
る。
【０００５】しかしながら、最初のデ−タを得るまでの
時間は、従来のＤＲＡＭと変わらず所定の時間を要して
しまう。これを改善すべく、従来のペ−ジモ−ドに相当
する方法、即ち、アクセスのたびにプリチャ−ジを行う
のではなく、現在アクセス中のバンクのペ−ジと異なる
ペ−ジをアクセスする場合にプリチャ−ジを行うという
方法をとることができる。この場合は、同じペ−ジをア
クセスしている場合には、カラムアドレスを入力するだ
けで済むので、高速アクセスが可能となるが、現在アク
セス中のバンクのペ−ジと異なるペ−ジをアクセスする
場合には、異なるペ−ジであることを認識した後、プリ
チャ−ジを実行し、アクセスしたいアドレスを含むペ−
ジのロ−アドレスを入力し、それから、カラムアドレス
を入力してリ−ドを行うという手順を踏むため、余計に
時間がかかってしまうという問題が生じていた。
時間は、従来のＤＲＡＭと変わらず所定の時間を要して
しまう。これを改善すべく、従来のペ−ジモ−ドに相当
する方法、即ち、アクセスのたびにプリチャ−ジを行う
のではなく、現在アクセス中のバンクのペ−ジと異なる
ペ−ジをアクセスする場合にプリチャ−ジを行うという
方法をとることができる。この場合は、同じペ−ジをア
クセスしている場合には、カラムアドレスを入力するだ
けで済むので、高速アクセスが可能となるが、現在アク
セス中のバンクのペ−ジと異なるペ−ジをアクセスする
場合には、異なるペ−ジであることを認識した後、プリ
チャ−ジを実行し、アクセスしたいアドレスを含むペ−
ジのロ−アドレスを入力し、それから、カラムアドレス
を入力してリ−ドを行うという手順を踏むため、余計に
時間がかかってしまうという問題が生じていた。
【０００６】本願発明は、上述の技術課題に鑑みてなさ
れたものであり、その目的とするところは、どのような
アクセスアドレスに対しても高速アクセス可能なメモリ
システムを提供することにある。
れたものであり、その目的とするところは、どのような
アクセスアドレスに対しても高速アクセス可能なメモリ
システムを提供することにある。
【０００７】
【課題を解決するための手段】本願発明はかかる目的を
達成するために、複数のシンクロナスＤＲＡＭチップを
記憶手段として使用すメモリシステムにおいて、チップ
セレクト線を除いたＣＰＵからの制御線及びデ−タ線を
前記シンクロナスＤＲＡＭの各チップに対して接続する
とともに、現在有効になっているシンクロナスＤＲＡＭ
のアドレスを保持する保持手段と、前記保持手段に格納
されているアドレスと次のリクエストアドレスとの比較
を行う比較手段とを有し、前記比較手段の比較結果に応
じて前記シンクロナスＤＲＡＭチップへのアクセスを制
御するよう構成した。
達成するために、複数のシンクロナスＤＲＡＭチップを
記憶手段として使用すメモリシステムにおいて、チップ
セレクト線を除いたＣＰＵからの制御線及びデ−タ線を
前記シンクロナスＤＲＡＭの各チップに対して接続する
とともに、現在有効になっているシンクロナスＤＲＡＭ
のアドレスを保持する保持手段と、前記保持手段に格納
されているアドレスと次のリクエストアドレスとの比較
を行う比較手段とを有し、前記比較手段の比較結果に応
じて前記シンクロナスＤＲＡＭチップへのアクセスを制
御するよう構成した。
【０００８】
【実施例】本願発明の一実施例について説明する。図１
は、本願発明の一実施例のメモリシステムを示すブロッ
ク図である。
は、本願発明の一実施例のメモリシステムを示すブロッ
ク図である。
【０００９】ＣＰＵ１０１は、内部、即ちチップ上にイ
ンストラクション（命令）とデ−タを格納するためのキ
ャッシュメモリをもっており、外部アクセスは、シング
ル・リ−ド／ライト又はバ−スト・リ−ド／ライトにて
行う。本実施例におけるＣＰＵは、ミップス社のＲ４０
００規格によるＲＩＳＣ型（縮小易命令セット型）ＣＰ
Ｕを使用している。
ンストラクション（命令）とデ−タを格納するためのキ
ャッシュメモリをもっており、外部アクセスは、シング
ル・リ−ド／ライト又はバ−スト・リ−ド／ライトにて
行う。本実施例におけるＣＰＵは、ミップス社のＲ４０
００規格によるＲＩＳＣ型（縮小易命令セット型）ＣＰ
Ｕを使用している。
【００１０】制御ＡＳＩＣ１０２は、ＣＰＵ１０１から
のアクセス要求に応じて低速Ｉ／Ｏ１０３のアクセスの
ための制御や、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）１
０４のアクセスのための制御等を行う。
のアクセス要求に応じて低速Ｉ／Ｏ１０３のアクセスの
ための制御や、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）１
０４のアクセスのための制御等を行う。
【００１１】低速Ｉ／Ｏ１０３は、外部との通信を行う
ためのＤＵＡＲＴやＲＯＭなどから構成されている。
尚、ＤＵＡＲＴとはＣＰＵとのインタ−フェイスを含む
シリアル通信機である。符号１０４は、ＳＤＲＡＭ（シ
ンクロナス・ダイナミック・ランダム・アクセス・メモ
リ）であり、具体的には、プリンタやスキャナ等の画像
メモリとして使用されるものである。
ためのＤＵＡＲＴやＲＯＭなどから構成されている。
尚、ＤＵＡＲＴとはＣＰＵとのインタ−フェイスを含む
シリアル通信機である。符号１０４は、ＳＤＲＡＭ（シ
ンクロナス・ダイナミック・ランダム・アクセス・メモ
リ）であり、具体的には、プリンタやスキャナ等の画像
メモリとして使用されるものである。
【００１２】図２は、図１におけるＳＤＲＡＭ１０４の
詳細を示すものである。本実施例においては、１Ｍ＊１
６ビット構成の１６ＭビットＳＤＲＡＭを２個使用して
いる。符号２０１及び２０２はともに１６ＭビットＳＤ
ＲＡＭである。図２から明らかなようにこの２つのＳＤ
ＲＡＭチップ２０１、２０２には、ＣＳ（チップセレク
ト）線を除いて同じ制御線及びデ−タ線が接続されてい
る。ここでＳＤＲＡＭの１６本のバスライン即ち１６ビ
ットのデ−タバスであるＤバス（Ｄ［１５：０］）は、
ＣＰＵの１６本、即ち１６ビットのＳＹＳＡＤバス（Ｓ
ＹＳＡＤ［１５：０］）に直接接続されている。
詳細を示すものである。本実施例においては、１Ｍ＊１
６ビット構成の１６ＭビットＳＤＲＡＭを２個使用して
いる。符号２０１及び２０２はともに１６ＭビットＳＤ
ＲＡＭである。図２から明らかなようにこの２つのＳＤ
ＲＡＭチップ２０１、２０２には、ＣＳ（チップセレク
ト）線を除いて同じ制御線及びデ−タ線が接続されてい
る。ここでＳＤＲＡＭの１６本のバスライン即ち１６ビ
ットのデ−タバスであるＤバス（Ｄ［１５：０］）は、
ＣＰＵの１６本、即ち１６ビットのＳＹＳＡＤバス（Ｓ
ＹＳＡＤ［１５：０］）に直接接続されている。
【００１３】この二つのＳＤＲＡＭチップは同一内容を
同時にライト可能に構成している。
同時にライト可能に構成している。
【００１４】ＣＰＵはこのＳＹＳＡＤバスを、アドレス
／デ−タバスとして使用するのでここにＣＰＵがアクセ
ス要求するアドレスがドライブされることがある。リ−
ドデ−タとアドレスが衝突しないように制御されるのは
当然である。
／デ−タバスとして使用するのでここにＣＰＵがアクセ
ス要求するアドレスがドライブされることがある。リ−
ドデ−タとアドレスが衝突しないように制御されるのは
当然である。
【００１５】図２に示されるその他の信号線は、ＣＬＫ
（クロック）信号を除いて、制御ＡＳＩＣによってドラ
イブされる信号である。
（クロック）信号を除いて、制御ＡＳＩＣによってドラ
イブされる信号である。
【００１６】尚、ＳＹＳＡＤについては、以降で説明す
る図３及び図４においてＳＡＤと省略して記述してい
る。
る図３及び図４においてＳＡＤと省略して記述してい
る。
【００１７】ＳＤＲＡＭは、要求をコマンドとして与え
るられるため、前述した制御信号は他の信号との組み合
わせにより別の意味を有することがあるが、その主な用
途はつぎの通りである。
るられるため、前述した制御信号は他の信号との組み合
わせにより別の意味を有することがあるが、その主な用
途はつぎの通りである。
【００１８】ＲＡ［１１：０］は、アドレスの入力に使
用され、ＲＡＳ、ＣＡＳ、ＷＥはその組み合わせによ
り、アクティブ・コマンド、リ−ド・コマンド、ライト
・コマンド、プリチャ−ジ・コマンド等を表現するため
に使用される。ＬＤＱＭ、ＵＤＱＭはそれぞれ下位８ビ
ット、上位８ビットの入出力のマスクに使用される。Ｃ
ＫＥ（クロックイネ−ブル信号）は、クロックの立上り
エッジを無効化すること、及び、ＳＤＲＡＭのパワ−ダ
ウンモ−ドへの制御に使用される。ＣＳは、コマンド入
力を有効／無効にするのに使用される。
用され、ＲＡＳ、ＣＡＳ、ＷＥはその組み合わせによ
り、アクティブ・コマンド、リ−ド・コマンド、ライト
・コマンド、プリチャ−ジ・コマンド等を表現するため
に使用される。ＬＤＱＭ、ＵＤＱＭはそれぞれ下位８ビ
ット、上位８ビットの入出力のマスクに使用される。Ｃ
ＫＥ（クロックイネ−ブル信号）は、クロックの立上り
エッジを無効化すること、及び、ＳＤＲＡＭのパワ−ダ
ウンモ−ドへの制御に使用される。ＣＳは、コマンド入
力を有効／無効にするのに使用される。
【００１９】ＣＰＵが、４ワ−ド分のバ−スト・リ−ド
・リクエストを２回発行した場合のシ−ケンスを図３、
図４に示す。図３は、アクティブになっているバンクに
リ−ドを行う場合のシ−ケンスを示すものであり、図４
は、アクティブになっているバンクとは異なるバンクに
リ−ドを行う場合のシ−ケンスを示すものである。
・リクエストを２回発行した場合のシ−ケンスを図３、
図４に示す。図３は、アクティブになっているバンクに
リ−ドを行う場合のシ−ケンスを示すものであり、図４
は、アクティブになっているバンクとは異なるバンクに
リ−ドを行う場合のシ−ケンスを示すものである。
【００２０】図３、図４において、ＳＹＳＣＬＫはシス
テム全体で使用されているシステムクロックであり、本
願中においてはＣＬＫと省略して記述する場合もある。
ＳＡＤとＤは本来同じ信号であるが、説明の便宜のた
め、ＤにはＳＤＲＡＭがドライブしている信号（リ−ド
デ−タ）のみを示している。ＳＡＤは、リ−ド／ライト
のアドレス、リ−ド／ライトのデ−タの転送に使用さ
れ、ＳＹＳＣＭＤバス（図面及び以下の説明では単にＣ
ＭＤと省略する。）にてその種類を示し、ＶＯＵＴ（バ
リッド・アウト）信号によりＳＡＤ、ＣＭＤの内容が有
効か否かを示している。また、ＣＭＤバスは、ＣＰＵが
ドライブするだけではなく、リ−ドリクエスト時には、
ＣＰＵに返すデ−タのエラ−の有無を等を示し、ＶＩＮ
（バリッド・イン）信号をアサ−トして、ＳＡＤとＣＭ
Ｄ信号の内容が有効であることを示す。
テム全体で使用されているシステムクロックであり、本
願中においてはＣＬＫと省略して記述する場合もある。
ＳＡＤとＤは本来同じ信号であるが、説明の便宜のた
め、ＤにはＳＤＲＡＭがドライブしている信号（リ−ド
デ−タ）のみを示している。ＳＡＤは、リ−ド／ライト
のアドレス、リ−ド／ライトのデ−タの転送に使用さ
れ、ＳＹＳＣＭＤバス（図面及び以下の説明では単にＣ
ＭＤと省略する。）にてその種類を示し、ＶＯＵＴ（バ
リッド・アウト）信号によりＳＡＤ、ＣＭＤの内容が有
効か否かを示している。また、ＣＭＤバスは、ＣＰＵが
ドライブするだけではなく、リ−ドリクエスト時には、
ＣＰＵに返すデ−タのエラ−の有無を等を示し、ＶＩＮ
（バリッド・イン）信号をアサ−トして、ＳＡＤとＣＭ
Ｄ信号の内容が有効であることを示す。
【００２１】図３において、ＳＹＳＣＬＫ１で、ＣＰＵ
がＳＡＤにリ−ドアドレス、ＣＭＤに４ワ−ドのリ−ド
要求のアドレスを示しているステ−タスをドライブし、
ＶＯＵＴをＬ（ロ−）レベルにしてアサ−トする。
がＳＡＤにリ−ドアドレス、ＣＭＤに４ワ−ドのリ−ド
要求のアドレスを示しているステ−タスをドライブし、
ＶＯＵＴをＬ（ロ−）レベルにしてアサ−トする。
【００２２】制御ＡＳＩＣは、これをＳＹＳＣＬＫ２の
立上りエッジにてサンプリングし、この要求アドレスと
制御ＡＳＩＣ内部のアクティブアドレス保持手段に格納
されたアドレスとの比較を行い、アクティブになってい
るバンクから、リ−ドを行えないことを判断し、ＳＹＳ
ＣＬＫ３からＲＡにリ−ドを行うロ−アドレスをドライ
ブし、ＲＡＳとＣＳ０をＬ（ロ−）レベルにしてアサ−
トし、リ−ドデ−タを含むバンクをアクティブにする。
この時、アクティブアドレス保持手段にこれからアクセ
スしようとするアドレスを格納する。アクティブアドレ
ス保持手段は所定のレジスタ群から構成されている。
立上りエッジにてサンプリングし、この要求アドレスと
制御ＡＳＩＣ内部のアクティブアドレス保持手段に格納
されたアドレスとの比較を行い、アクティブになってい
るバンクから、リ−ドを行えないことを判断し、ＳＹＳ
ＣＬＫ３からＲＡにリ−ドを行うロ−アドレスをドライ
ブし、ＲＡＳとＣＳ０をＬ（ロ−）レベルにしてアサ−
トし、リ−ドデ−タを含むバンクをアクティブにする。
この時、アクティブアドレス保持手段にこれからアクセ
スしようとするアドレスを格納する。アクティブアドレ
ス保持手段は所定のレジスタ群から構成されている。
【００２３】ＳＹＳＣＬＫ４からＲＡにカラム・アドレ
スをドライブし、ＣＳ０、ＣＡＳをアサ−トしてリ−ド
コマンドを発行する。ここでは、ＣＡＳラテンシ−（リ
−ドコマンドのサンプリングから、最初のリ−ドデ−タ
をサンプリングできるまでのクロック数）を２に設定
し、バ−スト長を４にしているので、ＳＹＳＣＬＫ７か
ら１０の立上りエッジでデ−タをサンプリングできる。
このデ−タはそのままＣＰＵに入力される。
スをドライブし、ＣＳ０、ＣＡＳをアサ−トしてリ−ド
コマンドを発行する。ここでは、ＣＡＳラテンシ−（リ
−ドコマンドのサンプリングから、最初のリ−ドデ−タ
をサンプリングできるまでのクロック数）を２に設定
し、バ−スト長を４にしているので、ＳＹＳＣＬＫ７か
ら１０の立上りエッジでデ−タをサンプリングできる。
このデ−タはそのままＣＰＵに入力される。
【００２４】ＣＰＵにＳＡＤバス上に有効なデ−タがあ
ることを知らせるため、ＣＭＤバスをエラ−なしのステ
−タスを示すようにし、ＶＩＮをＳＹＳＣＬＫ６からア
サ−トする。
ることを知らせるため、ＣＭＤバスをエラ−なしのステ
−タスを示すようにし、ＶＩＮをＳＹＳＣＬＫ６からア
サ−トする。
【００２５】ＣＰＵはＳＹＳＣＬＫ１１から、再び、Ｓ
ＡＤにリ−ドアドレス、ＣＭＤに４ワ−ドのリ−ド要求
のアドレスを示していることのステ−タスをドライブ
し、ＶＯＵＴをＬ（ロ−）レベルにしてアサ−トする。
ＡＤにリ−ドアドレス、ＣＭＤに４ワ−ドのリ−ド要求
のアドレスを示していることのステ−タスをドライブ
し、ＶＯＵＴをＬ（ロ−）レベルにしてアサ−トする。
【００２６】制御ＡＳＩＣは、これをＳＹＳＣＬＫ１２
の立上りエッジでサンプリングし、この要求アドレスと
制御ＡＳＩＣ内部のアクティブ・アドレス保持手段に格
納されたアドレスとの比較を行う。今回は、アクティブ
になっているバンクからリ−ドを行えるので、ＳＹＳＣ
ＬＫ１３からＲＡにリ−ドを行うカラム・アドレスをド
ライブし、ＣＡＳとＣＳ０をＬ（ロ−）レベルにしてア
サ−トして、リ−ド・コマンドを発行する。以下、前回
と同様の動作が繰り返される。以上のように、アクティ
ブになっているバンクからリ−ドを行うことができたの
で対象バンクをアクティブにする時間を待つことなくリ
−ドを行え、アクセス時間を短縮することができる。
の立上りエッジでサンプリングし、この要求アドレスと
制御ＡＳＩＣ内部のアクティブ・アドレス保持手段に格
納されたアドレスとの比較を行う。今回は、アクティブ
になっているバンクからリ−ドを行えるので、ＳＹＳＣ
ＬＫ１３からＲＡにリ−ドを行うカラム・アドレスをド
ライブし、ＣＡＳとＣＳ０をＬ（ロ−）レベルにしてア
サ−トして、リ−ド・コマンドを発行する。以下、前回
と同様の動作が繰り返される。以上のように、アクティ
ブになっているバンクからリ−ドを行うことができたの
で対象バンクをアクティブにする時間を待つことなくリ
−ドを行え、アクセス時間を短縮することができる。
【００２７】図４のタイミングチャ−トも図３のタイミ
ングチャ−トとほぼ同様であるが、ＳＹＳＣＬＫ１１で
ＣＰＵがリ−ドリクエストするアドレスがアクティブに
なっているバンクでないため、ＣＳ１側のＳＤＲＡＭか
らリ−ドを行うようにし、ＣＳ０側のＳＤＲＡＭにプリ
チャ−ジコマンドを発行する。即ち、ＳＹＳＣＬＫ１５
からＣＳ０、ＲＡＳ、ＲＷＥをＬ（ロ−）レベルにする
ことでプリチャ−ジコマンドを発行する。これを、ＳＤ
ＲＡＭはＳＹＳＣＬＫ１６でサンプリングしバンクがア
クティブでない状態になる。アクテイブアドレス保持手
段にこれからアクセスしようとするアドレスを格納する
のは、前述と同様である。
ングチャ−トとほぼ同様であるが、ＳＹＳＣＬＫ１１で
ＣＰＵがリ−ドリクエストするアドレスがアクティブに
なっているバンクでないため、ＣＳ１側のＳＤＲＡＭか
らリ−ドを行うようにし、ＣＳ０側のＳＤＲＡＭにプリ
チャ−ジコマンドを発行する。即ち、ＳＹＳＣＬＫ１５
からＣＳ０、ＲＡＳ、ＲＷＥをＬ（ロ−）レベルにする
ことでプリチャ−ジコマンドを発行する。これを、ＳＤ
ＲＡＭはＳＹＳＣＬＫ１６でサンプリングしバンクがア
クティブでない状態になる。アクテイブアドレス保持手
段にこれからアクセスしようとするアドレスを格納する
のは、前述と同様である。
【００２８】このような動作により、リ−ドリクエスト
するアドレスがアクティブになっていないバンクであっ
ても、即ち、アクティブになっているバンクが他のアド
レスであっても、プリチャ−ジの時間を待つことなくリ
−ドアクセスをスタ−トできる。
するアドレスがアクティブになっていないバンクであっ
ても、即ち、アクティブになっているバンクが他のアド
レスであっても、プリチャ−ジの時間を待つことなくリ
−ドアクセスをスタ−トできる。
【００２９】
【発明の効果】以上説明したように本願発明によれば、
現在アクティブになっているバンクからリ−ドができる
場合には、そこから、リ−ドを行うので高速なアクセス
が可能となり、そうでない場合であっても、プリチャ−
ジを待つ必要がないため通常のアクセス時間でリ−ドす
ることができる。
現在アクティブになっているバンクからリ−ドができる
場合には、そこから、リ−ドを行うので高速なアクセス
が可能となり、そうでない場合であっても、プリチャ−
ジを待つ必要がないため通常のアクセス時間でリ−ドす
ることができる。
【００３０】
図１は、一実施例のメモリシステムのブロック図であ
る。図２は、ＳＤＲＡＭの詳細を示した図である。図３
は、メモリシステムの動作タイミングチャ−トである。
図４は、メモリシステムの動作タイミングチャ−トであ
る。
る。図２は、ＳＤＲＡＭの詳細を示した図である。図３
は、メモリシステムの動作タイミングチャ−トである。
図４は、メモリシステムの動作タイミングチャ−トであ
る。
【００３１】
１０１ ＣＰＵ １０２ 制御ＡＳＩＣ １０３ 低速Ｉ／Ｏ １０４ ＳＤＲＡＭ ２０１ ＳＤＲＡＭチップ ２０２ ＳＤＲＡＭチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号株式会 社リコー内
Claims (1)
- 【請求項１】 複数のシンクロナスＤＲＡＭチップを記
憶手段として使用すメモリシステムにおいて、チップセ
レクト線を除いたＣＰＵからの制御線及びデ−タ線を前
記シンクロナスＤＲＡＭの各チップに対して接続すると
ともに、現在有効になっているシンクロナスＤＲＡＭの
アドレスを保持する保持手段と、前記保持手段に格納さ
れているアドレスと次のリクエストアドレスとの比較を
行う比較手段とを有し、前記比較手段の比較結果に応じ
て前記シンクロナスＤＲＡＭチップへのアクセスを制御
することを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236160A JPH08101793A (ja) | 1994-09-30 | 1994-09-30 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236160A JPH08101793A (ja) | 1994-09-30 | 1994-09-30 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101793A true JPH08101793A (ja) | 1996-04-16 |
Family
ID=16996663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236160A Pending JPH08101793A (ja) | 1994-09-30 | 1994-09-30 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398839B1 (ko) * | 2000-01-04 | 2003-09-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 데이터 전송 시스템과 데이터 저장 및 이송 방법과 네트워크 프로세서 조정 방법과 랜덤한 판독 및 기록 액세스 제공 방법 |
| KR100819968B1 (ko) * | 2005-08-24 | 2008-04-07 | 키몬다 아게 | 반도체 메모리 시스템 및 반도체 메모리 칩 |
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1994
- 1994-09-30 JP JP6236160A patent/JPH08101793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398839B1 (ko) * | 2000-01-04 | 2003-09-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 데이터 전송 시스템과 데이터 저장 및 이송 방법과 네트워크 프로세서 조정 방법과 랜덤한 판독 및 기록 액세스 제공 방법 |
| KR100819968B1 (ko) * | 2005-08-24 | 2008-04-07 | 키몬다 아게 | 반도체 메모리 시스템 및 반도체 메모리 칩 |
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