JPH08227580A - 半導体装置 - Google Patents

半導体装置

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JPH08227580A
JPH08227580A JP7023590A JP2359095A JPH08227580A JP H08227580 A JPH08227580 A JP H08227580A JP 7023590 A JP7023590 A JP 7023590A JP 2359095 A JP2359095 A JP 2359095A JP H08227580 A JPH08227580 A JP H08227580A
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Abstract

(57)【要約】 【目的】 スタンバイサイクル時におけるサブスレッシ
ョルド電流およびアクティブサイクル時におけるアクテ
ィブＤＣ電流を低減することのできる半導体記憶装置を
実現する。 【構成】 可変インピーダンス電源線２および可変イン
ピーダンス接地線５はＭＯＳトランジスタＱ３およびＱ
５によりスタンバイサイクル時およびロウ系信号セット
時間帯においては低インピーダンス状態とされコラム系
有効時間内においては高インピーダンス状態とされる。
可変インピーダンス電源線３および可変インピーダンス
接地線６はスタンバイサイクル時に高インピーダンス状
態、アクティブサイクルおよびロウ系信号リセット時間
帯においては低インピーダンス状態とされる。インバー
タＦＲ１〜ＦＲｎはそのスタンバイサイクル時およびア
クティブサイクル時における出力信号の論理レベルに応
じて電圧ＶＣＬ１およびＶＳＬ２または電圧ＶＣＬ２お
よびＶＳＬ１の動作電源電圧として動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果ト
ランジスタ）で構成される論理ゲートを含む半導体装置
の消費電流を動作特性に悪影響を及ぼすことなく低減す
るための構成に関する。より特定的には、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）などの半導
体記憶装置のサブスレッショルド電流を低減するための
構成に関する。
【０００２】
【従来の技術】消費電力が極めて小さい半導体回路とし
ては、ＣＭＯＳ回路がよく知られている。
【０００３】図６０は、ＣＭＯＳインバータの構成を示
す図である。図６０において、ＣＭＯＳインバータは、
一方の動作電源電圧Ｖｃｃを受ける電源ノード１９００
と出力ノード１９０１との間に設けられ、そのゲートに
入力信号ＩＮを受けるｐチャネルＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）ＰＴと、他方の
動作電源電圧Ｖｓｓ（通常、接地電位）を受ける他方電
源ノード１９０２と出力ノード１９０１との間に設けら
れ、そのゲートに入力信号ＩＮを受けるｎチャネルＭＯ
ＳトランジスタＮＴを含む。出力ノード１９０１に負荷
容量Ｃが存在する。入力信号ＩＮがローレベルのときに
は、ｐチャネルＭＯＳトランジスタＰＴがオン状態、ｎ
チャネルＭＯＳトランジスタＮＴがオフ状態となり、負
荷容量ＣがｐチャネルＭＯＳトランジスタＰＴを介して
充電され、出力信号ＯＵＴが電源電圧Ｖｃｃレベルとな
る。この負荷容量Ｃの充電が完了すると、ｐチャネルＭ
ＯＳトランジスタＰＴは、そのソースおよびドレイン電
位が同じとなり、オフ状態となる。したがってこのとき
には、電流が流れず、消費電力は無視することができ
る。
【０００４】入力信号ＩＮがハイレベルのときには、ｐ
チャネルＭＯＳトランジスタＰＴはオフ状態、ｎチャネ
ルＭＯＳトランジスタＮＴはオン状態となり、負荷容量
ＣはｎチャネルＭＯＳトランジスタＮＴを介して他方電
源電位Ｖｓｓレベルにまで放電される。この放電が完了
するとｎチャネルＭＯＳトランジスタＮＴはソースおよ
びドレイン電位が同じとなり、オフ状態となる。したが
ってこの状態においても消費電力は無視することができ
る。
【０００５】ＭＯＳトランジスタを流れるドレイン電流
ＩＬは、ＭＯＳトランジスタのゲート−ソース間電圧の
関数で表わされる。ＭＯＳトランジスタのしきい値電圧
の絶対値よりもそのゲート−ソース間電圧の絶対値が大
きくなると、大きなドレイン電流が流れる。ゲート−ソ
ース間電圧の絶対値がしきい値電圧の絶対値以下となっ
てもドレイン電流は完全に０とはならない。この電圧に
おいて流れるドレイン電流はサブスレッショルド電流と
呼ばれ、ゲート−ソース間電圧に指数関数的に比例す
る。
【０００６】図６１にｎチャネルＭＯＳトランジスタの
サブスレッショルド電流特性を示す。図６１において、
横軸はゲート−ソース間電圧ＶＧＳを示し、縦軸にドレ
イン電流ＩＬの対数値を示す。図６１において、直線Ｉ
およびＩＩの直線領域がサブスレッショルド電流であ
る。しきい値電圧は、このサブスレッショルド電流領域
において所定の電流を与えるゲート−ソース間電圧とし
て定義される。たとえば、ゲート幅（チャネル幅）１０
μｍのＭＯＳトランジスタにおいて１０ｍＡのドレイン
電流が流れるときのゲート−ソース間電圧がしきい値電
圧として定義される。図６１において、その所定の電流
Ｉ０と対応のしきい値電圧ＶＴ０およびＶＴ１を示す。
【０００７】ＭＯＳトランジスタの微細化に伴って電源
電圧Ｖｃｃもスケーリング則に沿って低下される。この
ため、ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔ
ｈは同様にスケーリング則に沿って低下させないと、性
能向上が図れない。たとえば、図６０に示すＣＭＯＳイ
ンバータにおいて、電源電圧Ｖｃｃが５Ｖで、ｎチャネ
ルＭＯＳトランジスタＮＴのしきい値電圧Ｖｔｈが１Ｖ
とすると、入力信号ＩＮが０Ｖから１Ｖ以上となったと
きに、大きなドレイン電流が生じ、負荷容量Ｃの放電が
始まる。このとき、しきい値電圧Ｖｔｈを同じ値にした
ままで電源電圧Ｖｃｃをたとえば３Ｖに低下させた場合
においても、同様、入力信号ＩＮが１Ｖ以上となったと
きでないとｎチャネルＭＯＳトランジスタＮＴをオン状
態として大きな電流で負荷容量Ｃを放電することはでき
ない。すなわち、電源電圧Ｖｃｃが５Ｖの場合入力信号
ＩＮの振幅の１／５の時点で容量負荷の放電が生じるの
に対し、電源電圧Ｖｃｃが３Ｖの場合、入力信号ＩＮの
振幅の１／３の時点で容量負荷Ｃの放電が始まる。した
がって入出力応答特性が悪化し、高速動作を保証するこ
とができなくなる。そこで、しきい値電圧の絶対値Ｖｔ
ｈは電源電圧と同様スケーリングする必要が生じる。し
かしながら、図６１に示すように、しきい値電圧ＶＴ１
をしきい値電圧ＶＴ０に低下させた場合、サブスレッシ
ョルド電流特性は、直線Ｉから直線ＩＩへ移行する。し
たがって、ゲート電圧が０Ｖ（Ｖｓｓレベル）となった
ときのサブスレッショルド電流がＩＬ１からＩＬ０に上
昇し、消費電流が増加するため、しきい値電圧の絶対値
Ｖｔｈを電源電圧と同様にスケールダウンすることがで
きなくなり、動作特性、特に高速動作特性を実現するの
が困難になることが予想される。
【０００８】そこで、高速動作特性を損なうことなくサ
ブスレッショルド電流を抑制するための構成について１
９９３シンポジウム・オン・ＶＬＳＩ・サーキット、ダ
イジェスト・オブ・テクニカル・ペーパーズの第４７頁
ないし第４８頁および第８３頁ないし第８４頁それぞれ
において堀内等および高島等により開示されている。
【０００９】図６２は、上述の文献において堀内等が示
す電源線の構成を示す図である。図６２においては、Ｃ
ＭＯＳ回路として、ｎ個の縦続接続されたＣＭＯＳイン
バータｆ１〜ｆｎを一例として示す。インバータｆ１〜
ｆ４の各々は、図６０に示す構成と同じ構成を備える。
【００１０】一方の動作電源電圧を供給する経路におい
ては、電源電圧Ｖｃｃを受ける第１の電源ノード１９１
０に第１の電源線１９１１が接続され、この第１の電源
線１９１１と平行に第２の電源線１９１２が配置され
る。第１の電源線１９１１と第２の電源線１９１２とは
高抵抗Ｒａにより接続される。この抵抗Ｒａと並列に、
第１の電源線１９１１と第２の電源線１９１２とを制御
信号φｃに応答して選択的に接続するｐチャネルＭＯＳ
トランジスタＱ１が設けられる。第１の電源線１９１１
と第２の電源線１９１２の間には、また第２の電源線１
９１２の電位を安定化するための比較的大きな容量を有
するキャパシタＣａが設けられる。
【００１１】他方の電源電圧Ｖｓｓ（接地電位：０Ｖ）
の伝達経路においては、この他方電源電圧（以下、単に
接地電圧と称す）Ｖｓｓを受ける第２の電源ノード１９
２０に接続される第３の電源線１９２１と、この第３の
電源線１９２１と平行に配置される第４の電源線１９２
２を含む。第３の電源線１９２１と第４の電源線１９２
２の間には、高抵抗Ｒｂが設けられ、この抵抗Ｒｂと並
列に、制御信号φｓに応答して選択的に第３の電源線１
９２１と第４の電源線１９２２を接続するｎチャネルＭ
ＯＳトランジスタＱ２が設けられる。また、第３の電源
線１９２１と第４の電源線１９２２の間には、この第４
の電源線１９２２の電位を安定化するための大きな容量
を有するキャパシタＣｂが設けられる。
【００１２】奇数段のインバータｆ１、ｆ３、…は、そ
の一方動作電源ノード（高電位を受ける電源ノード）が
第１の電源線１９１１に接続され、他方電源ノード（低
電位を受ける電源ノード）が第４の電源線１９２２に接
続される。偶数段のインバータｆ２、…は、その一方動
作電源ノードが第２の電源線１９１２に接続され、他方
電源ノードが第３の電源線１９２１に接続される。次に
動作について説明する。
【００１３】ＤＲＡＭにおいては、スタンバイ時におい
ては、その信号の状態は予め予測可能である。またその
出力信号の状態も同様予測可能である。図６２に示す構
成では、入力信号ＩＮがスタンバイ時にローレベルとな
り、アクティブサイクル時にハイレベルとなる。スタン
バイサイクル時には、制御信号φｃがハイレベル、制御
信号φｓがローレベルとされ、ＭＯＳトランジスタＱ１
およびＱ２はともにオフ状態とされる。この状態におい
ては、電源線１９１１および１９１２は高抵抗Ｒａを介
して接続され、電源線１９２１および１９２２も高抵抗
Ｒｂを介して接続される。電源線１９１２の電位ＶＣＬ
は、 ＶＣＬ＝Ｖｃｃ−Ｉａ・Ｒａ となり、電源線１９２２の電圧ＶＳＬは、 ＶＳＬ＝Ｖｓｓ＋Ｉｂ・Ｒｂ となる。ここで、ＩａおよびＩｂは抵抗ＲａおよびＲｂ
をそれぞれ流れる電流を示す。入力信号ＩＮは、今、接
地電位Ｖｓｓレベルである。インバータｆ１において
は、ｐチャネルＭＯＳトランジスタＰＴがオン状態であ
り、出力ノードを電源線１９１１上の電源電位Ｖｃｃレ
ベルに充電している。一方、ｎチャネルＭＯＳトランジ
スタＮＴは、そのソース電位（電源ノード１９０２の電
位）が中間電位ＶＳＬであり、接地電位Ｖｓｓよりも高
い電位レベルに設定される。したがって、このｎチャネ
ルＭＯＳトランジスタＮＴは、そのゲート−ソース間電
圧が負電圧となり、図６１に示すように、サブスレッシ
ョルド電流はゲート−ソース間電圧が−ＶＳＬのときの
サブスレッショルド電流ＩＬ２となり、電源ノード１９
０２の電位が接地電位Ｖｓｓのときに流れるサブスレッ
ショルド電流ＩＬ１よりも小さくされる。ここで、ＭＯ
Ｓトランジスタの動作特性については図６１に示す直線
Ｉに従って説明する。またｎチャネルＭＯＳトランジス
タのオン／オフ状態は、そのゲート−ソース間電圧がし
きい値電圧よりも高くなったときをオン状態として示
し、そのゲート−ソース間電圧がしきい値電圧よりも小
さくなったときはオフ状態として示す。ＰチャネルＭＯ
Ｓトランジスタの場合は逆である。
【００１４】インバータｆ２においては、その入力信号
／ＩＮ（インバータｆ１の出力信号）が電源電位Ｖｃｃ
レベルのハイレベルである。したがって、インバータｆ
２においては、ｐチャネルＭＯＳトランジスタがオフ状
態、ｎチャネルＭＯＳトランジスタがオン状態となる。
ｐチャネルＭＯＳトランジスタは、そのソースが電源線
１９１２に接続されており、電圧ＶＣＬを受けている。
したがって、インバータｆ２において、ｐチャネルＭＯ
Ｓトランジスタのゲート電位はそのソース電位よりも高
くなり、ｎチャネルＭＯＳトランジスタの場合と同様サ
ブスレッショルド電流も抑制される。後段のインバータ
ｆ３〜ｆｎにおいても同様である。したがってスタンバ
イ時においてインバータｆ１〜ｆｎにおけるサブスレッ
ショルド電流が抑制され、スタンバイ電流が低減され
る。
【００１５】アクティブサイクルが始まると、制御信号
φｃがローレベル、制御信号φｓがハイレベルとされ、
ＭＯＳトランジスタＱ１およびＱ２はともにオン状態と
される。ＭＯＳトランジスタＱ１およびＱ２は、大きな
チャネル幅Ｗを有しており、インバータｆ１〜ｆｎに対
し十分に充放電電流を供給することができる。この状態
においては、電源線１９１２および１９２２の電位はそ
れぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓレベルとな
る。これにより、アクティブサイクル時において入力信
号ＩＮに従ってその出力信号ＯＵＴも確定状態とされ
る。
【００１６】
【発明が解決しようとする課題】図６３に、図６２に示
す回路の動作波形および電源線を流れる電流を示す。図
６３に示すように、スタンバイサイクルにおいては、信
号φｓおよびφｃに応答してＭＯＳトランジスタＱ１お
よびＱ２がともにオフ状態であり、電源線１９１２上の
電圧ＶＣＬおよび電源線１９２２上の電圧ＶＳＬはそれ
ぞれ電源電圧Ｖｃｃおよび接地電位Ｖｓｓ（０Ｖ）の間
の中間電位となる。この状態においてインバータｆ１〜
ｆ４においてサブスレッショルド領域のＭＯＳトランジ
スタ（オフ状態のＭＯＳトランジスタ）はより強いオフ
状態とされ、サブスレッショルド電流は低減される。
【００１７】しかしながら、アクティブサイクルにおい
ては、制御信号φｓおよびφｃがそれぞれハイレベルお
よびローレベルとされ、ＭＯＳトランジスタＱ１および
Ｑ２はオン状態となり、電源線１９１２上の電圧ＶＣＬ
は電源電位Ｖｃｃに等しくなり、また電源線１９２２上
の電圧ＶＳＬは接地電位Ｖｓｓに等しくなる。アクティ
ブサイクルの開始時には、電源線１９１２を充電するた
めに電源電流Ｉｃｃが流れ（ＶＣＬ充電電流）、次いで
入力信号ＩＮが変化すると、応じてインバータｆ１〜ｆ
ｎが動作し、その信号レベルを変化するために充放電電
流が生じ、比較的大きな動作電流が生じる。
【００１８】アクティブサイクルにおいては、電圧ＶＣ
Ｌが電源電位Ｖｃｃと等しくされ、他方電源電圧ＶＳＬ
の接地電位Ｖｓｓと等しくされている。したがってイン
バータｆ１〜ｆ４においてオフ状態のトランジスタのゲ
ート電位とソース電位が等しい状態となり、小さなしき
い値電圧の絶対値Ｖｔｈを有するＭＯＳトランジスタを
用いた場合、大きなサブスレッショルド電流が流れる。
すなわち、アクティブサイクル時においては、入力信号
ＩＮの変化前および変化完了後において、大きなサブス
レッショルド電流（アクティブＤＣ電流）が流れ、アク
ティブサイクル時における消費電流が大きくなるという
問題が生じる。特に、１ギガビットＤＲＡＭなどのよう
な大記憶容量の半導体記憶装置において、構成要素であ
るＭＯＳトランジスタの数が増加すると、このようなア
クティブＤＣ電流の総和が大きくなり、無視できない値
となる。
【００１９】また、スタンバイサイクルにおいてオフ状
態とされるトランジスタＱ１およびＱ２（図６２参照）
にはスタンバイサイクル時サブスレッショルド電流が流
れる。このトランジスタＱ１およびＱ２のスタンバイサ
イクル時に流れるサブスレッショルド電流をできるだけ
少なくするために、トランジスタＱ１およびＱ２のしき
い値電圧の絶対値を大きくした場合、以下に述べる理由
のため、アクティブサイクル移行時に電源線１９１２お
よび１９２２の電位回復に長時間を要し、応じて半導体
記憶装置の場合アクセス時間が長くなるという問題が生
じる。
【００２０】すなわち、スタンバイサイクルからアクテ
ィブサイクル移行時においてトランジスタＱ１およびＱ
２がそのしきい値電圧の絶対値が高いため、飽和領域で
動作するまでに長時間を有し、不飽和領域で動作する時
間が長くなる。このため、しきい値電圧の絶対値の小さ
い場合に比べて、このスタンバイサイクルからアクティ
ブサイクル移行時におけるトランジスタＱ１およびＱ２
の電流駆動力が小さくなり、電源線１９２１および１９
２２の電位回復が遅れる。内部回路は、電源線１９２１
および１９２２の電位が安定したときに活性化する必要
があり、したがって内部回路の動作開始時点が遅くな
り、半導体記憶装置の場合アクセス時間が長くなるとい
う問題が生じる。
【００２１】それゆえ、この発明の目的は、低消費電流
で高速動作する半導体装置を提供することである。
【００２２】この発明の他の目的は、アクティブサイク
ル時における消費電流を低減することのできる半導体装
置を提供することである。
【００２３】この発明のさらに他の目的は、低消費電流
で高速動作する半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】請求項１に係る半導体装
置は、スタンバイサイクル時にローレベルとなり、アク
ティブサイクル時にハイレベルへ変化する信号を入力ノ
ードに受ける半導体装置である。このアクティブサイク
ルは、入力信号がローレベルからハイレベルに変化する
セット期間と、変化後のハイレベルを維持する保持期間
とを有する。
【００２５】請求項１に係る半導体装置は、ハイレベル
に相当する電圧を受ける第１の電源ノードと、この第１
の電源ノードに結合され、第１の電源ノードに与えられ
た電圧を伝達する第１の電源線と、第２の電源線と、第
１の電源線と第２の電源線との間に接続される第１の抵
抗手段と、スタンバイサイクルおよびセット期間の間導
通し、保持期間の間非導通となりかつ第１の電源線と第
２の電源線との間に第１の抵抗手段と並列に接続される
第１のスイッチング手段と、ローレベルに相当する電圧
を受ける第２の電源ノードと、この第２の電源ノードに
与えられた電圧を伝達する第３の電源線と、第４の電源
線と、第３の電源線と第４の電源線との間に接続される
第２の抵抗手段と、スタンバイサイクルの間非導通とな
り、アクティブサイクルの間導通する、第３の電源線と
第４の電源線との間に第２の抵抗手段と並列に接続され
る第２のスイッチング手段と、この第２の電源線上の電
圧と第４の電源線上の電圧を動作電源電圧として動作
し、入力ノード上の信号に所定の論理処理を行なう論理
ゲートとを備える。
【００２６】請求項２に係る半導体装置は、スタンバイ
サイクル時にハイレベルとなり、アクティブサイクル時
にローレベルとなる信号を入力ノードに受ける。このア
クティブサイクルは、入力ノードに与えられる信号がハ
イレベルからローレベルに変化するセット期間と、その
変化後のローレベルを維持する保持期間とを有する。
【００２７】この請求項２に係る半導体装置は、ハイレ
ベルに相当する電圧を受ける第１の電源ノードと、この
第１の電源ノードに結合され、第１の電源ノードに与え
られた電圧を伝達する第１の電源線と、第２の電源線
と、第１の電源線と第２の電源線とを接続する第１の抵
抗手段と、第１の電源線と第２の電源線との間に第１の
抵抗手段と並列に接続され、スタンバイサイクル時に非
導通となり、アクティブサイクル時に導通状態となる第
１のスイッチング手段と、ローレベルに相当する電圧を
受ける第２の電源ノードと、この第２の電源ノードに接
続され、第２の電源ノードに与えられた電圧を伝達する
第３の電源線と、第４の電源線と、第３の電源線と第４
の電源線とを接続する第２の抵抗手段と、第３の電源線
と第４の電源線との間に接続され、スタンバイサイクル
時およびセット期間に導通し、保持期間に非導通となる
第２のスイッチング手段と、第２の電源線上の電圧と第
４の電源線上の電圧とを動作電源電圧として動作し、入
力ノードに与えられた信号に所定の論理処理を行なう論
理ゲートとを備える。
【００２８】請求項３に係る半導体装置は、リセット期
間において第１および第２のスイッチング手段がともに
導通状態とされる。このリセット期間は、アクティブサ
イクル完了後入力信号のレベルが初期状態に復帰するス
タンバイサイクル内の期間である。
【００２９】請求項４に係る半導体装置は、スタンバイ
サイクル時に第１の論理レベルとなり、アクティブサイ
クル時に第２の論理レベルとなる信号を出力する論理ゲ
ートを含む。このアクティブサイクルは出力信号の論理
レベルが変化するセット期間とその第２の論理レベルを
保持する保持期間とを有する。
【００３０】請求項４に係る半導体装置は、さらに、第
１の電源ノードから第１の論理レベルに相当する電圧を
供給され、論理ゲートに対する一方動作電源線として作
用する第１の電源線と、第１の電源ノードとこの第１の
電源線との間に接続され、そのインピーダンスが変更可
能な第１の可変インピーダンス手段と、第２の電源ノー
ドから第２の論理レベルに相当する電圧を供給され、論
理ゲートの他方動作電源線として作用する第２の電源線
と、第２の電源ノードと第２の電源線との間に接続さ
れ、そのインピーダンスが変更可能な第２の可変インピ
ーダンス手段と、スタンバイサイクル時に、第１の可変
インピーダンス手段を低インピーダンス状態、かつ第２
の可変インピーダンス手段を高インピーダンス状態と
し、セット期間に第１および第２の可変インピーダンス
手段を低インピーダンス状態とし、かつさらに保持期間
の間第１の可変インピーダンス手段を高インピーダンス
状態とし、かつ第２の可変インピーダンス手段を低イン
ピーダンス状態とするインピーダンス変更手段とを備え
る。
【００３１】請求項５に係る半導体装置は、第１の論理
レベルに相当する電圧を受ける第１の電源ノードと、第
１の電源線と、第２の論理レベルに相当する電圧を受け
る第２の電源ノードと、第２の電源線と、第１の電源線
上の電圧と第２の電源線上の電圧とを動作電源電圧とし
て動作し、入力信号に所定の論理処理を施して出力する
論理ゲートを含む。この論理ゲートは、動作サイクルと
してスタンバイサイクルと、その出力信号の論理レベル
が確定状態となるセット期間と、その確定状態を保持す
る保持期間とを有する。
【００３２】請求項５に係る半導体装置はさらに、第１
の電源線と第１の電源ノードとの間に接続され、スタン
バイサイクルおよび保持期間に高インピーダンス状態と
なり、セット期間に低インピーダンス状態となる第１の
可変インピーダンス手段と、第２の電源線と第２の電源
ノードとの間に接続され、スタンバイサイクルおよび保
持期間に高インピーダンス状態となり、セット期間に低
インピーダンス状態となる第２の可変インピーダンス手
段を含む。
【００３３】請求項６に係る半導体装置は、請求項４ま
たは５の半導体装置がさらに、第１の電源ノードから電
圧を供給される第３の電源線と、第２の電源ノードから
電圧を供給される第４の電源線と、第１の電源ノードと
第３の電源線との間に設けられ、そのインピーダンスが
変更可能な第３の可変インピーダンス手段と、第２の電
源ノードと第４の電源線との間に設けられ、そのインピ
ーダンスが変更可能な第４の可変インピーダンス手段
と、保持期間の間第３および第４の可変インピーダンス
手段を低インピーダンス状態としかつこの保持期間を除
く期間第３および第４の可変インピーダンス手段を高イ
ンピーダンス状態とする第２のインピーダンス変更手段
と、第３の電源線上の電圧および第４の電源線上の電圧
を動作電源電圧として保持期間の間に与えられた入力信
号に所定の論理処理を行なって出力する第２の論理ゲー
トとをさらに備える。
【００３４】請求項７に係る半導体装置は、請求項４な
いし６のいずれかの半導体装置において、可変インピー
ダンス手段は、高インピーダンス状態において、対応の
電源線を電気的にフローティング状態に設定する手段を
含む。
【００３５】請求項８に係る半導体装置は、第１の主電
源線と、第１および第２の副電源線と、第１の主電源線
と第１の副電源線とを接続する第１の抵抗手段と、第１
の主電源線と第２の副電源線とを接続する第２の抵抗手
段と、第１の主電源線と第１の副電源線とを選択的に接
続する第１のスイッチング手段と、第１の主電源線と第
２の副電源線とを選択的に接続する第２のスイッチング
手段と、第２の主電源線と、第３の副電源線と、第４の
副電源線と、第２の主電源線と第３の副電源線とを接続
する第３の抵抗手段と、第２の主電源線と第４の副電源
線とを接続する第４の抵抗手段と、第２の主電源線と第
３の副電源線との間に第３の抵抗手段と並列に接続され
る第３のスイッチング手段と、第２の主電源線と第４の
副電源線との間に第４の抵抗手段と並列に接続される第
４のスイッチング手段と、第１の副電源線上の電圧と第
４の副電源線上の電圧を動作電源電圧として動作し、与
えられた入力信号に所定の論理処理を行なって出力する
第１の論理ゲートと、第２の副電源線と第３の副電源線
上の電圧を動作電源電圧として動作し、第１の論理ゲー
トの出力を受けて所定の論理処理を行なって出力する第
２の論理ゲートとを含む。第１および第２の論理ゲート
は、外部制御信号により決定される動作サイクルを備え
る。
【００３６】請求項８に係る半導体装置はさらに、外部
制御信号の活性化に応答して第２のスイッチング手段お
よび第４のスイッチング手段を導通状態とし、外部制御
信号の非活性化に応答して第２および第４のスイッチン
グ手段を非導通状態とする第１の制御手段と、外部制御
信号の活性化に応答して第１の所定期間第１および第３
のスイッチング手段を導通状態とし、第１の所定期間経
過後外部制御信号の活性状態の間第１および第３のスイ
ッチング手段を非導通状態とし、かつさらに外部制御信
号の非活性化に応答して第２の所定期間第１および第３
のスイッチング手段を導通状態とし、第２の所定期間経
過後外部制御信号の非活性状態の間第１および第３のス
イッチング手段を非活性状態とする第２の制御手段とを
備える。
【００３７】請求項９に係る半導体装置は、第１の主電
源線と、第１の副電源線と、第２の副電源線と、第１の
主電源線と第１の副電源線とを接続する第１の抵抗手段
と、第１の主電源線と第２の副電源線とを接続する第２
の抵抗手段と、第１の主電源線と第１の副電源線との間
に第１の抵抗手段と並列に接続される第１のスイッチン
グ手段と、第１の主電源線と第２の副電源線との間に第
２の抵抗手段と並列に接続される第２のスイッチング手
段と、第２の主電源線と、第３の副電源線と、第４の副
電源線と、第２の主電源線と第３の副電源線とを接続す
る第３の抵抗手段と、第２の主電源線と第４の副電源線
とを接続する第４の抵抗手段と、第２の主電源線と第３
の副電源線との間に第３の抵抗手段と並列に接続される
第３のスイッチング手段と、第２の主電源線と第４の副
電源線との間に第４の抵抗手段と並列に接続される第４
のスイッチング手段と、第２および第３の副電源線上の
電圧を動作電源電圧として動作し、入力信号に所定の論
理処理を行なって出力する第１の論理ゲートと、第１の
副電源線上の電圧および第４の副電源線上の電圧を動作
電源電圧として動作し、第１の論理ゲートの出力を所定
の論理処理を行なって出力する第２の論理ゲートとを含
む。これら第１および第２の論理ゲートは外部制御信号
により決定される動作サイクルを有する。
【００３８】請求項９に係る半導体装置はさらに、外部
制御信号の活性化に応答して第２および第４のスイッチ
ング手段を導通状態とし、外部制御信号の非活性化に応
答して第２および第４のスイッチング手段を非導通状態
とする第１の制御手段と、外部制御信号の活性化に応答
して第１の所定期間第１および第３のスイッチング手段
を導通状態とし、第１の所定期間経過後外部制御信号の
活性状態の間第１および第３のスイッチング手段を非導
通状態とし、外部制御信号の非活性化に応答して第２の
所定期間第１および第３のスイッチング手段を導通状態
とし、第２の所定期間経過後外部制御信号の非活性状態
の間第１および第３のスイッチング手段を非導通状態と
する第２の制御手段を備える。
【００３９】請求項１０に係る半導体装置は、行列状に
配列される複数のメモリセルと、第１の論理レベルの電
圧が供給される第１の電源ノードと、第１の電源線と、
第１の電源ノードと第１の電源線との間に接続され、第
１の電源ノードの電圧を第１の電源線上へ伝達するため
の、そのインピーダンスが変更可能な第１の可変インピ
ーダンス手段と、第２の論理レベルの電圧が供給される
第２の電源ノードと、第２の電源線と、第２の電源ノー
ドと第２の電源線との間に接続され、第２の電源ノード
の電圧を第２の電源線上へ伝達するための、そのインピ
ーダンスが変更可能な第２の可変インピーダンス手段
と、複数のメモリセルの行選択に関連する動作を行なう
ロウ系回路とを含む。このロウ系回路は第１の電源線上
の電圧と第２の電源線上の電圧を動作電源電圧として動
作する。
【００４０】請求項１０に係る半導体装置はさらに、複
数のメモリセルのうちの選択されたメモリセルの保持情
報を検知し増幅するセンスアンプ手段と、外部ロウアド
レスストローブ信号に応答して内部ロウアドレスストロ
ーブ信号を発生する手段と、この内部ロウアドレススト
ローブ信号に応答して、第１および第２の可変インピー
ダンス手段を低インピーダンス状態に設定する第１の制
御手段と、内部ロウアドレスストローブ信号に応答して
センスアンプ手段を活性化するためのセンスアンプ活性
化信号を発生する手段と、センスアンプ活性化信号に応
答して活性化され、かつ外部ロウアドレスストローブ信
号の非活性化に応答して非活性化され、活性化時に複数
のメモリセルの列選択動作を可能にするインターロック
信号を発生する手段と、このインターロック信号の活性
化に応答して第１および第２の可変インピーダンス手段
の少なくとも一方を高インピーダンス状態に設定する手
段と、インターロック信号の非活性化に応答して第１お
よび第２の可変インピーダンス手段をともに低インピー
ダンス状態とする手段と、内部ロウアドレスストローブ
信号の非活性化に応答して第１および第２の可変インピ
ーダンス手段を高インピーダンス状態に設定する手段と
を備える。この第１および第２の可変インピーダンス手
段のうちの高インピーダンス状態とされる可変インピー
ダンス手段は、ロウ系回路が内部ロウアドレスストロー
ブ信号の非活性化時に出力する信号の論理レベルにより
予め一意的に決定される。
【００４１】請求項１１に係る半導体装置は、請求項１
０の半導体装置がさらに、第３の電源線と、第１の電源
ノードと第３の電源線との間に接続され、第１の電源ノ
ード上の電圧を第３の電源線へ伝達するためのそのイン
ピーダンスが変更可能な第３の可変インピーダンス手段
と、第４の電源線と、第４の電源線と第２の電源ノード
との間に接続され、第２の電源ノード上の電圧を第４の
電源線上へ伝達する、そのインピーダンスが変更可能な
第４の可変インピーダンス手段と、第３および第４の電
源線上の電圧を動作電源電圧として動作し、動作時複数
のメモリセルの列選択に関連する動作を実行するコラム
系回路と、インターロック信号の活性化時、第３および
第４の可変インピーダンス手段を低インピーダンス状態
とし、インターロック信号の非活性化時第３および第４
の可変インピーダンス手段の一方を高インピーダンス状
態とする手段をさらに備える。
【００４２】請求項１２に係る半導体装置は、請求項
１、２、３、８および９の半導体装置における抵抗手段
が、対応の電源線または副電源線と対応の電源ノードま
たは主電源線との間に設けられる絶縁ゲート型電界効果
トランジスタと、対応の電源線上の電圧を所定の基準電
圧レベルと比較し、対応の電源線または副電源線上の電
圧が所定の基準電圧レベルと対応の電源ノードまたは主
電源線上の電圧との間のレベルのときにこの絶縁ゲート
型電界効果トランジスタを非導通状態とし、それ以外の
とき絶縁ゲート型電界効果トランジスタを非導通状態と
する比較器を含む。
【００４３】請求項１３に係る半導体装置は、請求項
４、５、６、１０、および１１の半導体装置における可
変インピーダンス手段が、対応の電源線と対応の電源ノ
ードとの間に設けられる絶縁ゲート型電界効果トランジ
スタと、対応の電源線上の電圧は所定の基準電圧レベル
と比較し、対応の電源線上の電圧が所定の基準電圧レベ
ルと対応の電源ノード上の電圧の間のレベルのときに絶
縁ゲート型電界効果トランジスタを非導通状態とし、そ
れ以外のときには絶縁ゲート型電界効果トランジスタを
導通状態とする比較器を含む。
【００４４】請求項１４に係る半導体装置は、請求項１
０の半導体装置の可変インピーダンス手段が、データ保
持モード指示信号に応答して非導通状態となる絶縁ゲー
ト型電界効果トランジスタと、この絶縁ゲート型電界効
果トランジスタと直列に接続される抵抗素子とを含む。
【００４５】請求項１５に係る半導体装置は、請求項１
０の半導体装置がさらに、第１の電源ノードと第５の電
源線との間に設けられる、そのインピーダンスが変更可
能な第５の可変インピーダンス手段と、第６の電源線
と、第２の電源ノードと第６の電源線との間に接続され
る、そのインピーダンスが変更可能な第６の可変インピ
ーダンス手段と、第５および第６の電源線に接続され、
所定の基準電圧を発生する基準電圧発生手段と、スタン
バイサイクル時第５および第６の可変インピーダンス手
段を高インピーダンス状態とし、かつそれ以外のときに
第５および第６の可変インピーダンス手段を低インピー
ダンス状態とする手段をさらに含む。
【００４６】請求項１６に係る半導体装置は、請求項１
０、１１、１３、１４および１５のいずれかの半導体装
置は、データ保持モード指示信号に応答してインターロ
ック信号を常時非活性状態に維持する手段をさらに備え
る。
【００４７】請求項１７に係る半導体装置は、請求項１
０、１１、１３ないし１６のいずれかの半導体装置にお
いては、複数のメモリセルは複数のブロックに分割され
て配置されかつロウ系回路は複数のブロック各々に対応
して設けられ、アクティブサイクル時、複数のブロック
のうちの特定のブロックを選択するブロック選択信号に
応答して、ブロック指定信号の指定するブロック以外の
ロウ系回路の電源線の可変インピーダンス手段を、対応
の電源線を電気的にフローティング状態とする高インピ
ーダンス状態に設定する手段をさらに含む。
【００４８】請求項１８に係る半導体装置は、第１の論
理の電圧を伝達する第１のメイン電源線と、サブ電源線
と、絶縁層上に素子形成領域となる半導体層が形成され
るＳＯＩ構造を有し、かつ入力信号を受けるゲートと、
第１のサブ電源線に接続される一方導通ノードと、内部
出力ノードに接続される他方導通ノードと、第１のメイ
ン電源線に接続されかつ導通時チャネルが形成されるボ
ディ領域とを有する第１の絶縁ゲート型電界効果トラン
ジスタを含む論理ゲートと、アクティブサイクルとスタ
ンバイサイクルとを有する論理ゲートの動作サイクルを
規定する動作サイクル規定信号がアクティブサイクルを
指定するとき導通し、第１のメイン電源線と第１のサブ
電源線とを電気的に接続する第１のスイッチングトラン
ジスタを備える。
【００４９】請求項１９に係る半導体装置は、請求項１
８の半導体装置がさらにスタンバイサイクル時、第１の
論理の電圧とこの第１の論理と異なる第２の論理の電圧
の間の一定の基準電圧レベルに第１のサブ電源線を保持
する保持手段をさらに備える。
【００５０】請求項２０に係る半導体装置は、請求項１
８または１９の半導体装置がさらに、第２の論理レベル
の電圧を伝達する第２のメイン電源線と、第２のサブ電
源線と、動作サイクル規定信号がアクティブサイクルを
指定するとき導通し、第２のメイン電源線と第２のサブ
電源線とを電気的に接続する第２のスイッチングトラン
ジスタを備える。この請求項２０の半導体装置の論理ゲ
ートは、さらに、入力信号を受けるゲートと、第２のサ
ブ電源線に接続される一方導通ノードと、内部出力ノー
ドに接続される他方導通ノードと、第２のメイン電源線
に接続されるボディ領域と有するＳＯＩ構造を有し、か
つ第１の絶縁ゲート型電界効果トランジスタと相補的に
導通する第２の絶縁ゲート型電界効果トランジスタとを
含む。
【００５１】請求項２１に係る半導体装置は、請求項１
８または１９の半導体装置がさらに、第２の論理の電圧
を伝達する第２のメイン電源線と、第２のサブ電源線
と、動作サイクル規定信号がアクティブサイクルを指定
するとき導通し、第２のメイン電源線と第２のサブ電源
線とを電気的に接続する第２のスイッチングトランジス
タとをさらに備える。この請求項２１の半導体装置の論
理ゲートは、さらに、第２のメイン電源線に接続される
一方導通ノードと、内部出力ノードに接続される他方導
通ノードと、入力信号を受けるゲートと、第２のメイン
電源線に接続されるボディ領域とを有し、かつＳＯＩ構
造を有し、さらに第１の絶縁ゲート型電界効果トランジ
スタと相補的に導通する第２の絶縁ゲート型電界効果ト
ランジスタとを備える。
【００５２】請求項２２に係る半導体装置は、メイン電
源線とサブ電源線とを有する階層電源構成を有しかつ動
作サイクルとしてスタンバイサイクルとアクティブサイ
クルとを有する。この請求項２２の半導体装置は、スタ
ンバイサイクルとアクティブサイクルとを規定する動作
サイクル規定信号がアクティブサイクルを指定するとき
導通し、メイン電源線とサブ電源線とを電気的に接続す
るスイッチング用絶縁ゲート型電界効果トランジスタ
と、動作サイクル規定信号に応答して動作し、スイッチ
ング用絶縁ゲート型電界効果トランジスタのしきい値電
圧の絶対値をスタンバイサイクル時においてアクティブ
サイクルのそれよりも大きくするしきい値変更手段を備
える。
【００５３】請求項２３に係る半導体装置は、請求項２
２の装置において、スイッチング用絶縁ゲート型電界効
果トランジスタは、絶縁層上に形成された半導体層に形
成され、ＳＯＩ構造を有する。
【００５４】請求項２４に係る半導体装置は、請求項２
２または２３の装置のしきい値変更手段が、動作サイク
ル規定信号がスタンバイサイクルを示すとき、スイッチ
ング用絶縁ゲート型電界効果トランジスタの基板領域へ
印加されるバイアス電圧の絶対値をアクティブサイクル
時に印加されるそれよりも大きくする手段を含む。
【００５５】請求項２５に係る半導体装置は、請求項２
２ないし２４のいずれかの装置において、メイン電源線
が第１の論理の電圧を伝達する第１のメイン電源線と、
第２の論理の電圧を伝達する第２のメイン電源線とを有
し、かつサブ電源線は、第１および第２のメイン電源線
それぞれに対応して設けられる第１および第２のサブ電
源線を含む。この請求項２５の半導体装置は、さらに、
入力信号に応答して、第１のサブ電源線と内部出力ノー
ドとを電気的に接続する第１の絶縁ゲート型電界効果ト
ランジスタと、この入力信号に応答して第１の絶縁ゲー
ト型電界効果トランジスタと相補的に導通し、導通時第
２のサブ電源線と内部出力ノードとを電気的に接続する
第２の絶縁ゲート型電界効果トランジスタを含む。
【００５６】請求項２６に係る半導体装置は、請求項２
２ないし２４のいずれかの半導体装置において、メイン
電源線が第１の論理の電圧を伝達する第１のメイン電源
線と、第２の論理の電圧を伝達する第２のメイン電源線
を有し、かつサブ電源線が、第１および第２のメイン電
源線それぞれに対応して設けられる第１および第２のサ
ブ電源線を有する。この請求項２６の半導体装置は、さ
らに、入力信号に応答して第１のサブ電源線と内部出力
ノードとを電気的に接続する第１の絶縁ゲート型電界効
果トランジスタと、この入力信号に応答して第１の絶縁
ゲート型電界効果トランジスタと相補的に導通し、第２
のメイン電源線と内部出力ノードとを電気的に接続する
第２の絶縁ゲート型電界効果トランジスタを有する論理
ゲートとを含む。
【００５７】請求項２７に係る半導体装置は、請求項２
５または２６の装置において、第１および第２の絶縁ゲ
ート型電界効果トランジスタのしきい値電圧の絶対値
は、スイッチング用絶縁ゲート型電界効果トランジスタ
のしきい値電圧の絶対値よりも小さくされる。
【００５８】請求項２８に係る半導体装置は、請求項２
５ないし２７のいずれかの半導体装置において、第１お
よび第２の絶縁ゲート型電界効果トランジスタは、素子
形成領域となる半導体層が絶縁層上に形成されるＳＯＩ
構造を有し、かつその導通時チャネルが形成されるボデ
ィ領域は第１および第２のメイン電源線へそれぞれ接続
される。
【００５９】請求項２９に係る半導体記憶装置は、メイ
ン電源線と、このメイン電源線と選択的に結合され、メ
イン電源線上の電圧が伝達されるサブ電源線と、このサ
ブ電源線上の電圧を一方動作電源電圧として動作する内
部回路と、基準電圧の発生する基準電圧発生手段と、サ
ブ電源線上の電圧と基準電圧とを比較し、その比較結果
に従った信号を出力する比較手段と、メイン電源線とサ
ブ電源線との間に設けられ、比較手段からの出力信号に
従って、その抵抗値が変化する可変抵抗手段と、データ
保持モード指定信号の活性化に応答して、比較手段の出
力信号にかかわらず可変抵抗手段を高抵抗状態としてメ
イン電源線とサブ電源線とを電気的に分離する制御手段
とを備える。データ保持モード指定信号の活性化時、半
導体記憶装置は外部からのアクセスが禁止され、その記
憶データの保持を行なう動作のみが実行される。
【００６０】請求項３０に係る半導体記憶装置は、請求
項２９の半導体記憶装置において、可変抵抗手段が、メ
イン電源線とサブ電源線との間に接続される絶縁ゲート
型電界効果トランジスタを備え、制御手段が、データ保
持モード指定信号の活性化時、比較手段の出力と絶縁ゲ
ート型電界効果トランジスタの制御電極ノードとを分離
しかつこの制御電極ノードをメイン電源線上の電圧の絶
対値以上の絶対値を有する電圧を伝達する手段を備え
る。
【００６１】請求項３１に係る半導体記憶装置は、請求
項２９の半導体記憶装置において、可変抵抗手段が、比
較手段からの出力信号を制御電極ノードに受ける第１の
絶縁ゲート型電界効果トランジスタを備え、かつ制御手
段が、第１の絶縁ゲート型電界効果トランジスタと直列
に接続され、データ保持モード指定信号の活性化時非導
通状態とされる第２の絶縁ゲート型電界効果トランジス
タを備える。
【００６２】請求項３２に係る半導体記憶装置は、請求
項２９ないし３１のいずれかの半導体記憶装置におい
て、データ保持モード指定信号の活性化時、比較手段お
よび基準電圧発生手段を非活性状態とする手段をさらに
備える。
【００６３】請求項３３に係る半導体記憶装置は、基準
電圧発生手段の発生する基準電圧の電圧レベルを調整す
るための調整手段をさらに備える。この調整手段は、電
圧レベル調整後固定的にこの調整された電圧レベルの基
準電圧を基準電圧発生手段から発生させる。この基準電
圧発生手段からの基準電圧は、データ保持モードと異な
る通常動作モード時に含まれるスタンバイサイクル時に
おいてサブ電源線上の電圧レベルを決定する。
【００６４】請求項３４に係る半導体記憶装置は、請求
項３３の半導体記憶装置における調整手段が、抵抗体
と、この抵抗体と並列に設けられ、溶断可能な低抵抗導
体からなるリンク素子を含む。
【００６５】請求項３５に係る制御方法は、サブ電源線
上の電圧と基準電圧とを比較するステップと、この比較
結果に従って、メイン電源線とサブ電源線との間に電流
の流れを生じさせてサブ電源線上の電圧レベルを調整す
るステップと、データ保持モード指定信号の活性化時、
メイン電源線とサブ電源線とを電気的に分離し、比較結
果に従ったサブ電源線上の電圧レベルの調整動作を禁止
するステップを備える。
【００６６】
【作用】請求項１の半導体装置においては、スタンバイ
サイクルにおいては第１のスイッチング手段が導通し、
第２のスイッチング手段が非導通となり、スタンバイサ
イクル時第３の電源線の電位レベルが抵抗手段により上
昇し、この論理ゲートにおいてローレベルの入力信号に
従ってオフ状態となる構成要素のＭＯＳトランジスタの
サブスレッショルド電流が抑制される。入力信号の論理
レベルが変化するセット期間においては、第１および第
２のスイッチング手段がオン状態となって第２および第
４の電源線の電圧レベルは第１および第２の電源ノード
の電圧レベルとなり、入力信号の論理レベルの変化に従
って論理ゲートの出力が高速で変化するとともに、その
出力信号の振幅損失は生じず、第１および第２の電源ノ
ードの電圧レベルとなる。保持期間においては、第１の
スイッチング手段がオフ状態、第２のスイッチング手段
がオン状態となり、第２の電源線の電位レベルが低下
し、論理ゲート内において入力信号がハイレベルのとき
にオフ状態となるＭＯＳトランジスタのサブスレッショ
ルド電流を抑制する。これにより、アクティブサイクル
期間におけるアクティブＤＣ電流を低減することができ
る。
【００６７】請求項２の半導体装置においては、スタン
バイサイクルにおいて第１のスイッチング手段が非導通
となり、第２のスイッチング手段が導通となる。第２の
電源線が抵抗手段により第１の電源線に接続され、その
電位レベルが低下する。したがって、スタンバイサイク
ルにおいてハイレベルの入力信号によりオフ状態となる
ＭＯＳトランジスタのサブスレッショルド電流が低減さ
れる。セット期間は第１および第２のスイッチング手段
がともにオン状態となり、入力信号の論理レベルの変化
に従って出力信号が高速で変化する。そのとき、第２お
よび第４の電源線の電位レベルは第１および第２の電源
ノードの電圧レベルであり、出力信号はフルスイングす
る。保持期間においては、第１のスイッチング手段が導
通状態、第２のスイッチング手段が非導通状態となり、
論理ゲート内のローレベルの入力信号によりオフ状態と
なるＭＯＳトランジスタのソース電位が上昇し、このＭ
ＯＳトランジスタを介してサブスレッショルド電流を抑
制することができる。
【００６８】請求項３の半導体装置においては、アクテ
ィブサイクル完了後入力信号が初期状態に復帰するリセ
ット期間において第１および第２のスイッチング手段が
ともに導通状態とされるため、高速で論理ゲートの出力
レベルが変化する。
【００６９】請求項４の半導体装置においては、スタン
バイサイクル時に第１の可変インピーダンス手段が低イ
ンピーダンス状態、第２の可変インピーダンス手段が高
インピーダンス状態とされる。スタンバイサイクルにお
いては、出力信号は第１の論理レベルであり、この第１
の電源ノードへ印加された電圧レベルに保持された出力
信号を第２の論理レベルへ駆動するための電圧を供給す
る電源線の電位は高インピーダンス状態の第２の可変イ
ンピーダンス手段により所定の電位レベルとなり、これ
により論理ゲートにおいて第２の論理レベルへ出力信号
を駆動するＭＯＳトランジスタのサブスレッショルド電
流が抑制される。
【００７０】請求項４に係る半導体装置においては、ア
クティブサイクルにおいては、セット期間において第１
および第２の可変インピーダンス手段が低インピーダン
ス状態となり、高速で出力信号がフルスイングする。保
持期間においては、第１の可変インピーダンス手段が高
インピーダンス状態、第２の可変インピーダンス手段が
低インピーダンス状態となる。したがって、保持期間に
おいては第２の論理レベルの出力信号発生時にオフ状態
となるＭＯＳトランジスタに供給される電源電圧が中間
電位レベルとなり、このＭＯＳトランジスタにおけるサ
ブスレッショルド電流が抑制される。
【００７１】請求項５に係る半導体装置においては、ス
タンバイサイクル時および保持期間においては第１およ
び第２の可変インピーダンス手段が高インピーダンス状
態、セット期間において第１および第２の可変インピー
ダンス手段は低インピーダンス状態となり、入力信号の
論理レベルが予測できない場合においてもスタンバイサ
イクル時および保持期間におけるサブスレッショルド電
流を確実に抑制することができる。
【００７２】請求項６に係る半導体装置においては、保
持期間の間のみ第３および第４の可変インピーダンス手
段のインピーダンスが小さくされ、それ以外の期間その
論理ゲートの出力する信号の論理レベルに従って選択さ
れた可変インピーダンス手段が高インピーダンス状態に
設定される。それにより、第２の論理ゲートのサブスレ
ッショルド電流を抑制することができる。
【００７３】請求項７に係る半導体装置においては、こ
のインピーダンス状態の可変インピーダンス手段は、対
応の電源線を電気的にフローティング状態とするため、
よりサブスレッショルド電流を抑制することができる。
【００７４】請求項８に係る半導体装置においては、第
２および第４のスイッチング手段は外部制御信号の非活
性化時に非導通状態とされ、外部制御信号の活性化時に
は導通状態とされる。第２および第４の副電源線は外部
制御信号の活性化時（アクティブサイクル時）低インピ
ーダンス状態とされる。また、第１および第３のスイッ
チング手段は、外部制御信号の活性化時第１の所定の期
間導通状態となり、この後非導通状態となり、さらに外
部制御信号の非活性化時第２の所定の期間導通状態とな
った後に非導通状態とされる。第１および第３の副電源
線はこれにより保持期間の間のみ高インピーダンス状態
となり、それ以外の期間低インピーダンス状態となる。
第１の論理ゲートは第１および第２の副電源線上の電圧
を動作電源電圧として動作し、第２の論理ゲートは第２
および第３の副電源線の電圧を動作電源電圧として動作
する。スタンバイサイクル時第１の論理ゲートの出力が
第１の主電源線上の電圧レベルとなり、第２の論理ゲー
トの出力が第２の主電源線上の電圧レベルとなり、保持
期間にはその逆となる場合においては、第１および第２
の論理ゲートにおけるサブスレッショルド電流は高イン
ピーダンス状態の副電源線により効果的に抑制される。
【００７５】請求項９の半導体装置においては、第２お
よび第４のスイッチング手段は外部制御信号の非活性化
時非導通状態とされ、外部制御信号の活性化時には導通
状態とされる。第２および第４の副電源線はこれにより
外部制御信号の活性化時（アクティブサイクル時）に低
インピーダンス状態となる。また、第１および第３のス
イッチング手段は内部制御信号の活性化時第１の所定期
間導通状態となった後にともに非導通状態となり、さら
に外部制御信号の非活性化時には第２の所定期間ともに
導通状態となった後に非導通状態とされる。第１および
第３の副電源線は保持期間以外の期間低インピーダンス
状態となり、保持期間には高インピーダンス状態とな
る。第１の論理ゲートは第２および第３の副電源線上の
電圧を動作電源電圧として動作し、第２の論理ゲートは
第１および第４の副電源線上の電圧を動作電源電圧とし
て動作する。したがって、第１および第２の論理ゲート
の出力が第２の主電源線上の電圧レベルとなり、第２の
論理ゲートの出力は第１の主電源線上の電圧レベルにス
タンバイサイクルにおいて設定され、保持期間において
それぞれの出力電圧の論理レベルが逆になる場合におい
ても、サブスレッショルド領域で動作するＭＯＳトラン
ジスタは高インピーダンス状態の副電源線に接続される
ため、これらのＭＯＳトランジスタにおけるサブスレッ
ショルド電流が抑制される。
【００７６】請求項１０の半導体装置においては、内部
ロウアドレスストローブ信号が活性化されてからインタ
ーロック信号が活性状態となるまでの期間第１および第
２の可変インピーダンス手段のインピーダンスがともに
低インピーダンス状態とされ、またインターロック信号
の活性期間および内部ロウアドレスストローブ信号の非
活性化時には第１および第２のインピーダンス手段の少
なくとも一方は高インピーダンス状態とされる。この高
インピーダンス状態とされる可変インピーダンス手段は
予めサブスレッショルド電流を抑制するようにロウ系回
路の出力信号レベルに応じて決定される。したがって、
サブスレッショルド領域で動作するＭＯＳトランジスタ
のサブスレッショルド電流が効果的に抑制され、スタン
バイ電流およびアクティブＤＣ電流を効果的に抑制する
ことができ、高速動作する低消費電流の半導体記憶装置
が実現される。
【００７７】請求項１１の半導体装置においては、イン
ターロック信号の活性期間のみ第３および第４の電源の
インピーダンスが小さくされ、それ以外の期間は第３お
よび第４の電源線の一方は高インピーダンス状態とさ
れ、この高インピーダンス状態とされる可変インピーダ
ンス手段はコラム系回路の出力信号の論理レベルにより
予め決定される。したがって、コラム系回路は、動作可
能なインターロック期間のみ動作して電流を消費するた
め、アクティブサイクルにおけるアクティブＤＣ電流を
低減することができる。
【００７８】請求項１２の半導体装置においては、抵抗
手段が絶縁ゲート型電界効果トランジスタと比較器とで
構成され、対応の電源線の電位が大きく変化したときの
みこの絶縁ゲート型電界効果トランジスタが導通状態と
なるため、抵抗手段を介して流れる電流は大幅に抑制さ
れ、消費電流はより低減することができる。
【００７９】請求項１３の半導体装置においては、可変
インピーダンス手段が絶縁ゲート型電界効果トランジス
タと比較器とで構成され、対応の電源線の電位が大きく
変化したときのみこの絶縁ゲート型電界効果トランジス
タが導通状態となるため、この可変インピーダンス手段
を介して流れる電流は抑制することができ、消費電流を
より低減することができる。
【００８０】請求項１４の半導体装置においては、可変
インピーダンス手段が、データ保持モード指示信号に応
答してオフ状態となるＭＯＳトランジスタと、このＭＯ
Ｓトランジスタと直列に接続される抵抗素子とを含むた
め、データ保持モードの動作サイクルにおいて可変イン
ピーダンス手段における消費電流をより低減することが
できる。
【００８１】請求項１６の半導体装置においては、基準
電圧発生手段は、スタンバイサイクルおよびデータ保持
モード時に高インピーダンス状態の電源線に接続され、
アクティブサイクル時には低インピーダンス状態の電源
線に接続されるため、対応の電源線がフローティング状
態となることはなく、安定に一定の基準電圧を低消費電
流で発生することができる。
【００８２】請求項１７の半導体装置においては、複数
のメモリブロックにおいて選択ブロックのロウ系回路メ
モリのロウ系回路の電源線は電気的にフローティング状
態とされるため、これらのロウ系回路における電源線の
消費電流を低減することができる。
【００８３】請求項１８に係る半導体装置においては、
論理ゲートは、ＳＯＩ構造の絶縁ゲート型電界効果トラ
ンジスタを有しており、基板リーク電流を制限すること
ができ、低消費電流を実現することができる。また、こ
の論理ゲートに含まれる絶縁ゲート型電界効果トランジ
スタのボディ領域が第１のメイン電源線に接続されてお
り、スタンバイサイクル時において、サブ電源線のリー
ク電流などの原因によりこのサブ電源線の電位が変動し
ても、絶縁ゲート型電界効果トランジスタは、その基板
バイアス効果によりより深いオフ状態とされ、この第１
の絶縁ゲート型電界効果トランジスタによるリーク電流
を低減することができ、低消費電流の半導体装置を実現
することができる。また、論理ゲートに含まれる絶縁ゲ
ート型電界効果トランジスタは、ＳＯＩ構造を有してお
り、その接合容量が小さく、したがってサブ電源線の寄
生容量が小さくなり、スタンバイサイクルからアクティ
ブサイクル移行時において高速でサブ電源線の電位を回
復させることができ、応じて論理ゲートの動作開始タイ
ミングを早くすることができ、高速で動作する半導体装
置を実現することができる。
【００８４】請求項１９に係る半導体装置においては、
スタンバイサイクル時においてサブ電源線は保持手段に
より一定電圧レベルに保持され、論理ゲートの絶縁ゲー
ト型電界効果型トランジスタは、安定に一定の逆バイア
ス状態に保持され、絶縁ゲート型電界効果トランジスタ
に基板バイアス効果を確実に生じさせてそのしきい値電
圧の絶対値を大きくし、この絶縁ゲート型電界効果トラ
ンジスタのリーク電流を抑制することができる。
【００８５】請求項２０に係る半導体装置においては、
論理ゲートに含まれる絶縁ゲート型電界効果トランジス
タは第１および第２のサブ電源線の間に接続されて動作
するため、この論理ゲートの入力信号の論理レベルがス
タンバイサイクル時において予測不能な場合であって
も、確実に論理ゲートにおけるリーク電流を低減するこ
とができる。
【００８６】請求項２１に係る半導体装置においては、
論理ゲートに含まれる絶縁ゲート型電界効果トランジス
タは第１のサブ電源線と第２のメイン電源線との間に接
続されるため、スタンバイサイクル時において入力信号
の論理レベルが予測可能なとき、その内部出力ノードに
第２のメイン電源線上の電圧を伝達することが可能とな
り、論理ゲートの出力信号振幅の低減をもたらすことな
く、確実にこれらの絶縁ゲート型電界効果トランジスタ
のリーク電流を抑制することができる。
【００８７】請求項２２に係る半導体装置においては、
メイン電源線とサブ電源線とをスタンバイサイクル時に
電気的に接続するスイッチング用絶縁ゲート型電界効果
トランジスタのしきい値電圧の絶対値がスタンバイサイ
クル時に大きくされるため、スタンバイサイクル時にお
けるメイン電源線とサブ電源線との間のリーク電流を抑
制することができる。かつアクティブサイクル時におい
ては、このスイッチング用絶縁ゲート型電界効果トラン
ジスタのしきい値電圧の絶対値が小さくされるため、ア
クティブサイクル移行時において、大きな電流駆動力を
もってスイッチング用絶縁ゲート型電界効果トランジス
タが動作し、サブ電源線上の電圧は高速でメイン電源線
上の電圧レベルへ復帰する。
【００８８】請求項２３に係る半導体装置においては、
スイッチング用絶縁ゲート型電界効果トランジスタがＳ
ＯＩ構造を有しており、このスイッチング用絶縁ゲート
型電界効果トランジスタにおけるリーク電流をより低減
することができる。
【００８９】請求項２４に係る半導体装置においては、
しきい値変更手段は、スイッチング用絶縁ゲート型電界
効果トランジスタの基板領域へ与えるバイアス電圧をス
タンバイサイクル時とアクティブサイクル時とで異なら
せており、容易に基板バイアス効果により確実にこのス
イッチング用絶縁ゲート型電界効果トランジスタのしき
い値電圧を変更することができる。またこのスイッチン
グ用絶縁ゲート型電界効果トランジスタがＳＯＩ構造を
有する場合、このスイッチング用絶縁ゲート型電界効果
トランジスタのボディ領域（導通時チャネルが形成され
る領域）の接合容量は小さく、しきい値変更手段の消費
電流を低減することができ、低消費電流のしきい値変更
手段を実現することができる。また、高速でこのスイッ
チング用絶縁ゲート型電界効果トランジスタのしきい値
電圧の絶対値を変更することができる。
【００９０】請求項２５に係る半導体装置においては、
第１および第２のサブ電源線の間に接続される絶縁ゲー
ト型電界効果トランジスタを有する論理ゲートを備えて
おり、この論理ゲートの入力信号がスタンバイサイクル
時においてその論理レベルが予測不能な場合においても
確実にこの論理ゲートにおける消費電流を低減すること
ができる。
【００９１】請求項２６に係る半導体装置においては、
第１のサブ電源線と第２のメイン電源線の間に接続され
る絶縁ゲート型電界効果トランジスタを有する論理ゲー
トをさらに備えており、この論理ゲートへ与えられる入
力信号のスタンバイサイクル時における論理レベルが予
測可能な場合、確実にこの論理ゲートにおけるリーク電
流を低減することができる。
【００９２】請求項２７に係る半導体装置においては、
スイッチング用絶縁ゲート型電界効果トランジスタのし
きい値電圧は論理ゲートの絶縁ゲート型電界効果トラン
ジスタのしきい値電圧よりも大きくされており、したが
って論理ゲートにおいて絶対値の小さなしきい値電圧を
有する絶縁ゲート型電界効果トランジスタを利用するこ
とができ、高速かつ低消費電流で論理ゲートを動作させ
ることができ、低電源電圧に対応することのできる半導
体装置を実現することができる。
【００９３】請求項２８に係る半導体装置においては、
論理ゲートに含まれる絶縁ゲート型電界効果トランジス
タはＳＯＩ構造を有しており、かつそのボディ領域がメ
イン電源線に接続されるため、これらの論理ゲートに含
まれる絶縁ゲート型電界効果トランジスタをスタンバイ
サイクル時、より深いオフ状態とすることができ、リー
ク電流を低減することができる。また、ＳＯＩ構造であ
るため、この論理ゲートに含まれる絶縁ゲート型電界効
果トランジスタの接合容量が小さくなり、応じてサブ電
源線における寄生容量が小さくされ、高速でアクティブ
サイクル時においてサブ電源線上の電圧をメイン電源線
上の電圧レベルに復帰させることができる。
【００９４】請求項２９の半導体記憶装置においては、
可変抵抗手段は、データ保持モード時においては高抵抗
状態となり、メイン電源線とサブ電源線との間の電流経
路を遮断する。これにより、サブ電源線を介してメイン
電源線と内部回路との間で流れる電流を低減することが
でき、データ保持モード時の消費電流を低減する。デー
タ保持モードと異なる通常動作モード時においては、可
変抵抗手段は比較手段の出力信号に従ってその抵抗値が
変化され、通常動作時においては、所望の電圧レベルに
サブ電源線上の電圧レベルを維持することができる。
【００９５】請求項３０の半導体記憶装置においては、
比較手段の出力信号の絶縁ゲート型電界効果トランジス
タの制御電極ノードへの伝達が禁止され、かつこの絶縁
ゲート型電界効果トランジスタの制御電極ノードへメイ
ン電源線上の電圧の絶対値以上の絶対値を有する電圧が
印加され、この絶縁ゲート型電界効果トランジスタが確
実に非導通状態とされ、メイン電源線とサブ電源線との
間の電流経路を遮断し、応じて消費電流を低減する。
【００９６】請求項３１の半導体記憶装置において、第
１の絶縁ゲート型電界効果トランジスタと直列に接続さ
れた第２の絶縁ゲート型電界効果トランジスタがデータ
保持モード時非導通状態となり、メイン電源線、第１の
絶縁ゲート型電界効果トランジスタおよびサブ電源線の
間の電流経路を遮断し、応じてサブ電源線上の電圧を一
方動作電源電圧とする内部回路を流れる電流を低減し、
消費電流を低減する。
【００９７】請求項３２の半導体記憶装置においては、
データ保持モード時に比較手段および基準電圧発生手段
が非活性状態とされ、その動作が禁止され、これらの手
段における消費電流を低減する。
【００９８】請求項３３の半導体記憶装置においては、
調整手段により、基準電圧の電圧レベルが調整可能とさ
れ、スタンバイサイクル時のサブ電源線上の電圧レベル
を製造パラメータのばらつきにかかわらず所望の電圧レ
ベルに設定することができ、スタンバイサイクルからア
クティブサイクル移行時の遷移を遅らせることなくスタ
ンバイサイクル時の消費電流を低減する最適電圧レベル
を設定することができる。
【００９９】請求項３４の半導体記憶装置においては、
調整手段は、抵抗体と並列に設けられたリンク素子を備
えており、このリンク素子を選択的に溶断することによ
り、抵抗体の短絡／非短絡を実現することができ、簡易
な回路構成で正確に基準電圧の電圧レベルを調整するこ
とができる。
【０１００】請求項３５の制御方法においては、データ
保持モード時比較手段によるサブ電源線の電圧レベルの
制御を禁止し、メイン電源線とサブ電源線とを電気的に
分離するように構成しているため、データ保持モード時
におけるメイン電源線とサブ電源線との間で流れる電流
量を大幅に低減することができ、低消費電流が実現され
る。
【０１０１】
【実施例】
［実施例１］図１は、この発明の一実施例である半導体
記憶装置（ＤＲＡＭ）の全体の構成を概略的に示す図で
ある。図１において、ＤＲＡＭは、メモリセルＭＣが行
および列のマトリックス状に配列されるメモリセルアレ
イ１００と、アドレスバッファ１０２からの内部ロウア
ドレス信号（Ｘアドレス）ＲＡをデコードし、メモリセ
ルアレイ１００における対応の行（ワード線）を選択す
る行選択回路１０４と、アドレスバッファ１０２からの
内部コラムアドレス信号（Ｙアドレス）ＣＡをデコード
し、メモリセルアレイ１００における列（ビット線ＢＬ
および／ＢＬ）を選択する列選択回路１０６と、行選択
回路１０４および列選択回路１０６により選択された行
および列の交差部に対応して配置されるメモリセルに対
しデータの書込または読出を行なうための入出力回路１
０８を含む。
【０１０２】図１においては、１本のワード線ＷＬと１
本のビット線ＢＬ（または／ＢＬ）の交差部に対応して
配置されるメモリセルＭＣを代表的に示す。メモリセル
アレイ１００においては、「折返しビット線構成」の場
合、列線は互いに相補な信号を伝達するビット線対ＢＬ
および／ＢＬにより構成され、１列に配列されたメモリ
セルは対応のビット線対の一方のビット線ＢＬ（または
／ＢＬ）に接続される。ワード線ＷＬには１行に配列さ
れたメモリセルＭＣが接続される。メモリセルＭＣは、
情報を記憶するメモリキャパシタＭＱと、対応のワード
線ＷＬ上の信号電位に応答してメモリキャパシタＭＱを
対応のビット線ＢＬ（または／ＢＬ）に接続するメモリ
トランジスタＭＴを含む。
【０１０３】ＤＲＡＭはさらに、外部から与えられる制
御信号、すなわち、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷＥに従って様々な内部制御信号を
発生する制御回路１１０と、一方電源ノード２０に与え
られた一方電源電圧Ｖｃｃからハイレベル電源電圧ＶＣ
Ｌ１、ＶＣＬ２およびＶＣＬ３を生成して各回路に供給
する電源電圧供給回路１２０と、他方電源ノード（接地
ノード）３０に与えられた他方電源電圧（接地電圧）Ｖ
ｓｓからローレベル電源電圧ＶＳＬ１、ＶＳＬ２および
ＶＳＬ３を生成して各回路へ供給する接地電圧供給回路
１３０とを備える。
【０１０４】制御回路１１０の構成は後に詳細に説明す
るが、行選択動作に関連する制御信号を発生する回路
と、列選択動作に関連する制御信号を発生する回路とを
含む。ロウアドレスストローブ信号／ＲＡＳは、ＤＲＡ
Ｍの動作サイクル、すなわち、外部アクセス待機状態の
スタンバイサイクルと外部アクセスが行なわれるアクテ
ィブサイクルとを決定するとともに、ＤＲＡＭ内の行選
択に関連する動作を開始させる。ロウアドレスストロー
ブ信号／ＲＡＳにより活性／非活性が決定される回路を
ロウ系回路と以下称する。
【０１０５】コラムアドレスストローブ信号／ＣＡＳ
は、信号／ＲＡＳの活性化時（Ｌレベル）においてＤＲ
ＡＭの列選択に関連する動作（データ入出力動作を含
む）を開始させる。ライトイネーブル信号／ＷＥはデー
タ書込を行なうか否かを示し、ローレベル時にデータ書
込を指定し、ハイレベル時にデータ読出を指定する。デ
ータ読出タイミングはコラムアドレスストローブ信号／
ＣＡＳの活性化により決定され、データ書込タイミング
は信号／ＷＥおよび／ＣＡＳの遅い方の活性化により決
定される。信号／ＣＡＳにより活性／非活性が決定され
る回路をコラム系回路と以下称す。出力イネーブル信号
／ＯＥが更に与えられる構成が利用されてもよい。
【０１０６】電源電圧供給回路１２０および接地電圧供
給回路１３０は、その構成は後に詳細に説明するが、ロ
ウ系回路およびコラム系回路に対し別々に設けられると
ともに、電圧ＶＣＬ１、ＶＣＬ２、ＶＣＬ３、ＶＳＬ
１、ＶＳＬ２およびＶＳＬ３を伝達する電源線のインピ
ーダンス（抵抗）をＤＲＡＭの動作状態（動作サイクル
および動作期間）に応じて変更することにより、サブス
レッショルド電流を抑制する。
【０１０７】次にこの図１に示すＤＲＡＭのデータ入出
力動作について簡単に図２に示す動作波形図を併せて参
照して説明する。外部ロウアドレスストローブ信号／Ｒ
ＡＳがハイレベルの非活性時においては、ＤＲＡＭはス
タンバイサイクルにある。この状態において、メモリセ
ルアレイ１００においては、ワード線ＷＬは非選択状態
のローレベルにより、ビット線ＢＬおよび／ＢＬも中間
電位（Ｖｃｃ／２）レベルにプリチャージされている。
センスアンプ活性化信号ＳＯも非活性状態のローレベル
にある。
【０１０８】図１に示していないが、ビット線対ＢＬ，
／ＢＬそれぞれに対してセンスアンプが設けられてお
り、活性化時にはこのセンスアンプは対応のビット線対
の各ビット線の電位を差動的に増幅する。入出力データ
Ｄｉｎ（およびＱ）は無効状態である。図２において
は、ハイインピーダンス（電気的にフローティング状
態）Ｈｉ−Ｚとして示す。
【０１０９】信号／ＲＡＳがローレベルに立下がると、
アクティブサイクルが始まり、ＤＲＡＭの内部アクセス
が行なわれる。まず、中間電位に保持されていたビット
線ＢＬおよび／ＢＬがそのプリチャージ電位でフローテ
ィング状態とされる。アドレスバッファ１０２は、制御
回路１１０の制御の下に、与えられたアドレス信号を取
込み内部ロウアドレス信号ＲＡを発生する。行選択回路
１０４がこの内部ロウアドレス信号ＲＡをデコードし、
アドレス指定された行に対応して設けられたワード線の
電位をハイレベルに立上げる。選択されたワード線ＷＬ
に接続されるメモリセルの保持するデータ（メモリキャ
パシタＭＱの一方電極（ストレージノード）の電位）が
対応のビット線ＢＬまたは／ＢＬへ伝達される（メモリ
トランジスタＭＴを介して）。これにより、ビット線Ｂ
Ｌまたは／ＢＬの電位が伝達されたメモリセルの保持デ
ータに従って変化する。対をなす他方のビット線／ＢＬ
またはＢＬは、プリチャージ電位（Ｖｃｃ／２）を保持
している。
【０１１０】次いでセンスアンプ活性化信号ＳＯが活性
化され、図示しないセンスアンプが動作し、ビット線対
ＢＬおよび／ＢＬの電位を差動的に増幅することによ
り、メモリセルの保持データを検知増幅する。図２にお
いては、選択されたメモリセルがハイレベルデータを保
持している場合が示される。ビット線ＢＬおよび／ＢＬ
の電位がハイレベル（電源電圧Ｖｃｃレベル）およびロ
ーレベル（接地電圧Ｖｓｓレベル）に確定するとコラム
インターロック期間が終了し、コラム系回路の動作が許
可される。
【０１１１】このコラム系回路の出力信号が有効とされ
る期間においては、外部コラムアドレスストローブ信号
／ＣＡＳが有効とされ、活性状態となり、ローレベルと
なる。このローレベルのコラムアドレスストローブ信号
／ＣＡＳに応答して、アドレスバッファ１０２は、アド
レス信号を取込み内部コラムアドレス信号ＣＡを発生す
る。列選択回路１０６がこの内部コラムアドレス信号Ｃ
Ａをデコードし、メモリセルアレイ１００において対応
の列（ビット線対）を選択する。入出力回路１０８は、
データ読出時においては、このコラムアドレスストロー
ブ信号／ＣＡＳの立下がりに応答して有効データＱを出
力する。データ書込時においては、ライトイネーブル信
号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳ
がともにローレベルとされると、外部書込データＤから
有効な内部書込データが生成され、選択されたメモリセ
ル（選択された行および列の交差部に位置するメモリセ
ル）へ書込まれる。
【０１１２】必要なメモリセルのデータの書込／読出が
完了すると、ロウアドレスストローブ信号／ＲＡＳが非
活性状態のハイレベルへ立上がり、アクティブサイクル
が完了する。これにより、コラム系動作有効期間が完了
し、選択状態にあったワード線ＷＬが非選択状態とな
り、またセンスアンプ活性化信号ＳＯも非活性状態とさ
れ、ビット線ＢＬおよび／ＢＬがイコライズされかつ中
間電位にプリチャージされる。この後コラムアドレスス
トローブ信号／ＣＡＳが非活性状態となり、ライトイネ
ーブル信号／ＷＥもハイレベルとなると、１つのメモリ
サイクルが完了する。
【０１１３】上述の様にＤＲＡＭにおいては、スタンバ
イサイクル時における内部ノード（各回路の入力信号ま
たは出力信号）の論理レベルは予め決定することができ
る。コラム系動作有効期間においてロウ系回路の入力信
号および出力信号の論理レベルも予め決定することがで
きる。更にスタンバイサイクルの開始および完了時点な
らびにコラム系動作有効期間の開始および完了期間は信
号／ＲＡＳにより決定することができる（センスアンプ
活性化信号ＳＯは信号／ＲＡＳに従って発生される）。
本実施例はこれらの特徴を利用して、図１に示す電源電
圧供給回路１２０および接地電圧供給回路１３０の出力
電圧ＶＣＬ１、ＶＣＬ２，ＶＳＬ３およびＶＳＬ１、Ｖ
ＳＬ２，ＶＳＬ３の電位レベルをそれらの電圧を伝達す
る電源線（接地線を含む）のインピーダンス（抵抗）を
変更することにより変更してサブスレッショルド領域で
動作するＭＯＳトランジスタをより強いオフ状態とする
ことによりサブスレッショルド電流の低減を図る。
【０１１４】図３は、図１に示すアドレスバッファおよ
び制御回路の詳細構成を示すブロック図である。図３に
おいて、アドレスバッファ１０２は、外部から与えられ
るアドレス信号Ａｉ−Ａ０からＸアドレス（内部ロウア
ドレス信号ＲＡ）を発生するロウアドレスバッファ１０
１と、アドレス信号Ａｉ−Ａ０からＹアドレス（内部コ
ラムアドレス信号ＣＡ）を発生するコラムアドレスバッ
ファ１０３を含む。ロウアドレス信号とコラムアドレス
信号とがマルチプレクスしてアドレス信号Ａｉ−Ａ０と
して与えられる。ロウアドレスバッファ１０１およびコ
ラムアドレスバッファ１０３がそれぞれＸアドレスおよ
びＹアドレスを発生するタイミングは制御回路１１０か
らの内部制御信号により決定される。
【０１１５】制御回路１１０は、外部ロウアドレススト
ローブ信号／ＲＡＳを受けて内部ＲＡＳ信号、ロウアド
レスラッチ信号ＲＡＬおよびロウアドレスイネーブル信
号ＲＡＤＥを発生する／ＲＡＳバッファ２００と、／Ｒ
ＡＳバッファ２００からの信号ＲＡＬおよびＲＡＤＥに
応答してロウアドレスバッファ１０１を活性化するロウ
アドレスコントローラ２０２と、／ＲＡＳバッファ２０
０からの内部ＲＡＳ信号に応答してワード線駆動信号Ｒ
Ｘ（後に説明する）およびセンスアンプ活性化信号ＳＯ
を発生するアレイコントローラ２０６と、アレイコント
ローラ２０６からの信号（センスアンプ活性化信号）に
応答してインターロック信号を発生するインターロック
信号発生回路２０８とを含む。インターロック信号発生
回路２０８からのインターロック信号は図２に示すイン
ターロック期間およびコラム系動作有効期間を決定し、
列選択に関連する動作をイネーブルする。
【０１１６】制御回路１１０は、さらに外部コラムアド
レスストローブ信号／ＣＡＳに応答して内部ＣＡＳ信
号、コラムアドレスラッチ信号ＣＡＬおよびコラムアド
レスイネーブル信号ＣＡＤＥを発生する／ＣＡＳバッフ
ァ２１０と、外部からのライトイネーブル信号／ＷＥに
応答して内部ＷＥ信号を発生するＷＥバッファ２１２
と、／ＣＡＳバッファ２１０からの信号ＣＡＬおよびＣ
ＡＤＥに応答してコラムアドレスバッファ１０３の動作
を制御するコラムアドレスコントローラ２１４と、コラ
ムアドレスバッファ１０３からのＹアドレスの変化時点
を検出するＡＴＤ回路２１６と、／ＣＡＳバッファ２１
０からの内部ＣＡＳ信号とＡＴＤ回路２１６からのアド
レス変化検出信号ＡＴＤとに応答して図１に示す入出力
回路のデータ読出系を活性化する信号を発生するリード
コントローラ２１８と、／ＣＡＳバッファ２１０からの
内部ＣＡＳ信号と／ＷＥバッファ２１２からの内部ＷＥ
信号とＡＴＤ回路２１６からのアドレス変化検出信号Ａ
ＴＤとに従って図１に示す入出力回路のデータ書込系を
活性化する信号を発生するライトコントローラ２１９を
含む。
【０１１７】ＤＲＡＭにおいては、コラムアドレス信号
が与えられてから有効データが出力されるまでのアドレ
スアクセスタイムが仕様により規定されている。したが
って、このコラムアドレス信号の変化を検知するために
ＡＴＤ回路２１６が設けられる。このＡＴＤ回路２１６
からのアドレス変化検出信号ＡＴＤに従ってコラムデコ
ーダおよびプリアンプ（後に説明する）などのコラム系
回路の動作タイミングが決定される。リードコントロー
ラ２１８は、ＡＴＤ回路２１６からのアドレス変化検出
信号ＡＴＤに従ってプリアンプイネーブル信号ＰＡＥを
発生し、信号／ＣＡＳに従って出力イネーブル信号ＯＥ
Ｍ（後に説明する）を出力する。ライトコントローラ２
１９は、／ＷＥバッファ２１２からの内部ＷＥ信号およ
びアドレス変化検出信号ＡＴＤに従って後に説明するラ
イトドライバを活性化する信号ＷＤＥを生成し、かつ／
ＣＡＳバッファ２１０からの内部ＣＡＳ信号とＡＴＤ回
路２１６からのアドレス変化検出信号ＡＴＤに従って後
に説明する入力バッファに対するデータラッチ信号ＤＩ
Ｌを出力する。
【０１１８】ロウアドレスコントローラ２０２は、ロウ
アドレスラッチ信号ＲＡＬに従ってロウアドレスバッフ
ァ１０１に対しロウアドレスをラッチさせ、ロウアドレ
スイネーブル信号ＲＡＤＥに応答して内部ロウアドレス
信号（Ｘアドレス）を有効状態とする。コラムアドレス
コントローラ２１４は、コラムアドレスラッチ信号ＣＡ
Ｌが活性状態となると、コラムアドレスバッファ１０３
にアドレスラッチ動作を実行させ、次いでコラムアドレ
スイネーブル信号ＣＡＤＥが活性状態となると内部コラ
ムアドレス信号ＣＡ（Ｙアドレス）を有効状態とする。
【０１１９】インターロック信号発生回路２０８からの
インターロック信号は／ＣＡＳバッファ２１０および／
ＷＥバッファ２１２へ与えられる。このインターロック
信号発生回路２０８の出力が非活性状態にあり、コラム
インターロック期間を指定している場合、／ＣＡＳバッ
ファ２１０および／ＷＥバッファ２１２の内部信号発生
動作が待機状態とされる。ＡＴＤ回路２１６は、同様、
このインターロック信号発生回路２１８からのコラムイ
ンターロック期間指定信号（非活性状態のインターロッ
ク信号）に従ってアドレス変化検出信号ＡＴＤの発生が
待機状態とされる。
【０１２０】リフレッシュコントローラ２０４は、／Ｒ
ＡＳバッファ２００からの内部ＲＡＳ信号と／ＣＡＳバ
ッファ２１０からの内部ＣＡＳ信号とに従ってリフレッ
シュ動作が指定されたとき（ＣＢＲモード）、内部で所
定の時間幅を有する内部ＲＡＳ信号を発生し、リフレッ
シュに必要な動作を実行する。リフレッシュコントロー
ラ２０２は、コラムアドレスストローブ信号／ＣＡＳが
ロウアドレスストローブ信号／ＲＡＳの立上がりよりも
先に立下がったときにリフレッシュモードが指定された
と判別する。リフレッシュモードが指定されたとき、通
常、列選択動作は禁止される（内部ＣＡＳ信号および内
部ＷＥ信号の発生の禁止）。
【０１２１】この図３に示す構成において、信号／ＲＡ
Ｓに関連して動作する回路すなわちロウ系回路は、／Ｒ
ＡＳバッファ２００、ロウアドレスコントローラ２０
２、リフレッシュコントローラ２０４、アレイコントロ
ーラ２０６、インターロック信号発生回路２０８および
ロウアドレスバッファ１０１である。列選択に関連する
コラム系回路は、／ＣＡＳバッファ２１０、／ＷＥバッ
ファ２１２、コラムアドレスコントローラ２１４、ＡＴ
Ｄ回路２１６、リードコントローラ２１８、ライトコン
トローラ２１９、およびコラムアドレスバッファ１０３
である。
【０１２２】図４は、図１に示すメモリセルアレイ部お
よび入出力回路の詳細構成を示すブロック図である。図
４において、行選択回路１０４は、図３に示すロウアド
レスバッファ１０１から与えられるＸアドレス（内部ロ
ウアドレス信号ＲＡ）をデコードし、メモリセルアレイ
１０４における対応のワード線を選択し、アレイコント
ローラ２０６から与えられるワード線駆動信号ＲＸをこ
の選択されたワード線ＷＬ上へ伝達するロウデコーダ２
３０により構成される。メモリセルアレイ１０４に対し
ては、アレイコントローラ２０６（図３参照）から与え
られるセンスアンプ活性化信号ＳＯにより活性化され、
各列ＣＬ（ビット線対ＢＬおよび／ＢＬ）の信号電位を
差動的に増幅するセンスアンプ２３２が設けられる。
【０１２３】図１に示す列選択回路１０６は、図３に示
すリードコントローラ２１８またはライトコントローラ
２１９から与えられるコラムアドレスイネーブル信号Ｃ
ＤＥに応答して活性化され、活性化時に図３に示すコラ
ムアドレスバッファ１０３から与えられるＹアドレス
（内部コラムアドレス信号ＣＡ）をデコードし、メモリ
セルアレイ１０４における対応の列を選択する信号を発
生するコラムデコーダ２３４を含む。図１に示す列選択
回路１０６は、このコラムデコーダ２３４からの列選択
信号に応答してメモリセルアレイ１０４における対応の
列をＩ／Ｏ線２３６に接続するＩＯゲートをさらに含
む。図４においては、このＩＯゲートは示していない。
【０１２４】図１に示す入出力０路１０８は、図３に示
すリードコントローラ２１８から与えられるプリアンプ
イネーブル信号ＰＡＥに応答して活性化され、Ｉ／Ｏ線
２３６上の内部読出データを増幅してリードデータバス
２４５上へ伝達するプリアンプ２４０と、リードコント
ローラ２１８（図３参照）からのメインアンプ出力イネ
ーブル信号ＯＥＭに応答して活性化され、リードデータ
バス２４５上の信号を増幅して外部読出データＱを生成
して出力する出力バッファ２４２と、図３に示すライト
コントローラ２１９からの入力データラッチ信号ＤＩＬ
に応答して外部書込データＤをラッチしてライトデータ
バス２４９上に出力する入力バッファ２４４と、図３に
示すライトコントローラ２１９からのライトドライバイ
ネーブル信号ＷＤＥに応答して活性化され、ライトデー
タバス２４９上の内部書込データに従ってＩ／Ｏ線２３
６上へ内部書込データを出力するライトドライバ２４６
を含む。
【０１２５】図４においては、さらに、ＤＲＡＭの基準
電圧を発生するためのＶｂｂ発生器２５０、Ｖｃｃ／２
発生器２５５およびＶｐｐ発生器２５６を示す。Ｖｂｂ
発生器２５０は、チャージポンプ動作により負電圧Ｖｂ
ｂを発生し、基板（またはウェル）領域へ与える。この
負電圧Ｖｂｂを基板領域へ印加することにより、以下の
効果を図る。
【０１２６】（１）負電圧Ｖｂｂは、ｎチャネルＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）が
形成されるｐ型基板領域（ウェル領域）に印加される。
外部信号入力端子に与えられる信号にアンダーシュート
が示された場合においても、この入力端子からｐ型基板
領域への電子の注入を防止し、この電子注入によるメモ
リセルデータの破壊を防止する。（２）ｎチャネルＭＯ
Ｓトランジスタの高不純物濃度Ｎ＋領域とＰ基板基板領
域との間に形成されるＰＮ接合容量を低減し、内部動作
の高速化を図る。（３）ｎチャネルＭＯＳトランジスタ
のしきい値電圧に対する基板効果を低減し、回路動作の
安定化を図る。（４）信号配線と基板領域との間に形成
される寄生ＭＯＳトランジスタの発生を抑制する。
【０１２７】Ｖｃｃ／２発生器２５５は、電源電圧Ｖｃ
ｃの１／２の電位を発生する。このＶｃｃ／２発生器２
５５からの中間電位Ｖｃｃ／２は、メモリセルのキャパ
シタの他方電極（セルプレート）に与えられまたスタン
バイ時にビット線を中間電位Ｖｃｃ／２にプリチャージ
する際に利用される。
【０１２８】Ｖｐｐ発生器２５６は、電源電圧Ｖｃｃよ
りも高い高電圧Ｖｐｐを発生する。この高電圧Ｖｐｐ
は、選択ワード線を高電圧レベルに昇圧するために用い
られる。
【０１２９】図４に示す構成において、ロウ系回路はロ
ウデコーダ２３０およびセンスアンプ２３２である。コ
ラム系回路は、コラムデコーダ２３４、プリアンプ２４
０、出力バッファ２４２、入力バッファ２４４、および
ライトドライバ２４６である。Ｖｂｂ発生器２５０およ
びＶｃｃ／２発生器２５５は、ロウ系信号およびコラム
系信号に関わりなく常時所定の電圧を発生する。
【０１３０】図５は、図３および図４に示す制御信号の
発生シーケンスを示す図である。以下、図３ないし図５
を参照して各回路の動作について説明する。
【０１３１】スタンバイサイクル時においては、外部ロ
ウアドレスストローブ信号／ＲＡＳはハイレベルにあ
る。この状態においては、内部ＲＡＳ信号、ロウアドレ
スラッチ信号ＲＡＬ、およびロウアドレスイネーブル信
号ＲＡＤＥはともに非活性状態のローレベルにある。列
選択動作を活性化するためのコラムイネーブル信号（イ
ンターロック信号）ＣＬＥも非活性状態のローレベルに
ある。また、コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／ＷＥもハイレベルにある。
コラム系の制御信号ＡＴＤ、ＰＡＥ、ＯＥＭ、ＤＩＬお
よびＷＤＥもすべて非活性状態のローレベルにある。Ｉ
／Ｏ線は、所定電位（Ｖｃｃ−Ｖｔｈ）レベルにプリチ
ャージされている。
【０１３２】ロウアドレスストローブ信号／ＲＡＳがロ
ーレベルに立下がるとアクティブサイクルが始まる。こ
のロウアドレスストローブ信号／ＲＡＳの立下がりに応
答して内部ＲＡＳ信号が活性状態のハイレベルへ立上が
り、この内部ＲＡＳ信号の立上がりに応答して、ロウア
ドレスラッチ信号ＲＡＬがハイレベルに立上がる。この
ロウアドレスラッチ信号ＲＡＬの立上がりに応答して、
図３に示すロウアドレスバッファ１０１が与えられたア
ドレス信号Ａｉ−Ａ０をラッチする。次いでロウアドレ
スイネーブル信号ＲＡＤＥがハイレベルの活性状態とな
り、ロウアドレスバッファ１０１からラッチされたアド
レス信号に対応するＸアドレス（内部ロウアドレス信号
ＲＡ）が発生される。このＸアドレスに従ったメモリセ
ルアレイ１０４におけるワード線の選択および選択ワー
ド線電位のハイレベルへの立上げおよびセンスアンプ２
３２によるセンス動作が完了するまで、コラムイネーブ
ル信号ＣＬＥは非活性状態のローレベルにある。
【０１３３】ロウ系回路の動作がすべて完了し、センス
アンプ２３２が選択されたワード線に接続されるメモリ
セルのデータを検知し増幅しかつラッチした後、コラム
イネーブル信号ＣＬＥが活性状態のハイレベルに立上が
る。このコラムイネーブル信号ＣＬＥのハイレベルへの
立上がりによりコラムインターロック期間が終了し、コ
ラム系有効期間が始まる。
【０１３４】コラム系有効期間において、コラムアドレ
スストローブ信号／ＣＡＳが立下がり、コラムアドレス
ラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号
ＣＡＤＥが順次ハイレベルとされ、コラムアドレスバッ
ファ１０３からＹアドレス（内部コラムアドレス信号Ｃ
Ａ）が発生される。このコラムアドレスバッファ１０３
からのＹアドレスに従ってＡＴＤ回路２１６からアドレ
ス変化検出信号ＡＴＤが発生され、このアドレス変化検
出信号ＡＴＤに従ってリードコントローラ２１８または
ライトコントローラ２１９からコラムデコーダイネーブ
ル信号ＣＤＥが発生される。図５においては、図面を簡
略化するためコラムアドレスラッチ信号ＣＡＬ、コラム
アドレスイネーブル信号ＣＡＤＥおよびコラムデコーダ
イネーブル信号ＣＤＥは示していない。コラムアドレス
ラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号
ＣＡＤＥがコラムアドレスストローブ信号／ＣＡＳに従
って発生された内部ＣＡＳ信号に応答して発生され、コ
ラムデコーダイネーブル信号ＣＤＥは、アドレス変化検
出信号ＡＴＤの立上がりに応答して発生される。
【０１３５】コラムデコーダイネーブル信号ＣＤＥに応
答して、コラムデコーダ２３４がＹアドレスのデコード
動作を行ない、Ｙアドレスに対応するメモリセルアレイ
１０４における列を選択する。これによりＩ／Ｏ線２３
６に選択された列上に伝達されたメモリセルデータが伝
達され、Ｉ／Ｏ線２３６の電位が変化する。Ｉ／Ｏ線２
３６はコラムデコーダイネーブル信号ＣＤＥに応答して
プリチャージ状態から解放され電気的にフローティング
状態に設定される。
【０１３６】次いでこのアドレス変化検出信号ＡＴＤの
立下がりに応答してプリアンプイネーブル信号ＰＡＥが
ハイレベルへ立上がり、プリアンプ２４０が活性化さ
れ、Ｉ／Ｏ線２３６上に現われた信号を増幅してリード
データバス２４５上へ伝達する。リードコントローラ２
１８からのメインアンプ出力イネーブル信号ＯＥＭがハ
イレベルへ立上がり、出力バッファ２４２が活性化さ
れ、このリードデータバス２４５上のデータを増幅して
外部データＱを生成して出力する。
【０１３７】一方、データ書込時においては、信号／Ｃ
ＡＳおよび／ＷＥに応答して入力データラッチ信号ＤＩ
Ｌがハイレベルに立上がり、入力バッファ２４４が外部
書込データＤをラッチし、ライトデータバス２４９上に
伝達する。次いで信号／ＷＥおよび／ＣＡＳに応答して
ライトドライバイネーブル信号ＷＤＥが所定期間ハイレ
ベルに立上がり、ライトドライバ２４６が活性化され、
ライトデータバス２４９上のデータから内部書込データ
を生成してＩ／Ｏ線２３６上に伝達する。
【０１３８】コラムアドレスストローブ信号／ＣＡＳが
ハイレベルへ立上がると、１つのメモリセルに対するデ
ータの書込／読出サイクルが完了し、信号ＯＥＭおよび
ＤＩＬがローレベルへ立下がり、またＩ／Ｏ線２３６も
プリチャージ電位に復帰する。
【０１３９】一方、外部ロウアドレスストローブ信号／
ＲＡＳがハイレベルへ立上がるとアクティブサイクルが
完了し、この外部ロウアドレスストローブ信号／ＲＡＳ
の立上がりに応答してロウアドレスイネーブル信号ＲＡ
ＤＥおよびコラムイネーブル信号ＣＡＤＥがともに非活
性状態のローレベルとなる。次いで内部ＲＡＳ信号およ
びロウアドレスラッチ信号ＲＡＬがローレベルとなる。
外部ロウアドレスストローブ信号／ＲＡＳのハイレベル
への立上がりから内部ＲＡＳ信号のローレベルへの立下
がりまでの期間の間にロウ系の制御信号がすべて初期状
態に復帰する。コラム系有効期間においては、ロウ系制
御信号はすべて一定の状態を維持する。コラム系制御信
号はコラムインターロック期間は初期状態を維持し、コ
ラム系有効期間において変化する。すなわち、ＤＲＡＭ
においては、ロウ系制御信号およびコラム系制御信号は
ともにある動作期間における論理レベルは予測可能であ
る。本実施例はこれを利用する。
【０１４０】図６は、図１に示す電源電圧供給回路およ
び接地電圧供給回路の構成を示す図である。図６におい
ては、ロウ系回路に対する電圧供給回路の構成を示す。
図６において、ロウ系回路は縦続接続されたｎ段のイン
バータＦＲ１〜ＦＲｎにより表わされる。入力信号ＩＮ
は、スタンバイサイクル時にローレベルとなり、アクテ
ィブサイクル時にハイレベルに変化し、かつコラム系有
効期間はハイレベルに維持されるロウ系制御信号であ
る。インバータの数は１つであってもよく、また他の多
入力論理ゲートで置換えることも可能である（この構成
については後に説明する）。
【０１４１】インバータＦＲ１〜ＦＲｎはＣＭＯＳイン
バータの構成を備える。すなわち、インバータＦＲ１〜
ＦＲｎの各々は、その入力ノードに与えられた信号がロ
ーレベルのときに導通し、一方電源ノード９００へ与え
られた電圧を出力ノード（Ｏ１〜Ｏｎ）に伝達するｐチ
ャネルＭＯＳトランジスタＰＴと、入力ノードに与えら
れた信号がハイレベルのときに導通し、出力ノード（Ｏ
１〜Ｏｎ）をその他方電源ノード９０２へ与えられた電
圧レベルに放電するｎチャネルＭＯＳトランジスタＮＴ
を含む。
【０１４２】電源電圧供給回路１２０は、第１の電源ノ
ード２０へ供給された電源電圧Ｖｃｃを伝達するための
第１の主電源線１と、この第１の主電源線１と並列に配
設される可変インピーダンス電源線２および３を含む。
なお、請求項の記載においては、電源線１、２上は、主
電源線および副電源線、または第１ないし第３の電源線
として称されるが、以下の説明においては、主電源線お
よび可変インピーダンス電源線と称す。
【０１４３】第１の可変インピーダンス電源線２は抵抗
Ｒ１により第１の主電源線１に接続され、第２の可変イ
ンピーダンス電源線３は抵抗Ｒ２を介して第１の主電源
線１に接続される。抵抗Ｒ１に並列に制御信号φｃ１に
応答して導通して、第１の主電源線１と第１の可変イン
ピーダンス電源線２とを接続するｐチャネルＭＯＳトラ
ンジスタＱ３が設けられる。抵抗Ｒ２と並列に、制御信
号φｃ２に応答して導通して第１の主電源線１と第２の
可変インピーダンス電源線３とを接続するｐチャネルＭ
ＯＳトランジスタＱ４が設けられる。第１の主電源線１
と第１の可変インピーダンス電源線２との間には比較的
大きな容量を有し、第２の可変インピーダンス電源線２
の電位を安定に保持するための安定化キャパシタＣ１が
設けられる。第１の主電源線１と第２の可変インピーダ
ンス電源線３との間には、比較的大きな容量を有し、第
２の可変インピーダンス電源線の電位を安定に保持する
ための安定化キャパシタＣ２が設けられる。
【０１４４】抵抗Ｒ１およびＲ２はそこを流れる電流に
より第２および第３の可変インピーダンス電源線２およ
び３に電圧降下を生じさせるに足る抵抗を有するが、こ
の消費電流を低減するために比較的大きな抵抗値（たと
えば１ＫΩないし１ＭΩのオーダ）に設定されている。
ＭＯＳトランジスタＱ３およびＱ４は、それぞれインバ
ータＦＲ１ないしＦＲｎのｐチャネルＭＯＳトランジス
タに電流を供給するに足る大きな電流供給能力を有して
おり、そのチャネル幅Ｗは十分大きな値に設定される。
またＭＯＳトランジスタＱ３およびＱ４のオン抵抗は抵
抗Ｒ１およびＲ２に比べて十分小さくなる値に設定され
ており、そのオン抵抗による電圧降下を無視できる程度
の値に設定される。また抵抗Ｒ１およびＲ２としては、
大きなオン抵抗を有するＭＯＳトランジスタまたは大き
なチャネル長Ｌを有することにより抵抗として機能する
ＭＯＳトランジスタが用いられてもよい。
【０１４５】接地電圧供給回路１３０は、第２の電源ノ
ード３０へ与えられる他方電源電圧（接地電圧）Ｖｓｓ
を伝達するための第２の主電源線（以下、主接地線と称
す）４と、この主接地線４と並列に配置される第１およ
び第２の可変インピーダンス接地線５および６を含む。
請求項の記載において、これらの接地線４ないし６は第
２の主電源線、第３および第４の副電源線などと称され
ているが、以下の説明においては、主接地線、および第
１および第２の可変インピーダンス接地線と称す。
【０１４６】第１の可変インピーダンス接地線５は抵抗
Ｒ３を介して主接地線４に接続され、第２の可変インピ
ーダンス接地線６は抵抗Ｒ４を介して主接地線４に接続
される。抵抗Ｒ３と並列に、制御信号φｓ１に応答して
導通し、第１の可変インピーダンス接地線５を主接地線
４に接続するｎチャネルＭＯＳトランジスタＱ５が設け
られる。抵抗Ｒ４と並列に、制御信号φｓ２に応答して
導通し、第２の可変インピーダンス接地線６を主接地線
４に接続するｎチャネルＭＯＳトランジスタＱ６が設け
られる。主接地線４と第１の可変インピーダンス接地線
５との間には、第１の可変インピーダンス接地線５の電
位を安定化するための大きな容量を有するキャパシタＣ
３が設けられる。主接地線４と第２の可変インピーダン
ス接地線６の間には、第２の可変インピーダンス接地線
６の電位を安定化するための大きな容量を有するキャパ
シタＣ４が設けられる。抵抗Ｒ３およびＲ４は、大きな
抵抗値を有する。すなわち、抵抗Ｒ３およびＲ４は、自
身を流れる電流により、可変インピーダンス接地線５お
よび６の電位を接地電圧Ｖｓｓよりも高い電圧レベルに
保持するに足る抵抗値を有する。この抵抗Ｒ３およびＲ
４の抵抗値としては抵抗Ｒ１およびＲ２と同様１ＫΩな
いし１ＭΩのオーダである。ＭＯＳトランジスタＱ５お
よびＱ６は、インバータＦＲ１〜ＦＲｎの放電電流をす
べて吸収するに足る電流駆動力を有し、十分大きなチャ
ネル幅Ｗを有する。ＭＯＳトランジスタＱ５およびＱ６
のオン抵抗は十分小さく、抵抗Ｒ３およびＲ４の抵抗値
に比べて無視できる値に設定される。抵抗Ｒ３およびＲ
４はまた、ＭＯＳトランジスタを抵抗素子として用いて
実現されてもよい。
【０１４７】インバータＦＲ１〜ＦＲｎにおいて、奇数
段のインバータＦＲ１、ＦＲ３、…は、それぞれの一方
電源ノード９００が第１の可変インピーダンス電源線２
に接続され、それぞれの他方電源ノード９０２は第２の
可変インピーダンス接地線６に接続される。偶数段のイ
ンバータＦＲ２、…、ＦＲｎ（ｎは偶数と想定する）
は、各一方電源ノード９００が第２の可変インピーダン
ス電源線３に接続され、各他方電源ノード９０２が第１
の可変インピーダンス接地線５に接続される。
【０１４８】図７は図６に示す回路の動作を示す信号波
形図である。以下、図６および図７を参照して動作につ
いて説明する。
【０１４９】スタンバイサイクル時においては、入力信
号ＩＮは接地電圧Ｖｓｓレベルのローレベルである。制
御信号φｃ１が接地電圧Ｖｓｓレベルにあり、制御信号
φｓ１が電源電圧Ｖｃｃレベルにあり、ＭＯＳトランジ
スタＱ３およびＱ５はともにオン状態にある。これによ
り第１の可変インピーダンス電源線２上の電圧ＶＣＬ１
は、電源電圧Ｖｃｃレベルであり、第１の可変インピー
ダンス接地線５上の電圧ＶＳＬ１は接地電圧Ｖｓｓレベ
ルにある。一方、制御信号φｓ２は接地電圧Ｖｓｓ（０
Ｖ）レベルであり、制御信号φ２は電源電圧Ｖｃｃレベ
ルである。この状態においては、ＭＯＳトランジスタＱ
４およびＱ６はともにオフ状態であり、第２の可変イン
ピーダンス電源線３は、抵抗Ｒ２を介して電源電圧Ｖｃ
ｃが主電源線１から供給され、この第２の可変インピー
ダンス電源線３上の電圧ＶＣＬ２は、電源電圧Ｖｃｃよ
りも低い電圧レベルとなる。この電圧ＶＣＬ２は、Ｖｃ
ｃ−Ｉａ・Ｒ２で表わされる。Ｉａは、抵抗Ｒ２を流れ
る電流である。一方、第２の可変インピーダンス接地線
６は、抵抗Ｒ４を介して主接地線４に接続される。した
がってこの第２の可変インピーダンス電源線６上の電圧
は接地電圧Ｖｓｓよりも高くなる。すなわちＶＳＬ２＝
Ｖｓｓ＋Ｉｂ・Ｒ４となる。電流Ｉｂは抵抗Ｒ４を介し
て流れる電流である。
【０１５０】インバータＦＲ１においては、接地電圧Ｖ
ｓｓレベルの入力信号ＩＮに従ってｐチャネルＭＯＳト
ランジスタＰＴがオン状態となり、その出力ノードＯ１
は電源電圧ＶＣＬ１レベルに充電される。電圧ＶＣＬ１
は電源電圧Ｖｃｃレベルであり、出力ノードＯ１が電源
電圧Ｖｃｃレベルとなる。一方、ｎチャネルＭＯＳトラ
ンジスタＮＴは、入力信号ＩＮが接地電圧Ｖｓｓレベル
であり、オフ状態にあり、サブスレッショルド領域で動
作する。このとき、第２の可変インピーダンス電源線６
上の電圧ＶＳＬ２は接地電圧Ｖｓｓレベルよりも高い電
圧レベルである。したがってこのｎチャネルＭＯＳトラ
ンジスタＮＴのソース電圧はそのゲート電圧よりも高く
なり、ｎチャネルＭＯＳトランジスタＮＴがより強いオ
フ状態となり、サブスレッショルド電流が抑制される
（図４７参照；ＶＧＳが負となる）。
【０１５１】インバータＦＲ２においては、そのノード
Ｏ１の電圧レベルが電源電圧Ｖｃｃレベルである。した
がって、ｐチャネルＭＯＳトランジスタＰＴがオフ状態
となりサブスレッショルド領域で動作する。第２の可変
インピーダンス電源線３上の電圧ＶＣＬ２は、電源電圧
Ｖｃｃよりも低い電圧レベルである。したがって、ｐチ
ャネルＭＯＳトランジスタＰＴ（インバータＦＲ２にお
ける）がより強いオフ状態となり、このｐチャネルＭＯ
ＳトランジスタＰＴにおけるサブスレッショルド電流が
抑制される。インバータＦＲ２のｎチャネルＭＯＳトラ
ンジスタはそのゲートに電源電圧Ｖｃｃレベルの電圧を
受けており、その出力ノードＯ２を第１の可変インピー
ダンス電源線５上の電圧ＶＳＬ１レベルに放電する。第
２の可変インピーダンス電源線５上の電圧ＶＳＬ１は、
接地電圧Ｖｓｓレベルである。したがって、出力ノード
Ｏ２は接地電圧Ｖｓｓレベルとなる。後段のインバータ
ＦＲ３〜ＦＲｎにおいても同様の動作が行なわれ、サブ
スレッショルド領域で動作するＭＯＳトランジスタはよ
り強いオフ状態とされてサブスレッショルド電流が抑制
され、オン状態のＭＯＳトランジスタにより、その出力
ノードＯ３〜Ｏｎの電位は電源電圧Ｖｃｃレベルまたは
接地電圧Ｖｓｓレベルとされる。したがって出力信号Ｏ
ＵＴは電源電圧Ｖｃｃレベルを維持する（ｎは偶数であ
る）。すなわち、電源電圧Ｖｃｃレベルの信号をゲート
に受けるｐチャネルＭＯＳトランジスタはそのソース電
位が電源電圧Ｖｃｃレベルよりも小さくなり、より強い
オフ状態とされてサブスレッショルド電流が低減され
る。一方、接地電圧Ｖｓｓレベルの信号をゲートに受け
るｎチャネルＭＯＳトランジスタは、そのソース電圧が
接地電圧Ｖｓｓレベルよりも高く設定される。これによ
り、より強いオフ状態となり、サブスレッショルド電流
が低減される。
【０１５２】アクティブサイクルは２つの期間に分割さ
れる。ロウ系信号セット時間帯すなわちコラムインター
ロック期間と全てのロウ系信号の論理レベルが保持され
るコラム系有効時間である。アクティブサイクル期間に
おいては、制御信号φｓ２が電源電圧Ｖｃｃレベルのハ
イレベル、制御信号φｃ２が接地電圧Ｖｓｓレベルのロ
ーレベルに設定される。一方、制御信号φｃ１およびφ
ｓ１はロウ系信号セット時間帯においてはそれぞれ接地
電圧Ｖｓｓレベルおよび電源電圧Ｖｃｃレベルに保持さ
れる。この状態においては、ＭＯＳトランジスタＱ３な
いしＱ６がすべてオン状態となり、可変インピーダンス
電源線２および３上の電圧ＶＣＬ１およびＶＣＬ２はと
もに電源電圧Ｖｃｃレベルとなる。また、可変インピー
ダンス接地線５および６上の電圧ＶＳＬ１およびＶＳＬ
２はともに接地電圧Ｖｓｓレベルとなる。このロウ系セ
ット時間帯において入力信号ＩＮが接地電圧Ｖｓｓレベ
ルから電源電圧Ｖｃｃレベルに立上がり、出力ノードＯ
１〜Ｏｎの電位が応じて変化する。この入力信号ＩＮの
変化に伴って、オン状態になるＭＯＳトランジスタを介
して動作電流が流れる。入力信号ＩＮの変化前の期間に
おいては、電源線ＶＣＬ２の充電により比較的大きな電
流が流れ次いでＭＯＳトランジスタＱ３〜Ｑ６がすべて
オン状態となるため、比較的大きな直流電流（アクティ
ブＤＣ電流）が流れる。
【０１５３】入力信号ＩＮがハイレベルに立上がり、そ
の電圧レベルが安定になると、ロウ系信号セット時間帯
が完了し、コラム系有効期間が始まる。すなわちコラム
インターロック期間が終了し、コラム系回路が動作す
る。このコラム系有効時間においては、再び制御信号φ
ｓ１が接地電圧Ｖｓｓレベルに設定され、制御信号φｃ
１が電源電圧Ｖｃｃレベルに設定される。制御信号φｃ
２およびφｓ２はそれぞれ接地電圧Ｖｓｓレベルおよび
電源電圧Ｖｃｃレベルを維持する。この状態において
は、ＭＯＳトランジスタＱ３およびＱ５はオフ状態とさ
れ、ＭＯＳトランジスタＱ４およびＱ６はオン状態を維
持する。したがって、コラム系有効時間においては、可
変インピーダンス電源線２へは抵抗Ｒ１を介して電源電
圧Ｖｃｃが伝達されるため、電圧ＶＣＬ１が電源電圧Ｖ
ｃｃレベルよりも低くなり、一方第２の可変インピーダ
ンス電源線３上の電圧ＶＣＬ２は、ＭＯＳトランジスタ
Ｑ４により電源電圧Ｖｃｃレベルを維持する。
【０１５４】また第１の可変インピーダンス接地線５上
の電圧ＶＳＬ１は、抵抗Ｒ３により接地電圧Ｖｓｓレベ
ルよりも高くなる。第２の可変インピーダンス電源線６
上の電圧ＶＳＬ２は接地電圧Ｖｓｓレベルを維持する。
インバータＦＲ１においては、入力信号ＩＮが電源電圧
Ｖｃｃレベルのハイレベルであり、ｐチャネルＭＯＳト
ランジスタＰＴは、そのソース電位がゲート電位よりも
低くなり、より強いオフ状態となり、サブスレッショル
ド電流が低減される。一方、ｎチャネルＭＯＳトランジ
スタＮＴは、オン状態になり、その出力ノードＯ１を接
地電圧Ｖｓｓ（＝ＶＳＬ２）レベルに維持する。インバ
ータＦＲ２においては、このノードＯ１の接地電圧Ｖｓ
ｓレベルの電圧により、ｐチャネルＭＯＳトランジスタ
がオン状態にあり、出力ノードＯ２を電源電圧Ｖｃｃレ
ベル（＝ＶＣＬ２）に維持している。インバータＦＲ２
のｎチャネルＭＯＳトランジスタはそのソース電位がＶ
ＳＬ１（＞Ｖｃｃ）であり、ゲートに与えられた電圧よ
りも高くなっており、より強いオフ状態とされ、サブス
レッショルド電流が抑制される。後段のインバータＦＲ
３〜ＦＲ２においても同様であり、コラム系有効時間に
おけるサブスレッショルド電流が抑制され、ロウ系回路
の消費するアクティブＤＣ電流がほぼスタンバイサイク
ル時と同様の電流レベルに低減される。
【０１５５】アクティブサイクルが完了すると、スタン
バイサイクルが始まる。このスタンバイサイクルの開始
時においては、ハイレベルに設定されたロウ系信号が元
のローレベルに復帰する。このロウ系信号リセット時間
帯においては、制御信号φｃ１が接地電圧Ｖｓｓレベ
ル、制御信号φｓ１が電源電圧Ｖｃｃレベルに設定され
る。制御信号φｓ２は電源電圧Ｖｃｃレベルを維持し、
制御信号φｃ２は接地電圧Ｖｓｓレベルを維持する。こ
の状態においては再びＭＯＳトランジスタＱ３ないしＱ
６がすべてオン状態とされる。この状態においては、電
圧ＶＣＬ１およびＶＣＬ２は電源電圧Ｖｃｃレベルにあ
り、電圧ＶＳＬ１およびＶＳＬ２は接地電圧Ｖｓｓレベ
ルとなる。これにより、インバータＦＲ１〜ＦＲｎは入
力信号ＩＮのハイレベルからローレベルの立下がりに応
答して出力ノードＯ１〜Ｏｎの電位レベルを高速で変化
させ、初期状態に復帰させる。
【０１５６】ロウ系信号リセット時間帯が完了すると、
制御信号φｓ２が接地電圧Ｖｓｓレベル、制御信号φｃ
２が電源電圧Ｖｃｃレベルに設定され、ＭＯＳトランジ
スタＱ４およびＱ６がオフ状態、ＭＯＳトランジスタＱ
３およびＱ５がオン状態となる。電圧ＶＣＬ２が電源電
圧Ｖｃｃレベルよりも低くなり、電圧ＶＳＬ２が接地電
圧Ｖｓｓレベルよりも高くなる。電圧ＶＣＬ１は電源電
圧Ｖｃｃレベルにあり、電圧ＶＳＬ１は接地電圧Ｖｓｓ
レベルにある。この状態において、次のアクティブサイ
クルの開始を待つ。
【０１５７】上述のように、ＭＯＳトランジスタＱ３な
いしＱ６を動作期間に合わせて適切にオン状態またはオ
フ状態として、電源線２および３ならびに接地線５およ
び６のインピーダンスを変更することにより、インバー
タＦＲ１〜ＦＲｎの動作電源電圧レベルを変更すること
ができ、確実にサブスレッショルド電流を抑制すること
ができる。
【０１５８】上述の動作説明においては、入力信号ＩＮ
はスタンバイサイクル時においてローレベルであり、ア
クティブサイクル時においてはハイレベルに変化してい
る。スタンバイサイクル時にハイレベルとなり、アクテ
ィブサイクル時にローレベルとなる信号は、図６におい
て入力信号／ＩＮを用いればよく、制御信号φｃ１、φ
ｃ２、φｓ１およびφｓ２の発生態様は変更する必要は
ない。以下に入力信号がスタンバイサイクル時において
ハイレベルにあり、アクティブサイクル時にローレベル
に変化する場合の動作について簡単に説明する。
【０１５９】図８に、ＣＭＯＳインバータでロウ系回路
を構成した場合の各ノードの電圧レベルを示す。初段の
インバータはｐチャネルＭＯＳトランジスタＰＴ１およ
びｎチャネルＭＯＳトランジスタＮＴ１で構成され、２
段目のインバータはｐチャネルＭＯＳトランジスタＰＴ
２およびｎチャネルＭＯＳトランジスタＮＴ２で構成さ
れる。ｐチャネルＭＯＳトランジスタＰＴ１は、抵抗Ｒ
２およびＭＯＳトランジスタＱ４を介して主電源線１か
ら電源電圧Ｖｃｃを受け、ｎチャネルＭＯＳトランジス
タＮＴ１は、抵抗Ｒ３およびＭＯＳトランジスタＱ５を
介して主接地線４から接地電圧Ｖｓｓを受ける。ＭＯＳ
トランジスタＰＴ２は抵抗Ｒ１およびＭＯＳトランジス
タＱ３を介して主電源線１から電源電圧Ｖｃｃを受け、
ｎチャネルＭＯＳトランジスタＮＴ２はＲ４およびＭＯ
ＳトランジスタＱ６を介して主接地線４から接地電圧Ｖ
ｓｓを受ける。
【０１６０】図８（Ａ）に示すように、スタンバイサイ
クルにおいては、入力信号がハイレベルであり、ＭＯＳ
トランジスタＱ４およびＱ６がオフ状態、ＭＯＳトラン
ジスタＱ３およびＱ５がオン状態となる。ｐチャネルＭ
ＯＳトランジスタＰＴ１のソース電位はＶＣＬ（＜Ｖｃ
ｃ）であり、ｎチャネルＭＯＳトランジスタＮＴ１のソ
ース電圧は接地電圧Ｖｓｓである。ｐチャネルＭＯＳト
ランジスタＰＴ２のソース電位は電源電圧Ｖｃｃレベ
ル、ｎチャネルＭＯＳトランジスタＮＴ２のソース電位
はＶＳＬ（＞Ｖｓｓ）である。入力信号は電源電圧Ｖｃ
ｃレベルのハイレベルであり、ｎチャネルＭＯＳトラン
ジスタＮＴ１がオン状態となり、その出力ノードは接地
電圧Ｖｓｓレベルのローレベルとなる。このとき、ｐチ
ャネルＭＯＳトランジスタＰＴ１はそのゲート電位がソ
ース電位よりも高いため、より強いオフ状態となり、サ
ブスレッショルド電流が抑制される。ｐチャネルＭＯＳ
トランジスタＰＴ２はローレベルの電位をゲートに受け
てオン状態となり、電源電圧Ｖｃｃレベルのハイレベル
の信号を出力する。ｎチャネルＭＯＳトランジスタＮＴ
２はそのソース電位よりもゲート電位が低いため、より
強いオフ状態とされ、サブスレッショルド電流が抑制さ
れる。
【０１６１】図８（Ｂ）に示すように、ロウ系信号セッ
ト時間帯においてはＭＯＳトランジスタＱ３ないしＱ６
はすべてオン状態となる。ｐチャネルＭＯＳトランジス
タＰＴ１およびＰＴ２のソース電位は電源電圧Ｖｃｃレ
ベル、ｎチャネルＭＯＳトランジスタＮＴ１およびＮＴ
２のソース電位は接地電圧Ｖｓｓレベルである。この状
態において、入力信号がハイレベルからローレベルに変
化し、この入力信号の変化に応じてインバータの出力信
号が変化する。
【０１６２】図９（Ａ）に示すように、コラム系有効期
間においては、入力信号が接地電圧Ｖｓｓレベルのロー
レベルであり、この期間内においては入力信号の論理レ
ベルは変化しない。この状態においては、ＭＯＳトラン
ジスタＱ３およびＱ４はオフ状態、ＭＯＳトランジスタ
Ｑ４およびＱ６がオン状態となる。ｎチャネルＭＯＳト
ランジスタＮＴ１のソース電位が電圧ＶＳＬ（＞Ｖｃ
ｃ）レベル、ｐチャネルＭＯＳトランジスタＰＴ２のソ
ース電位が電圧ＶＣＬ（＜Ｖｃｃ）レベルとなる。ｐチ
ャネルＭＯＳトランジスタＰＴ１のソース電位は電源電
圧Ｖｃｃレベル、ｎチャネルＭＯＳトランジスタＮＴ２
のソース電位は接地電圧Ｖｓｓレベルである。この状態
において、ｎチャネルＭＯＳトランジスタＮＴ１および
ｐチャネルＭＯＳトランジスタＰＴ２がより強いオフ状
態とされ、サブスレッショルド電流が抑制される。各イ
ンバータの出力信号の電圧レベルはオン状態のＭＯＳト
ランジスタ（ＰＴ１およびＮＴ２）を介して電源電圧Ｖ
ｃｃレベルまたは接地電圧Ｖｓｓレベルに保持される。
【０１６３】図９（Ｂ）に示すように、ロウ系信号リセ
ット時間帯においては、ＭＯＳトランジスタＱ３ないし
Ｑ６がすべてオン状態とされ、インバータは入力信号の
論理レベルの変化に応じてそのローレベルの出力信号の
論理レベルを変化させる。この状態が完了すると、図８
（Ａ）に示すスタンバイサイクル状態に移行する。
【０１６４】以上のように、入力信号がスタンバイサイ
クル時にハイレベル、アクティブサイクル時にローレベ
ルとなる場合においても、サブスレッショルド領域で動
作するＭＯＳトランジスタをより強いオフ状態とするこ
とにより、サブスレッショルド電流を抑制することがで
きる。
【０１６５】図１０は、コラム系回路のための電源電圧
および接地電圧供給回路の構成を示す図である。図１０
においては、コラム系回路として、ｎ段の縦続接続され
たＣＭＯＳインバータを示す。ＣＭＯＳインバータＦＣ
１〜ＦＣｍ（ｍは偶数）の各々は、ｐチャネルＭＯＳト
ランジスタＰＱとｎチャネルＭＯＳトランジスタＮＱを
含む。
【０１６６】電源電圧供給回路１２０は、第１の電源ノ
ード２０に接続される主電源線１と、この主電源線１と
並列に配設される可変インピーダンス電源線１１と、主
電源線１と可変インピーダンス電源線１１とを接続する
抵抗Ｒａ３と、抵抗Ｒａ３と並列に設けられ、制御信号
φｃ３に応答して導通して主電源線１と可変インピーダ
ンス電源線１１を接続するｐチャネルＭＯＳトランジス
タＱ７を含む。主電源線１と可変インピーダンス電源線
１１の間には、この可変インピーダンス電源線１１の電
位を安定化するための大きな容量を有するキャパシタＣ
ａ３を含む。抵抗Ｒａ３の抵抗値は比較的大きくされ、
ｐチャネルＭＯＳトランジスタＱ７のオン抵抗は十分小
さくされ、その電流供給能力は十分大きくされる。抵抗
Ｒａ３としてはＭＯＳトランジスタを抵抗接続して用い
てもよい。
【０１６７】接地電圧供給回路１３０は、第２の電源ノ
ード３０に接続される主電源線４と、主電源線４と並列
に配設される可変インピーダンス接地線１２と、可変イ
ンピーダンス接地線１２と主接地線４とを接続する抵抗
Ｒｂ３と、抵抗Ｒｂ３と並列に設けられ、制御信号φｓ
３に応答して導通して主電源線４と可変インピーダンス
電源線１２とを接続するｎチャネルＭＯＳトランジスタ
Ｑ８を含む。可変インピーダンス接地線１２と主接地線
４の間には、可変インピーダンス接地線１２の電位を安
定化するための容量Ｃｂ３が設けられる。抵抗Ｒｂ３の
抵抗値は十分大きく設定され、ＭＯＳトランジスタＱ８
は、そのオン抵抗は十分小さくされるとともにその電流
供給能力は十分大きくされる。入力信号ＩＮはスタンバ
イサイクル時はローレベルに設定され、アクティブサイ
クル時（コラム系有効期間内）においてハイレベルに変
化する。奇数段のインバータＦＣ１、ＦＣ３、…は、そ
の一方電源ノード１８が主電源線１に接続され、その他
方電源ノード１９は可変インピーダンス接地線１２に接
続される。偶数段のインバータＦＣ２、…、ＦＣｎは、
その一方電源ノード（１８）が可変インピーダンス電源
線１１に接続され、その他方電源ノード（１９）が主接
地線４に接続される。次に図１０に示す回路の動作を図
１１に示す動作波形図を参照して説明する。
【０１６８】スタンバイサイクル時およびロウ系セット
時間帯においては、制御信号φｃ３が電源電圧レベルの
ハイレベル、制御信号φｓ３が接地電圧レベルのローレ
ベルに設定される。ＭＯＳトランジスタＱ７およびＱ８
はともにオフ状態とされる。可変インピーダンス電源線
１１上の電圧ＶＣＬ３は、抵抗Ｒａ３を介して電源電圧
Ｖｃｃが供給されるため、この抵抗Ｒａ３における電圧
降下分（Ｉａ・Ｒａ３）だけ電源電圧Ｖｃｃよりも低く
なる。一方、可変インピーダンス接地線１２は、抵抗Ｒ
ｂ３を介して接地線４に接続され、この抵抗Ｒｂ３を流
れる電流Ｉｂにより、電圧ＶＳＬ３は接地電圧Ｖｓｓよ
りも電圧Ｉｂ・Ｒｂ３だけ高くなる。
【０１６９】今、入力信号ＩＮは接地電圧Ｖｓｓレベル
のローレベルであり、インバータＦＣ１においては、ｐ
チャネルＭＯＳトランジスタＰＱがオン状態、ｎチャネ
ルＭＯＳトランジスタＮＱがオフ状態となっている。イ
ンバータＦＣ１の出力は、ｐチャネルＭＯＳトランジス
タＰＱにより電源電圧Ｖｃｃレベルにまで充電される。
ｎチャネルＭＯＳトランジスタＮＱは、その他方電源ノ
ード１９の電位が接地電圧Ｖｓｓよりも高い電圧ＶＳＬ
３であるため、ソース電位がゲート電位よりも高くな
り、より強くオフ状態とされ、そのサブスレッショルド
電流が抑制される。
【０１７０】インバータＦＣ２においては、ｎチャネル
ＭＯＳトランジスタ（ＮＱ）がオン状態であり、その出
力を接地電圧Ｖｓｓレベルに放電する。インバータＦＣ
２のｐチャネルＭＯＳトランジスタ（ＰＱ）はそのソー
ス電位が可変インピーダンス電源線１１上の電圧ＶＣＬ
３であり、ゲート電位よりも低いため、このｐチャネル
ＭＯＳトランジスタも強いオフ状態とされ、サブスレッ
ショルド電流が抑制される。
【０１７１】ロウ系セット時間帯すなわちコラムインタ
ーロック期間が終了するとコラム有効時間（コラム系有
効期間）が始まる。このコラム有効時間においては、制
御信号φｃ３が接地電圧Ｖｓｓレベル、制御信号φｓ３
が電源電圧Ｖｃｃレベルとなる。ＭＯＳトランジスタＱ
７およびＱ８がともにオン状態となり、電圧ＶＣＬ２お
よびＶＳＬ３はそれぞれ電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓレベルとなる。このコラム有効時間内において、
入力信号ＩＮがローレベルからハイレベルへ立上がり、
またハイレベルからローレベルへと立下がる。この入力
信号ＩＮの立上がりおよび立下がりに応じてインバータ
ＦＣ１〜ＦＣｎにおいてその出力ノードの充放電が行な
われ、動作電流Ｉｃｃが流れる。
【０１７２】コラム有効時間が完了すると、再び制御信
号φｃ３は電源電圧Ｖｃｃレベル、制御信号φｓ３が接
地電圧Ｖｓｓレベルに設定され、ＭＯＳトランジスタＱ
７およびＱ８はオフ状態とされ、可変インピーダンス電
源線１１は主電源線１に高抵抗Ｒａ３を介して接続さ
れ、可変インピーダンス接地線１２は、高抵抗Ｒｂ３を
介して主接地線４に接続される。このスタンバイサイク
ルおよびロウ系リセット時間帯においては既に入力信号
ＩＮはローレベルにリセットされており、先に説明した
スタンバイサイクルおよびロウ系セット時間帯の動作と
同様、オフ状態とされ、サブスレッショルド領域で動作
するＭＯＳトランジスタがより強いオフ状態とされ、サ
ブスレッショルド電流が抑制される。
【０１７３】上述のように、コラム系回路においては、
コラム系回路が動作するコラム有効時間のみ可変インピ
ーダンス電源線１１および可変インピーダンス接地線１
２を低インピーダンス状態として電源ノード２０および
接地電圧ノード３０へそれぞれ接続することにより、入
力信号の変化に応じて高速で動作するとともに、スタン
バイサイクル時およびロウ系セット時間帯（コラムイン
タロック期間）において可変インピーダンス電源線１１
および可変インピーダンス接地線１２を高抵抗Ｒａ３お
よびＲｂ３を介して電源ノード２０および接地電圧ノー
ド３０へ接続することにより、サブスレッショルド電流
を抑制することができる。
【０１７４】図１２は、ロウ系信号およびコラム系信号
をともに示す動作波形図である。以下、図１２を参照し
て、ロウ系信号およびコラム系信号を含む全体の動作に
ついて説明する。
【０１７５】ロウ系信号には、スタンバイサイクル時に
おいてハイレベルにあり、アクティブサイクル時にロー
レベルに変化するロウ系信号／Ａと、スタンバイサイク
ル時にローレベルにあり、アクティブサイクル時にハイ
レベルに変化するロウ系信号Ｂが存在する。同様、コラ
ム系信号にも、スタンバイサイクル時にハイレベルとな
り、コラム系有効時間にローレベルに変化するコラム系
信号／Ｃと、スタンバイサイクル時にローレベルにあ
り、コラム系有効時間内にハイレベルに変化するコラム
系信号Ｄが存在する。
【０１７６】スタンバイサイクル時においては、外部ロ
ウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）
はハイレベルになり、ロウ系信号／Ａおよびコラム系信
号／Ｃはともにハイレベル、ロウ系信号Ｂおよびコラム
系信号Ｄはともにローレベルにある。インターロック信
号（コラムイネーブル信号）／ＣＬＥはハイレベルにあ
る。この状態においては、制御信号φｃ２およびφｓ１
がともにハイレベルにあり、制御信号φｓ２およびφｃ
１がともにローレベルにある。また制御信号φｃ３がハ
イレベル、制御信号φｓ３がローレベルにある。外部ロ
ウアドレスストローブ信号／ＲＡＳがローレベルに立下
がるとアクティブサイクルが始まる。
【０１７７】この外部ロウアドレスストローブ信号／Ｒ
ＡＳの立下がりに応答して、制御信号φｓ２がハイレベ
ル、制御信号φｃ２がローレベルに変化する。アクティ
ブサイクルにおいて、ロウ系信号／ＡおよびＢがそれぞ
れ変化する。それぞれの信号の変化タイミングは図の破
線の波形で示す時間内の所定の時刻である。ロウ系信号
／ＡおよびＢが変化し、その状態がローレベルおよびハ
イレベルに確定すると、これらのロウ系信号／Ａおよび
Ｂを発生する回路に対応して設けられた電圧供給回路に
対する制御信号φｓ１およびφｃ１が変化する。ロウ系
信号／ＡおよびＢは遅くともインターロック信号／ＣＬ
Ｅが活性状態のローレベルとなるまでにその状態が確定
する。このロウ系信号セット時間帯の最も遅い時間（イ
ンターロック信号／ＣＬＥにより決定される）前に、制
御信号φｃ１がハイレベル、制御信号φｓ１はローレベ
ルに変化する。この制御信号φｃ１およびφｓ１の変化
タイミングは図の破線で示すように、時刻ｔ１から時刻
ｔ２の間の期間に設定される（対応のロウ系回路の出力
確定タイミングに従って）。遅くとも時刻ｔ２までに制
御信号φｃ１およびφｓ１はそれぞれハイレベルおよび
ローレベルに設定される。
【０１７８】ロウ系信号セット時間帯が完了すると、イ
ンターロック信号／ＣＬＥが活性状態のローレベルとな
り、応じて制御信号φｓ３がハイレベル、制御信号φｃ
３がローレベルとされる。このコラム系有効時間におい
ては、ロウ系信号／ＡおよびＢがそれぞれローレベルお
よびハイレベルに固定されており、サブスレッショルド
電流は抑制されており、ロウ系信号による電源電流Ｉｃ
ｃはほぼスタンバイサイクル時に流れるスタンバイ電流
と同様の値となる。コラム系有効時間においては、コラ
ム系信号／ＣおよびＤが変化する。ＤＲＡＭにおいて
は、ページモード動作などのように、複数回コラム系信
号／ＣおよびＤが変化する動作が知られている。この間
においては、制御信号φｓ３がハイレベル、制御信号φ
ｃ３がローレベルであり、コラム系信号はアクセスに応
じて複数回変化する。この間コラム系信号により電源電
流Ｉｃｃが消費される。
【０１７９】アクティブサイクルが完了すると、外部ロ
ウアドレスストローブ信号／ＲＡＳがハイレベルに立上
がり、インターロック信号／ＣＬＥがハイレベルに立上
がる。このインターロック信号／ＣＬＥの立上がりに応
答して、制御信号φｓ３がローレベル、制御信号φｃ３
がハイレベルに立上がり、コラム系信号／ＣおよびＤ発
生部におけるサブスレッショルド電流が抑制される。ア
クティブサイクル完了時においてはコラム系信号／Ｃお
よびＤは初期状態に既に復帰している。
【０１８０】一方、ロウ系信号／ＡおよびＢがアクティ
ブサイクル完了後初期状態に復帰する。このロウ系信号
／ＡおよびＢの初期状態への復帰は時刻ｔ３ないしｔ４
の間に所定のタイミングで行なわれる。それぞれの回路
の出力信号が初期状態に復帰すると、制御信号φｃ１が
ローレベル、制御信号φｓ１がハイレベルに変化する。
ロウ系信号リセット時間帯の終了期間時刻ｔ２におい
て、制御信号φｓ２がローレベル、制御信号φｃ２がハ
イレベルとされる。これにより、ロウ系信号／Ａおよび
Ｂ発生部におけるサブスレッショルド電流の消費が抑制
される。
【０１８１】ロウ系信号発生回路の電源として図６に示
す構成を利用し、コラム系信号発生回路には図１０に示
す可変インピーダンス電源を利用することにより、イン
バータアレイ（ロウ系回路およびコラム系回路）を流れ
るサブスレッショルド電流を最小とすることができ、消
費電流を大幅に低減することができる。すなわち、しき
い値電圧の絶対値の小さなＭＯＳトランジスタを用いて
もサブスレッショルド電流を抑制することができ、この
ような低いしきい値電圧の絶対値を有するＭＯＳトラン
ジスタを半導体記憶装置の構成要素として利用すること
ができ、高速で動作する大記憶容量の半導体記憶装置を
実現することができる。
【０１８２】図１３は、電源線および接地線に設けられ
たスイッチング素子としてのＭＯＳトランジスタのオン
／オフを制御する信号の発生シーケンスを示す図であ
る。図１３に示すように、外部ロウアドレスストローブ
信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）がハイレベルのスタン
バイサイクル時においては、制御信号φｓ１、φｃ２、
およびφｃ３はハイレベルにあり、制御信号φｃ１、φ
ｓ２、およびφｓ３はローレベルにある。センスアンプ
活性化信号ＳＯはローレベル、インターロック信号（コ
ラムイネーブル信号）／ＣＬＥはハイレベルにある。
【０１８３】外部ロウアドレスストローブ信号／ＲＡＳ
がローレベルに立下がると、内部ＲＡＳ信号ＲＡＳがハ
イレベルへ立上がり、アクティブサイクルが始まる。こ
の外部ロウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／
ＲＡＳ）の立下がりに応答して制御信号φｓ２がハイレ
ベルに立上がり、制御信号φｃ２がローレベルに立下が
る。次いで、最も速いタイミングで変化する制御信号φ
ｓ１およびφｃ１が内部ロウアドレスストローブ信号Ｒ
ＡＳの立上がりに応答してそれぞれローレベルおよびハ
イレベルに変化する。また内部ロウアドレスストローブ
信号ＲＡＳの立上がりに応答して所定期間経過後にセン
スアンプ活性化信号ＳＯが活性状態のハイレベルとな
る。センスアンプ活性化信号ＳＯの活性化（ハイレベ
ル）に応答して、インターロック信号／ＣＬＥがローレ
ベルとなり、コラム系回路の動作が可能となる。このイ
ンターロック信号／ＣＬＥの立下がりに応答して、最も
遅いタイミングで変化する制御信号φｓ１およびφｃ１
がそれぞれローレベルおよびハイレベルに変化する。制
御信号φｓ１およびφｃ１がこの図１３において破線の
領域で示すロウ系信号セット期間内（時間帯）において
変化する。
【０１８４】一方、インターロック信号／ＣＬＥの立下
がりに応答して、制御信号φｓ３がハイレベル、制御信
号φｃ３がローレベルに変化する。インターロック信号
／ＣＬＥがローレベルの間コラム系信号が変化し、所定
の動作が実行される。
【０１８５】アクティブサイクルが完了すると、外部ロ
ウアドレスストローブ信号／ＲＡＳ（ｅｘｔ／ＲＡＳ）
がハイレベルに立上がり、応じてインターロック信号／
ＣＬＥがハイレベルに立上がる。最も速いタイミングで
変化する制御信号φｓ１およびφｃ１がこのインターロ
ック信号／ＣＬＥの立上がりに応答してそれぞれハイレ
ベルおよびローレベルに変化する。また制御信号φｓ３
およびφｃ３がこのインターロック信号／ＣＬＥの立上
がりに応答してそれぞれローレベルおよびハイレベルに
変化する。
【０１８６】外部ロウアドレスストローブ信号／ＲＡＳ
（ｅｘｔ／ＲＡＳ）の立上がりに応答して所定時間経過
後内部ロウアドレスストローブ信号ＲＡＳがローレベル
に立下がり、センスアンプ活性化信号ＳＯが応じてロー
レベルに変化する。この内部ロウアドレスストローブ信
号ＲＡＳの立下がりに応答して、最も遅いタイミングで
変化する制御信号φｓ１およびφｃ１がそれぞれハイレ
ベルおよびローレベルに変化する。この後制御信号φｓ
２およびφｃ２が外部ロウアドレスストローブ信号ＲＡ
Ｓの立下がりに応答してそれぞれローレベルおよびハイ
レベルに変化する。
【０１８７】図１４は、図１３に示す制御信号を発生す
るための構成の一例を示す図である。図１４において、
制御信号発生系は、外部ロウアドレスストローブ信号／
ＲＡＳ（ｅｘｔ／ＲＡＳ）を受けるインバータ３００
と、インバータ３００の立下がりを遅延して内部ロウア
ドレスストローブ信号ＲＡＳを発生する立下がり遅延回
路３０２と、立下がり遅延回路３０２の出力信号ＲＡＳ
に応答してセンスアンプ活性化信号ＳＯを発生するセン
スアンプ活性化信号発生回路３０４と、インバータ３０
０の出力信号とセンスアンプ活性化信号ＳＯとに応答し
てインターロック信号／ＣＬＥを発生するインターロッ
ク信号発生回路３０６と、立下がり遅延回路３０２から
の内部ロウアドレスストローブ信号ＲＡＳおよびインタ
ーロック信号発生回路３０６からのインターロック信号
／ＣＬＥに応答してロウ系電源インピーダンス制御信号
を発生するインピーダンス制御信号発生回路３０８を含
む。
【０１８８】ロウ系回路はその出力信号が変化するタイ
ミングに応じてグループに分割される。図１４において
は、３つのロウ系回路３１６ａ、３１６ｂおよび３１６
ｃを示す。インピーダンス制御信号発生回路３０８は、
これらロウ系回路３１６ａ〜３１６ｃそれぞれに対し電
源インピーダンス制御信号φｓ１ａ，φｃ１ａ、φａｓ
１ｂ，φｃ１ｂ、およびφｓ１ｃ，φｃ１ｃを発生す
る。ロウ系回路３１６ａ〜３１６ｃそれぞれに対してロ
ウ系電源回路３１４ａ、３１４ｂおよび３１４ｃが設け
られる。ロウ系電源回路３１４ａには、制御信号φｓ１
ａおよびφｃ１ａが与えられ、ロウ系電源回路３１４ｂ
には、制御信号φｓ１ｂおよびφｃ１ｂが与えられ、ロ
ウ系電源回路３１４ｃには、制御信号φｓ１ｃおよびφ
ｃ１ｃが与えられる。
【０１８９】内部ロウアドレスストローブ信号ＲＡＳか
ら制御信号φｓ２が生成され、また内部ロウアドレスス
トローブ信号ＲＡＳからインバータ３１０を介して制御
信号φｃ２が発生される。この制御信号φｃ２およびφ
ｓ２はロウ系電源回路３１４ａ〜３１４ｃに共通に与え
られる。ロウ系電源回路３１４ａ〜３１４ｃは、それぞ
れ与えられた制御信号に従って自身の電源線（動作電源
電圧Ｖｃｃ伝達線および接地電圧Ｖｓｓ伝達線）のイン
ピーダンスを変更して対応のロウ系回路３１６ａ〜３１
６ｃへ電源電圧（動作電源電圧Ｖｃｃおよび接地電圧Ｖ
ｓｓ）を伝達する。
【０１９０】インターロック信号／ＣＬＥから制御信号
φｃ３が生成され、またインターロック信号／ＣＬＥか
らインバータ３１２を介して制御信号φｓ３が生成され
る。これらの制御信号φｃ３およびφｓ３はコラム系電
源回路３２０へ与えられる。コラム系電源回路３２０は
コラム系回路３２２に対しこの与えられた制御信号φｃ
３およびφｓ３に従って必要な電圧を供給する。
【０１９１】インバータ３００および立下がり遅延回路
３０２は、図３に示す／ＲＡＳバッファ２００に含まれ
ており、センスアンプ活性化信号発生回路３０４は図３
に示すアレイコントローラ２０６に含まれる。インター
ロック信号発生回路３０６は図３に示すインターロック
信号発生回路２０８と同じである。
【０１９２】立下がり遅延回路３０２はインバータ３０
０の出力信号の立上がりに応答して内部ロウアドレスス
トローブ信号ＲＡＳをハイレベルに立上げ、インバータ
３００の出力信号の立下がりから所定時間経過後に内部
ロウアドレスストローブ信号ＲＡＳをローレベルに立下
げる。センスアンプ活性化信号発生回路３０４は、内部
ロウアドレスストローブ信号ＲＡＳの立上がりを所定時
間遅延させてセンスアンプ活性化信号ＳＯを活性状態の
ハイレベルに立上げ、内部ロウアドレスストローブ信号
ＲＡＳの立下がりに応答してセンスアンプ活性化信号Ｓ
Ｏを非活性状態のローレベルに立下げる。
【０１９３】インターロック信号発生回路３０６は、セ
ンスアンプ活性化信号ＳＯのハイレベルへの立上がりに
応答してインターロック信号／ＣＬＥを活性状態のロー
レベルに立下げ、インバータ３００の出力信号の立下が
りに応答してインターロック信号／ＣＬＥをハイレベル
に立上げて非活性状態とする。インピーダンス制御信号
発生回路３０８は、内部ロウアドレスストローブ信号Ｒ
ＡＳとインターロック信号／ＣＬＥとに応答してそれぞ
れ図１３に示す破線領域内において変化する制御信号φ
ｓ１（φｓ１ａ〜φｓ１ｃ）およびφｃ１（φｃ１ａ〜
φｃ１ｃ）を発生する。
【０１９４】図１４に示す構成において、立下がり遅延
回路３０２、センスアンプ活性化信号３０４およびイン
ターロック信号発生回路３０６もロウ系回路であり、こ
れらの回路の電源線（動作電源電圧Ｖｃｃ伝達線および
接地電圧Ｖｓｓ伝達線）のインピーダンスの各回路の出
力信号の論理レベルの変化に応じて調節される。インピ
ーダンス制御信号発生回路３０８の電源は、制御信号φ
ｓ１（φｓ１ａ〜φｓ１ｃ）およびφｃ１（φｃ１ａ〜
φｃ１ｃ）の変化に応じてそれぞれの制御信号発生回路
の電源線のインピーダンスが調節される。インバータ３
１０の電源線のインピーダンスは外部ロウアドレススト
ローブ信号ＲＡＳに従って調節されればよく、またイン
バータ３１２の電源線のインピーダンスがインターロッ
ク信号／ＣＬＥに従って調節されればよい。
【０１９５】外部ロウアドレスストローブ信号／ＲＡＳ
（ｅｘｔ／ＲＡＳ）におけるインバータ３００は、電源
電圧Ｖｃｃおよび接地電圧Ｖｓｓだけを受けて動作する
ように構成されてもよい。
【０１９６】［第１の変更例］ロウ系信号およびコラム
系信号は、それぞれある動作シーケンスに従って順次発
生される。この場合、インバータ列を用いて信号の遅延
を利用することによりロウ系信号およびコラム系信号を
発生することができる。ＤＲＡＭにおいては、多入力論
理ゲートも利用される。以下に、多入力論理ゲートを有
する場合の電源線のインピーダンスの調整方法について
説明する。
【０１９７】図１５は、２入力ＮＡＮＤ回路の構成の一
例を示す図である。図１５において、２入力ＮＡＮＤ回
路は、一方電源線３３０と出力ノード３３１の間に並列
に接続されるｐチャネルＭＯＳトランジスタＰＱ１およ
びＰＱ２と、出力ノード３３１と他方電源線３３２の間
に直列に接続されるｎチャネルＭＯＳトランジスタＮＱ
１およびＮＱ２を含む。ＭＯＳトランジスタＰＱ１およ
びＮＱ１のゲートへ入力信号ＩＮＡが与えられ、ＭＯＳ
トランジスタＰＱ２およびＮＱ２のゲートへ入力信号Ｉ
ＮＢが与えられる。
【０１９８】この２入力ＮＡＮＤ回路の出力ＯＵＴがス
タンバイサイクル時にローレベル（Ｌ）であり、アクテ
ィブサイクル時にハイレベル（Ｈ）に変化する動作を考
える。スタンバイサイクルにおいては、出力信号ＯＵＴ
がローレベルであるため、ＭＯＳトランジスタＮＱ１お
よびＮＱ２がオン状態、ＭＯＳトランジスタＰＱ１およ
びＰＱ２がオフ状態である。スタンバイサイクルにおい
てサブスレッショルド電流がＭＯＳトランジスタＰＱ１
およびＰＱ２に流れる。したがってこの場合、スタンバ
イサイクルにおいて一方電源線３３０上の電圧Ｖｃは電
源電圧Ｖｃｃよりも低い電圧ＶＣＬ（ＶＣＬ１またはＶ
ＣＬ２）に設定する必要がある。アクティブサイクルに
おいて出力信号ＯＵＴがハイレベルとなると、ＭＯＳト
ランジスタＮＱ１およびＮＱ２の少なくとも一方がオフ
状態となる。この状態においては、サブスレッショルド
電流がＭＯＳトランジスタＮＱ１およびＮＱ２を介して
流れる。したがってこの状態においては、他方電源線３
３２の電圧Ｖｓは接地電圧Ｖｓｓよりも高い電圧に設定
して、サブスレッショルド領域で動作するＭＯＳトラン
ジスタのソース電位を上昇させる。
【０１９９】上述のような電源電圧の変化は、図７に示
す動作波形図から電圧ＶＣＬ２およびＶＳＬ１により与
えられる。したがって図１６に示すように、ＮＡＮＤ回
路３３５の一方電源線３３０へ電源電圧ＶＣＬ２を与
え、他方電源線３３２へ電圧ＶＳＬ１を与える。この構
成によりサブスレッショルド電流を抑制することができ
る。
【０２００】逆に、図１５に示すＮＡＮＤ回路３３５の
出力信号ＯＵＴがスタンバイサイクル時にハイレベル
（Ｈ）にあり、アクティブサイクルにおいてローレベル
（Ｌ）に変化する場合を考える。この場合、スタンバイ
サイクルにおいてサブスレッショルド電流が流れる可能
性があるのは、ＭＯＳトランジスタＮＱ１およびＮＱ２
である。ハイレベルの信号をｐチャネルＭＯＳトランジ
スタＰＱ（ＰＱ１またはＰＱ２）がゲートに受けていて
も、その場合出力信号ＯＵＴが電源電圧Ｖｃｃレベルで
あるため、サブスレッショルド電流は生じない。したが
ってこのスタンバイサイクルにおいては、電源線３３０
へは電源電圧Ｖｃｃ、他方電源線３３２へは接地電圧Ｖ
ｓｓよりも高い電圧を伝達する。アクティブサイクルに
おいて出力信号ＯＵＴがローレベルに立下がる場合に、
サブスレッショルド電流が流れるのは、ｐチャネルＭＯ
ＳトランジスタＰＱ１またはＰＱ２である。したがって
この場合には、一方電源線３３０の電圧を電源電圧Ｖｃ
ｃよりも低い電圧レベルに設定し、他方電源線３３２上
の電圧は接地電圧Ｖｓｓレベルに設定する。
【０２０１】上述のような電源電圧シーケンスを与える
のは、図７に示す動作波形図から電圧ＶＳＬ１およびＶ
ＳＬ２である。したがって、図１７に示すように、ＮＡ
ＮＤ回路の一方電源線３３０へ電圧ＶＣＬ１を供給し、
他方電源線３３２に電圧ＶＳＬ２を供給する。これによ
り、スタンバイサイクルにおいてハイレベルの信号を出
力し、アクティブサイクルにローレベルの信号を出力す
るＮＡＮＤ回路３３５におけるサブスレッショルド電流
を抑制することができる。
【０２０２】図１８は、２入力ＮＯＲ回路の構成を示す
図である。図１８において、２入力ＮＯＲ回路３４０
は、一方電源線３４０と出力ノード３４１の間に直列に
接続されるｐチャネルＭＯＳトランジスタＰＱ３および
ＰＱ４と、出力ノード３４１と他方電源線３４２の間に
並列に設けられるｎチャネルＭＯＳトランジスタＮＱ３
およびＮＱ４を含む。ＭＯＳトランジスタＰＱ３および
ＮＱ３のゲートへは入力信号ＩＮＡが与えられ、ＭＯＳ
トランジスタＰＱ４およびＮＱ４のゲートへは入力信号
ＩＮＢが与えられる。
【０２０３】出力信号ＯＵＴがスタンバイサイクル時に
ローレベル、アクティブサイクル時にハイレベルに変化
する場合を考える。スタンバイサイクルにおいて、出力
信号ＯＵＴがローレベルのとき、入力信号ＩＮＡおよび
ＩＮＢの少なくとも一方はハイレベルである。サブスレ
ッショルド電流が流れる可能性があるのは、ｐチャネル
ＭＯＳトランジスタＰＱ３およびＰＱ４においてであ
る。したがって、一方電源線３４０上の電圧Ｖｃを電源
電圧Ｖｃｃよりも低い電圧レベルに設定し、他方電源線
３４２上の電圧Ｖｓは接地電圧Ｖｓｓレベルに設定す
る。
【０２０４】アクティブサイクルにおいて出力信号ＯＵ
Ｔがハイレベルに立上がると、ＭＯＳトランジスタＰＱ
３およびＰＱ５がともにオン状態である（入力信号ＩＮ
ＡおよびＩＮＢがともにローレベル）。このときには、
サブスレッショルド電流が流れるのはＭＯＳトランジス
タＮＱ３およびＮＱ４である。したがって他方電源線３
４２上の電圧Ｖｓを接地電圧Ｖｓｓよりも高い電圧レベ
ルに設定し、一方電源線３４０上の電圧Ｖｃは電源電圧
Ｖｃｃレベルに設定する。この電圧変化を与えるのは電
圧ＶＣＬ２およびＶＳＬ１である。したがって図１９に
示すように、スタンバイサイクル時にローレベルとなり
かつアクティブサイクルにおいてハイレベルとなる信号
ＯＵＴを出力するＮＯＲ回路３４５の一方電源線３４０
へは電圧ＶＣＬ２が与えられ、他方電源線３４２へは電
圧ＶＳＬ１が与えられる。
【０２０５】一方、出力信号ＯＵＴがスタンバイサイク
ル時にハイレベル、アクティブサイクル時にローレベル
となる場合には、上の説明と逆になる。すなわち、スタ
ンバイサイクルにおいて、サブスレッショルド電流が流
れるのはＭＯＳトランジスタＮＱ３およびＮＱ４であ
り、他方電源線３４２上の電圧Ｖｓを接地電圧Ｖｓｓレ
ベルよりも高くする。アクティブサイクルにおいては、
サブスレッショルド電流が流れるのはｐチャネルＭＯＳ
トランジスタＰＱ３およびＰＱ４の経路である。したが
ってこの場合には一方電源線３４０の電圧Ｖｃを電源電
圧Ｖｃｃよりも低くする。このような電圧変化を与える
のは電圧ＶＣＬ１およびＶＳＬ２である。したがって図
２０に示すように、スタンバイサイクル時にハイレベル
の信号を出力し、アクティブサイクル時にローレベルの
信号を出力するＮＯＲ回路３４５の一方電源線３４０へ
は電圧ＶＣＬ１が与えられ、他方電源線３４２上へは電
圧ＶＳＬ２が与えられる。
【０２０６】上述のように、多入力論理回路においても
スタンバイサイクル時およびアクティブサイクル時にお
いてその出力信号の論理レベルがわかっており、かつそ
の論理レベルがスタンバイサイクル時とアクティブサイ
クル時で変化する場合にはサブスレッショルド電流を確
実に抑制することができる。このＮＡＮＤ回路およびＮ
ＯＲ回路はロウ系回路として説明している。コラム系回
路の場合には、スタンバイサイクル時の出力信号ＯＵＴ
の論理レベルがわかっていればその出力論理レベルと逆
の論理である電源電圧のレベルを中間電位レベル（Ｖｃ
ｃとＶｓｓとの間）に調整する構成が利用されればよ
い。コラム系回路の場合、コラム系有効時間においては
その電源線は電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベ
ルともに低インピーダンス状態とされているためであ
る。
【０２０７】上述のように、アクティブサイクル時およ
びスタンバイサイクル時において入出力信号の論理レベ
ルが予測可能な場合、多入力論理ゲートにおいてもサブ
スレッショルド電流を効果的に抑制することができる。
【０２０８】［第２の変更例］前述の先行技術（ＩＥＥ
Ｅ １９９３シンポジウム・オン・ＶＬＳＩサーキッ
ト、ダイジェスト・オブ・テクニカル・ペーパーズの第
４７頁ないし第４８頁）に堀口等が示しているように、
スタンバイサイクル時においてＤＲＡＭの内部ノードの
電位をすべて予測可能とすることができる。しかしなが
ら、アドレスバッファの出力信号、デコーダ回路および
クロックドインバータのようにアクティブサイクルにお
いてその出力信号の論理レベルが予測できない場合が生
じる。また、センスアンプにおいてはスタンバイサイク
ル時にハイレベルおよびローレベルともにサブスレッシ
ョルド電流が流れる可能性がある（センスアンプ活性化
信号ＳＯに応答して導通して電源電圧Ｖｃｃおよび接地
電圧Ｖｓｓをセンスアンプへ伝達するトランジスタにお
いてサブスレッショルド電流が流れる可能性がある）。
この場合には、上述のような電源線インピーダンス変更
シーケンスを利用すると効果的にサブスレッショルド電
流を抑制することができなくなる場合が生じる。以下に
このような出力信号の論理レベルが予測不能な回路に対
する電源線インピーダンス変更シーケンスについて説明
する。
【０２０９】図２１は、この発明の第１の実施例の第２
の変更例である半導体装置の電源回路の構成を示す図で
ある。図２１においては、代表的に３つの２入力ロウ系
回路４５０、４５２および４５４を示す。ロウ系回路４
５０は、入力ＩＮＡ１およびＩＮＢ１を受けて出力ＯＵ
Ｔ１を生成する。ロウ系回路４５０の出力信号ＯＵＴ１
は、スタンバイサイクル時にローレベル（Ｌ）であり、
アクティブサイクル時にその出力信号の論理レベルはハ
イレベルまたはローレベルとなる（図においてはＸとし
て示す）。ロウ系回路４５２は、入力信号ＩＮＡ２およ
びＩＮＢ２を受けて出力信号ＯＵＴ２を生成する。ロウ
系回路４５２の出力信号ＯＵＴ２は、スタンバイサイク
ル時にハイレベルとなり、アクティブサイクル時にハイ
レベルまたはローレベルとなる。ロウ系回路４５４は、
入力信号ＩＮＡ３およびＩＮＢ３を受けて出力信号ＯＵ
Ｔ３を生成する。ロウ系回路４５４の出力信号ＯＵＴ３
は、スタンバイサイクル時にハイレベルまたはローレベ
ルとなり、アクティブサイクル時においてもまたハイレ
ベルまたはローレベルとなる。ロウ系回路４５４の一例
としては、クロックドインバータのようにスタンバイサ
イクル時に出力ハイインピーダンス状態とされ、その動
作時において出力信号がハイレベルまたはローレベルと
なる回路がある。ロウ系回路４５４としては、また、ビ
ット線対それぞれに対して設けられるセンスアンプを考
えることができる。
【０２１０】図２１において、ハイレベルの電源電圧を
供給する電源電圧供給回路４１０は、第１の電源ノード
２０に結合される主電源線１と、主電源線１に抵抗Ｒ１
０を介して接続される副電源線（可変インピーダンス電
源線）４０２と、主電源線１に抵抗Ｒ１２を介して接続
される可変インピーダンス電源線４０３を含む。抵抗Ｒ
１０と並列に、制御信号にφｃ４に応答して導通し、主
電源線１と可変インピーダンス電源線４０２とを接続す
るｐチャネルＭＯＳトランジスタＱ１０とが設けられ
る。抵抗Ｒ１２と並列に、制御信号φｃ５に応答して導
通し、主電源線１と可変インピーダンス電源線４０３を
接続するｐチャネルＭＯＳトランジスタＱ１２が設けら
れる。主電源線１と可変インピーダンス電源線４０２の
間には、可変インピーダンス電源線４０２上の電圧ＶＣ
Ｌ１を安定化するための比較的大きな容量を有するキャ
パシタＣ１０が設けられる。主電源線１と可変インピー
ダンス電源線４０３の間には、また、可変インピーダン
ス電源線４０３上の電圧ＶＣＬ２を安定化するための比
較的大きな容量を有するキャパシタＣ１２が設けられ
る。抵抗Ｒ１０およびＲ１２は比較的大きな抵抗値を有
し、ＭＯＳトランジスタＱ１０およびＱ１２は抵抗Ｒ１
０およびＲ１２の抵抗値に比べて無視できる程度のオン
抵抗を備える。またＭＯＳトランジスタＱ１０およびＱ
１２はロウ系回路に対し十分な充電電流を供給すること
のできる電流供給能力を有する（チャネル幅Ｗが大きく
される）。抵抗Ｒ１０およびＲ１２は、抵抗接続された
ＭＯＳトランジスタにより構成されてもよい。
【０２１１】ローレベルの電源電圧を供給する接地電圧
供給回路４２０は、他方電源ノード３０に結合されて接
地電圧Ｖｓｓを伝達する主接地線４と、主接地線４と抵
抗Ｒ１１を介して接続される可変インピーダンス接地線
４０５と、主接地線４と抵抗Ｒ１３を介して接続される
可変インピーダンス接地線４０６を含む。抵抗Ｒ１１と
並列に、制御信号φｓ４に応答して導通して主接地線４
と可変インピーダンス接地線４０５を接続するｎチャネ
ルＭＯＳトランジスタＱ１１が設けられる。抵抗Ｒ１３
と並列に、制御信号φｓ５に応答して導通し、主接地線
４と可変インピーダンス接地線４０６を接続するｎチャ
ネルＭＯＳトランジスタＱ１３が設けられる。主接地線
４と可変インピーダンス接地線４０５の間にはさらに、
可変インピーダンス接地線４０５上の電圧ＶＳＬ１を安
定化するための大きな容量を有するキャパシタＣ１１が
設けられる。主接地線４と可変インピーダンス接地線４
０６の間にはさらに、可変インピーダンス接地線４０６
の上の電圧ＶＳＬ２を安定化するための大きな容量を有
するキャパシタＣ１３が設けられる。抵抗Ｒ１１および
Ｒ１３は比較的大きな抵抗値を有している。ＭＯＳトラ
ンジスタＱ１１およびＱ１３はロウ系回路４５０、４５
２、および４５４からの放電電流を吸収することのでき
る大きな電流供給能力（大きなチャネル幅）を有してい
る。またＭＯＳトランジスタＱ１１およびＱ１３のオン
抵抗は抵抗Ｒ１１およびＲ１３に比べて無視できる程度
の値に設定される。
【０２１２】ロウ系回路４５０は、その一方電源ノード
（ハイレベルの電源電圧を受けるノード）が可変インピ
ーダンス電源線４０２に接続され、他方電源ノード（ロ
ーレベル電源電圧を受けるノード）が可変インピーダン
ス接地線４０６に接続される。ロウ系回路４５２は、そ
の一方電源ノードが可変インピーダンス電源線４０３に
接続され、その他方電源ノードが可変インピーダンス接
地線４０５に接続される。ロウ系回路４５４は、その一
方電源ノードが可変インピーダンス電源線４０２に接続
され、その他方電源ノードが可変インピーダンス接地線
４０５に接続される。次に図２１に示す構成の動作をそ
の動作波形図である図２２を参照して説明する。
【０２１３】スタンバイサイクル時においては、外部ロ
ウアドレスストローブ信号ｅｘｔ／ＲＡＳがハイレベル
にあり、内部ロウアドレスストローブ信号ＲＡＳがロー
レベルにある。ロウ系回路４５０の出力信号ＯＵＴ１が
ローレベル、ロウ系回路４５２の出力信号ＯＵＴ２はハ
イレベル、ロウ系回路４５４の出力信号ＯＵＴ３はハイ
レベルまたはローレベルである。この状態においては、
制御信号φｃ４およびφｓ５がハイレベル、制御信号φ
ｓ４およびφｃ５がローレベルとされる。ＭＯＳトラン
ジスタＱ１０およびＱ１１はともにオフ状態とされ、Ｍ
ＯＳトランジスタＱ１２およびＱ１３がオン状態とされ
る。
【０２１４】可変インピーダンス電源線４０２上には、
抵抗Ｒ１０を介して主電源線１から電源電圧Ｖｃｃが供
給される。したがって電圧ＶＣＬ１は抵抗Ｒ１０におけ
る電圧降下により電源電圧Ｖｃｃレベルよりも低くな
る。また可変インピーダンス接地線４０５は、抵抗Ｒ１
１を介して接地電圧Ｖｓｓを受けるため、電圧ＶＳＬ１
は接地電圧Ｖｓｓ（０Ｖ）よりも高くなる。可変インピ
ーダンス電源線４０３はＭＯＳトランジスタＱ１２を介
して電源電圧Ｖｃｃを受け、電圧ＶＣＬ２は電源電圧Ｖ
ｃｃレベルとなる。可変インピーダンス接地線４０６
は、ＭＯＳトランジスタＱ１３を介して接地電圧Ｖｓｓ
を受けるため、電圧ＶＳＬ２は接地電圧Ｖｓｓレベルと
なる。
【０２１５】ロウ系回路４５０は電源電圧Ｖｃｃよりも
低い電圧ＶＣＬ１を受けており、出力信号ＯＵＴ１もロ
ーレベルであるため、その一方電源ノードから出力ノー
ドへ流れるサブスレッショルド電流が抑制される。ロウ
系回路４５２は出力信号ＯＵＴ２がハイレベルであり、
この他方電源ノードは電圧ＶＳＬ１を受けている。した
がって出力ノードから他方電源ノードへ流れるサブスレ
ッショルド電流が抑制される。ロウ系回路４５４は、一
方電源ノードに電圧ＶＣＬ１を受けかつ他方電源ノード
に電圧ＶＳＬ１を受けている。したがってロウ系回路４
５４はともに高抵抗を介して電圧ＶｃｃおよびＶｓｓを
受けており、出力信号の論理レベルにかかわらず、一方
電源ノードから出力ノードへ流れるサブスレッショルド
電流および出力ノードから他方電源ノードへ流れるサブ
スレッショルド電流が抑制される。したがってスタンバ
イサイクル時におけるサブスレッショルド電流は十分に
抑制される。
【０２１６】外部ロウアドレスストローブ信号ｅｘｔ／
ＲＡＳがローレベルに立下がるとアクティブサイクルが
始まる。このアクティブサイクルにおいてロウ系回路４
５０、４５２、および４５４の出力信号ＯＵＴ１、ＯＵ
Ｔ２、およびＯＵＴ３が変化する。図２２においては、
出力信号ＯＵＴ１〜ＯＵＴ３の変化タイミングは双方向
矢印で示す期間内の所定の時刻に設定される。すなわ
ち、このロウ系信号セット期間において出力信号ＯＵＴ
１〜ＯＵＴ３が所定のタイミングで変化する。
【０２１７】ロウ系信号セット期間においては、この外
部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの立下が
りに応答してハイレベルに立上がった内部ロウアドレス
ストローブ信号ＲＡＳに従って制御信号φｃ４がローレ
ベル、制御信号φｓ４がハイレベルとされる。制御信号
φｃ５はローレベルを維持し、制御信号φｓ５はハイレ
ベルを維持する。この状態においては、ＭＯＳトランジ
スタＱ１０〜Ｑ１３はすべてオン状態となり、電圧ＶＣ
Ｌ１およびＶＣＬ２はともに電源電圧Ｖｃｃレベルとな
り、電圧ＶＳＬ１およびＶＳＬ２はともに接地電圧Ｖｓ
ｓレベルとなる。このロウ系回路４５０、４５２および
４５４の動作に従って動作電流Ｉｃｃが流れる。
【０２１８】ロウ系信号セット期間が完了すると、イン
タロック信号すなわちコラムイネーブル信号／ＣＬＥが
ローレベルに立下がり、コラム系有効期間が始まる。こ
のコラム系有効期間においては、制御信号φｃ４および
φｃ５がともにハイレベル、制御信号φｓ４およびφｓ
５がともにローレベルに設定される。ＭＯＳトランジス
タＱ１０〜Ｑ１３がすべてオフ状態とされ、電圧ＶＣＬ
１およびＶＣＬ２は電源電圧Ｖｃｃレベルよりも低い電
圧レベルに設定され、電圧ＶＳＬ１およびＶＳＬ３は接
地電圧Ｖｓｓレベルよりも高いレベルに設定される。こ
の期間においては、ロウ系信号の状態は変化しない。ロ
ウ系回路４５０、４５２および４５４の出力信号ＯＵＴ
１、ＯＵＴ２およびＯＵＴ３の論理レベルにかかわら
ず、サブスレッショルド電流は抑制される。この場合、
出力信号ＯＵＴ１〜ＯＵＴ３の電圧レベルが電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓレベルから両電圧の間の電圧
レベルに変化するが、ロウ系回路の動作はすべて完了し
ており、ロウ系回路における誤動作は生じない。また、
ロウ系回路において、その構成要素であるＭＯＳトラン
ジスタのゲートおよびソースの電圧が同じ電圧レベルと
なることが考えられる。しかしながらこの場合電源線４
０２および４０３ならびに接地線４０５および４０６は
高抵抗状態にあり（高抵抗を介して電源ノード２０また
は接地電圧ノード３０に接続される）、そのときに流れ
るアクティブＤＣ電流は十分小さな値に設定することが
できる。
【０２１９】コラム系有効期間が完了し、メモリアクセ
スが終了すると、外部ロウアドレスストローブ信号ｅｘ
ｔ／ＲＡＳがハイレベルに立上がり、アクティブサイク
ルが完了する。この外部ロウアドレスストローブ信号ｅ
ｘｔ／ＲＡＳの立上がりに応答してコラムイネーブル信
号／ＣＬＥがハイレベルに立上がる。スタンバイサイク
ルの初期時においては、ロウ系回路４５０、４５２、お
よび４５４の出力信号ＯＵＴ１〜ＯＵＴ３が初期状態に
復帰する。このロウ系信号が初期状態に復帰するロウ系
信号リセット期間においては、制御信号φｓ４およびφ
ｓ５がともにハイレベル、制御信号φｃ４およびφｃ５
がローレベルに設定されＭＯＳトランジスタＱ１０〜Ｑ
１３がすべてオン状態とされる。これにより電圧ＶＣＬ
１およびＶＣＬ２が電源電圧Ｖｃｃレベル、電圧ＶＳＬ
１およびＶＳＬ２が接地電圧Ｖｓｓレベルとなり、高速
でロウ系信号のリセットが行なわれ、動作電流が生じ
る。出力信号ＯＵＴ１〜ＯＵＴ３はロウ系信号リセット
期間内の所定のタイミングで初期状態に復帰する。図２
２においてはこの信号の復帰する期間は双方向矢印で示
す。
【０２２０】ロウ系信号リセット期間が完了すると内部
ロウアドレスストローブ信号ＲＡＳがローレベルに立下
がる。この内部ロウアドレスストローブ信号ＲＡＳの立
下がりに応答して制御信号φｃ４がハイレベル、制御信
号φｓ４がローレベルに設定される。制御信号φｓ５お
よびφｃ５はそれぞれハイレベルおよびローレベルを維
持する。これにより、ＭＯＳトランジスタＱ１０および
Ｑ１１がオフ状態、ＭＯＳトランジスタＱ１２およびＱ
１３がオン状態となる。これにより各ロウ系回路４５
０、４５２、および４５４はそれぞれの出力信号ＯＵＴ
１〜ＯＵＴ３の論理レベルに応じて一方電源電圧（ハイ
レベル側の電源電圧）および他方電源電圧（ローレベル
側の電源電圧）が供給されてサブスレッショルド電流が
抑制される。
【０２２１】コラム系回路においては、スタンバイサイ
クル時においてその出力信号の論理レベルがハイレベル
またはローレベルに固定される場合には、その固定され
る論理レベルに従って電圧レベルが各々決定された一方
電源電圧および他方電源電圧が供給されればよい。コラ
ム系回路においてたとえばクロックドインバータのよう
に出力ハイインピーダンス状態とされる場合には、スタ
ンバイサイクル時において高抵抗状態となる電源線およ
び接地線に接続されればよい。たとえば、図１０に示す
構成において、電源線１１および接地線１２上の電圧を
受けるように構成されれば、クロックドインバータのよ
うな出力ハイインピーダンス状態となる回路においても
十分サブスレッショルド電流を抑制することができる。
【０２２２】図２３に、図２２に示す電源線インピーダ
ンス変更のための制御信号を発生する回路の構成および
動作波形を示す。
【０２２３】図２３（Ａ）において、制御信号発生系
は、内部ロウアドレスストローブ信号ＲＡＳとコラムイ
ネーブル信号（インタロック信号）／ＣＬＥを受けるＥ
ＸＯＲ回路４６０と、ＥＸＯＲ回路４６０の出力を反転
するインバータ４６２と、コラムイネーブル信号／ＣＬ
Ｅを反転するインバータ４６４を含む。ＥＸＯＲ回路４
６０は不一致検出回路として動作し、信号ＲＡＳおよび
／ＣＬＥの論理レベルが不一致のときにハイレベルの信
号を出力する。ＥＸＯＲ回路４６０から制御信号φｃ４
が出力される。インバータ４６２から制御信号φｓ４が
出力される。コラムイネーブル信号／ＣＬＥは制御信号
φｓ５として利用され、インバータ４６４から制御信号
φｃ５が出力される。次に図２３（Ｂ）に示す動作波形
図を参照して図２３（Ａ）に示す回路の動作について説
明する。
【０２２４】スタンバイサイクル時においては内部ロウ
アドレスストローブ信号ＲＡＳがローレベル、コラムイ
ネーブル信号／ＣＬＥはハイレベルである。ＥＸＯＲ回
路４６０の出力はその制御信号φｃ４がハイレベルとな
る。制御信号φｓ４は応じてローレベルとなる。制御信
号φｓ５はコラムイネーブル信号／ＣＬＥによりハイレ
ベルとなり、制御信号φｃ５はローレベルである。
【０２２５】アクティブサイクルが始まると、内部ロウ
アドレスストローブ信号ＲＡＳがハイレベルに立上が
る。このときまだコラムイネーブル信号／ＣＬＥはハイ
レベルにある。これによりＥＸＯＲ回路４６０から出力
される制御信号φｃ４がローレベルとなり、制御信号φ
ｓ４がハイレベルとなる。制御信号φｓ５およびφｃ５
がスタンバイサイクル時と同様それぞれハイレベルおよ
びローレベルである。
【０２２６】ロウ系信号セット期間が完了すると、コラ
ムイネーブル信号／ＣＬＥがローレベルに立下がる。こ
れによりＥＸＯＲ回路４６０の出力する制御信号φｃ４
がハイレベルとなり、また制御信号φｓ４がローレベル
となる。コラムイネーブル信号／ＣＬＥの立下がりに応
答して制御信号φｓ５がローレベル、制御信号φｃ５が
ハイレベルとなる。
【０２２７】アクティブサイクルが完了すると、外部ロ
ウアドレスストローブ信号ｅｘｔ／ＲＡＳがハイレベル
に立上がり、これに応答してコラムイネーブル信号／Ｃ
ＬＥがハイレベルに立上がる。制御信号φｓ５がハイレ
ベル、制御信号φｃ５がローレベルとなる。コラムイネ
ーブル信号／ＣＬＥの立上がり時においては、内部ロウ
アドレスストローブ信号ＲＡＳはまだハイレベルにあ
り、ＥＸＯＲ回路４６０から出力される制御信号φｃ４
はローレベルとなり、また制御信号φｓ４がハイレベル
となる。内部ロウアドレスストローブ信号ＲＡＳがロー
レベルに立下がると、ＥＸＯＲ回路４６０からの制御信
号φｃ４がハイレベルに立上がり、制御信号φｓ４がロ
ーレベルとなる。これによりロウ系信号リセット期間完
了後制御信号φｃ４をハイレベル、制御信号φｓ４をロ
ーレベルと設定することができる。
【０２２８】図２３に示す制御信号発生系の構成におい
ては、ロウ系信号セット期間およびロウ系信号リセット
期間は各ロウ系回路に対し共通な期間として設定されて
いる。この構成は単に制御を容易にするためだけであ
り、ロウ系回路のそれぞれの出力信号の確定タイミング
に応じて制御信号の変化タイミングが調節される構成が
利用されてもよい。
【０２２９】以上のように、この発明の第１実施例に従
えば、電源線および接地線のインピーダンスを動作期間
または動作サイクルに応じて調節したため、効果的に各
回路のサブスレッショルド電流を低減することができ、
低しきい値電圧のＭＯＳトランジスタを用いて回路を構
成することができ、低消費電流で高速動作する半導体記
憶装置を得ることができる。
【０２３０】上述の実施例においては、ＤＲＡＭのよう
な半導体記憶装置が説明されているが、スタンバイサイ
クルとアクティブサイクルを有しかつアクティブサイク
ルが出力信号保持期間を有するとともにこの保持期間が
識別可能である限り、一般の半導体集積回路装置にも本
発明の構成を適用することができる。
【０２３１】［実施例２］図２４は、この発明の第２の
実施例である電源回路の構成を示す図である。図２４
（Ａ）に電源電圧供給回路の構成を示し、図２４（Ｂ）
にその動作波形を示す。図２４（Ａ）において、電源電
圧供給回路は、第１の電源ノード２０に接続される主電
源線１と、可変インピーダンス電源線５００と、制御信
号φｃに応答して導通し、主電源線１と可変インピーダ
ンス電源線５００を接続するｐチャネルＭＯＳトランジ
スタＱ２１と、可変インピーダンス電源線５００上の電
圧ＶＣＬと所定の基準電圧ＶＰとを比較する差動増幅器
（ＯＰアンプ）５０１と、差動増幅器５０１の出力に応
答して導通し、導通時に主電源線１と可変インピーダン
ス電源線５００を接続するｐチャネルＭＯＳトランジス
タＱ２０を含む。
【０２３２】可変インピーダンス電源線５００は先の第
１の実施例において説明した第１および第２の可変イン
ピーダンス電源線の一方である（ロウ系回路およびコラ
ム系回路いずれでもよい）。差動増幅器５０１は、電源
電圧Ｖｃｃと接地電圧Ｖｓｓを動作電源電圧として動作
し、可変インピーダンス電源線５００上の電圧ＶＣＬを
その正入力（＋）に受け、基準電圧ＶＰを負入力（−）
に受ける。電圧ＶＣＬが基準電圧ＶＰよりも高いときに
は差動増幅器５０１はハイレベルの信号を出力する。図
２４（Ａ）に示す構成においては、主電源線１と可変イ
ンピーダンス電源線５００とを接続する高抵抗は設けら
れていない。次に動作について図２４（Ｂ）に示す信号
波形図を参照して説明する。
【０２３３】制御信号φｃがハイレベルのとき、ｐチャ
ネルＭＯＳトランジスタＱ２１はオフ状態にある。電圧
ＶＣＬが基準電圧ＶＰよりも高い場合には、差動増幅器
５０１の出力はハイレベルであり、ＭＯＳトランジスタ
Ｑ２０はオフ状態にある。オフ状態のＭＯＳトランジス
タは抵抗素子よりもさらに高い高インピーダンス状態と
なり、電源線５００は電気的にフローティング状態とな
る。電気的にフローティング状態の可変インピーダンス
電源線５００の電位がそのリーク電流により低下し、基
準電圧ＶＰよりも低くなると、差動増幅器５０１の出力
がローレベルとなり、ＭＯＳトランジスタＱ２０がオン
状態となり、可変インピーダンス電源線５００と主電源
線１とを電気的に接続する。これにより可変インピーダ
ンス電源線５００は電源ノード２０から電流を供給さ
れ、電圧ＶＣＬが上昇する。電圧ＶＣＬが基準電圧ＶＰ
レベルよりも高くなると、差動増幅器５０１の出力がハ
イレベルとなり、ＭＯＳトランジスタＱ２０がオフ状態
となり、可変インピーダンス電源線５００は再び電気的
にフローティング状態となる。
【０２３４】制御信号φｃがローレベルとなると、ｐチ
ャネルＭＯＳトランジスタＱ２１がオン状態となり、可
変インピーダンス電源線５００上の電圧ＶＣＬは電源ノ
ード２０（主電源線１）に与えられた電源電圧Ｖｃｃレ
ベルとなる。この状態においては、差動増幅器５０１の
出力はハイレベルであり、ＭＯＳトランジスタＱ２０は
オフ状態にある。
【０２３５】差動増幅器５０１およびＭＯＳトランジス
タＱ２０のフィードバック回路により、制御信号φｃが
ハイレベルにあり、電圧ＶＣＬが基準電圧ＶＰよりも高
い間、この可変インピーダンス電源線５００を電気的に
フローティング状態とすることができ、抵抗素子を用い
る構成に比べてより低消費電力で安定に電圧ＶＣＬを発
生することができる。またこのとき、差動増幅器５０１
およびＭＯＳトランジスタＱ２０のフィードバック回路
の応答特性を適切に調節することにより、可変インピー
ダンス電源線５００が高インピーダンス状態においてこ
の電圧ＶＣＬをほぼ基準電圧ＶＰレベルに維持すること
ができる。特に抵抗素子を用いる場合、製造パラメータ
のばらつきによる抵抗値のばらつきおよび動作温度によ
る抵抗値変動などに起因して可変インピーダンス電源線
５００の高インピーダンス時における電圧ＶＣＬを所望
の電圧レベルに設定することができなくなることが考え
られるが、差動増幅器５０１を用いることにより、安定
に電源線５００の高インピーダンス時において電圧ＶＣ
Ｌを基準電圧ＶＰレベルに保持することができる。
【０２３６】図２５は、他方電源電圧（ローレベルの電
圧）を発生する電源回路の構成を示す図であり、図２５
（Ａ）に電源回路（接地電圧供給回路）の構成を示し、
図２５（Ｂ）にその動作波形を示す。
【０２３７】図２５（Ａ）において電源回路は他方電源
ノード（接地ノード）３０に接続される主接地線４と、
可変インピーダンス接地線５０５と、制御信号φｓに応
答して導通し、導通時に主接地線４と可変インピーダン
ス接地線５０５を接続するｎチャネルＭＯＳトランジス
タＱ２３と、基準電圧Ｖｎと電圧ＶＳＬを比較する差動
増幅器（ＯＰアンプ）５０６と、差動増幅器５０６の出
力に応答して主接地線４と可変インピーダンス接地線５
０５を電気的に接続するｎチャネルＭＯＳトランジスタ
Ｑ２２を含む。差動増幅器５０６はその正入力（＋）に
基準電圧Ｖｎを受け、その負入力に電圧ＶＳＬを受け
る。電圧ＶＳＬが基準電圧Ｖｎよりも低いときには差動
増幅器５０６の出力はハイレベルとなり、電圧ＶＳＬが
基準電圧Ｖｎよりも高いときには差動増幅器５０６の出
力はローレベルとなる。差動増幅器５０６は電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓを動作電源電圧として動作す
る。次に図２５（Ａ）に示す電源回路の動作をその動作
波形図である図２５（Ｂ）を参照して説明する。この電
源回路はロウ系回路およびコラム系回路いずれにも用い
られる。
【０２３８】制御信号φｓがローレベルのとき、ＭＯＳ
トランジスタＱ２３はオフ状態となる。可変インピーダ
ンス接地線５０５上の電圧ＶＳＬが基準電圧Ｖｎよりも
低いときには、差動増幅器５０６の出力がローレベルと
なり、ＭＯＳトランジスタＱ２２がオフ状態とされる。
これにより可変インピーダンス接地線５０５は電気的に
フローティング状態とされる。ＭＯＳトランジスタＱ２
２およびＱ２３のサブスレッショルド電流またはこの可
変インピーダンス接地線５０５に接続される回路からの
サブスレッショルド電流によりこの可変インピーダンス
接地線５０５上の電圧ＶＳＬが上昇して基準電圧Ｖｎよ
りも高くなると、差動増幅器５０６の出力がハイレベル
となり、ＭＯＳトランジスタＱ２２がオン状態となり、
可変インピーダンス接地線５０５を主接地線４に接続す
る。これにより電圧ＶＳＬが低下する。
【０２３９】電圧ＶＳＬが基準電圧Ｖｎよりも低くなる
と、差動増幅器５０６の出力がローレベルとされ、ＭＯ
ＳトランジスタＱ２２はオフ状態となり、再び可変イン
ピーダンス接地線５０５が電気的にフローティング状態
とされる。電気的なフローティング状態は、抵抗素子に
よる電気的接続よりもさらに高い高インピーダンス状態
であり、電流がほとんど生じない。可変インピーダンス
接地線５０５はこの接地ノード３０から切り離されるた
め、消費電流をより小さくすることができる。
【０２４０】制御信号φｓがローレベルのときに可変イ
ンピーダンス接地線５０５から接地ノード３０へ電流が
流れるのはＭＯＳトランジスタＱ２２がオン状態のとき
だけである。したがって、可変インピーダンス接地線が
高インピーダンス状態において消費電流を抵抗素子を用
いる構成に比べてより低減することができる。差動増幅
器５０６およびＭＯＳトランジスタＱ２２の応答特性を
適切に設定すれば、この高インピーダンス状態とされた
可変インピーダンス接地線５０５上の電圧ＶＳＬをほぼ
基準電圧Ｖｎレベルに設定することができる。
【０２４１】制御信号φｓがハイレベルに立上がると、
ＭＯＳトランジスタＱ２３がオン状態となり、可変イン
ピーダンス接地線５０５は低インピーダンス状態とさ
れ、接地ノード３０に接続され、電圧ＶＳＬは接地電圧
Ｖｓｓレベルとなる。差動増幅器５０６の出力はローレ
ベルとなり、ＭＯＳトランジスタＱ２２はオフ状態とな
る。
【０２４２】図２６は、電源回路の全体の構成を示す図
である。図２６において、主電源線１に対応して可変イ
ンピーダンス電源線５００ａおよび５００ｂが設けられ
る。可変インピーダンス電源線５００ａに対しては、こ
の可変インピーダンス電源線５００ａ上の電圧ＶＣＬａ
と基準電圧ＶＰを比較する差動増幅器５０１ａと、差動
増幅器５０１ａの出力に応答して導通し、主電源線１と
可変インピーダンス電源線５００ａを接続するｐチャネ
ルＭＯＳトランジスタＱ２０ａと、制御信号φｃａに応
答して導通し、主電源線１と可変インピーダンス電源線
５００ａとを接続するｐチャネルＭＯＳトランジスタＱ
２１ａが設けられる。
【０２４３】可変インピーダンス電源線５００ｂに対し
ては、可変インピーダンス電源線５００ｂ上の電圧ＶＳ
Ｌｂと基準電圧ＶＰを比較する差動増幅器５０１ｂと、
差動増幅器５０１ｂの出力に応答して導通し、主電源線
１と可変インピーダンス電源線５００ｂとを接続するｐ
チャネルＭＯＳトランジスタＱ２０ｂと、制御信号φｃ
ｂに応答して導通し、主電源線１と可変インピーダンス
電源線５００ｂとを接続するｐチャネルＭＯＳトランジ
スタＱ２１ｂが設けられる。
【０２４４】主接地線４に対しては、可変インピーダン
ス接地線５０５ａおよび５０５ｂが設けられる。可変イ
ンピーダンス接地線５０５ａに対しては、この可変イン
ピーダンス接地線５０５ａ上の電圧ＶＳＬａと基準電圧
Ｖｎを比較する差動増幅器５０６ａと、差動増幅器５０
６ａの出力に応答して導通し、主接地線４と可変インピ
ーダンス接地線５０５ａを接続するｎチャネルＭＯＳト
ランジスタＱ２２ａと、制御信号φｓａに応答して導通
し、可変インピーダンス接地線５０５ｂと主接地線４と
を接続するｎチャネルＭＯＳトランジスタＱ２３ａが設
けられる。
【０２４５】可変インピーダンス接地線５０５ｂに対し
ては、この可変インピーダンス接地線５０５ｂ上の電圧
ＶＳＬｂと基準電圧Ｖｎを比較する差動増幅器５０６ｂ
と、差動増幅器５０６ｂの出力に応答して導通し、主接
地線４と可変インピーダンス接地線５０５ｂとを接続す
るｎチャネルＭＯＳトランジスタＱ２２ｂと、制御信号
φｓｂに応答して導通し、主接地線４と可変インピーダ
ンス接地線５０５ｂとを接続するｎチャネルＭＯＳトラ
ンジスタＱ２３ｂが設けられる。差動増幅器５０６ａお
よび５０６ｂはそれぞれその正入力に電圧ＶＳＬａおよ
びＶＳＬｂを受け、それぞれの負入力に基準電圧Ｖｎを
受ける。
【０２４６】差動増幅器５０１ａは、その一方電源ノー
ドに電源電圧Ｖｃｃを受け、その他方電源ノードに電圧
ＶＳＬａを受ける。差動増幅器５０１ｂは、その電源ノ
ードに電源電圧Ｖｃｃを受け、その他方電源ノードに電
圧ＶＳＬｂを受ける。差動増幅器５０６ａは、その一方
電源ノードに電圧ＶＣＬａを受け、その他方電源ノード
に接地電圧Ｖｓｓを受ける。差動増幅器５０６ｂは、そ
の一方電源ノードに電圧ＶＣＬｂを受け、その他方電源
ノードに接地電圧Ｖｓｓを受ける。
【０２４７】動作時においては、ＭＯＳトランジスタＱ
２１ａおよびＱ２３ａは同じタイミングでオンおよびオ
フが制御される。同様にＭＯＳトランジスタＱ２１ｂお
よびＱ２３ｂは同じタイミングでオンおよびオフが制御
される。差動増幅器５０１ａ、５０１ｂ、５０６ａおよ
び５０６ｂの出力が有効とされるのは、対応の可変イン
ピーダンス電源線または可変インピーダンス接地線が高
インピーダンス状態とされたときである。差動増幅器５
０１ａおよび５０１ｂは、対応のｐチャネルＭＯＳトラ
ンジスタＱ２０ａおよびＱ２０ｂをオフ状態とするため
には、電源電圧Ｖｃｃレベルのハイレベルの信号を出力
する必要がある。ＭＯＳトランジスタＱ２０ａおよびＱ
２０ｂをオン状態とする場合には、接地電圧Ｖｓｓレベ
ルの信号を必ずしも出力する必要はない。接地電圧Ｖｓ
ｓよりも高い電圧レベルであってもＭＯＳトランジスタ
Ｑ２０ａおよびＱ２０ｂはそのゲート電位がソース電位
よりも低ければオン状態となる。このため、差動増幅器
５０１ａおよび５０１ｂの他方電源ノードには同じタイ
ミングで高インピーダンス状態とされる可変インピーダ
ンス接地線上の電圧が供給される。これにより差動増幅
器５０１ａおよび５０１ｂにおける電流を抑制する。
【０２４８】同様にして、差動増幅器５０６ａおよび５
０６ｂは対応のＭＯＳトランジスタＱ２２ａおよびＱ２
２ｂをオフ状態とする場合には接地電圧Ｖｓｓレベルの
ローレベルの信号を出力する必要があるが、オン状態と
する場合には電源電圧Ｖｃｃレベルの信号を出力する必
要はない。ＭＯＳトランジスタＱ２２ａおよびＱ２２ｂ
は、そのゲート電位がソース電位よりも高ければオン状
態となる。そこで差動増幅器５０６ａおよび５０６ｂの
一方電源に電圧ＶＣＬａおよびＶＣＬｂを与え、これら
の差動増幅器５０６ａおよび５０６ｂにおける消費電流
の抑制を図る。
【０２４９】なお、インバータＦ１およびＦ２が例示的
に示されているが、これはロウ系回路およびコラム系回
路のいずれでもあってもよい。すなわち、図２６に示す
電源回路は、ロウ系回路およびコラム系回路それぞれに
適用することができる。また第１の実施例およびその変
形例のいずれにおいても適用することができる。
【０２５０】以上のように、この発明の第２の実施例に
従えば、高インピーダンス状態とされる電源線（接地線
を含む）をフィードバック回路により電気的にフローテ
ィング状態とし、抵抗素子で接続される高抵抗状態より
もより高い高インピーダンス状態に設定したため、対応
の可変インピーダンス電源線（または接地線）が高イン
ピーダンス時に安定して電圧を発生することができると
ともに消費電流の低減化を図ることができる。
【０２５１】［実施例３］図２７は、この発明の第３の
実施例である電源回路の構成を示す図である。図２７に
おいて、電源電圧供給回路は、電源ノード２０に接続さ
れる主電源線１と、主電源線１に対応して設けられる可
変インピーダンス電源線６００および６０１と、他方電
源ノード（接地ノード）３０に接続される主接地線４
と、主接地線４に対応して設けられる可変インピーダン
ス接地線６０２および６０３を含む。可変インピーダン
ス電源線６００は、制御信号φｃｃに応答して導通する
ｐチャネルＭＯＳトランジスタＱ３３を介して主電源線
１に接続される。主電源線１と可変インピーダンス電源
線６００の間にはまた、ｐチャネルＭＯＳトランジスタ
Ｑ３３と並列に抵抗Ｒａａおよび制御信号／φｒに応答
して導通するｐチャネルＭＯＳトランジスタＱ３１が設
けられる。抵抗ＲａａおよびＭＯＳトランジスタＱ３１
は直列に接続される。
【０２５２】可変インピーダンス電源線６０１は、抵抗
Ｒａｂを介して主電源線１に接続され、また制御信号φ
ｃｃに応答して導通するＭＯＳトランジスタＱ３３−１
を介して主電源線１に接続される。抵抗ＲａａおよびＲ
ａｂは大きな抵抗値を有している。ＭＯＳトランジスタ
Ｑ３１は、抵抗Ｒａａを流れる電流を通過させる電流供
給能力を備える。ＭＯＳトランジスタＱ３１のオン抵抗
は抵抗Ｒａａに比べて十分低い値に設定される。ＭＯＳ
トランジスタＱ３３は抵抗Ｒａａよりも十分小さなオン
抵抗を有しており、また十分大きな電流供給能力を備え
る。また、ＭＯＳトランジスタＱ３３−１は、抵抗Ｒａ
ｂの抵抗値よりも十分小さなオン抵抗を有する。
【０２５３】可変インピーダンス接地線６０２と主接地
線４の間に、ｎチャネルＭＯＳトランジスタＱ３２およ
び抵抗Ｒｂａが直列に接続される。ＭＯＳトランジスタ
Ｑ３２は制御信号φｒに応答して導通する。ＭＯＳトラ
ンジスタＱ３２および抵抗Ｒｂａと並列に制御信号φｓ
ｓに応答して導通するｎチャネルＭＯＳトランジスタＱ
３４が設けられる。ＭＯＳトランジスタＱ３４は導通
時、主接地線４と可変インピーダンス接地線６０２を接
続する。可変インピーダンス接地線６０３は制御信号φ
ｓｓに応答して導通するｎチャネルＭＯＳトランジスタ
Ｑ３４−１を介して主接地線４に接続され、また抵抗Ｒ
ｂｂを介して主接地線４に接続される。ＭＯＳトランジ
スタＱ３２のオン抵抗は抵抗Ｒｂａの抵抗値に比べて十
分小さな値に設定される。ＭＯＳトランジスタＱ３４お
よびＱ３４−１のそれぞれのオン抵抗は抵抗Ｒｂａおよ
びＲｂｂのそれぞれの抵抗値よりも十分小さな値に設定
される。またＭＯＳトランジスタＱ３４は十分大きな電
流供給能力を備え、またＭＯＳトランジスタＱ３２は抵
抗Ｒｂａを流れる電流を通過させるに足る電流供給能力
を備える。
【０２５４】この電源回路が電源電圧（ハイレベルおよ
びローレベル用電源電圧を含む）を供給する回路の一例
としてインバータＦ１およびＦ２が代表的に示される。
またビット線プリチャージ電圧ＶＢＬおよびセルプレー
ト電圧ＶＣＰを発生する定電圧発生回路６１０が示され
る。インバータＦ１はその一方電源ノードが主電源線１
に接続され、その他方電源ノードが可変インピーダンス
接地線６０２に接続される。インバータＦ２はその一方
電源ノードが可変インピーダンス電源線６００に接続さ
れ、その他方電源ノードが主接地線４に接続される。入
力信号ＩＮはスタンバイサイクル時にローレベルとな
る。定電圧発生回路６１０からのビット線プリチャージ
電圧ＶＢＬおよびセルプレート電圧ＶＣＰはメモリセル
アレイ１０４へ供給される。
【０２５５】メモリセルアレイ１０４においては、１つ
のメモリセルＭＣと１対のビット線ＢＬおよび／ＢＬに
対応するビット線プリチャージ／イコライズ回路の構成
を代表的に示す。
【０２５６】イコライズ／プリチャージ回路は、イコラ
イズ信号ＥＱに応答して導通し、ビット線ＢＬおよび／
ＢＬへビット線プリチャージ電圧ＶＢＬを伝達するｎチ
ャネルＭＯＳトランジスタＱａおよびＱｂと、イコライ
ズ信号ＥＱに応答して導通しビット線ＢＬおよび／ＢＬ
を電気的に接続するｎチャネルＭＯＳトランジスタＱｃ
を含む。セルプレート電圧ＶＣＰはメモリセルＭＣに含
まれるメモリキャパシタＭＱのセルプレートＣＰに伝達
される。通常、ビット線プリチャージ電圧ＶＢＬおよび
セルプレート電圧ＶＣＰは電源電圧Ｖｃｃと接地電圧Ｖ
ｓｓの中間（１／２）の電圧レベルである。この定電圧
発生回路６１０が正確に中間電位を発生するために、抵
抗Ｒａｂおよび抵抗Ｒｂｂにおいて生じる電圧降下量は
互いに等しい値に設定される。可変インピーダンス電源
線６０１および可変インピーダンス接地線６０３が高イ
ンピーダンス状態となったときにおいても安定に中間電
圧を発生することができる。次にこの図２７に示す回路
の動作を図２８に示す信号波形図を参照して説明する。
【０２５７】ＤＲＡＭにおいては、パワーダウンモード
（電源電圧Ｖｃｃの電圧レベルを低下させる）およびＣ
ＡＳビフォーＲＡＳリフレッシュモードなどのデータ保
持モードがある。ＣＡＳビフォーＲＡＳリフレッシュモ
ードは、外部ロウアドレスストローブ信号／ＲＡＳが立
下がるよりも先に外部コラムアドレスストローブ信号／
ＣＡＳをローレベルに立下げることにより指定されるリ
フレッシュモードである。通常ＣＢＲリフレッシュモー
ドと呼ばれるＣＡＳビフォーＲＡＳリフレッシュモード
においては、このＣＡＳビフォーＲＡＳ条件が満足され
たサイクルにおいて内部でリフレッシュが実行されると
ともに、データ保持期間において内部で所定時間ごとに
リフレッシュが実行される（セルフリフレッシュモー
ド）。パワーダウンモードにおいては、電源電圧Ｖｃｃ
が低下させられるとともに、またリフレッシュ周期も長
くされる。
【０２５８】通常動作モードのスタンバイ時において
は、制御信号φｃｃがハイレベル、制御信号φｓｓがロ
ーレベルに設定される。この状態においては、ＭＯＳト
ランジスタＱ３３，Ｑ３３−１、Ｑ３４、およびＱ３４
−１がオフ状態とされ、電源線６００および６０１なら
びに接地線６０２および６０３が高インピーダンス状態
とされる。このときには制御信号φｒがハイレベル、制
御信号／φｒがローレベルであり、ＭＯＳトランジスタ
Ｑ３１およびＱ３２はともにオン状態である。したがっ
て、可変インピーダンス電源線６００は抵抗Ｒａａおよ
びＭＯＳトランジスタＱ３１を介して電源電圧Ｖｃｃを
供給され、その電圧ＶＣＬＬ１は電源電圧Ｖｃｃよりも
低い電圧レベルとなる。
【０２５９】一方、可変インピーダンス電源線６０１上
には抵抗Ｒａｂを介して電源電圧Ｖｃｃが与えられるた
め、電圧ＶＣＬＬ２は、電源電圧Ｖｃｃよりも低くな
る。また、可変インピーダンス接地線６０２は、オン状
態のＭＯＳトランジスタＱ３２および抵抗Ｒｂａを介し
て主接地線４に接続されるため、電圧ＶＳＬＬ１が接地
電圧Ｖｓｓよりも高い電圧レベルとなる。また可変イン
ピーダンス接地線６０３は抵抗Ｒｂｂを介して主接地線
４に接続されるため、その電圧ＶＳＬＬ２も接地電圧Ｖ
ｓｓよりも高い電圧レベルに設定される。このとき（Ｖ
ＣＬＬ２＋ＶＳＬＬ２）／２がＶｃｃ／２に等しけれ
ば、安定に定電圧ＶＢＬおよびＶＣＰを発生することが
できる。
【０２６０】パワーダウンモードまたはＣＢＲリフレッ
シュモードが指定された場合、後に説明するが、内部が
ロウアドレスストローブ信号が発生され、リフレッシュ
動作が実行される。リフレッシュが実行されるＣＢＲア
クティブサイクルにおいて、制御信号φｓｓがハイレベ
ル、制御信号φｃｃがローレベルに設定され、ＭＯＳト
ランジスタＱ３３、Ｑ３３−１、Ｑ３４およびＱ３４−
１がともにオン状態とされ、可変インピーダンス電源線
６００および６０１上の電圧ＶＣＬＬ１およびＶＣＬＬ
２は電源電圧Ｖｃｃレベルとなる。また可変インピーダ
ンス接地線６０２および６０３上の電圧ＶＳＬＬ１およ
びＶＳＬＬ２の電圧も接地電圧Ｖｓｓレベルとなる。こ
のＣＢＲアクティブサイクルが完了すると、内部ロウア
ドレスストローブ信号ＲＡＳがローレベルに立上がる。
この内部ロウアドレスストローブ信号ＲＡＳの立下がり
に応答して制御信号φｒがローレベル、制御信号／φｒ
がハイレベルに設定され、ＭＯＳトランジスタＱ３１お
よびＱ３２がオフ状態とされる。制御信号φｓｓがまた
ローレベル、制御信号φｃｃがハイレベルに設定され、
ＭＯＳトランジスタＱ３３、Ｑ３３−１、Ｑ３４および
Ｑ３４−１がともにオフ状態とされる。可変インピーダ
ンス電源線６０１は抵抗Ｒａｂを介して主電源線１に接
続され、電圧ＶＣＬＬ２は電源電圧Ｖｃｃレベルよりも
低下する。同様にまた、可変インピーダンス接地線６０
３は、抵抗Ｒｂｂを介して主接地線４に接続され、その
電圧ＶＳＬＬ２が接地電圧Ｖｓｓレベルよりも上昇す
る。この電圧ＶＣＬＬ２およびＶＳＬＬ２はそれぞれ抵
抗ＲａｂおよびＲｂｂを介して電源電圧Ｖｃｃおよび接
地電圧Ｖｓｓが供給されるため、データ保持期間内にお
いては安定にそのレベルを保持する。
【０２６１】一方、ＭＯＳトランジスタＱ３１およびＱ
３２はオフ状態とされるため、可変インピーダンス電源
線６００および可変インピーダンス接地線６０２は電気
的にフローティング状態とされ、抵抗ＲａａおよびＲｂ
ｂの抵抗値よりもさらに高い高抵抗の電気的にフローテ
ィング状態とされる。この間、電圧ＶＣＬＬ１およびＶ
ＳＬＬ１は電気的にフローティング状態とされるため、
その電圧レベルが放電により変化する。
【０２６２】スタンバイサイクルおよびデータ保持状態
（リフレッシュ期間を除く）においては、イコライズ信
号ＥＱはハイレベルにあり、ビット線ＢＬおよび／ＢＬ
はビット線プリチャージ電位ＶＢＬに保持される。この
ときにおいても、電圧ＶＣＬＬ２およびＶＳＬＬ２は一
定の電圧レベルを保持するため、安定に中間電位にこれ
らのビット線ＢＬおよび／ＢＬを保持する。同様に、セ
ルプレート電圧ＶＣＰも一定の電圧レベルを保持する。
これにより、メモリセルＭＣにおいて正確にデータを保
持することができる。データ保持状態において、可変イ
ンピーダンス電源線６００および可変インピーダンス接
地線６０２は電気的にフローティング状態とされるた
め、この経路における電流消費はなく、超低消費電力化
を実現することができる。
【０２６３】データ保持モードが完了すると、制御信号
φｒがハイレベル、制御信号／φｒがローレベルとな
り、ＭＯＳトランジスタＱ３１およびＱ３２がオン状態
となる。電圧ＶＣＬＬ１およびＶＳＬＬ１がデータ保持
モード中のリークにより電圧レベルが変化しているた
め、データ保持モード完了後またリセットサイクルが実
行される。リセットサイクルにおいては、アクティブサ
イクルとスタンバイサイクルが所定回数（図２８におい
ては１回のみを示す）実行される。このリセットサイク
ルにおいてアクティブサイクルを行なうことにより内部
ロウアドレスストローブ信号ＲＡＳがハイレベルに立上
がり、この間制御信号φｓｓがハイレベル、制御信号φ
ｃｃがローレベルとされ、可変インピーダンス電源線６
００および６０１ならびに可変インピーダンス接地線６
０２および６０３が低インピーダンス状態とされ、それ
ぞれ電圧ＶＣＬＬ１およびＶＣＬＬ２が電源電圧Ｖｃｃ
レベル、電圧ＶＳＬＬ１およびＶＳＬＬ２が接地電圧Ｖ
ｓｓレベルとなる。このリセットサイクルは、データ保
持モード完了後外部ロウアドレスストローブ信号ｅｘｔ
／ＲＡＳを所定回数トグルすることにより実現される。
このリセットサイクルを実行することにより、電圧ＶＣ
ＬＬ１およびＶＳＬＬ１がそれぞれ所定の電圧レベルに
復帰する。
【０２６４】リセットサイクルが完了すると通常（ノー
マル）の動作サイクル（アクティブサイクルおよびスタ
ンバイサイクル）が実行される。
【０２６５】上述の構成により、定電圧発生回路６１０
へは抵抗ＲａｂおよびＲｂｂを介して電源を供給するこ
とにより、定電圧発生回路６１０からの電圧ＶＢＬおよ
びＶＣＰはそれぞれ一定の電圧レベルを保持することが
でき、リセットサイクルにおいてもビット線プリチャー
ジ電圧ＶＢＬおよびセルプレート電圧ＶＣＰは中間電位
を保持しており、メモリセルデータを正確にリフレッシ
ュすることができる。
【０２６６】図２８に示す内部ＲＡＳ信号はデータ保持
状態においてローレベルを維持するように示される。デ
ータ保持状態において、所定時間間隔で内部ロウアドレ
スストローブ信号ＲＡＳがハイレベルに立上がり、リフ
レッシュが実行されるセルフリフレッシュが実行されて
もよい。この場合には各セルフリフレッシュサイクルご
とに制御信号φｓｓおよびφｃｃがそれぞれハイレベル
およびローレベルとされる。
【０２６７】図２９は、図２７に示す制御信号を発生す
るための回路構成を示す図である。図２９において、制
御信号発生系は外部ロウアドレスストローブ信号ｅｘｔ
／ＲＡＳをバッファ処理する入力バッファ６５０と、外
部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳをバッ
ファ処理する入力バッファ６５２と、入力バッファ６５
０および６５２の出力信号に応答してパワーダウンモー
ドまたはＣＢＲリフレッシュモードなどのデータ保持モ
ードが指定されたことを検出する保持モード検出回路６
５４と、保持モード検出回路６５４からのデータ保持モ
ード指示信号に応答してリフレッシュに必要な制御動作
を行なうリフレッシュ制御回路６５６と、入力バッファ
６５０の出力信号に応答して内部ＲＡＳ信号φＲＡＳＡ
を生成する内部ＲＡＳ発生回路６５８と、リフレッシュ
制御回路６５６からの内部ＲＡＳ信号φＲＡＳＢと内部
ＲＡＳ発生回路６５８からの内部ＲＡＳ信号φＲＡＳＡ
を受けて内部ロウアドレスストローブ信号ＲＡＳを生成
するゲート回路６６０と、ゲート回路６６０からの内部
ロウアドレスストローブ信号ＲＡＳに応答して制御信号
φｃｃおよびφｓｓを生成する制御信号発生回路６６２
と、保持モード検出回路６５４からのデータ保持モード
指示信号に応答して制御信号φｒおよび／φｒを生成す
る制御信号発生回路６６４と、保持モード検出回路６５
４からのデータ保持モード指示信号に応答して列選択に
関連する動作を禁止するＣＡＳアクセス禁止回路６６６
と、ＣＡＳアクセス禁止回路６６６の出力信号に応答し
てインターロック信号／ＣＬＥを非活性状態に維持する
インターロック信号発生回路６６８を含む。インターロ
ック信号発生回路６６８は、データ保持モード以外の通
常動作モード時においては、ゲート回路６６０からの内
部ロウアドレスストローブ信号ＲＡＳに従ってインター
ロック信号／ＣＬＥを生成する。
【０２６８】図１３に示す構成に対応づけると、入力バ
ッファ６５０および内部ＲＡＳ発生回路６５８が／ＲＡ
Ｓバッファ２００に対応し、保持モード検出回路６５４
およびリフレッシュ制御回路６５６がリフレッシュコン
トローラ２０４に対応する。入力バッファ６５２は／Ｃ
ＡＳバッファ２１０に含まれる。リフレッシュ制御回路
６５６は、タイマ、アドレスカウンタを含み、データ保
持モードが指定されたとき、アドレスカウンタの出力を
ロウアドレスバッファまたはロウデコーダへ与え、また
所定の時間幅を有する内部ＲＡＳ信号φＲＡＳＢを生成
し、このアドレスカウンタのカウント値をロウアドレス
としてリフレッシュを実行する。リフレッシュが完了す
ると（ＣＢＲリフレッシュ）、リフレッシュ制御回路６
５６は、後に説明するようにタイマを起動し、所定の間
隔で内部ＲＡＳ信号φＲＡＳＢを生成する（セルフリフ
レッシュモード）。リフレッシュ制御回路６５６は、ま
たデータ保持モードが指定されたときには内部ＲＡＳ発
生回路６５８を非活性状態に維持し、内部ＲＡＳ信号φ
ＲＡＳＡの発生を禁止する。ゲート回路６６０は内部Ｒ
ＡＳ信号φＲＡＳＢおよびφＲＡＳＡに従って内部ロウ
アドレスストローブ信号ＲＡＳを生成する。この内部ロ
ウアドレスストローブ信号ＲＡＳに従ってロウ系回路が
動作する。
【０２６９】制御信号発生回路６６２は、内部ロウアド
レスストローブ信号ＲＡＳの活性化時（ハイレベル）、
制御信号φｃｃをローレベル、制御信号φｓｓをハイレ
ベルに設定し、内部ロウアドレスストローブ信号ＲＡＳ
の非活性化時（ローレベル）、制御信号φｃｃをハイレ
ベル、制御信号φｓｓをローレベルに設定する。制御信
号発生回路６６４は、保持モード検出回路６５４の出力
が活性状態にありデータ保持モードを指定しているとき
には、リフレッシュ制御回路６５６からの内部ＲＡＳ信
号φＲＡＳＢが活性状態から非活性状態となると制御信
号φｒをローレベル、制御信号／φｒをハイレベルに設
定する。
【０２７０】図３０は、図２９に示す回路の動作を示す
信号波形図である。以下、図３０に示す動作波形図を参
照して図２９に示す回路の動作について説明する。
【０２７１】外部ロウアドレスストローブ信号／ＲＡＳ
の立上がり時において外部コラムアドレスストローブ信
号ｅｘｔ／ＣＡＳがローレベルのときにデータ保持モー
ドが指定される。このデータ保持モード指定に応答し
て、リフレッシュ制御回路６５６から内部ＲＡＳ信号φ
ＲＡＳＢが発生され、応じて内部ロウアドレスストロー
ブ信号ＲＡＳがハイレベルに立上がる。この間ＣＢＲリ
フレッシュが実行される。ＣＢＲリフレッシュ期間にお
いては信号φｃｃがローレベル、制御信号φｓｓがハイ
レベルに設定される。ＣＢＲリフレッシュサイクルが完
了すると、制御信号発生回路６６４は、制御信号φｒを
ローレベル、制御信号／φｒをハイレベルに設定する。
【０２７２】ＣＢＲリフレッシュ期間が終了すると、セ
ルフリフレッシュ期間が始まる。このセルフリフレッシ
ュ期間においては、外部ロウアドレスストローブ信号ｅ
ｘｔ／ＲＡＳおよび外部コラムアドレスストローブ信号
ｅｘｔ／ＣＡＳがともにローレベルの状態に設定され
る。外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳお
よびコラムアドレスストローブ信号ｅｘｔ／ＣＡＳの一
方のみがローレベルに設定される構成が利用されてもよ
い。この間所定時間間隔でリフレッシュ制御回路６５６
は内部ＲＡＳ信号φＲＡＳＢを発生し、応じて内部ロウ
アドレスストローブ信号ＲＡＳが発生される。制御信号
発生回路６６２は、この内部ロウアドレスストローブ信
号ＲＡＳの活性化（ハイレベル）に応答して制御信号φ
ｃｃをローレベル、制御信号φｓｓをハイレベルに設定
する。
【０２７３】制御信号発生回路６６４は、このリフレッ
シュ制御回路６５６からの内部ＲＡＳ信号φＲＡＳＢに
応答して制御信号φｒをハイレベル、制御信号／φｒを
ローレベルに設定する。これにより所定時間間隔でリフ
レッシュが実行される。この間インターロック信号発生
回路６６８は、ＣＡＳアクセス禁止回路６６６の出力信
号によりそのインターロック信号／ＣＬＥをハイレベル
の状態に設定し、コラム系回路の動作を禁止する。
【０２７４】外部ロウアドレスストローブ信号ｅｘｔ／
ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ
／ＣＡＳがともにハイレベルに立上がると、データ保持
モードが完了する。このデータ保持モードの完了に応答
して、制御信号発生回路６６４は、制御信号φｒをハイ
レベル、制御信号／φｒをロウアドレスに設定する。デ
ータ保持モードが完了するとリセットサイクルが実行さ
れる。このリセットサイクルにおいては、外部ロウアド
レスストローブ信号ｅｘｔ／ＲＡＳが所定回数ローレベ
ルに設定される。この外部ロウアドレスストローブ信号
ｅｘｔ／ＲＡＳの活性化（ローレベル）に応答して内部
ＲＡＳ発生回路６５８が内部ＲＡＳ信号φＲＡＳＡを発
生し、応じて内部ロウアドレスストローブ信号ＲＡＳが
活性状態とされる。この内部ロウアドレスストローブ信
号ＲＡＳの活性化に応答して制御信号φｃｃがローレベ
ル、制御信号φｓｓがハイレベルに設定され、電源線お
よび接地線の電位が回復する。リセットサイクルが完了
するとノーマルモードが行なわれ、内部ロウアドレスス
トローブ信号ｅｘｔ／ＲＡＳおよびコラムアドレススト
ローブ信号ｅｘｔ／ＣＡＳに従ってアクセス動作が実行
される。
【０２７５】上述の説明においては、制御信号φｃｃお
よびφｓｓは内部ロウアドレスストローブ信号ＲＡＳの
活性／非活性に応答して可変インピーダンス電源線６０
０および可変インピーダンス接地線６０２を低インピー
ダンス状態／高インピーダンス状態に設定している。し
たがって、制御信号φｒおよび／φｒは、データ保持モ
ード時にはそれぞれローレベルおよびハイレベルに固定
的に設定されてもよい。
【０２７６】またこの構成は第１の実施例に対しても適
用できる。すなわち、ゲート回路６６０からの内部ロウ
アドレスストローブ信号ＲＡＳを図１４に示される内部
ロウアドレスストローブ信号ＲＡＳとして利用すれば動
作サイクルおよび動作期間に応じて可変インピーダンス
電源線および可変インピーダンス接地線のインピーダン
スが変更される構成が実現される。すなわち、制御信号
発生回路６６２を図１４に示すインピーダンス制御信号
発生回路３０８に置換えれば、アクティブＤＣ電流を大
幅に低減するとともにスタンバイ電流をもより小さくす
ることのできる構成が実現される。この場合制御信号φ
ｒおよび／φｒの発生態様はロウ系回路およびコラム系
回路いずれに対してもこの第３の実施例において示した
ものと同じ発生態様が利用される。すなわちロウ系回路
用の電源回路およびコラム系回路の電源回路いずれにお
いても抵抗素子と直列にＭＯＳトランジスタが設けられ
て、このＭＯＳトランジスタがデータ保持モード時にオ
フ状態とされる。信号φｒ，／φｒの発生方法として
は、データ保持モード指示信号の活性化時にバッファと
して動作して信号ＲＡＳを通過させ、データ保持モード
指示信号の非活性化時にハイレベルの信号を出力するゲ
ート回路およびこのゲート回路の出力を反転するインバ
ータを利用できる。
【０２７７】以上のように、この発明の第３の実施例に
従えば、データ保持モード時において高インピーダンス
状態とされる可変インピーダンス電源線および可変イン
ピーダンス接地線をともに電気的にフローティング状態
とするように構成したため、データ保持モード時におけ
る消費電流を大幅に低減することができる。
【０２７８】［実施例４］図３１は、ＤＲＡＭ全体のチ
ップレイアウトを示す図である。図３１においてＤＲＡ
Ｍは４つのメモリブロックＢＣＫ♯１〜ＢＣＫ♯４を含
む。メモリブロックＢＣＫ♯１〜ＢＣＫ♯４の各々は３
２個のサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２に分割
される。メモリブロックＢＣＫ♯１〜ＢＣＫ♯４各々に
おいて、サブアレイＳＢＡＲの両側に配置されるように
センスアンプ帯ＳＡ♯１〜ＳＡ♯３３が配設される。セ
ンスアンプはいわゆる「交互配置型シェアードセンスア
ンプ配置」に配置される。
【０２７９】メモリブロックＢＣＫ♯１〜ＢＣＫ♯４そ
れぞれに対してロウ系ローカル回路ＬＣＫＡ♯１〜ＬＣ
ＫＡ♯４が設けられ、またコラム系ローカル回路ＬＣＫ
Ｂ♯１〜ＬＣＫＢ♯４が設けられる。また、メモリブロ
ックＢＣＫ♯１〜ＢＣＫ♯４それぞれに対してコラムデ
コーダＣＤ♯１〜ＣＤ♯４およびロウデコーダＲＤ♯１
〜ＲＤ♯４が設けられる。チップ両側にマスタ回路ＭＣ
Ｋ♯１およびＭＣＫ♯３が設けられ、チップ中央部にマ
スタ回路ＭＣＫ♯２が設けられる。マスタ回路ＭＣＫ♯
２はローカル回路ＬＣＫＡ♯１〜ＬＣＫＡ♯４およびＬ
ＣＫＢ♯１〜ＬＣＫＢ♯４の動作を制御する各種制御信
号を発生する。マスタ回路ＭＣＫ♯１およびＭＣＫ♯３
は、定電圧発生回路および制御信号入力バッファなどを
含む。ロウ系ローカル回路の間の領域にデータおよびア
ドレス信号および外部制御信号を入出力するためのパッ
ドＰＤが配置される。いわゆる「リードオンチップ（Ｌ
ＯＣ）配置」を備える。
【０２８０】サブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２
の各々はワード線シャント領域ＷＬＳＨ♯１〜ＷＬＳＨ
♯１６により１６個のサブブロックに分割される。ワー
ド線シャント領域ＷＬＳＨ♯１〜ＷＬＳＨ♯１６におい
て、ワード線は低抵抗の導電線と電気的に接続される。
この低抵抗の導電線上にロウデコーダＲＤ（ＲＤ♯１〜
ＲＤ♯４）からのワード線駆動信号が伝達される。これ
によりワード線駆動信号を高速で伝達する。
【０２８１】通常、センスアンプ帯ＳＡ♯１〜ＳＡ♯３
３と平行にサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯３２に
おいて選択されたメモリセルデータを伝達するためのロ
ーカルＩＯ線が配設される。これらのローカルＩＯ線は
グローバルＩＯ線に接続されてデータの入出力が行なわ
れる。ローカルＩＯ線とグローバルＩＯ線の接続は「ブ
ロック選択（サブアレイ選択）」信号に従って行なわれ
る。すなわち、この図３１に示すＤＲＡＭはブロック分
割動作をする。たとえば、メモリブロックＢＣＫ♯１〜
ＢＣＫ♯４それぞれにおいて１つのサブアレイＳＢＡＲ
が選択状態とされ、行選択および列選択動作が実行され
る。残りの非選択サブアレイはスタンバイ状態を維持す
る。このブロック分割構成は、すべてのメモリブロック
ＢＣＫ♯１〜ＢＣＫ♯４それぞれにおいてサブアレイが
選択されるのではなくてもよく、また、１つのメモリブ
ロックＢＣＫにおいて複数のサブアレイが活性状態とさ
れる構成が利用されてもよい。
【０２８２】このようなブロック分割を行なうためにメ
モリブロックＢＣＫ♯１〜ＢＣＫ♯４それぞれに対応し
てロウデコーダＲＤ♯１〜ＲＤ♯４およびコラムデコー
ダＣＤ♯１〜ＣＤ♯４が設けられるとともにローカル回
路ＬＣＫＡ♯１〜ＬＣＫＡ♯４およびＬＣＫＢ♯１〜Ｌ
ＣＫＢ♯４が設けられる。コラムデコーダＣＤ♯１〜Ｃ
Ｄ♯４はそれぞれ対応のメモリブロックＢＣＫ♯１〜Ｂ
ＣＫ♯４においてサブアレイＳＢＡＲ♯１〜ＳＢＡＲ♯
３２の同じ列線（ビット線対）を同時に選択する。ロウ
デコーダＲＤ♯１〜ＲＤ♯４は、サブアレイＳＢＡＲ♯
１〜ＳＢＡＲ♯３２においてブロック選択信号が指定す
るメモリブロックにおいて１本のワード線を選択状態と
する。この場合非選択サブアレイにおいてビット線対が
対応のローカルＩＯ線に接続されるが、非選択サブアレ
イに対応して設けられたローカルＩＯ線は中間電位（プ
リチャージ電位）を維持しており、非選択サブアレイの
ビット線の中間電位と同じであり、非選択サブアレイに
おけるメモリセルデータの破壊が生じない。選択サブア
レイのローカルＩＯ線のみがグローバルＩＯ線に接続さ
れる。
【０２８３】図３２は、この発明の第４の実施例である
電源回路の構成を示す図である。図３２において電源回
路は、図３１に示すＤＲＡＭのブロック分割駆動される
単位としてのブロック（メモリブロックまたはサブアレ
イ）各々に対応して設けられる。図３２には、単位ブロ
ックがｎ個設けられており、電源回路７００−１〜７０
０−ｎが設けられる構成が一例として示される。電源回
路７００−１〜７００−ｎ各々へは、電源ノード２０へ
与えられた電源電圧Ｖｃｃが主電源線１を介して伝達さ
れまた接地ノード３０へ与えられた接地電圧Ｖｓｓが主
接地線４を介して与えられる。
【０２８４】電源回路７００−１〜７００−ｎの可変イ
ンピーダンス電源線および可変インピーダンス接地線の
インピーダンスを制御するためにブロック選択回路信号
発生回路７１０およびインピーダンス変更制御信号発生
回路７２０が設けられる。ブロック選択信号発生回路７
１０はブロックアドレス（通常Ｘアドレスに含まれる）
をデコードし、選択されたメモリセルを含むブロックを
指定するブロック選択信号φＢ１〜φＢｎを発生し、電
源回路７００−１〜７００−ｎへそれぞれブロック選択
信号φＢ１〜φＢｎを与える。インピーダンス変更制御
信号発生回路７２０は、信号ＲＡＳおよび／ＣＬＥなら
びにブロック選択信号発生回路７１０からのブロック選
択信号に従って電源回路７００−１〜７００−ｎに対し
インピーダンス変更制御信号φｓｓ１，φｃｃ１〜φｃ
ｃｎ，φｓｓｎを与える。インピーダンス変更制御信号
発生回路７２０は、ブロック選択信号発生回路７１０か
らのブロック選択信号が指定するブロックに対応して設
けられた電源回路に対してのみインピーダンス変更制御
信号φｓｓｉおよびφｃｃｉを信号ＲＡＳおよび／ＣＬ
Ｅに従って変更する。非選択ブロックに対応して設けら
れた電源回路に対しては、インピーダンス変更制御信号
発生回路７２０は、そのインピーダンス変更制御信号φ
ｓｓｉ，φｃｃｉをスタンバイ状態に維持する。このイ
ンピーダンス変更制御信号発生回路７２０は電源回路７
００−１〜７００−ｎに共通に設けられるのではなく、
電源回路７００−１〜７００−ｎそれぞれに対応して設
けられる構成が利用されてもよい。このインピーダンス
変更制御信号発生回路７２０がブロック選択信号発生回
路７１０からのブロック選択信号に従ってインピーダン
ス変更制御信号を発生する構成は、ブロック選択信号が
活性状態のときに信号ＲＡＳおよび／ＣＬＥをバッファ
処理して出力し、ブロック選択信号が非選択状態を示す
ときには信号ＲＡＳおよび／ＣＬＥをスタンバイ状態に
維持する論理ゲートが利用されればよい。このような論
理ゲートとしては、ＡＮＤ回路およびＮＡＮＤ回路を用
いることにより容易に実現することができる。
【０２８５】図３３は、図３２に示す電源回路７００−
１〜７００−ｎの構成の一例を示す図である。図３３に
は１つの電源回路の構成のみを示す。図３３において、
電源回路７００−ｉ（ｉ＝１〜ｎ）は、可変インピーダ
ンス電源線７３１および７３２と、可変インピーダンス
接地線７３３および７３４と、制御信号φｃｃｉａに応
答して導通し、主電源線１と可変インピーダンス電源線
７３１とを接続するｐチャネルＭＯＳトランジスタＱ４
０と、制御信号φｃｃｉｂに応答して導通し、主電源線
１と可変インピーダンス電源線７３２とを接続するｐチ
ャネルＭＯＳトランジスタＱ４１と、主電源線１と可変
インピーダンス電源線７３１の間に直列に接続される抵
抗Ｒ４０およびｐチャネルＭＯＳトランジスタＱ４２
と、主電源線１と可変インピーダンス電源線７３２の間
に直列に接続される抵抗Ｒ４１およびｐチャネルＭＯＳ
トランジスタＱ４３を含む。ｐチャネルＭＯＳトランジ
スタＱ４２およびＱ４３のゲートへは、対応のブロック
が選択状態のときにローレベルとなるブロック選択信号
／φＢｉが与えられる。
【０２８６】電源回路７００−ｉはさらに、制御信号φ
ｓｓｉａに応答して導通し、主接地線４と可変インピー
ダンス接地線７３３とを接続するｎチャネルＭＯＳトラ
ンジスタＱ４５と、制御信号φｓｓｉｂに応答して導通
し、主接地線４と可変インピーダンス接地線７３４とを
接続するｎチャネルＭＯＳトランジスタＱ４６と、主接
地線４と可変インピーダンス接地線７３３の間に直列に
接続される抵抗Ｒ４２およびｎチャネルＭＯＳトランジ
スタＱ４７と、主接地線４と可変インピーダンス接地線
７３４の間に直列に接続される抵抗Ｒ４３およびｎチャ
ネルＭＯＳトランジスタＱ４８を含む。ｎチャネルＭＯ
ＳトランジスタＱ４７およびＱ４８のゲートへは、対応
のブロックが選択されたときにハイレベルとなるブロッ
ク選択信号φＢｉが与えられる。
【０２８７】サブ回路７５０は、ブロック分割駆動され
る回路であり、ブロック選択信号φＢｉが選択状態を示
すハイレベルのときに活性化され、必要な動作を実行す
る。このサブ回路７５０はロウ系回路およびコラム系回
路いずれであってもよく、図３１に示すローカル回路に
含まれる。
【０２８８】制御信号φｃｃｉａ、φｃｃｉｂ、φｓｓ
ｉａ、およびφｓｓｉｂはそれぞれ実施例１ないし３の
いずれの態様で発生されてもよい。ＭＯＳトランジスタ
Ｑ４０およびＱ４５が同じタイミングでオンおよびオフ
状態とされ、ＭＯＳトランジスタＱ４１およびＱ４６が
同じタイミングでオンおよびオフ状態とされる。次に動
作について簡単に説明する。
【０２８９】スタンバイサイクルにおいては、可変イン
ピーダンス電源線７３１および７３２の一方が低インピ
ーダンス状態とされ、他方の可変インピーダンス電源線
が高インピーダンス状態とされる。スタンバイ状態にお
いては、ブロック選択信号／φＢｉは非選択状態を示す
ハイレベルであり、ＭＯＳトランジスタＱ４２およびＱ
４３はオフ状態にある。したがって、高インピーダンス
状態とされた可変インピーダンス電源線は電気的にフロ
ーティング状態とされる。これにより高インピーダンス
状態とされた電源線における消費電流が低減される。
【０２９０】また可変インピーダンス接地線７３３およ
び７３４は一方が低インピーダンス状態、他方が高イン
ピーダンス状態とされる。スタンバイ時においては、ブ
ロック選択信号φＢｉは非選択状態のローレベルであ
り、ＭＯＳトランジスタＱ４７およびＱ４８はオフ状態
となる。したがって、高インピーダンス状態とされた可
変インピーダンス接地線は電気的にフローティング状態
とされ、接地ノード３０から切り離されるため、この高
インピーダンス状態の可変インピーダンス接地線におけ
るサブスレッショルド電流が抑制される。
【０２９１】アクティブサイクルにおいて、対応のブロ
ックが指定されたとき、ブロック選択信号／φＢｉはロ
ーレベル、ブロック選択信号φＢｉがハイレベルとさ
れ、ＭＯＳトランジスタＱ４２、Ｑ４３、Ｑ４７および
Ｑ４８がオン状態とされる。これにより可変インピーダ
ンス電源線７３１および７３２は抵抗Ｒ４０およびＲ４
１を介して主電源線１に接続され、可変インピーダンス
接地線７３３および７３４は抵抗Ｒ４２およびＲ４３を
介して主接地線４に接続される。アクティブサイクル期
間においては、実施例１ないし３のいずれかにおいて説
明したのと同じ態様で制御信号φｃｃｉａ、φｃｃｉ
ｂ、φｓｓｉａおよびφｓｓｉｂが変化し、サブスレッ
ショルド電流の抑制が実現される。アクティブサイクル
において非選択ブロックに対応して設けられた電源回路
においては、ブロック選択信号／φＢｉがハイレベル、
ブロック選択信号φＢｉがローレベルであり、ＭＯＳト
ランジスタＱ４２、Ｑ４３、Ｑ４７およびＱ４８はオフ
状態にある。また制御信号φｃｃｉａ、φｃｃｉｂ、φ
ｓｓｉａ、およびφｓｓｉｂはすべてスタンバイサイク
ル時と同じ状態を保持する。このように、非選択メモリ
ブロックにおいては、高インピーダンス状態の可変イン
ピーダンス電源線および可変インピーダンス接地線を電
気的にフローティング状態に保持することにより、抵抗
を流れる電流を抑制することができ、サブスレッショル
ド電流をさらに低減することができる。
【０２９２】なお、ＭＯＳトランジスタＱ４０〜Ｑ４８
および抵抗Ｒ４０〜Ｒ４３のそれぞれの物理的パラメー
タは実施例１ないし実施例３において説明したものと同
じである。
【０２９３】またこの構成においては、あるブロックが
長期にわたって非選択状態に維持され、高インピーダン
ス状態の可変インピーダンス電源線および可変インピー
ダンス接地線の電位がリーク電流により変化することが
考えられる。しかしながらＤＲＡＭにおいては、周期的
にリフレッシュが行なわれており、このときブロック選
択信号φＢｉおよび／φＢｉが選択状態となるため、こ
れらの高インピーダンス状態とされた可変インピーダン
ス電源線および可変インピーダンス接地線の電位は所定
の電位レベルに復帰する。
【０２９４】またアクティブサイクルにおいて非選択ブ
ロックに対してのみ高インピーダンス状態の可変インピ
ーダンス電源線および可変インピーダンス接地線を電気
的にフローティング状態とする構成が利用されてもよ
い。このアクティブサイクルの開始および終了は内部ロ
ウアドレスストローブ信号ＲＡＳにより検出することが
できるため、内部ロウアドレスストローブ信号ＲＡＳが
ハイレベルのときに信号／φＢｉおよびφＢｉをそれぞ
れバッファ処理して通過させ、信号ＲＡＳがローレベル
のときには信号／φＢｉおよびφＢｉをともにそれぞれ
ローレベルおよびハイレベルとする構成が利用されても
よい。この場合にはスタンバイサイクル時においては高
インピーダンス状態とされる可変インピーダンス電源線
および可変インピーダンス接地線は抵抗を介して電源ノ
ード２０および接地ノード３０にそれぞれ接続される。
【０２９５】以上のように、この第４の実施例に従え
ば、ブロック分割駆動されるＤＲＡＭにおいて、各単位
ブロックごとに電源回路を設け、非選択ブロックに対応
して設けられた電源回路の高インピーダンス状態とされ
る可変インピーダンス電源線および可変インピーダンス
接地線を電気的にフローティング状態とするように構成
したため、アクティブサイクル時に流れるアクティブＤ
Ｃ電流を大幅に低減することができる。
【０２９６】［実施例５］図３４は、この発明の第５の
実施例による半導体装置の要部の構成を示す図である。
図３４において、電源電圧供給回路として、この半導体
装置は電源ノード２０からの電圧Ｖｃｃを伝達する主電
源線１と、この主電源線１に対応して設けられる可変イ
ンピーダンス電源線７６０と、動作サイクル規定信号／
φに応答して主電源線１と可変インピーダンス電源線７
６０とを電気的に接続するスイッチング用ｐチャネルＭ
ＯＳトランジスタＱ５０ａを含む。動作サイクル規定信
号／φは、この半導体装置のスタンバイサイクルとアク
ティブサイクルとを規定する信号であり、たとえば図１
に示すロウアドレスストローブ信号／ＲＡＳに従って発
生される。この動作サイクル規定信号／φは、スタンバ
イサイクル時にハイレベルとなり、アクティブサイクル
時においてローレベルとなる。
【０２９７】この電源電圧供給回路は、さらに、可変イ
ンピーダンス電源線７６０上の電圧ＶＣＬと基準電圧Ｖ
ｒｅｆ１とを差動的に増幅する差動増幅器７６１ａと、
差動増幅器７６１ａの出力信号に応答して、主電源線１
から可変インピーダンス電源線７６０へ電流を供給する
ドライブ用ｐチャネルＭＯＳトランジスタＱ５１ａを含
む。差動増幅器７６１ａは、その正入力（＋）に可変イ
ンピーダンス電源線７６０上の電圧ＶＣＬを受け、その
負入力（−）に基準電圧Ｖｒｅｆ１を受ける。可変イン
ピーダンス電源線７６０上の電圧ＶＣＬが基準電圧Ｖｒ
ｅｆ１よりも高い場合には、この差動増幅器７６１ａの
出力信号はハイレベルとなり、トランジスタＱ５１ａは
オフ状態とされる。一方、可変インピーダンス電源線７
６０上の電圧ＶＣＬが基準電圧Ｖｒｅｆ１よりも低い場
合には、この差動増幅器７６１ａの出力信号はその電圧
レベルが低下し、トランジスタＱ５１ａのコンダクタン
スが大きくされ、主電源線１から可変インピーダンス電
源線７６０へ電流が供給される。すなわち、この差動増
幅器７６１ａおよびトランジスタＱ５１ａは、可変イン
ピーダンス電源線７６０上の電圧ＶＣＬを基準電圧Ｖｒ
ｅｆ１の電圧レベルに保持する機能を備える。
【０２９８】この半導体装置は、また接地電圧供給回路
として、接地ノード３０からの電圧Ｖｓｓを伝達する主
接地線４と、この主接地線４に対応して設けられる可変
インピーダンス接地線７６２と、動作サイクル規定信号
φに応答して主接地線４と可変インピーダンス接地線７
６２とを電気的に接続するスイッチング用ｎチャネルＭ
ＯＳトランジスタＱ５０ｂと、可変インピーダンス接地
線７６２上の電圧ＶＳＬと基準電圧Ｖｒｅｆ２とを差動
的に増幅する差動増幅器７６１ｂと、差動増幅器７６１
ｂの出力信号に応答してこの可変インピーダンス接地線
７６２から主接地線４へ電流を放電するドライブ用ｎチ
ャネルＭＯＳトランジスタＱ５１ｂを含む。動作サイク
ル規定信号φは、動作サイクル規定信号／φと相補な信
号であり、スタンバイサイクル時にローレベル、アクテ
ィブサイクル時にハイレベルとなる。差動増幅器７６１
ｂは、その正入力（＋）に可変インピーダンス接地線７
６２上の電圧ＶＳＬを受け、その負入力（−）に基準電
圧Ｖｒｅｆ２を受ける。すなわち、可変インピーダンス
接地線７６２上の電圧ＶＳＬが基準電圧Ｖｒｅｆ２より
も高いときには、この差動増幅器７６１ｂの出力信号が
ハイレベルへ移行し、トランジスタＱ５１ｂのコンダク
タンスが大きくされ、可変インピーダンス接地線７６２
から主接地線４へ電流が放電される。一方、可変インピ
ーダンス接地線７６２上の電圧ＶＳＬが基準電圧Ｖｒｅ
ｆ２よりも低い場合には、差動増幅器７６１ｂの出力信
号がローレベルとなり、トランジスタＱ５１ｂはオフ状
態とされる。すなわち、この差動増幅器７６１ｂおよび
トランジスタＱ５１ｂは、可変インピーダンス接地線７
６２上の電圧ＶＳＬを基準電圧Ｖｒｅｆ２の電圧レベル
に保持する機能を備える。
【０２９９】半導体装置はさらに、内部回路として論理
回路を含む。図３４においては、この論理回路の一例と
して、３本の縦続接続されたインバータ回路ＩＶ５０、
ＩＶ５１、およびＩＶ５２を代表的に示す。インバータ
回路ＩＶ５０は、入力信号ＩＮを受けるゲートと、可変
インピーダンス電源線７６０に接続される一方導通ノー
ド（ソース）と、内部出力ノードａ０に接続される他方
導通ノード（ドレイン）と、主電源線１に接続される基
板領域（ボディ領域）を有するｐチャネルＭＯＳトラン
ジスタＰＱ５０と、入力信号ＩＮを受けるゲートと、主
接地線４に接続される一方導通ノード（ソース）と、出
力ノードａ０に接続される他方導通ノード（ドレイン）
と、主接地線４に接続される基板領域（ボディ領域）を
有するｎチャネルＭＯＳトランジスタＮＱ５０を含む。
【０３００】インバータ回路ＩＶ５１は、インバータＩ
Ｖ５０の出力ノードａ０に接続されるゲートと、主電源
線１に接続される一方導通ノード（ソース）と、出力ノ
ードａ１に接続される他方導通ノードと、主電源線１に
接続される基板領域（ボディ領域）とを有するｐチャネ
ルＭＯＳトランジスタＰＱ５１と、インバータＩＶ５０
の出力ノードａ０に接続されるゲートと、可変インピー
ダンス接地線７６２に接続される一方導通ノードと、出
力ノードａ１に接続される他方導通ノードと、主接地線
４に接続される基板領域（ボディ領域）とを有するｎチ
ャネルＭＯＳトランジスタＮＱ５１を含む。インバータ
回路ＩＶ５２は、インバータ回路ＩＶ５１の出力ノード
ａ１に接続されるゲートと、可変インピーダンス電源線
７６０に接続される一方導通ノードと、出力ノードａ２
に接続される他方導通ノードと、主電源線１に接続され
る基板領域（ボディ領域）と、インバータ回路ＩＶ５１
の出力ノードａ１に接続されるゲートと、主接地線４に
接続される一方導通ノードと、出力ノードａ２に接続さ
れる他方導通ノードと、主接地線４に接続される基板領
域（ボディ領域）を有するｎチャネルＭＯＳトランジス
タＮＱ５２を含む。
【０３０１】すなわち、インバータ回路ＩＶ５０〜ＩＶ
５２において、ｐチャネルＭＯＳトランジスタＰＱ５０
〜ＰＱ５２のそれぞれの基板領域（ボディ領域）は主電
源線１に接続され、ｎチャネルＭＯＳトランジスタＮＱ
５０〜ＮＱ５２のそれぞれの基板領域（ボディ領域）は
主接地線４に接続される。ＭＯＳトランジスタのスタン
バイサイクル時におけるソース電位（一方導通ノードの
電位）と基板領域（ボディ領域）の電位とを異ならせる
ことにより、ＭＯＳトランジスタの基板バイアス効果に
よりそのしきい値電圧の絶対値を増加させ、スタンバイ
サイクル時におけるリーク電流の低減を図る。次に、こ
の図３４に示す半導体装置の動作をその動作波形図であ
る図３５を参照して説明する。
【０３０２】スタンバイサイクルにおいては、信号φは
ローレベル、信号／φがハイレベルになり、トランジス
タＱ５０ａおよびＱ５０ｂはともにオフ状態になる。こ
の状態においては、可変インピーダンス電源線７６０
は、差動増幅器７６１ａおよびトランジスタＱ５１ａに
より、基準電圧Ｖｒｅｆ１の電圧レベルに保持される。
この基準電圧Ｖｒｅｆ１は、主電源線１上の電圧Ｖｃｃ
よりも少し低い電圧レベルである。一方、可変インピー
ダンス接地線７６２は差動増幅器７６１ｂおよびＱ５１
ｂにより、基準電圧Ｖｒｅｆ２の電圧レベルに維持され
る。この基準電圧Ｖｒｅｆ２は、主接地線４上の電圧Ｖ
ｓｓよりも少し高い電圧レベルである。
【０３０３】スタンバイサイクルにおいて、入力信号Ｉ
Ｎはハイレベルにある。この状態においては、ＭＯＳト
ランジスタＮＱ５０により、出力ノードａ０は主接地線
４上の電圧Ｖｓｓレベルにまで放電される。一方、トラ
ンジスタＰＱ５０は、ハイレベルの入力信号ＩＮにより
オフ状態とされる。トランジスタＰＱ５０は、その一方
導通ノードが可変インピーダンス電源線７６０上の電圧
ＶＣＬすなわち基準電圧Ｖｒｅｆ１の電圧レベルにな
り、一方、その基板領域（ボディ領域）が主電源線１上
の電圧Ｖｃｃレベルである。すなわち、このｐチャネル
ＭＯＳトランジスタＰＱ５０は、そのソース電位ＶＣＬ
が基板領域（ボディ領域）の電圧Ｖｃｃよりも低くな
り、基板バイアス効果によりこのトランジスタＰＱ５０
のしきい値電圧がより負となり（しきい値電圧の絶対値
が大きくなり）、トランジスタＰＱ５０はより強いオフ
状態となり、サブスレッショルド電流をより低減する。
【０３０４】インバータ回路ＩＶ５１においては、内部
出力ノードａ０のラインが主接地線４上の電圧Ｖｓｓレ
ベルであるため、トランジスタＰＱ５１がオン状態、ト
ランジスタＮＱ５１がオフ状態とされる。したがって、
出力ノードａ１がトランジスタＰＱ５１により主電源線
１上のＶｃｃレベルにまで充電される。トランジスタＮ
Ｑ５１のソース電位は可変インピーダンス接地線７６２
上の電圧ＶＳＬであり、その基板領域（ボディ領域）の
電位は主接地線４上の電位Ｖｓｓレベルである。電圧Ｖ
ＳＬは、基準電圧Ｖｒｅｆ２に等しく、主接地線４上の
電位Ｖｓｓよりも高い電圧レベルにある。したがってこ
の場合においても、基板バイアス効果により、このトラ
ンジスタＮＱ５１のソース電位が実効的に上昇し、その
ゲート−ソース間が逆バイアス状態とされ、トランジス
タＮＱ５１がより強いオフ状態とされる。またはこれは
トランジスタＮＱ５１のしきい値電圧が高くなるのと等
価である。これにより、トランジスタＮＱ５１のサブス
レッショルド電流は十分に抑制される。
【０３０５】インバータ回路ＩＶ５２においては、イン
バータ回路ＩＶ５０と同様、トランジスタＮＱ５２がオ
ン状態、トランジスタＰＱ５２がオフ状態とされる。こ
の場合においても、トランジスタＰＱ５２のソース電位
と基板領域（ボディ領域）の電位は異なり、基板バイア
ス効果により、このトランジスタＰＱ５２のソース電位
が実効的に低下し（またはそのしきい値電圧の絶対値が
高くなり）、トランジスタＰＱ５２におけるサブスレッ
ショルド電流が抑制される。
【０３０６】ｐチャネルＭＯＳトランジスタＰＱ５０〜
ＰＱ５２の基板領域（ボディ領域）を主電源線１に接続
し、可変インピーダンス電源線７６０上の電圧ＶＣＬを
スタンバイサイクル時にこの電圧Ｖｃｃよりも低い基準
電圧Ｖｒｅｆ１の電圧レベルに設定することにより、こ
の基準電圧Ｖｒｅｆ１によるゲート−ソース間逆バイア
ス電圧による、より強いオフ状態の実現によるサブスレ
ッショルド電流の抑制に加えて、さらに基板バイアス効
果によりＭＯＳトランジスタのしきい値電圧の絶対値を
高くする（実効的にｐチャネルＭＯＳトランジスタＰＱ
５０〜ＰＱ５２のソース電位を低下させる）ことによ
り、よりサブスレッショルド電流を低減することができ
る。同様、ｎチャネルＭＯＳトランジスタＮＱ５０〜Ｎ
Ｑ５２の基板領域（ボディ領域）を主接地線４に接続す
ることにより、この可変インピーダンス接地線７６２上
の電圧ＶＳＬをスタンバイサイクル時において基準電圧
Ｖｒｅｆ２の電圧レベルに維持することによりスタンバ
イサイクル時オフ状態とされるＭＯＳトランジスタのゲ
ート−ソース間電圧の逆バイアス状態を、さらにその基
板バイアス効果により、より強くすることができ、より
サブスレッショルド電流を低減することができる。
【０３０７】アクティブサイクルにおいては、信号φが
ハイレベル、信号／φがローレベルとなり、トランジス
タＱ５０ａおよびＱ５０ｂがオン状態とされ、可変イン
ピーダンス電源線７６０上の電圧ＶＣＬが主電源線１上
の電圧Ｖｃｃレベルに等しくなり、また可変インピーダ
ンス接地線７６２上の電圧ＶＳＬは主接地線４上の電圧
Ｖｓｓレベルに等しくなる。この状態においては、ＭＯ
ＳトランジスタＰＱ５０〜ＰＱ５２およびＮＱ５０〜Ｎ
Ｑ５２のソース−基板領域（ボディ領域）の電位が等し
くされ、基板バイアス効果がなくなり、そのしきい値電
圧が低くなり、高速でインバータ回路ＩＶ５０〜ＩＶ５
２が動作する。
【０３０８】インバータ回路ＩＶ５０〜ＩＶ５２の構成
要素であるＭＯＳトランジスタＰＱ５０〜ＰＱ５２およ
びＮＱ５０〜ＮＱ５２は、バルク領域（半導体基板また
はウェル領域）に形成されてもよいが、よりサブスレッ
ショルド電流を低減しかつ高速動作を実現するために、
これらのＭＯＳトランジスタはＳＯＩ（半導体オン絶縁
体）構造で実現される。
【０３０９】図３６はインバータ回路ＩＶ５０−ＩＶ５
２の概略断面構造を示す図である。インバータ回路ＩＶ
５０−ＩＶ５２は、同じ断面構造を有するため、図３６
においては、１つのインバータ回路の断面構造のみを示
す。
【０３１０】図３６において、ＳＯＩ構造は、たとえば
シリコン基板である半導体基板７６５と、この半導体基
板７６５上に形成されるたとえば二酸化シリコン膜（Ｓ
ｉＯ 2 膜）である絶縁層７６６と、この絶縁層７６６上
に形成される半導体層７６４を含む。この半導体層７６
４にトランジスタ素子７６４が形成される。ＳＯＩ構造
は、その製造方法は周知であり、半導体基板７６５（単
結晶半導体基板）の所定の領域を種結晶領域としてこの
絶縁層７６６上に半導体層を形成する。この半導体層７
６４上にイオン注入法により、ｐチャネル不純物領域お
よびｐチャネル不純物領域を形成し、また素子分離のた
めの絶縁膜をたとえば熱酸化法を用いて形成する。この
方法に代えて、絶縁層７６６上に半導体層７６４を気相
エピタキシャル成長させる方法が用いられてもよい。
【０３１１】ｐチャネルＭＯＳトランジスタＰＱは、絶
縁層７６６上の所定領域に形成される低濃度ｎ型不純物
領域７６９ｐと、このｎ型不純物領域７６９ｐの両側に
形成される高濃度ｐ型不純物領域７６７ｐおよび７６８
ｐと、ｎ型不純物領域７６９ｐ上にゲート絶縁膜（図示
せず）を介して形成されるゲート電極７８０ｐを含む。
不純物領域７６７ｐはソースとして動作し、電源線（主
電源線または可変インピーダンス電源線）７８３に接続
される。ｎ型不純物領域７６９ｐは、このトランジスタ
ＰＱの導通時その表面にチャネル領域が形成されるボデ
ィ領域（基板領域）を構成し、主電源線１に接続され
る。不純物領域７６８ｐは出力ノードａに接続される。
【０３１２】ｎチャネルＭＯＳトランジスタＮＱは、高
濃度ｎ型不純物領域７６７ｎおよび７６８ｎと、これら
の不純物領域７６７ｎおよび７６８ｎの間に形成される
低濃度ｐ型不純物領域７６９ｎと、この不純物領域７６
９ｎ上にゲート絶縁膜（図示せず）を介して形成される
ゲート電極７８０ｎを含む。不純物領域７６７ｎは、ソ
ース領域として機能し、接地線（主接地線または可変イ
ンピーダンス接地線）７８２に接続される。不純物領域
７６９ｎは、このトランジスタＮＱの導通時その表面に
チャネルが形成されるボディ領域（基板領域）を構成
し、主接地線４に接続される。不純物領域７６８ｎは出
力ノードａに接続される。ゲート電極７８０ｐおよび７
８０ｎは入力ノードｃ（または前段のインバータ回路の
出力ノード）に接続される。
【０３１３】各トランジスタ素子は絶縁膜７８１ａ、７
８１ｂ、および７８１ｃにより互いに分離される。
【０３１４】ＳＯＩ構造においては、半導体層７６４
は、絶縁層７６６により半導体基板７６５と分離される
ため、トランジスタＮＱおよびＰＱの不純物領域から半
導体基板７６５へのリーク電流は生じず、消費電流が低
減される。また、ボディ領域となる不純物領域７６９ｎ
および７９６ｐは半導体層７６５と絶縁層７６６により
分離されており、このボディ領域と半導体基板との間に
接合容量は存在しない。したがって、トランジスタＰＱ
およびＮＱは、それぞれドレイン領域およびソース領域
における接合容量が存在するだけであり、通常のバルク
構造で形成されるトランジスタ素子において存在するウ
ェル領域と基板領域との間の大きな接合容量は存在せず
（これについては後に説明する）、トランジスタ素子の
有する寄生容量は小さくなる。したがって、図３４に示
す可変インピーダンス電源線７６０の寄生容量が小さく
なり、これを充電するための消費電流が低減される。ま
た、可変インピーダンス電源線７６０および７６２の寄
生容量が小さいため、スタンバイサイクル時においてこ
の可変インピーダンス電源線７６０および可変インピー
ダンス接地線７６２の電圧変動に応答して高速で動作し
てこれらの可変インピーダンス電源線７６０および可変
インピーダンス接地線７６２を所定の電圧Ｖｒｅｆ１お
よびＶｒｅｆ２のレベルに維持することができる。
【０３１５】また、スタンバイサイクルからアクティブ
サイクル移行時において、トランジスタＱ５０ａおよび
Ｑ５０ｂがオン状態とされたとき、可変インピーダンス
電源線７６０および可変インピーダンス接地線７６２の
寄生容量が小さいため、高速でこの可変インピーダンス
電源線７６０および可変インピーダンス接地線７６２を
充放電することができ、高速で可変インピーダンス電源
線７６０および可変インピーダンス接地線７６２の電圧
ＶＣＬおよびＶＳＬをそれぞれ主電源線１上の電圧Ｖｃ
ｃおよび主接地線４上の電圧Ｖｓｓレベルに回復させる
ことができる。すなわち、図３５に示す回復時間Δｔを
短くすることができ、応じて論理回路の動作開始タイミ
ングを早くすることができ、高速動作する半導体装置を
実現することができる。また、各インバータ回路の出力
ノードに付随する寄生容量が小さくなるため（トランジ
スタ素子のＳＯＩ構造のため）、高速で出力ノードを駆
動することができ、アクティブサイクル時において高速
動作する論理回路を実現することができる。
【０３１６】なお、図３４に示す構成において、トラン
ジスタＱ５０ａおよびＱ５０ｂ、Ｑ５１ａおよびＱ５１
ｂ、ならびに差動増幅器７６１ａおよび７６１ｂは、Ｓ
ＯＩ構造とされてもよい。
【０３１７】［変更例］図３７は、この発明の第５の実
施例の変更例の構成を示す図である。図３７に示す半導
体装置においては、論理回路を構成するインバータ回路
ＩＶ５０〜ＩＶ５２の構成要素であるｐチャネルＭＯＳ
トランジスタＰＱ５０〜ＰＱ５２の一方導通ノード（ソ
ース）が可変インピーダンス電源線７６０に接続され、
またｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２
の一方導通ノード（ソース）が可変インピーダンス接地
線７６２に接続される。他の構成は、図３４に示す構成
と同じであり、対応する部分には同一の参照番号を付
し、その詳細説明は省略する。
【０３１８】この図３７に示す構成の場合、スタンバイ
サイクル時においてｐチャネルＭＯＳトランジスタＰＱ
５０〜ＰＱ５２のソースは主電源線１から分離され、同
様、ｎチャネルＭＯＳトランジスタＮＱ５０〜ＮＱ５２
は、そのソース（一方導通ノード）が主接地線４から分
離される。
【０３１９】スタンバイサイクル時において入力信号Ｉ
Ｎがハイレベルのとき、トランジスタＮＱ５０がオン状
態、トランジスタＰＱ５０がオフ状態とされる。この状
態において、トランジスタＰＱ５０は、そのソースと基
板領域（ボディ領域）の電位が異なっており、基板バイ
アス効果によりそのしきい値電圧の絶対値が大きくな
り、サブスレッショルド電流が抑制される。一方、この
インバータＩＶ５０の出力信号の電圧レベルは可変イン
ピーダンス接地線７６２上の電圧ＶＳＬレベルである。
この場合、トランジスタＰＱ５１はオン状態とされ、可
変インピーダンス電源線７６０上の電圧ＶＣＬをその出
力ノードａ１に伝達する。一方、トランジスタＮＱ５１
は、そのゲートとソースがほぼ同じ電圧レベルとなる。
しかしながら、その基板領域（ボディ領域）へは主接地
線４上の電圧Ｖｓｓレベルの電圧が印加されており、基
板バイアス効果によりそのしきい値電圧は高くなり、十
分にサブスレッショルド電流を抑制することができる。
同様、次段のインバータ回路ＩＶ５２においても、トラ
ンジスタＰＱ５２がそのゲートとソースの電位が同一電
圧レベルとなるが、その基板領域（ボディ領域）の電圧
が主電源線１上の電圧Ｖｃｃレベルであり、基板バイア
ス効果により、そのしきい値電圧の絶対値が高くなり、
サブスレッショルド電流は抑制される。
【０３２０】スタンバイサイクル時において入力信号Ｉ
Ｎがローレベルの場合には逆の状態が生じる。したがっ
てスタンバイサイクル時において入力信号ＩＮがハイレ
ベルおよびローレベルのいずれの場合であっても、効果
的にサブスレッショルド電流を抑制することができる。
したがってスタンバイサイクル時の入力信号ＩＮの論理
レベルを予測できない構成の半導体装置においても、効
果的にサブスレッショルド電流を抑制することができ、
応じて消費電流を低減することができる。
【０３２１】以上のように、この発明の第５の実施例に
従えば、論理回路の構成要素であるトランジスタをＳＯ
Ｉ構造で構成し、かつその基板領域（ボディ領域）を主
電源線または主接地線に接続するように構成したため、
スタンバイサイクル時において論理回路の構成要素であ
るＭＯＳトランジスタのしきい値電圧の絶対値をより大
きくして確実にサブスレッショルド電流を抑制すること
ができる。また、トランジスタの接合容量が小さくな
り、可変インピーダンス電源線および可変インピーダン
ス接地線の寄生容量が小さくされるため、スタンバイサ
イクルからアクティブサイクル移行時における可変イン
ピーダンス電源線および可変インピーダンス接地線の電
位回復を高速に行なうことができる。
【０３２２】［実施例６］図３８は、この発明の第６の
実施例である半導体装置の要部の構成を示す図である。
図３８に示す構成においては、第１の電源ノード２０か
らの電源電圧Ｖｃｃを伝達する主電源線１と可変インピ
ーダンス電源線７７０との間に、制御信号／φに応答し
て導通するスイッチング用ｐチャネルＭＯＳトランジス
タＱ６０ａが設けられる。このＭＯＳトランジスタＱ６
０ａの基板領域（またはボディ領域）へは、動作モード
に応じてその電圧レベルが変更されるバイアス電圧ＶＢ
Ｐが与えられる。制御信号／φは、半導体装置のスタン
バイサイクル時にハイレベルとなり、アクティブサイク
ル時にローレベルとなる。バイアス電圧ＶＢＰは、アク
ティブサイクル時においては電源電圧Ｖｃｃレベルに設
定され、スタンバイサイクル時においては、その電源電
圧Ｖｃｃよりも高い電圧Ｖｐｐレベルに設定される。
【０３２３】第２の電源ノード３０からの接地電圧Ｖｓ
ｓを伝達する主接地線４と可変インピーダンス接地線７
７２の間に、制御信号φに応答して導通するスイッチン
グ用ｎチャネルＭＯＳトランジスタＱ６０ｂが設けられ
る。この制御信号φは、制御信号／φと相補な信号であ
り、スタンバイサイクル時にローレベルとなり、アクテ
ィブサイクル時にハイレベルとなる。スイッチング用ｎ
チャネルＭＯＳトランジスタＱ６０ｂの基板領域（また
はボディ領域）へは動作サイクルに応じてその値が変更
されるバイアス電圧ＶＢＮが与えられる。このバイアス
電圧ＶＢＮは、スタンバイサイクル時においては接地電
圧Ｖｓｓよりも低い負電圧Ｖｂｂレベルに設定され、ア
クティブサイクル時においては接地電圧Ｖｓｓレベルに
設定される。
【０３２４】論理回路として、３段のＣＭＯＳインバー
タ回路ＩＶ６０、ＩＶ６１およびＩＶ６２が一例として
示される。インバータ回路ＩＶ６０は、一方導通ノード
（ソース）が可変インピーダンス電源線７７０に接続さ
れ、そのゲートが入力信号ＩＮを受けるように接続さ
れ、かつ他方導通ノード（ドレイン）が内部出力ノード
ａ３に接続されるｐチャネルＭＯＳトランジスタＱ６０
ｐと、その一方導通ノードが可変インピーダンス接地線
７７２に接続され、その他方導通ノードが内部出力ノー
ドａ３に接続され、そのゲートが入力信号ＩＮを受ける
ように接続されるｎチャネルＭＯＳトランジスタＱ６０
ｎを含む。
【０３２５】インバータ回路ＩＶ６１は、そのゲートが
内部出力ノードａ３に接続され、その一方導通ノードが
可変インピーダンス電源線７７０に接続され、その他方
導通ノードが内部出力ノードａ４に接続されるｐチャネ
ルＭＯＳトランジスタＱ６１ｐと、そのゲートが内部出
力ノードａ３に接続され、その一方導通ノードが可変イ
ンピーダンス接地線７７２に接続され、その他方導通ノ
ードが内部出力ノードａ４に接続されるｎチャネルＭＯ
ＳトランジスタＱ６１ｎを含む。インバータ回路ＩＶ６
２は、そのゲートが内部出力ノードａ４に接続され、そ
の一方導通ノードが可変インピーダンス電源線７７０に
接続され、その他方導通ノードが内部出力ノードａ５に
接続されるｐチャネルＭＯＳトランジスタＱ６２ｐと、
そのゲートが内部出力ノードａ４に接続され、その一方
導通ノードが可変インピーダンス接地線７７２に接続さ
れ、その他方導通ノードが内部出力ノードａ５に接続さ
れるｎチャネルＭＯＳトランジスタＱ６２ｎを含む。内
部出力ノードａ５から出力信号ＯＵＴが出力される。
【０３２６】すなわちこの図３８に示す構成において
は、インバータ回路ＩＶ６０〜ＩＶ６２は、可変インピ
ーダンス電源線７７０上の電圧ＶＣＬおよび可変インピ
ーダンス接地線７７２上の電圧ＶＳＬを動作電源電圧と
して動作する。
【０３２７】トランジスタＱ６０ｐ〜Ｑ６２ｐがそのし
きい値電圧が十分大きくされ（しきい値電圧の絶対値が
十分小さくされ）、またｎチャネルＭＯＳトランジスタ
Ｑ６０ｎ〜Ｑ６２ｎはそのしきい値電圧が十分小さくさ
れる（しきい値電圧の絶対値が小さくされる）。これに
より、低電源電圧下での高速動作および低消費電流の実
現を図る。次に、この図３８に示す半導体装置の動作を
その動作波形図である図３９を参照して説明する。
【０３２８】スタンバイサイクルにおいては、信号φが
ローレベル、信号／φがハイレベルに設定され、トラン
ジスタＱ６０ａおよびＱ６０ｂがともにオフ状態とな
る。バイアス電圧ＶＢＰは、電源電圧Ｖｃｃよりも高い
高電圧Ｖｐｐレベルに設定され、バイアス電圧ＶＢＮは
接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂレベルに設定さ
れる。したがって、トランジスタＱ６０ａおよびＱ６０
ｂは、基板バイアス効果により、そのしきい値電圧の絶
対値が高くなり、より強いオフ状態に設定される。イン
バータ回路ＩＶ６０〜ＩＶ６２の構成要素であるトラン
ジスタＱ６０ｐ〜Ｑ６２ｐおよびＱ６０ｎ〜Ｑ６２ｎは
低しきい値（しきい値電圧の絶対値が小さい）トランジ
スタであり、入力信号ＩＮの電圧レベルに従って、オン
またはオフ状態に設定される。このとき、トランジスタ
Ｑ６０ｐ〜Ｑ６２ｐおよびＱ６０ｎ〜Ｑ６２ｎは低しき
い値トランジスタであり、可変インピーダンス電源線７
７０と可変インピーダンス接地線７７２の間にサブスレ
ッショルド電流が流れる。しかしながら、主電源線１と
可変インピーダンス電源線７７０の間のトランジスタＱ
６０ａはより強いオフ状態とされており、この主電源線
１と可変インピーダンス電源線７７０の間のリーク電流
は十分に抑制される。同様に、トランジスタＱ６０ｂ
も、より強いオフ状態にあり、主接地線４と可変インピ
ーダンス接地線７７２の間のリーク電流は十分に抑制さ
れる。したがって、主電源線１から主接地線４へ流れる
リーク電流は十分に抑制され、スタンバイサイクル時に
おける消費電流が低減される。
【０３２９】アクティブサイクルが始まると、信号／Ｒ
ＡＳがハイレベルからローレベルへ立下がる。それに応
答して、制御信号／φがローレベルとなり、信号φがハ
イレベルとなり、トランジスタＱ６０ａおよびＱ６０ｂ
がオン状態とされる。このときまた、バイアス電圧ＶＢ
Ｐが電源電圧Ｖｃｃレベルに設定され、バイアス電圧Ｖ
ＢＮが接地電圧Ｖｓｓレベルに設定される。これによ
り、トランジスタＱ６０ａおよびＱ６０ｂはそのソース
および基板領域の電圧が同じ電圧レベルとなり、基板バ
イアス効果がなくなり、低しきい値状態（しきい値電圧
の絶対値が小さい状態）に設定される。これにより、可
変インピーダンス電源線７７０は高速で主電源線１から
電流を供給され、その電圧ＶＣＬが高速で電源電圧Ｖｃ
ｃレベルに復帰する。同様に、可変インピーダンス接地
線７７２上の電圧ＶＳＬは高速でトランジスタＱ６０ｂ
を介して主接地線４へ放電され、電圧ＶＳＬが高速で接
地電圧Ｖｓｓレベルに復帰する。これにより、スタンバ
イサイクルからアクティブサイクル移行時において、高
速で電圧ＶＣＬおよびＶＳＬを電源電圧Ｖｃｃおよび接
地電圧Ｖｓｓレベルに復帰させることができ、論理回路
（インバータ回路ＩＶ６０〜ＩＶ６２）の動作開始タイ
ミングを早くすることができる。
【０３３０】インバータ回路ＩＶ６０〜ＩＶ６２は、そ
の構成要素であるトランジスタＱ６０ｐ〜Ｑ６２ｐおよ
びＱ６０ｎ〜Ｑ６２ｎが低しきい値トランジスタであ
り、アクティブサイクルにおいて与えられた入力信号Ｉ
Ｎに従って高速で動作し、出力信号ＯＵＴを生成する。
【０３３１】上述のように、トランジスタＱ６０ａおよ
びＱ６０ｂをスタンバイサイクル時において高抵抗状態
（より強いオフ状態）に設定し、アクティブサイクル時
に低抵抗状態（低しきい値状態）となるようにそのしき
い値電圧を変更することにより、スタンバイサイクル時
におけるリーク電流（サブスレッショルド電流）を十分
に抑制しかつスタンバイサイクルからアクティブサイク
ル移行時における可変インピーダンス電源線７７０およ
び可変インピーダンス接地線７７２の電圧レベルの回復
を高速で行なうことができ、高速でかつ低消費電流で動
作する半導体装置を実現することができる。
【０３３２】図４０は、バイアス電圧ＶＢＰを発生する
ための構成の一例を示す図である。図４０において、バ
イアス電圧発生部は、ロウアドレスストローブ信号／Ｒ
ＡＳに応答して制御信号／φを発生するクロック信号発
生器７８５と、このクロック信号発生器７８５の出力す
る制御信号／φを反転しかつそのハイレベルを高電圧Ｖ
ｐｐレベルに変換するレベル変換部７８０ａと、レベル
変換部７８０ａの出力信号に従って高電圧Ｖｐｐおよび
電源電圧Ｖｃｃの一方をバイアス電圧ＶＢＰとして出力
する選択部７８０ｂを含む。クロック信号発生器７８５
は、図１に示す制御回路１１０に含まれる。高電圧Ｖｐ
ｐは、図４に示すＶｐｐ発生器２５６から発生される。
【０３３３】レベル変換部７８０ａは、制御信号／φを
反転するインバータ７８６と、高電圧Ｖｐｐ供給ノード
とノードａ１０の間に設けられ、ノードａ１１の電位に
応答して導通するｐチャネルＭＯＳトランジスタＱＴ０
と、高電圧Ｖｐｐ供給ノードとノードａ１１の間に設け
られ、ノードａ１０上の電位に応答して導通するｐチャ
ネルＭＯＳトランジスタＱＴ１と、ノードａ１０と接地
電圧Ｖｓｓ供給ノードとの間に設けられ、制御信号／φ
に応答して導通するｎチャネルＭＯＳトランジスタＱＴ
２と、ノードａ１１と接地電圧Ｖｓｓ供給ノードとの間
に設けられ、インバータ回路７８６の出力信号に応答し
て導通するｎチャネルＭＯＳトランジスタＱＴ３を含
む。
【０３３４】選択部７８０ｂは、高電圧Ｖｐｐ供給ノー
ドとノードａ１２の間に設けられ、レベル変換部７８０
ａのノードａ１０上の信号電位に応答して導通するｐチ
ャネルＭＯＳトランジスタＱＴ４と、電源電圧Ｖｃｃ供
給ノードとノードａ１２の間に設けられ、レベル変換部
７８０ａのノードａ１０上の電位に応答して導通するｎ
チャネルＭＯＳトランジスタＱＴ５を含む。ノードａ１
２からバイアス電圧ＶＢＰが出力される。次に動作につ
いて簡単に説明する。
【０３３５】クロック信号発生器７８５は、ロウアドレ
スストローブ信号／ＲＡＳに応答して、スタンバイサイ
クル時にハイレベル、アクティブサイクル時にローレベ
ルとなる制御信号／φを生成する。スタンバイサイクル
時においては、トランジスタＱＴ２がオン状態、トラン
ジスタＱＴ３がオフ状態とされる。ノードａ１０がトラ
ンジスタＱＴ２を介して接地電圧Ｖｓｓレベルに放電さ
れ、トランジスタＱＴ１がオン状態となり、ノードａ１
１上の電圧レベルが高電圧Ｖｐｐレベルに充電される。
このノードａ１１上の高電圧Ｖｐｐによりトランジスタ
ＱＴ０がオフ状態とされる。したがって、ノードａ１０
からは接地電圧Ｖｓｓレベルの信号が出力される。この
状態において、選択部７８０ｂにおいては、トランジス
タＱＴ４がオン状態、トランジスタＱＴ５がオフ状態と
なり、高電圧Ｖｐｐがバイアス電圧ＶＢＰとして出力さ
れる。
【０３３６】アクティブサイクル時においては、信号／
φがローレベルであり、トランジスタＱＴ２がオフ状
態、トランジスタＱＴ３がオン状態となり、ノードａ１
１が接地電圧Ｖｓｓレベルに放電される。これにより、
トランジスタＱＴ０がオン状態となり、ノードａ１０は
高電圧Ｖｐｐレベルに充電される。選択部７８０ｂにお
いては、トランジスタＱＴ４がオフ状態、トランジスタ
ＱＴ５がオン状態となり、ノードａ１２から電源電圧Ｖ
ｃｃレベルのバイアス電圧ＶＢＰが出力される。
【０３３７】なお、信号／φは、図３８に示すトランジ
スタＱ６０ａのゲートへ与えられる信号と同じ信号のよ
うに示される。しかしながら、このバイアス電圧ＶＢＰ
の切換タイミングとトランジスタＱ６０ａのオン／オフ
タイミングは異なってもよい。スタンバイサイクル移行
時にはバイアス電圧ＶＢＰが高電圧Ｖｐｐレベルに移行
した後にトランジスタＱ６０ａがオフ状態とされ、アク
ティブサイクル移行時にはバイアス電圧ＶＢＰが電源電
圧Ｖｃｃレベルに移行した後にトランジスタＱ６０ａが
オン状態とされる構成が用いられてもよい。また、スタ
ンバイサイクル時におけるバイアス電圧ＶＢＰの電圧レ
ベルは、ワード線駆動などに用いられる高電圧Ｖｐｐレ
ベルとは異なる電圧レベルに設定されてもよい。スタン
バイサイクル時において、トランジスタＱ６０ａのしき
い値電圧の絶対値が十分大きくなる電圧レベルであれ
ば、いずれの電圧レベルをも利用することができる。
【０３３８】図４１は、図３８に示すバイアス電圧ＶＢ
Ｎを発生するための構成を示す図である。図４１におい
て、バイアス電圧発生部は、ロウアドレスストローブ信
号／ＲＡＳに応答して制御信号φを発生するクロック信
号発生器７９５と、制御信号φの接地電圧Ｖｓｓレベル
のローレベルを負電圧Ｖｂｂレベルのローレベルに変換
するレベル変換部７９０ａと、レベル変換部７９０ａの
出力信号に従って負電圧Ｖｂｂおよび接地電圧Ｖｓｓの
一方を出力ノードａ２２からバイアス電圧ＶＢＮとして
出力する選択部７９０ｂを含む。クロック信号発生器７
９５は、図１に示す制御回路１１０に含まれる。制御信
号φは、スタンバイサイクル時においてローレベル、ア
クティブサイクル時においてハイレベルとされる。
【０３３９】レベル変換部７９０ａは、制御信号φを反
転するインバータ回路７９６と、電源電圧Ｖｃｃ供給ノ
ードとノードａ２０の間に接続されて制御信号φに応答
して導通し、ノードａ２０へ電源電圧Ｖｃｃを伝達する
ｐチャネルＭＯＳトランジスタＱＴ１０と、電源電圧Ｖ
ｃｃ供給ノードとノードａ２１の間に接続され、インバ
ータ回路７９６の出力信号に応答して導通し、ノードａ
２１へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトラ
ンジスタＱＴ１１と、ノードａ２０と負電圧Ｖｂｂ供給
ノードとの間に接続され、ノードａ２１上の電位に応答
して導通し、ノードａ２０を負電圧Ｖｂｂレベルに放電
するｎチャネルＭＯＳトランジスタＱＴ１２と、ノード
ａ２１と負電圧Ｖｂｂ供給ノードとの間に接続され、ノ
ードａ２０上の電位に応答して導通し、ノードａ２１を
負電圧Ｖｂｂレベルに放電するｎチャネルＭＯＳトラン
ジスタＱＴ１３を含む。インバータ回路７９６は、電源
電圧Ｖｃｃと接地電圧Ｖｓｓレベルの振幅を有する信号
を出力する。
【０３４０】選択部７９０ｂは、負電圧Ｖｂｂ供給ノー
ドと出力ノードａ２２の間に接続され、レベル変換部７
９０ａのノードａ２１上の電位に応答して導通して負電
圧Ｖｂｂをノードａ２２へ伝達するｎチャネルＭＯＳト
ランジスタＱＴ１４と、接地電圧Ｖｓｓ供給ノードとノ
ードａ２２の間に接続され、レベル変換部７９０ａのノ
ードａ２１上の電位に応答して導通して接地電圧Ｖｓｓ
をノードａ２２に伝達するｐチャネルＭＯＳトランジス
タＱＴ１５を含む。ノードａ２２からバイアス電圧ＶＢ
Ｎが出力される。次に動作について説明する。
【０３４１】スタンバイサイクル時、制御信号／φはハ
イレベルであり、インバータ回路７９６の出力信号がロ
ーレベルとなり、トランジスタＱＴ１０がオフ状態、ト
ランジスタＱＴ１１がオン状態となる。ノードａ２１が
トランジスタＱＴ１１により電源電圧Ｖｃｃレベルに充
電され、トランジスタＱＴ１２がオン状態とされる。こ
れにより、ノードａ２０が負電圧Ｖｂｂレベルに放電さ
れ、トランジスタＱＴ１３がオフ状態となる。それによ
り、ノードａ２１はトランジスタＱＴ１１により電源電
圧Ｖｃｃレベルに維持される。このレベル変換部７９０
ａからの電源電圧Ｖｃｃレベルの信号により、トランジ
スタＱＴ１４がオン状態、トランジスタＱＴ１５がオフ
状態とされる。これにより、ノードａ２２にはトランジ
スタＱＴ１４を介して負電圧Ｖｂｂが伝達され、負電圧
Ｖｂｂレベルのバイアス電圧ＶＢＮが出力される。
【０３４２】アクティブサイクルにおいては、制御信号
／φがローレベルとなり、トランジスタＱＴ１０がオン
状態、トランジスタＱＴ１１がオフ状態となる。この状
態においては、ノードａ２０がトランジスタＱＴ１０に
より電源電圧Ｖｃｃレベルに充電され、トランジスタＱ
Ｔ１３がオン状態となり、ノードａ２１は負電圧Ｖｂｂ
レベルに放電される。ノードａ２１の電圧レベルが負電
圧Ｖｂｂレベルに低下すると、トランジスタＱＴ１２が
オフ状態となる。レベル変換部７９０ａからの負電圧Ｖ
ｂｂレベルの信号により、選択部７９０ｂにおいては、
トランジスタＱＴ１４がオフ状態、トランジスタＱＴ１
５がオン状態となる。これにより、ノードａ２２へ接地
電圧Ｖｓｓが伝達され、接地電圧Ｖｓｓレベルのバイア
ス電圧ＶＢＮが出力される。
【０３４３】以上のように、この発明の第６の実施例に
従えば、主電源線と可変インピーダンス電源線との間の
トランジスタおよび主接地線と可変インピーダンス接地
線との間のトランジスタを、スタンバイサイクル時にお
いて等価的に高抵抗状態（しきい値電圧の絶対値の大き
い状態）に設定し、アクティブサイクル時においては、
その等価的に低抵抗状態（しきい値電圧の絶対値の小さ
い状態）に設定したため、スタンバイサイクル時におけ
るリーク電流を抑制しかつアクティブサイクル移行時に
おいて可変インピーダンス電源線および可変インピーダ
ンス接地線の電圧回復を高速で行なうことができ、低消
費電流で高速動作する半導体装置を実現することができ
る。
【０３４４】［実施例７］図４２は、図３８に示すスイ
ッチング用ｐチャネルＭＯＳトランジスタＱ６０ａの断
面構造を概略的に示す図である。図４２において、トラ
ンジスタＱ６０ａは、バルク構造を有し、半導体基板
（半導体層またはウェル領域）８００表面に形成される
ｎ型ウェル領域８０１内に形成される。トランジスタＱ
６０ａは、ウェル領域８０１の表面に間をおいて形成さ
れるｐ型高濃度不純物領域８０２および８０３と、不純
物領域８０２および８０３の間の領域上にゲート絶縁膜
（図示せず）を介して形成されるゲート電極層８０４
と、ウェル領域８０１へバイアス電圧ＶＢＰを印加する
ための高濃度ｎ型不純物領域８０５を含む。不純物領域
８０２へは、主電源線１を介して電源電圧Ｖｃｃが与え
られる。不純物領域８０３は可変インピーダンス電源線
７７０に接続される。ゲート電極８０４へは制御信号／
φが印加される。
【０３４５】スイッチング用のｎチャネルＭＯＳトラン
ジスタＱ６０ｂも、同様の構成を備える。ただし不純物
領域の導電型およびウェル領域の導電型が反対にされ
る。図４２に示すように、ウェル領域８０１は、少なく
ともトランジスタ素子Ｑ６０ａを形成するための不純物
領域８０２、８０３、８０５を含む大きさを有する。し
たがってこの場合、基板８００とウェル８０１の間に大
きな接合容量Ｃｗｅｌｌが存在する。したがって、トラ
ンジスタＱ６０ａの接合容量が大きくなり、バイアス電
圧ＶＢＰによりウェル領域８０１の電圧を高速で変化さ
せることができず、またウェル領域８０１を所定電圧レ
ベルに維持するために大きな消費電流が必要とされると
いう問題が生じる。ただし、バイアス電圧ＶＢＰを安定
に維持することができるという利点は有する。
【０３４６】図４３は、図３８に示すｐチャネルＭＯＳ
トランジスタＱ６０ａの他の構成を示す図である。図４
３に示すように、トランジスタＱ６０ａは、ＳＯＩ構造
を備える。すなわち、トランジスタＱ６０ａは、半導体
基板８１０上に形成された絶縁層８１１上の絶縁膜８１
６ａおよび８１６ｂにより画定される領域内に形成され
る。
【０３４７】トランジスタＱ６０ａは、絶縁膜８１６ａ
および８１６ｂに隣接して形成される高濃度ｐ型不純物
領域８１２および８１４と、これらの不純物領域８１２
および８１４の間に形成される低濃度ｎ型不純物領域８
１３と、不純物領域８１３上にゲート絶縁膜（図示せ
ず）を介して形成されるゲート電極８１５を含む。この
不純物領域８１３は、トランジスタＱ６０ａの導通時に
チャネルが形成されるボディ領域として機能する。不純
物領域８１３にバイアス電圧ＶＢＰが与えられる。不純
物領域８１２は主電源線１に接続され、電源電圧Ｖｃｃ
を受ける。不純物領域８１４は、可変インピーダンス電
源線７７０に接続される。ゲート電極層８１５に制御信
号／φが与えられる。
【０３４８】この図４３に示すトランジスタＱ６０ａの
構成の場合、不純物領域８１３下には絶縁層８１１が形
成されており、この半導体基板８１０と不純物領域８１
３とは分離されている。したがって、ウェル構造を用い
る場合に生じる大きな接合容量Ｃｗｅｌｌ（図４２参
照）は存在せず、この不純物領域８１３の容量は小さ
い。さらに、この不純物領域８１３は、トランジスタＱ
６０ａのチャネル領域に対応して形成されるだけであ
り、図４２に示すウェル領域８０１に比べてその大きさ
は十分小さい。したがって、不純物領域８１３へバイア
ス電圧ＶＢＰを印加する場合、高速でこの不純物領域８
１３の電圧レベルを変化させることができるとともに、
この小さな容量により低消費電流で不純物領域８１３の
電圧レベルを変化させることができる。すなわちＳＯＩ
構造のトランジスタをスイッチング用ｐチャネルＭＯＳ
トランジスタＱ６０ａに適用することにより、高速で可
変インピーダンス電源線の電圧レベルを変化させること
ができるとともに、低消費電流でかつ高速にトランジス
タ素子の基板バイアス電圧を変化させることが可能とな
る。
【０３４９】なお、図３８に示すｎチャネルＭＯＳトラ
ンジスタＱ６０ｂも、この図４３に示す構成と同様、Ｓ
ＯＩ構造を備える。この場合、単に図４３に示す導電型
を逆転するだけで、トランジスタＱ６０ｂの断面構造が
得られる。
【０３５０】以上のように、この発明の第７の実施例に
従えば、主電源線と可変インピーダンス電源線を接続す
るトランジスタおよび可変インピーダンス接地線と主接
地線とを接続するトランジスタとして、ＳＯＩ構造のト
ランジスタを用いたため、高速で可変インピーダンス電
源線および可変インピーダンス接地線の電圧レベルを変
化させることができるとともに、低消費電流かつ高速に
これらのトランジスタのバイアス電圧を変化させること
ができ、バイアス電圧発生部に対する負荷が軽減され
る。
【０３５１】［実施例８］図４４は、この発明の第８の
実施例での半導体装置の要部の構成を示す図である。図
４４に示す構成においては、主電源線１と可変インピー
ダンス電源線８２０の間に、制御信号／φに応答して導
通し、導通時主電源線１と可変インピーダンス電源線８
２０を電気的に接続するｐチャネルＭＯＳトランジスタ
Ｑ６０ａと、スタンバイサイクル時における可変インピ
ーダンス電源線８２０上の電圧レベルを調整する電圧調
整器８２４が設けられる。この電圧調整器８２４は、高
抵抗の抵抗体で構成されてもよく、また先に図３４にお
いて説明した差動増幅器およびこの差動増幅器の出力信
号により駆動されるトランジスタで構成されてもよい。
他の構成が利用されてもよい。
【０３５２】主接地線４と可変インピーダンス接地線８
２２の間に、制御信号φに応答して導通し、導通時この
可変インピーダンス接地線８２２と主接地線４とを電気
的に接続するｎチャネルＭＯＳトランジスタＱ６０ｂ
と、スタンバイサイクル時における可変インピーダンス
接地線８２２の電圧レベルを調整する電圧調整器８２６
が設けられる。電圧調整器８２６は、電圧調整器８２４
と同様の構成を備える。
【０３５３】トランジスタＱ６０ａおよびＱ６０ｂの基
板領域（ボディ領域）にはバイアス電圧ＶＢＰおよびＶ
ＢＮがそれぞれ与えられる。このトランジスタＱ６０ａ
およびＱ６０ｂは、先の第５ないし第７の実施例におけ
るものと同様の構成を備え、同様の機能を実現する。
【０３５４】図４４においては、論理回路の一例とし
て、３段のＣＭＯＳインバータ回路ＩＶ７０、ＩＶ７
１、およびＩＶ７２が示される。入力信号ＩＮは、スタ
ンバイサイクル時において、その論理レベルがハイレベ
ルに設定される。この入力信号ＩＮのスタンバイサイク
ルの論理レベルに応じて、インバータ回路ＩＶ７０〜Ｉ
Ｖ７２の構成要素であるＭＯＳトランジスタの接続され
る電源線／接地線が交互に変更される。インバータ回路
ＩＶ７０においては、ｐチャネルＭＯＳトランジスタＱ
７０ｐの一方導通ノード（ソース）は可変インピーダン
ス電源線８２０に接続され、ｎチャネルＭＯＳトランジ
スタＱ７０ｎの一方導通ノード（ソース）は主接地線４
に接続される。インバータ回路ＩＶ７１においては、ｐ
チャネルＭＯＳトランジスタＱ７１ｐの一方導通ノード
は主電源線１に接続され、ｎチャネルＭＯＳトランジス
タＱ７１ｎの一方導通ノードは可変インピーダンス接地
線８２２に接続される。インバータ回路ＩＶ７２におい
ては、ｐチャネルＭＯＳトランジスタＱ７２ｐの一方導
通ノードが可変インピーダンス電源線８２０に接続さ
れ、ｎチャネルＭＯＳトランジスタＱ７２ｎの一方導通
ノードは主接地線４に接続される。
【０３５５】このような入力信号のスタンバイサイクル
の論理レベルに合わせて、構成要素であるＭＯＳトラン
ジスタの接続される電源線／接地線への接続が交互に入
替わる構成においても、トランジスタＱ６０ａおよびＱ
６０ｂを、スタンバイサイクルにおいて高しきい値状態
（しきい値電圧の絶対値の大きい状態）に設定し、アク
ティブサイクルにおいて低しきい値状態（しきい値電圧
の小さな状態）に設定することにより、サブスレッショ
ルド電流を十分に抑制することができるとともに、スタ
ンバイサイクルからアクティブサイクル移行時における
可変インピーダンス電源線８２０および可変インピーダ
ンス接地線８２２の電位回復を高速で行なうことができ
る。スタンバイサイクルにおいて入力信号ＩＮがローレ
ベルとされるときには、インバータ回路ＩＶ７１が初段
回路として用いられる。
【０３５６】以上のように、この第８の実施例に従え
ば、スタンバイサイクルにおける入力信号の論理レベル
が予測可能な場合に、この入力信号のスタンバイサイク
ルの論理レベルに応じて電源線／接地線と可変インピー
ダンス電源線／可変インピーダンス接地線との接続を切
換える半導体装置においても、主電源線／主接地線と可
変インピーダンス電源線／可変インピーダンス接地線の
間に設けられるトランジスタを、スタンバイサイクル時
に高しきい値状態、アクティブサイクル時に低しきい値
状態に設定したため、低消費電流で高速に動作する半導
体装置を実現することができる。
【０３５７】［実施例９］図４５は、この発明の第９の
実施例である半導体装置の要部の構成を示す図である。
この図４５に示す半導体装置は、図３４に示す半導体装
置と図４４に示す半導体装置を組合せることにより実現
される。論理回路として、３段のＣＭＯＳインバータ回
路ＩＶ８０、ＩＶ８１、およびＩＶ８２が例示的に示さ
れる。これらのインバータ回路ＩＶ８０〜ＩＶ８２にお
いて、ｐチャネルＭＯＳトランジスタＱ８０ｐ、Ｑ８１
ｐ、およびＱ８２ｐの基板領域（ボディ領域）は主電源
線１に接続され、またｎチャネルＭＯＳトランジスタＱ
８０ｎ、Ｑ８１ｎ、およびＱ８２ｎは、その基板領域
（ボディ領域）が主接地線４に接続される。これらのト
ランジスタＱ８０ｐ〜Ｑ８２ｐ、Ｑ８０ｎ〜Ｑ８２ｎは
ＳＯＩ構造のトランジスタにより構成される。他の構成
は、図４４に示す構成と同じであり、対応する部分には
同一の参照番号を付す。構成要素にすべてＳＯＩ構造の
トランジスタを用いることにより、低消費電流で高速動
作する半導体装置を実現することができる。
【０３５８】なお、図４５に示す構成において、入力信
号ＩＮのスタンバイサイクルにおける論理レベルが予測
不能の場合には、インバータ回路ＩＶ８０〜ＩＶ８２に
おいて、ｐチャネルＭＯＳトランジスタＱ８０ｐ〜Ｑ８
２ｐの一方導通ノード（ソース）は可変インピーダンス
電源線８２０に接続され、ｎチャネルＭＯＳトランジス
タＱ８０ｎ〜Ｑ８２ｎの一方導通ノード（ソース）は可
変インピーダンス接地線８２２に接続される。この場合
においても、同様の効果を実現することができる。
【０３５９】以上のように、この第９の実施例に従え
ば、構成要素にすべてＳＯＩ構造のトランジスタを用い
たため、第５ないし第８の実施例の実現する効果に加え
て、さらに低消費電力を実現することができる。さら
に、この場合、可変インピーダンス電源線８２０および
可変インピーダンス接地線８２２の寄生容量が低減さ
れ、これらのより高速な電圧回復を実現することができ
る。
【０３６０】［実施例１０］図４６は、この発明の第１
０の実施例である半導体記憶装置の要部の構成を示す図
である。主電源線１と可変インピーダンス電源線８５０
との間に動作サイクル規定信号／φに応答して導通する
ｐチャネルＭＯＳトランジスタＱ９０ａが配置され、主
接地線４と可変インピーダンス接地線８５２の間に動作
サイクル規定信号φに応答して導通するｎチャネルＭＯ
ＳトランジスタＱ９０ｂが配置される。動作サイクル規
定信号φは図３０に示す内部ロウアドレスストローブ信
号ＲＡＳに対応し、メモリセル選択動作（通常動作時ま
たはリフレッシュ動作時）が行なわれるときハイレベル
の活性状態とされる。動作サイクル規定信号／φは動作
サイクル規定信号φと相補な信号である。
【０３６１】内部回路として、２段のインバータＩＶ９
０およびＩＶ９１が一例として示される。インバータＩ
Ｖ９０は、スタンバイサイクル時においてローレベル
（Ｌ）の信号を受け、このインバータＩＶ９０の出力信
号を受けるインバータＩＶ９１は、スタンバイサイクル
時ハイレベル（Ｈ）の信号を受ける。インバータＩＶ９
０およびＩＶ９１の内部構成は後に説明するが、しきい
値電圧の絶対値の小さな低しきい値ＭＯＳトランジスタ
で構成される。インバータＩＶ９０は主電源線１上の電
源電圧Ｖｃｃおよび可変インピーダンス接地線８５２上
の電圧ＶＳＬを両動作電源電圧として動作する。インバ
ータＩＶ９１は、可変インピーダンス電源線８５０上の
電圧ＶＣＬおよび主接地線４上の接地電圧Ｖｓｓを両動
作電源電圧として動作する。スタンバイサイクル時にお
いてオフ状態とされるＭＯＳトランジスタのソースが可
変インピーダンス電源線８５０または可変インピーダン
ス接地線８５２に接続される。
【０３６２】主電源線１および可変インピーダンス電源
線８５０に対し、さらに、電源電圧Ｖｃｃに近いレベル
を有する基準電圧Ｖｒｅｆ１を発生するＶｒｅｆ１発生
回路８６０と、可変インピーダンス電源線８５０上の電
圧ＶＣＬとＶｒｅｆ１発生回路８６０の出力する基準電
圧Ｖｒｅｆ１を比較する比較回路８５４と、主電源線１
と可変インピーダンス電源線８５０の間に接続されるｐ
チャネルＭＯＳトランジスタＱ９５ａと、通常動作モー
ド時においては比較回路８５４の出力信号をＭＯＳトラ
ンジスタＱ９５ａのゲート（制御電極ノード）へ伝達
し、データ保持モード（スリープモード）においては、
ＭＯＳトランジスタＱ９５ａのゲートを主電源線１に接
続するスイッチ回路ＳＷａが設けられる。比較回路８５
４は、たとえば差動増幅回路で構成され、その正入力に
可変インピーダンス電源線８５０上の電圧ＶＣＬを受
け、その負入力に基準電圧Ｖｒｅｆ１を受け、これらの
電圧ＶＣＬおよびＶｒｅｆ１を差動的に増幅する。比較
回路８５４の出力信号は、電圧ＶＣＬが基準電圧Ｖｒｅ
ｆ１よりも高いときにハイレベルとなり、電圧ＶＣＬが
基準電圧Ｖｒｅｆ１よりも低い場合にはローレベルとな
る。この比較回路８５４の出力する信号の電圧レベルは
電圧ＶＣＬと基準電圧Ｖｒｅｆ１の差に比例する。
【０３６３】主接地線４と可変インピーダンス接地線８
５２とに対し、接地電圧Ｖｓｓに近い基準電圧Ｖｒｅｆ
２を出力するＶｒｅｆ２発生回路８６２と、可変インピ
ーダンス接地線８５２上の電圧ＶＳＬとＶｒｅｆ２発生
回路８６２の出力する基準電圧Ｖｒｅｆ２を比較する比
較回路８５６と、可変インピーダンス接地線８５２と主
接地線４の間に接続されるｎチャネルＭＯＳトランジス
タＱ９５ｂと、通常動作モード時には比較回路８５６の
出力信号をＭＯＳトランジスタＱ９５ｂのゲートへ伝達
し、スリープモード時においては、このＭＯＳトランジ
スタＱ９５ｂのゲートを主接地線４に接続するスイッチ
回路ＳＷｂが設けられる。比較回路８５６は、差動増幅
回路で構成され、その正入力に可変インピーダンス接地
線８５２上の電圧ＶＳＬを受け、その負入力に基準電圧
Ｖｒｅｆ２を受ける。比較回路８５６は、電圧ＶＳＬと
基準電圧Ｖｒｅｆ２の差に比例する信号を出力する。
【０３６４】なお、通常動作サイクルは、図３０に示す
ように、スタンバイサイクルとアクティブサイクルとを
含み、スリープモード（データ保持モード）は内部でリ
フレッシュのみが行なわれるＣＢＲリフレッシュモード
およびセルフリフレッシュモードを含む。次に、この図
４６に示す回路の動作をその動作波形図である図４７を
参照して説明する。
【０３６５】外部アクセスが可能な通常動作モード（ノ
ーマルモード）は、外部アクセスを待つスタンバイサイ
クルと、実際に外部アクセスが行なわれて内部動作が実
行されるアクティブサイクルを含む（図３０参照）。ス
タンバイサイクルにおいては、データ保持動作を指定す
るデータ保持モード指定信号／Ｓｌｅｅｐが非活性状態
のハイレベルになり、また動作サイクル規定信号／φも
非活性状態のハイレベルにある。この状態においては、
スイッチ回路ＳＷａは、比較回路８５４の出力信号をＭ
ＯＳトランジスタＱ９５ａのゲートへ伝達し、スイッチ
回路ＳＷｂは、比較回路８５６の出力信号をＭＯＳトラ
ンジスタＱ９５ｂのゲートへ伝達する。ＭＯＳトランジ
スタＱ９０ａおよびＱ９０ｂはともにオフ状態にある。
したがって、比較回路８５４の出力信号に従ってＭＯＳ
トランジスタＱ９５ａの抵抗値が調整され、先に、図３
４を参照して説明した動作と同様、可変インピーダンス
電源線８５０上の電圧ＶＣＬは、基準電圧Ｖｒｅｆ１の
電圧レベルに維持される。一方、可変インピーダンス接
地線８５２上の電圧ＶＳＬは、比較回路８５６およびＭ
ＯＳトランジスタＱ９５ｂにより、基準電圧Ｖｒｅｆ２
の電圧レベルに維持される。
【０３６６】インバータＩＶ９０はローレベルの信号を
受けており、その構成要素であるｎチャネルＭＯＳトラ
ンジスタがオフ状態とされ、かつそのゲート−ソース間
が逆バイアス状態とされ、サブスレッショルド電流が抑
制される。インバータＩＶ９１においては、その構成要
素であるｐチャネルＭＯＳトランジスタのゲート−ソー
ス間が逆バイアス状態とされ、より深いオフ状態とさ
れ、同様サブスレッショルド電流が抑制される。
【０３６７】アクティブサイクルに入ると、動作サイク
ル規定信号／φが活性状態のローレベルとされ、ＭＯＳ
トランジスタＱ９０ａおよびＱ９０ｂがともにオン状態
とされ、可変インピーダンス電源線８５０が主電源線１
に電気的に接続されかつ可変インピーダンス接地線８５
２が主接地線４に電気的に接続される。この状態におい
ては、電圧ＶＣＬは主電源線１上の電源電圧Ｖｃｃレベ
ルとなり、電圧ＶＳＬは主接地線４上の電圧Ｖｓｓレベ
ルとなる。比較回路８５４の出力信号はハイレベルとな
り、ＭＯＳトランジスタＱ９５ａがオフ状態、比較回路
８５６の出力信号がローレベルとなり、ＭＯＳトランジ
スタＱ９５ｂがオフ状態とされる。ＭＯＳトランジスタ
Ｑ９０ａおよびＱ９０ｂは、たとえばそのゲート幅Ｗが
十分大きくされ、そのオン抵抗が十分小さくされ、大き
な電流駆動力を有するように設定される。したがってス
タンバイサイクルからアクティブサイクル移行時におい
て、可変インピーダンス電源線８５０上の電圧ＶＣＬお
よび可変インピーダンス接地線８５２上の電圧ＶＳＬは
高速で電源電圧Ｖｃｃおよび接地電圧Ｖｓｓへ復帰す
る。これにより、内部回路であるインバータＩＶ９０お
よびＩＶ９１は、その入力信号の変化に追随して高速で
動作し、特に、インバータＩＶ９０およびＩＶ９１が低
しきい値トランジスタを構成要素としており、高速動作
が実現される。
【０３６８】データ保持モード（スリープモード）にお
いては、スイッチ回路ＳＷａは、主電源線１とＭＯＳト
ランジスタＱ９５ａのゲートとを結合し、接地回路ＳＷ
ｂは、主接地線４とＭＯＳトランジスタＱ９５ｂのゲー
トとを結合する。これにより、ＭＯＳトランジスタＱ９
５ａおよびＱ９５ｂは、そのゲートとソース電位が等し
くなり、オフ状態とされる。インバータＩＶ９０および
ＩＶ９１の入力信号はスタンバイサイクルのそれと同じ
電圧レベルに設定される。この状態においては、可変イ
ンピーダンス電源線８５０上の電圧ＶＣＬは、ＭＯＳト
ランジスタＱ９０ａおよびＱ９５ａを流れるリーク電流
とインバータＩＶ９０およびＩＶ９１を流れるリーク電
流が釣り合う電圧レベルに保持される。このとき、ＭＯ
ＳトランジスタＱ９５ａのたとえばゲート幅ＷをＭＯＳ
トランジスタＱ９０ａのそれよりも十分小さくしておけ
ば、このＭＯＳトランジスタＱ９５ａを流れるリーク電
流をほぼ無視することができ、この場合には、電圧ＶＣ
Ｌは、ＭＯＳトランジスタＱ９０ａを流れるリーク電流
とインバータＩＶ９０およびＩＶ９１を流れるリーク電
流とが釣り合う電圧レベルに維持される。
【０３６９】可変インピーダンス接地線８５２上の電圧
ＶＳＬも、同様、ＭＯＳトランジスタＱ９０ｂおよびＱ
９５ｂを流れるリーク電流とインバータＩＶ９０および
ＩＶ９１を流れるリーク電流とが釣り合う電圧レベルに
まで上昇する。このときまた、ＭＯＳトランジスタＱ９
０ｂのゲート幅よりも、ＭＯＳトランジスタＱ９５ｂの
ゲート幅を十分小さくしておけば、このＭＯＳトランジ
スタＱ９５ｂを流れるリーク電流をほぼ無視することが
できる。なお、図４７においては、データ保持モード時
においては、動作サイクル規定信号／φは非活性状態の
ハイレベルを維持するように示される。しかしながらこ
のデータ保持モードにおいては、図３０に示すように、
所定の時間間隔でリフレッシュ動作が実行される。デー
タ保持モードにおいてリフレッシュ動作が実行される場
合、動作サイクル規定信号／φが活性状態のローレベル
とされ、可変インピーダンス電源線８５０上の電圧ＶＣ
Ｌおよび可変インピーダンス接地線８５２上の電圧ＶＳ
Ｌはそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベ
ルに回復する。リフレッシュ動作が行なわれる場合、外
部からのアクセスは行なわれないため、その可変インピ
ーダンス電源線８５０上の電圧ＶＣＬおよび可変インピ
ーダンス接地線８５２上の電圧ＶＳＬの回復に時間を有
しても、何らアクセス時間には関係がないため、特に問
題は生じない。単にリフレッシュ開始タイミングを遅ら
せて、電圧ＶＣＬおよびＶＳＬがそれぞれ電源電圧Ｖｃ
ｃおよび接地電圧Ｖｓｓに回復した後にリフレッシュを
行なうことにより、確実にメモリセルデータのリフレッ
シュを実行することができる。
【０３７０】データ保持モードから通常動作モード（ノ
ーマルモード）への移行時においては、可変インピーダ
ンス電源線８５０上の電圧ＶＣＬおよび可変インピーダ
ンス接地線８５２上の電圧ＶＳＬをそれぞれ基準電圧Ｖ
ｒｅｆ１およびＶｒｅｆ２へ回復させるためにリセット
サイクルが実行される。このリセットサイクルは、スタ
ンバイサイクルおよびアクティブサイクルが所定回繰返
し実行される。図４７においては、スタンバイサイク
ル、アクティブサイクルおよびスタンバイサイクルが行
なわれるシーケンスが一例として示される。
【０３７１】データ保持モードが完了すると、リセット
サイクルのスタンバイサイクルにおいては、スイッチ回
路ＳＷａは比較回路８５４の出力信号をＭＯＳトランジ
スタＱ９５ａのゲートへ伝達し、スイッチ回路ＳＷｂは
比較回路８５６の出力信号をＭＯＳトランジスタＱ９５
ｂのゲートへ伝達する。これにより、比較回路８５４お
よびＭＯＳトランジスタＱ９５ａのフィードバック経路
による制御動作により、電圧ＶＣＬが基準電圧Ｖｒｅｆ
１の電圧レベルに上昇し、一方、可変インピーダンス接
地線８５２上の電圧ＶＳＬが比較回路８５６およびＭＯ
ＳトランジスタＱ９５ｂの調整動作により、基準電圧Ｖ
ｒｅｆ２の電圧レベルに回復する。
【０３７２】リセットサイクルにおいて、スタンバイサ
イクル実行後アクセスサイクルを実行する。これによ
り、ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂがオン
状態とされ、電圧ＶＣＬおよびＶＳＬがそれぞれ電源電
圧Ｖｃｃおよび接地電圧Ｖｓｓレベルへ変化する。この
アクティブサイクル完了後、次のノーマルモードに備え
るために、スタンバイサイクルが実行される。このスタ
ンバイサイクルにおいて、電圧ＶＣＬおよびＶＳＬはそ
れぞれ基準電圧Ｖｒｅｆ１およびＶｒｅｆ２へ移行す
る。リセットサイクルにおいてアクティブサイクルを実
行するのは、データ保持モードにおいて変化した電圧Ｖ
ＣＬおよびＶＳＬを高速で所定の基準電圧Ｖｒｅｆ１お
よびＶｒｅｆ２の電圧レベルへ回復させるためである。
すなわち、その電流駆動力が小さくされたＭＯＳトラン
ジスタＱ９５ａおよびＱ９５ｂによる電圧回復動作を、
ＭＯＳトランジスタＱ９０ａおよびＱ９０ｂをオン状態
とすることにより加速させ、リセットサイクルに要する
時間を短縮する。通常動作モード（ノーマルモード）に
おいては、再び外部からの制御信号に従ってアクティブ
サイクルが実行され、メモリセルに対するアクセス動作
が実行される。このアクティブサイクルが完了すると、
スタンバイサイクルが実行される。
【０３７３】上述のように、データ保持モード（スリー
プモード）時において、ＭＯＳトランジスタＱ９５ａお
よびＱ９５ｂをスタンバイサイクル時よりもより深いオ
フ状態とすることにより、データ保持モードにおけるこ
のトランジスタＱ９５ａおよびＱ９５ｂを流れるリーク
電流（サブスレッショルド電流）をスタンバイサイクル
時のそれよりも十分小さくすることができ、より低消費
電流を実現することができる。特に、電池駆動型パーソ
ナルコンピュータなどにおいて、電池を電源としてデー
タ保持モードを実行する場合、このデータ保持モードに
おける消費電流を低減することにより電池寿命を長くす
ることができる。
【０３７４】なお、図４６においては明確に示していな
いが、比較回路８５４および８５６は、電源電圧Ｖｃｃ
および接地電圧Ｖｓｓを両動作電源電圧として動作す
る。
【０３７５】図４８は、図４６に示すスイッチ回路ＳＷ
ａおよびＳＷｂの構成の一例を示す図である。図４８に
おいて、スイッチ回路ＳＷａは、主電源線１とＭＯＳト
ランジスタＱ９５ａのゲートノードｎｄａの間に接続さ
れ、データ保持モード指定信号（スリープモード指定信
号）／Ｓｌｅｅｐの活性化時導通するＣＭＯＳトランス
ミッションゲート８７１と、比較回路８５４の出力部と
ＭＯＳトランジスタＱ９５ａのゲートノードｎｄａの間
に接続され、データ保持モード指定信号Ｓｌｅｅｐの非
活性化時導通するＣＭＯＳトランスミッションゲート８
７２を含む。
【０３７６】データ保持モード指定信号／Ｓｌｅｅｐは
スリープモード時（データ保持モード時）活性状態のロ
ーレベルとされ、一方、信号Ｓｌｅｅｐはデータ保持モ
ード（スリープモード）時に活性状態のハイレベルとさ
れる。通常動作モード時においては、信号Ｓｌｅｅｐは
ローレベルであり、信号／Ｓｌｅｅｐはハイレベルとな
る。したがって、データ保持モード時においては、ＣＭ
ＯＳトランスミッションゲート８７１が導通状態、ＣＭ
ＯＳトランスミッションゲート８７２が非導通状態（遮
断状態）とされ、ＭＯＳトランジスタＱ９５ａのゲート
ノードｎｄａが主電源線１上の電圧Ｖｃｃを受ける。通
常動作モード時においては、信号Ｓｌｅｅｐがローレベ
ル、信号／Ｓｌｅｅｐがハイレベルとされ、ＣＭＯＳト
ランスミッションゲート８７２が導通状態、ＣＭＯＳト
ランスミッションゲート８７１が非導通状態とされる。
この場合には、比較回路８５４からの出力信号がＭＯＳ
トランジスタＱ９５ａのゲートノードｎｄａへ伝達され
る。
【０３７７】スイッチ回路ＳＷｂは、ＭＯＳトランジス
タＱ９５ｂのゲートノードｎｄｂと主接地線４との間に
接続され、データ保持モード指定信号／Ｓｌｅｅｐの活
性化時導通するＣＭＯＳトランスミッションゲート８７
３と、比較回路８５６の出力部とＭＯＳトランジスタＱ
９５ｂのゲートノードｎｄａの間に接続され、信号Ｓｌ
ｅｅｐおよび／Ｓｌｅｅｐの非活性化時導通するＣＭＯ
Ｓトランスミッションゲート８７４を含む。ＣＭＯＳト
ランスミッションゲート８７３の動作は、ＣＭＯＳトラ
ンスミッションゲート８７１の動作と同じであり、ＣＭ
ＯＳトランスミッションゲート８７４の動作はＣＭＯＳ
トランスミッションゲート８７２の動作と同様である。
したがって、データ保持モードにおいては、ＣＭＯＳト
ランスミッションゲート８７３を介して、ＭＯＳトラン
ジスタＱ９５ｂのゲートノードｎｄｂは主接地線４に結
合される。通常動作モード時においては、ＭＯＳトラン
ジスタＱ９５ｂのゲートノードｎｄｂは比較回路８５６
の出力部に結合される。データ保持モード指定信号Ｓｌ
ｅｅｐおよび／Ｓｌｅｅｐはスリープモード検出回路８
７０から発生される。このスリープモード検出回路８７
０は、図２９に示す保持モード検出回路６５４に対応
し、外部から与えられる制御信号ｅｘｔ．ＲＡＳおよび
ｅｘｔ．ＣＡＳに従ってデータ保持モードが指定された
か否かを検出し、データ保持モードが指定されたときに
信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐを活性状態とする。
【０３７８】上述のように、スイッチ回路ＳＷａおよび
ＳＷｂをＣＭＯＳトランスミッションゲートで構成する
ことにより、スリープモード検出回路８７０からの信号
Ｓｌｅｅｐおよび／Ｓｌｅｅｐが電源電圧Ｖｃｃおよび
接地電圧Ｖｓｓの振幅を有している場合においても、信
号伝送損失を伴うことなく、スイッチ回路ＳＷａおよび
ＳＷｂは与えられた信号を伝達することができる。
【０３７９】なおこの図４８に示すスリープモード検出
回路８７０は、ＣＢＲ条件を検出する代わりに、他の条
件、たとえばＷＣＢＲ（ライトイネーブル信号／ＷＥお
よびコラムアドレスストローブ信号／ＣＡＳがロウアド
レスストローブ信号／ＲＡＳの立下がりよりも先にロー
レベルとされた状態）に加えて特定のアドレス信号入力
端子に与えられるアドレス信号に従ってスリープモード
が指定されたことを検出する構成が利用されてもよい。
【０３８０】このスリープモード検出回路８７０は、電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓを両動作電源電圧と
して動作する。半導体記憶装置においては、たとえば図
４に示すように負電圧Ｖｂｂ発生器および高電圧Ｖｐｐ
発生器が設けられている。このスリープモード検出回路
８７０がこのような高電圧Ｖｐｐおよび負電圧Ｖｂｂを
発生する構成を備える場合、ＣＭＯＳトランスミッショ
ンゲートに代えて１つのＭＯＳトランジスタで構成され
るトランスファーが用いられてもよい。
【０３８１】また、ＭＯＳトランジスタＱ９５ａのゲー
トノードｎｄａへは、データ保持モード時においては、
高電圧Ｖｐｐが印加され、ＭＯＳトランジスタＱ９５ｂ
のゲートノードｎｄｂへは、データ保持モード時には負
電圧Ｖｂｂが印加される構成が利用されてもよい。ＭＯ
ＳトランジスタＱ９５ａおよびＱ９５ｂをデータ保持モ
ード時により強いオフ状態とすることができ、サブスレ
ッショルド電流をより低減することができる。
【０３８２】以上のように、この発明の第１０の実施例
に従えば、スタンバイサイクル時に比較回路の出力信号
に従ってサブ電源線（可変インピーダンス電源線または
可変インピーダンス接地線）上の電圧を基準電圧（Ｖｒ
ｅｆ１またはＶｒｅｆ２）に設定するＭＯＳトランジス
タを高抵抗状態のオフ状態とし、非導通状態となるよう
に構成したため、データ保持モード時におけるこのＭＯ
Ｓトランジスタのリーク電流をスタンバイサイクル時の
それよりも低減することができ、データ保持モード時に
おける消費電流を低減することができる。
【０３８３】［実施例１１］図４９は、この発明の第１
１の実施例である半導体記憶装置の要部の構成を示す図
である。図４９に示す構成においては、主電源線１と可
変インピーダンス電源線８５２の間に直列にｐチャネル
ＭＯＳトランジスタＱ９７ａおよびＱ９５ａが接続され
る。ＭＯＳトランジスタＱ９５ａのゲートへは、比較回
路８５４の出力信号が与えられる。ＭＯＳトランジスタ
Ｑ９７ａのゲートへはデータ保持モード指定信号Ｓｌｅ
ｅｐが与えられる。主接地線４と可変インピーダンス接
地線８５４の間には、ｎチャネルＭＯＳトランジスタＱ
９５ｂおよびＱ９７ｂが直列に接続される。ＭＯＳトラ
ンジスタＱ９５ｂのゲートへは比較回路８５６の出力信
号が与えられる。ＭＯＳトランジスタＱ９７ｂのゲート
へは、データ保持モード指定信号／Ｓｌｅｅｐが与えら
れる。
【０３８４】図４９に示す構成においては、スイッチ回
路ＳＷａおよびＳＷｂの代わりに、ＭＯＳトランジスタ
Ｑ９７ａおよびＱ９７ｂが設けられる。他の構成は図４
６に示す構成と同様であり、対応する部分には同一の参
照番号を付す。
【０３８５】この図４９に示す構成において、通常動作
モード時においては、信号Ｓｌｅｅｐが接地電圧Ｖｓｓ
レベルとされ、信号／Ｓｌｅｅｐが電源電圧Ｖｃｃレベ
ルのハイレベルとされる。したがって、ＭＯＳトランジ
スタＱ９７ａおよびＱ９７ｂは低抵抗の導通状態とさ
れ、ＭＯＳトランジスタＱ９５ａはその一方導通端子
（ソース）が主電源線１に結合され、ＭＯＳトランジス
タＱ９５ｂの一方導通端子（ソース）が主接地線４に結
合される。したがってこの通常動作モード時において
は、図４６に示す構成と同様の動作が実現される。
【０３８６】データ保持モード時においては、信号Ｓｌ
ｅｅｐが電源電圧Ｖｃｃレベルのハイレベルとされ、信
号／Ｓｌｅｅｐが接地電圧Ｖｓｓレベルのローレベルと
される。したがって、この状態においては、ＭＯＳトラ
ンジスタＱ９７ａおよびＱ９７ｂが高抵抗状態の非導通
状態とされ、ＭＯＳトランジスタＱ９５ａおよびＱ９５
ｂは主電源線１および主接地線４からそれぞれ分離され
る。このデータ保持モードにおいて、主電源線１と可変
インピーダンス電源線８５２の間にＭＯＳトランジスタ
Ｑ９７ａおよびＱ９５ａが直列に接続され、したがって
これらの合成抵抗が図４６に示す構成よりも大きくな
り、より主電源線１から可変インピーダンス電源線８５
２へのリーク電流を抑制することができる。同様、主接
地線４と可変インピーダンス接地線８５４の間にＭＯＳ
トランジスタＱ９５ｂおよびＱ９７ｂが直列に接続され
るため、これらの合成抵抗が図４６に示す構成よりも大
きくされ、よりリーク電流が低減される。
【０３８７】この図４９に示す構成において、信号Ｓｌ
ｅｅｐおよび／Ｓｌｅｅｐは電源電圧Ｖｃｃと接地電圧
Ｖｓｓレベルの振幅を有するように説明している。しか
しながら、この信号Ｓｌｅｅｐが高電圧Ｖｐｐと接地電
圧Ｖｓｓレベルの振幅を有し、信号／Ｓｌｅｅｐが電源
電圧Ｖｃｃと負電圧Ｖｂｂの振幅を有するように構成さ
れてもよい。このような高電圧Ｖｐｐおよび負電圧Ｖｂ
ｂに設定される構成は、図４０および図４１に示すレベ
ル変換回路７８０ａおよび７９０ａを用いて実現するこ
とができる。このようにデータ保持モード時において信
号Ｓｌｅｅｐを高電圧Ｖｐｐに設定することにより、Ｍ
ＯＳトランジスタＱ９７ａがより強いオフ状態（高抵抗
状態）に設定され確実に主電源線１と可変インピーダン
ス電源線８５２と電気的に分離することができる。同
様、信号／Ｓｌｅｅｐをデータ保持モード時に負電圧Ｖ
ｂｂに設定することにより、ＭＯＳトランジスタＱ９７
ｂをより強いオフ状態（高抵抗状態）に設定して非導通
状態とすることができ、主接地線４と可変インピーダン
ス接地線８５４の間の電流経路を確実に遮断状態とする
ことができる。
【０３８８】以上のように、この発明の第１１の実施例
の構成に従えば、メイン電源線である主電源線１または
主接地線４とサブ電源線である可変インピーダンス電源
線または可変インピーダンス接地線との間に直列に２つ
のＭＯＳトランジスタを設け、一方のＭＯＳトランジス
タを比較回路の出力信号に従ってその抵抗値（または電
流駆動力）を調整し、他方のＭＯＳトランジスタをデー
タ保持モード指定信号Ｓｌｅｅｐおよび／Ｓｌｅｅｐに
よりオン状態またはオフ状態に設定するように構成した
ため、データ保持モード時において、これらのＭＯＳト
ランジスタが直列に接続され、その抵抗値が増大し、よ
りリーク電流（サブスレッショルド電流）を低減するこ
とができる。またこの構成において、信号Ｓｌｅｅｐお
よび／Ｓｌｅｅｐをメイン電源線上の電圧（Ｖｃｃまた
はＶｓｓ）の絶対値よりも高い電圧（ＶｐｐまたはＶｂ
ｂ）に設定することにより、他方のＭＯＳトランジスタ
をより強いオフ状態（より高い抵抗状態）とすることが
でき、確実にメイン電源線とサブ電源線の間の電流経路
を遮断状態に設定することができ、よりリーク電流を低
減することができる。
【０３８９】［実施例１２］図５０は、この発明の第１
２の実施例である半導体記憶装置の要部の構成を示す図
である。図５０に示す構成においては、スタンバイサイ
クル時において可変インピーダンス電源線８５２上の電
圧ＶＣＬの電圧レベルを決定する基準電圧Ｖｒｅｆ１を
発生するＶｒｅｆ１発生回路８８０と、この基準電圧Ｖ
ｒｅｆ１と可変インピーダンス電圧線８５２上の電圧Ｖ
ＣＬと比較する比較回路８８４は、データ保持モード
（スリープモード）時において非活性状態とされ、基準
電圧Ｖｒｅｆ１の発生動作および比較動作が禁止され
る。
【０３９０】同様に、可変インピーダンス接地線８５４
のスタンバイサイクル時の電圧ＶＳＬの電圧レベルを決
定する基準電圧Ｖｒｅｆ２を発生するＶｒｅｆ２発生回
路８８２と、この基準電圧Ｖｒｅｆ２と電圧ＶＳＬを比
較する比較回路８８６は、データ保持モード（スリープ
モード）時において非活性状態とされ、それぞれの動作
が禁止される。他の構成は、図４６に示す構成と同じで
あり、対応する部分には同一の参照番号を付し、その詳
細説明は省略する。
【０３９１】通常動作モード時における動作は、先に図
４６および図４７を参照して説明した動作と同じであ
る。すなわち、通常動作モード時においては、データ保
持モード指定信号／Ｓｌｅｅｐは非活性状態とされ、Ｖ
ｒｅｆ１発生回路８８０、Ｖｒｅｆ２発生回路８８２、
比較回路８８４および８８６が活性状態とされる。スイ
ッチ回路ＳＷａおよびＳＷｂは、それぞれ対応の比較回
路８８４および８８６の出力信号を対応のＭＯＳトラン
ジスタＱ９５ａおよびＱ９５ｂのゲートへ伝達する。し
たがって、通常動作モード時のスタンバイサイクルにお
いては、可変インピーダンス電源線８５２上の電圧ＶＣ
Ｌおよび可変インピーダンス接地線８５４上の電圧ＶＳ
Ｌはそれぞれ基準電圧Ｖｒｅｆ１およびＶｒｅｆ２に保
持される。アクティブサイクルにおいては、ＭＯＳトラ
ンジスタＱ９０ａおよびＱ９０ｂがオン状態とされ、電
圧ＶＣＬおよびＶＳＬは電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓレベルとなる。
【０３９２】データ保持モード（スリープモード）にお
いては、スイッチ回路ＳＷａはＭＯＳトランジスタＱ９
５ａのゲートを主電源線１に結合し、スイッチ回路ＳＷ
ｂはＭＯＳトランジスタＱ９５ｂのゲートを主接地線４
に結合する。この状態においては、先に図４６を参照し
て説明した第１０の実施例の構成と同様、ＭＯＳトラン
ジスタＱ９５ａおよびＱ９５ｂがオフ状態とされ、この
電流経路が遮断され、消費電流が低減される。
【０３９３】この第１２の実施例においてはさらに、デ
ータ保持モード時においては、データ保持モード指定信
号／Ｓｌｅｅｐが活性状態となり、Ｖｒｅｆ１発生回路
８８０、Ｖｒｅｆ２発生回路８８２、比較回路８８４お
よび８８６の動作が禁止される。データ保持モード（ス
リープモード）においてこれらの回路における電流の消
費は生じず、応じて消費電流が低減される。
【０３９４】図５１は、図５０に示す比較回路８８４の
構成の一例を示す図である。図５１に示す比較回路８８
４は、カレントミラー回路を構成するｐチャネルＭＯＳ
トランジスタ８９０ａおよび８９０ｂと、電圧ＶＣＬと
基準電圧Ｖｒｅｆ１との比較段を構成するｎチャネルＭ
ＯＳトランジスタ８９０ｃおよび８９０ｄと、この比較
回路８８４の活性／非活性を制御するためのｎチャネル
ＭＯＳトランジスタ８９０ｅを含む。
【０３９５】すなわち、ＭＯＳトランジスタ８９０ａ
は、その一方導通端子（ソース）が電源端子２０に接続
され、そのゲートおよび他方導通端子（ドレイン）が共
通に接続される。ＭＯＳトランジスタ８９０ｂは、その
一方導通端子が電源端子２０に接続され、そのゲートが
ＭＯＳトランジスタ８９０ａのゲートおよび他方導通端
子に接続され、その他方導通端子がＭＯＳトランジスタ
８９０ｄの他方導通端子（ドレイン）に接続される。Ｍ
ＯＳトランジスタ８９０ｃは、その他方導通端子がＭＯ
Ｓトランジスタ８９０ａのゲートおよび他方導通端子に
接続され、そのゲートに電圧ＶＣＬを受ける。ＭＯＳト
ランジスタ８９０ｄが、そのゲートに基準電圧Ｖｒｅｆ
１を受ける。ＭＯＳトランジスタ８９０ｃおよび８９０
ｄの一方導通端子（ソース）は共通に接続されかつＭＯ
Ｓトランジスタ８９０ｅを介して接地端子３０に結合さ
れる。ＭＯＳトランジスタ８９０ｅはそのゲートにデー
タ保持モード指定信号／Ｓｌｅｅｐを受ける。
【０３９６】通常動作モード時においては、データ保持
モード指定信号／Ｓｌｅｅｐはハイレベルの非活性状態
にあり、ＭＯＳトランジスタ８９０ｅがオン状態にあ
る。この状態においては、電源端子２０から接地端子３
０への電流経路が形成され、電圧ＶＣＬおよびＶｒｅｆ
１の比較動作が行なわれる。電圧ＶＣＬが基準電圧Ｖｒ
ｅｆ１よりも高い場合には、ＭＯＳトランジスタ８９０
ｃのコンダクタンスがＭＯＳトランジスタ８９０ｄのコ
ンダクタンスよりも大きくなり、ＭＯＳトランジスタ８
９０ｃを介して流れる電流量がＭＯＳトランジスタ８９
０ｄを介して流れる電流量よりも大きくなる。ＭＯＳト
ランジスタ８９０ｃを介して流れる電流は、ＭＯＳトラ
ンジスタ８９０ａを介して電源端子２０から与えられ
る。このＭＯＳトランジスタ８９０ａを流れる電流のミ
ラー電流がＭＯＳトランジスタ８９０ｂを介して流れ、
ＭＯＳトランジスタ８９０ｄへ与えられる。これによ
り、ＭＯＳトランジスタ８９０ｄの他方導通ノード（ド
レイン）の電圧レベルが上昇し、スイッチ回路ＳＷａへ
与えられる信号の電圧レベルが上昇し、ＭＯＳトランジ
スタＱ９５ａ（図５０参照）のコンダクタンスが小さく
なり、オフ状態となる。電圧ＶＣＬが基準電圧Ｖｒｅｆ
１よりも低い場合には、逆に、ＭＯＳトランジスタ８９
０ａを介して流れる電流がＭＯＳトランジスタ８９０ｃ
を介して流れる電流よりも大きくなり、応じてＭＯＳト
ランジスタ８９０ｄの放電する電流量がＭＯＳトランジ
スタ８９０ｂから供給される電流よりも大きくなり、応
じてこの比較回路８８４からスイッチ回路ＳＷａへ与え
られる信号の電圧レベルが低下する。これにより、図５
０に示すＭＯＳトランジスタＱ９５ａのゲート電位が低
下し、そのコンダクタンスが大きくなる。
【０３９７】データ保持モード（スリープモード）にお
いては、信号／Ｓｌｅｅｐが非活性状態のローレベルと
なり、ＭＯＳトランジスタ８９０ａがオフ状態とされ
る。これにより、電源端子２０から接地端子３０への電
流経路が遮断され、比較回路８８４の比較動作が禁止さ
れる。この状態においては、比較回路８８４の出力する
信号の電圧レベルはほぼ電源電圧Ｖｃｃレベルとなる。
このデータ保持モード時において、ＭＯＳトランジスタ
８９０ｅをオフ状態とし、比較回路８８４の電源端子２
０から接地端子３０への電流経路を遮断することによ
り、この比較回路８８４の電流消費が禁止される。
【０３９８】図５２は、図５０に示す比較回路８８６の
構成の一例を示す図である。図５２において、比較回路
８８６は、カレントミラー回路を構成するｎチャネルＭ
ＯＳトランジスタ８９２ａおよび８９２ｂと、電圧ＶＳ
ＬおよびＶｒｅｆ２の比較段を構成するｐチャネルＭＯ
Ｓトランジスタ８９２ｃおよび８９２ｄと、この比較回
路８８６の活性／非活性を制御するｐチャネルＭＯＳト
ランジスタ８９２ｅを含む。ＭＯＳトランジスタ８９２
ａは、その一方導通端子（ソース）が接地端子３０に接
続され、そのゲートおよびドレインが共通に接続され
る。ＭＯＳトランジスタ８９２ｂのソースが接地端子３
０に接続され、そのゲートがＭＯＳトランジスタ８９２
ａのゲートおよびドレインに接続され、そのドレインか
ら比較結果を示す信号が出力される。ＭＯＳトランジス
タ８９２ｃは、そのゲートに電圧ＶＳＬを受け、そのド
レインがＭＯＳトランジスタ８９２ａのゲートおよびド
レインに接続される。ＭＯＳトランジスタ８９２ｄは、
そのゲートに基準電圧Ｖｒｅｆ２を受け、そのドレイン
がＭＯＳトランジスタ８９２ｂのドレインに接続され
る。ＭＯＳトランジスタ８９２ｃおよび８９２ｄのソー
スは共通接続され、かつＭＯＳトランジスタ８９２ｅを
介して電源端子２０に結合される。ＭＯＳトランジスタ
８９２ｅはそのゲートにデータ保持モード指定信号Ｓｌ
ｅｅｐを受ける。このデータ保持モード指定信号Ｓｌｅ
ｅｐは、データ保持モード時において活性状態のハイレ
ベルとされる。
【０３９９】通常動作モード時においては、データ保持
モード指定信号Ｓｌｅｅｐはローレベルであり、ＭＯＳ
トランジスタ８９２ｅがオン状態とされ、電源端子２０
から接地端子３０への電流経路が形成される。電圧ＶＳ
Ｌが基準電圧Ｖｒｅｆ２よりも高い場合には、ＭＯＳト
ランジスタ８９２ｄのコンダクタンスがＭＯＳトランジ
スタ８９２ｃのコンダクタンスよりも高くなる。ＭＯＳ
トランジスタ８９２ｃを介して流れる電流のミラー電流
がＭＯＳトランジスタ８９２ａおよび８９２ｂにより形
成され、この形成されたミラー電流は、ＭＯＳトランジ
スタ８９２ｄから供給される。このとき、ＭＯＳトラン
ジスタ８９２ｄの供給する電流は、ＭＯＳトランジスタ
８９２ｂを流れるミラー電流よりも大きいため、スイッ
チ回路ＳＷｂへ与えられる信号の電圧レベルが上昇し、
図５０に示すＭＯＳトランジスタＱ９５ｂがオン状態と
なる。電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも低い場合
には、逆に、ＭＯＳトランジスタ８９２ｃのコンダクタ
ンスがＭＯＳトランジスタ８９２ｄのコンダクタンスよ
りも大きくなり、ＭＯＳトランジスタ８９２ｂを介して
流れる電流が、ＭＯＳトランジスタ８９２ｄから供給さ
れる電流よりも大きくなり、スイッチ回路ＳＷｂへ与え
られる信号の電圧レベルが低下する。
【０４００】データ保持モード（スリープモード）にお
いては、信号Ｓｌｅｅｐが活性状態のハイレベルとな
り、ＭＯＳトランジスタ８９２ｅがオフ状態とされ、電
源端子２０から接地端子３０への電流経路が遮断され
る。この状態においては、この比較回路８８６からスイ
ッチ回路ＳＷｂへ与えられる信号の電圧レベルはほぼ接
地端子３０へ与えられる電圧Ｖｓｓレベルとなる。
【０４０１】図５３は、図５０に示す基準電圧発生回路
８８０および８８２の構成を概略的に示す図である。図
５３において、基準電圧発生回路８８０は、電源ノード
２０とノード８８０ｄの間に接続される抵抗８８０ａ
と、ノード８８０ｄと接地ノード３０の間に直列に接続
される定電流源８８０ｂおよびスイッチング素子８８０
ｃを含む。スイッチング素子８８０ｃは、データ保持モ
ード指示信号／Ｓｌｅｅｐがローレベルの活性状態のと
き遮断状態となり、データ保持モード指示信号／Ｓｌｅ
ｅｐがハイレベルの非活性状態のとき導通し、電源ノー
ド２０から接地ノード３０へ電流が流れる経路を形成す
る。ノード８８０ｄから基準電圧Ｖｒｅｆ１が出力され
る。
【０４０２】基準電圧発生回路８８２は、電源ノード２
０とノード８８２ｄの間に順に直列に接続されるスイッ
チング素子８８２ｃおよび定電流源８８２ｂと、ノード
８８２ｄと接地ノード３０の間に接続される抵抗素子８
８２ａを含む。スイッチング素子８８２ｃは、データ保
持モード指示信号／Ｓｌｅｅｐが活性状態にあり、デー
タ保持モードを示すときには遮断状態となり、データ保
持モード指示信号／Ｓｌｅｅｐが非活性状態にあり通常
動作モード（データ保持モード以外の動作）を示すとき
スイッチング素子８８２ｃは導通状態となる。ノード８
８２ｄから基準電圧Ｖｒｅｆ２が出力される。次に動作
について簡単に説明する。
【０４０３】データ保持モード指示信号／Ｓｌｅｅｐが
非活性状態のとき、スイッチング素子８８０ｃおよび８
８２ｃはともに非導通状態にある。したがって、基準電
圧発生回路８８０において、抵抗８８０ａには電流は流
れず、基準電圧Ｖｒｅｆ１は電源ノード２０上に与えら
れた電源電圧Ｖｃｃレベルとなる。基準電圧発生回路８
８２においても、抵抗８８２ａに電流は流れず、ノード
８８２ｄ上の基準電圧Ｖｒｅｆ２は接地ノード３０上の
接地電圧Ｖｓｓレベルとなる。
【０４０４】データ保持モード指示信号／Ｓｌｅｅｐが
非活性状態のとき、スイッチング素子８８０ｃおよび８
８２ｃが導通状態とされる。したがって、基準電圧発生
回路８８０において、抵抗８８０ａには、定電流源８８
０ｂが決定する電流Ｉ（８８０）が流れ、基準電圧Ｖｒ
ｅｆ１は、Ｖｃｃ−Ｉ（８８０）・Ｒ（８８０ａ）の電
圧レベルとなる。ここで、Ｒ（８８０ａ）は、抵抗素子
８８０ａの抵抗値を示す。基準電圧発生回路８８２にお
いても、抵抗素子８８２ａへ、定電流源８８２ｂが決定
する定電流Ｉ（８８２）が流れる。これにより、ノード
８８２ｄからの基準電圧Ｖｒｅｆ２は、Ｉ（８８２）・
Ｒ（８８２ａ）＋Ｖｓｓとなる。ここで、Ｒ（８８２
ａ）は、抵抗素子８８２ａの抵抗値を示す。
【０４０５】図５４は、図５３に示す基準電圧を発生す
る回路８８０および８８２の構成をより詳細に示す図で
ある。
【０４０６】図５４において、Ｖｒｅｆ１発生回路８８
０は、そのソースが電源端子２０に接続され、そのゲー
トがノードｎａ１に接続されるｐチャネルＭＯＳトラン
ジスタＱｒａ１と、そのソースがノードｎａ１に接続さ
れ、そのゲートがＭＯＳトランジスタＱｒａ１のドレイ
ンに接続されるｐチャネルＭＯＳトランジスタＱｒａ２
と、そのドレインおよびゲートがＭＯＳトランジスタＱ
ｒａ２のドレインに接続され、そのソースがＭＯＳトラ
ンジスタＱｒａ５を介して接地端子３０に結合されるｎ
チャネルＭＯＳトランジスタＱｒａ３と、そのドレイン
がＭＯＳトランジスタＱｒａ２のゲートおよびＭＯＳト
ランジスタＱｒａ１のドレインに接続され、そのソース
がｎチャネルＭＯＳトランジスタＱｒａ６を介して接地
端子３０に結合されるｎチャネルＭＯＳトランジスタＱ
ｒａ４と、電源端子２０とノードｎａ１の間に直列に接
続される抵抗ＲＲａ１、…、ＲＲａｍおよびＲＲａｎを
含む。ＭＯＳトランジスタＱｒａ５およびＱｒａ６のゲ
ートへは、データ保持モード指定信号／Ｓｌｅｅｐが与
えられる。
【０４０７】Ｖｒｅｆ１発生回路８８０は、さらに、電
源端子２０とノードｎａ２の間に直列に接続される抵抗
ＲＲｂ１、…、ＲＲｂｍおよびＲＲｂｎと、そのドレイ
ンがノードｎａ２に接続され、そのゲートがＭＯＳトラ
ンジスタＱｒａ３のゲートおよびドレインに結合されか
つそのソースがＭＯＳトランジスタＱｒａ８を介して接
地端子３０に接続されるｎチャネルＭＯＳトランジスタ
Ｑｒａ７を含む。ＭＯＳトランジスタＱｒａ８のゲート
へは、データ保持モード指定信号／Ｓｌｅｅｐが与えら
れる。トランジスタＱｒａ８が図５３のスイッチング素
子８８０ｃに対応し、抵抗ＲＲｂ１〜ＲＲｂｎが図５３
の抵抗素子８８０ａに対応し、残りの構成要素が定電流
源８８０ｂに対応する。Ｖｒｅｆ２発生回路８８２の構
成および動作を説明する前に、まずこのＶｒｅｆ１発生
回路８８０の動作について説明する。
【０４０８】通常動作モードにおいては、データ保持モ
ード指定信号／Ｓｌｅｅｐがハイレベルであり、ＭＯＳ
トランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８はオン
状態にされ、Ｖｒｅｆ１発生回路８８０においては、電
源端子２０から接地端子３０へ電流が流れる。ＭＯＳト
ランジスタＱｒａ１およびＱｒａ２の電流駆動力は、Ｍ
ＯＳトランジスタＱｒａ３およびＱｒａ４の電流駆動力
よりも十分大きくされる。ノードｎａ１の電圧レベルは
電源端子２０の電圧レベルよりも低く、ＭＯＳトランジ
スタＱｒａ１を介して電流が流れる。同様、ＭＯＳトラ
ンジスタＱｒａ２を介して電流が流れる。ＭＯＳトラン
ジスタＱｒａ３およびＱｒａ４はカレントミラー回路を
構成しており、このＭＯＳトランジスタＱｒａ２のミラ
ー電流がＭＯＳトランジスタＱｒａ１からＭＯＳトラン
ジスタＱｒａ４を介して接地端子３０へ流れる。ノード
ｎａ１の電圧レベルが高い場合には、ＭＯＳトランジス
タＱｒａ１を流れる電流は小さくなる。一方、ＭＯＳト
ランジスタＱｒａ２は、そのソース電位が高くなるた
め、そこを介して流れる電流が大きくなる。ＭＯＳトラ
ンジスタＱｒａ３およびＱｒａ４はカレントミラー回路
を構成しており、ＭＯＳトランジスタＱｒａ２を介して
流れる電流が大きくなると、応じてＭＯＳトランジスタ
Ｑｒａ４を介して流れる電流が大きくなり、ＭＯＳトラ
ンジスタＱｒａ２のゲート電位が低下する。これによ
り、ＭＯＳトランジスタＱｒａ２の電流がさらに大きく
され、ノードｎａ１の電圧レベルが低下する。
【０４０９】一方、ノードｎａ１の電圧レベルが低い場
合には、ＭＯＳトランジスタＱｒａ１を流れる電流が大
きくなる。ＭＯＳトランジスタＱｒａ２は、そのソース
電位が低いため、その供給電流が小さくなり、応じてＭ
ＯＳトランジスタＱｒａ４を介して流れるミラー電流が
小さくなり、ＭＯＳトランジスタＱｒａ２のゲート電位
が上昇し、このＭＯＳトランジスタＱｒａ２を介して流
れる電流がさらに小さくされる。これにより、ノードｎ
ａ１の電圧レベルが上昇する。
【０４１０】上述の動作により、ノードｎａ１の電圧レ
ベルは一定の電圧レベルに設定される。ＭＯＳトランジ
スタＱｒａ１およびＱｒａ２の電流駆動力は、ＭＯＳト
ランジスタＱｒａ３およびＱｒａ４の電流駆動力よりも
十分大きくされる。この場合、定常状態においては、Ｍ
ＯＳトランジスタＱｒａ１のソース−ゲート間電圧はそ
のしきい値電圧の絶対値Ｖｔｈｐに等しくなる。このノ
ードｎａ１から接地端子３０へ流れる電流は、電源端子
２０から抵抗ＲＲａ１〜ＲＲａｎの抵抗体を介して供給
される。ノードｎａ１の電圧がＶｃｃ−Ｖｔｈｐである
ため、抵抗ＲＲａ１〜ＲＲａｎの合成抵抗をＲＡとする
と、電源端子２０からノードｎａ１を介して接地端子３
０へ流れる電流ＩＡは、次式で与えられる。
【０４１１】ＩＡ＝Ｖｔｈｐ／ＲＡ 出力段においては、ＭＯＳトランジスタＱｒａ７はＭＯ
ＳトランジスタＱｒａ３とカレントミラー回路を構成し
ている。したがって、ＭＯＳトランジスタＱｒａ３およ
びＱｒａ７の電流駆動力が等しい場合には、トランジス
タＱｒａ７およびＱｒａ８を介して電流ＩＡが流れる。
この電流ＩＡは、抵抗ＲＲｂ１〜ＲＲｂｎの抵抗体を介
して流れる。したがって、基準電圧Ｖｒｅｆ１は、抵抗
ＲＲｂ１〜ＲＲｂｎの合成抵抗をＲＢとすると次式で与
えられる。
【０４１２】 Ｖｒｅｆ１＝Ｖｃｃ−ＩＡ・ＲＢ＝Ｖｃｃ−Ｖｔｈｐ・ＲＢ／ＲＡ すなわち、基準電圧Ｖｒｅｆ１は、電源電圧Ｖｃｃから
Ｖｔｈｐ・ＲＢ／ＲＡ低い電圧レベルとなる。一例とし
て、Ｖｔｈｐ・ＲＢ／ＲＡの値として、０．１５Ｖ程度
の値が用いられる。
【０４１３】データ保持モードにおいては、データ保持
モード指定信号／Ｓｌｅｅｐがローレベルとなり、ＭＯ
ＳトランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８がす
べてオフ状態とされ、電圧端子２０から接地端子３０へ
の電流経路が遮断される。この状態においては、基準電
圧Ｖｒｅｆ１は、電源端子２０へ与えられる電源電圧Ｖ
ｃｃレベルに上昇し、基準電圧発生動作が禁止される。
ＭＯＳトランジスタＱｒａ５、Ｑｒａ６およびＱｒａ８
をオフ状態とし、電流経路を遮断することにより、Ｖｒ
ｅｆ１発生回路８８０における電流の消費を禁止する。
【０４１４】Ｖｒｅｆ２発生回路８８２は、電源端子２
０に接続されるソースと、ノードｎａ１に接続されるゲ
ートとを有するｐチャネルＭＯＳトランジスタＱｒｂ１
と、ノードｎｂ１に接続されるソースと、ＭＯＳトラン
ジスタＱｒｂ１のドレインに接続されるゲートとを有す
るｐチャネルＭＯＳトランジスタＱｒｂ２と、ＭＯＳト
ランジスタＱｒｂ２のドレインに接続されるゲートおよ
びドレインと、ＭＯＳトランジスタＱｒｂ５を介して接
地端子３０に接続されるソースとを有するｎチャネルＭ
ＯＳトランジスタＱｒｂ３と、ＭＯＳトランジスタＱｒ
ｂ２のゲートおよびＭＯＳトランジスタＱｒｂ１のドレ
インに接続されるドレインと、ＭＯＳトランジスタＱｒ
ｂ６を介して接地端子３０に結合されるソースとを有す
るｎチャネルＭＯＳトランジスタＱｒｂ４を含む。ＭＯ
ＳトランジスタＱｒｂ５およびＱｒｂ６のゲートへは、
データ保持モード指定信号／Ｓｌｅｅｐが与えられる。
【０４１５】Ｖｒｅｆ２発生回路８８２は、さらに、デ
ータ保持モード指定信号／Ｓｌｅｅｐを反転するインバ
ータＩＶＲと、ノードｎｂ１に接続されるゲートと、ノ
ードｎｂ２に接続されるドレインと、ＭＯＳトランジス
タＱｒｂ８を介して電源端子２０に結合されるソースと
を有するｐチャネルＭＯＳトランジスタＱｒｂ７と、電
源端子２０とノードｎｂ１の間に直列に接続される抵抗
ＲＲｃ１、…、ＲＲｃｍおよびＲＲｃｎと、接地端子３
０とノードｎｂ２の間に直列に接続される抵抗ＲＲｄ
１、…、ＲＲｄｍおよびＲＲｄｎを含む。図５３の構成
との対応において、抵抗ＲＲｄ１〜ＲＲｄｎが抵抗素子
８８２ａに対応し、トランジスタＱｒｂ８がスイッチン
グ素子８８２ｃに対応し、残りの構成要素が定電流源８
８２ｂに対応する。ノードｎｂ２から基準電圧Ｖｒｅｆ
２が出力される。ＭＯＳトランジスタＱｒｂ１〜Ｑｒｂ
６および抵抗ＲＲｃ１〜ＲＲｃｎを含む部分の構成は、
Ｖｒｅｆ１発生回路８８０の対応の部分の構成と同じで
ある。したがって、ノードｎｂ１の電圧レベルは、通常
動作モード時においては、Ｖｃｃ−Ｖｔｈｐとなる。こ
のノードｎｂ１上の電圧がＭＯＳトランジスタＱｒｂ７
のゲートへ与えられる。通常動作モード時においては、
インバータＩＶＲの出力信号はローレベルであり、ＭＯ
ＳトランジスタＱｒｂ８がオン状態にある。ＭＯＳトラ
ンジスタＱｒｂ７はそのゲートにノードｎｂ１上の電圧
を受けており、ＭＯＳトランジスタＱｒｂ１と同じ大き
さの電流を供給する（ＭＯＳトランジスタＱｒｂ１およ
びＱｒｂ７が同じサイズのとき）。したがって、このＭ
ＯＳトランジスタＱｒｂ７を介して流れる電流も一定と
なる。ＭＯＳトランジスタＱｒｂ７を介して流れる電流
をＩＤ、抵抗ＲＲｄ１〜ＲＲｄｎの合成抵抗をＲＤとす
ると、基準電圧Ｖｒｅｆ２は次式で与えられる。
【０４１６】 Ｖｒｅｆ２＝Ｖｓｓ＋ＩＤ・ＲＤ＝Ｖｓｓ＋Ｖｔｈｐ・ＲＤ／ＲＣ ここで、ＲＣは、抵抗ＲＲｃ１〜ＲＲｃｎの合成抵抗を
示す。
【０４１７】データ保持モード時においては、信号／Ｓ
ｌｅｅｐがローレベルとなり、インバータＩＶＲの出力
信号がハイレベルとなる。したがって、ＭＯＳトランジ
スタＱｒｂ５、Ｑｒｂ６、およびＱｒｂ８がオフ状態と
なり、このＶｒｅｆ２発生回路８８２において電源端子
２０から接地端子３０へ流れる電流経路が遮断される。
この状態においては、基準電圧Ｖｒｅｆ２は接地端子３
０上に与えられる電圧Ｖｓｓレベルとなる。
【０４１８】なお、図５１ないし図５４に示す構成にお
いて、電源端子２０および接地端子３０は、それぞれ主
電源線１および主接地線４で置換えられてもよい。
【０４１９】［変更例１］図５５は、この発明の第１２
の実施例の第１の変更例の構成を示す図である。図５５
に示す構成においては、主電源線１と可変インピーダン
ス電源線８５２の間に、ｐチャネルＭＯＳトランジスタ
Ｑ９７ａおよびＱ９５ａが直列に接続される。ＭＯＳト
ランジスタＱ９７ａのゲートへはデータ保持モード指定
信号Ｓｌｅｅｐが与えられる。ＭＯＳトランジスタＱ９
５ａのゲートへは、比較回路８８４の出力信号が与えら
れる。主接地線４と可変インピーダンス接地線８５４の
間に、ｎチャネルＭＯＳトランジスタＱ９７ｂおよびＱ
９５ｂが直列に接続される。ＭＯＳトランジスタＱ９７
ｂのゲートへはデータ保持モード指定信号／Ｓｌｅｅｐ
が与えられる。ＭＯＳトランジスタＱ９５ｂのゲートへ
は、比較回路８８６の出力信号が与えられる。比較回路
８８４は、Ｖｒｅｆ１発生回路８８０の出力する基準電
圧Ｖｒｅｆ１と可変インピーダンス電源線８５２上の電
圧ＶＣＬを比較する。比較回路８８６は、Ｖｒｅｆ２発
生回路８８２の出力する基準電圧Ｖｒｅｆ２と可変イン
ピーダンス接地線８５４上の電圧ＶＳＬを比較する。こ
の回路８８０、８８２、８８４および８８６は図５０な
いし図５４に示す構成と同様の構成を備え、データ保持
モード指定信号／Ｓｌｅｅｐの活性化時においては非活
性状態とされ、動作が禁止される。この図５５に示す構
成においても、データ保持モード時において回路８８
０、８８２、８８４および８８６の動作が禁止されるた
め、データ保持モード時における消費電流を低減するこ
とができる。通常動作サイクル時における動作は、先の
図４９に示す構成の動作と同じであり、その説明は省略
する。
【０４２０】［変更例２］図５６は、この発明の第１２
の実施例の第２の変更例の構成を示す図である。図５６
に示す構成においては、図５０に示すインバータＩＶ９
０およびＩＶ９１がＣＭＯＳインバータの構成を備え
る。
【０４２１】インバータＩＶ９０は、ノードａ１０に接
続されるゲートと、主電源線１に接続されるソースと、
ノードａ１１に接続されるドレインと、主電源線１に接
続される基板領域（ウェル領域、または半導体層）を有
するｐチャネルＭＯＳトランジスタＱ９０Ｐと、ノード
ａ１０に接続されるゲートと、ノードａ１１に接続され
るドレインと、可変インピーダンス接地線８５４に接続
されるソースと、可変インピーダンス接地線８５４に接
続される基板領域を有するｎチャネルＭＯＳトランジス
タＱ９０Ｎを含む。
【０４２２】インバータＩＶ９１は、ノードａ１１に接
続されるゲートと、可変インピーダンス電源線８５２に
接続されるソースと、ノードａ１２に接続されるドレイ
ンと、可変インピーダンス電源線８５２に接続される基
板領域を有するｐチャネルＭＯＳトランジスタＱ９１Ｐ
と、ノードａ１１に接続されるゲートと、ノードａ１２
に接続されるドレインと、主接地線４に接続されるソー
スと、主接地線４に接続される基板領域を有するｎチャ
ネルＭＯＳトランジスタＱ９１Ｎを含む。ＭＯＳトラン
ジスタＱ９０ａの電流駆動力は、ＭＯＳトランジスタＱ
９５ａの電流駆動力よりも十分大きくされる。同様に、
ＭＯＳトランジスタＱ９０ｂの電流駆動力は、ＭＯＳト
ランジスタＱ９５ｂの電流駆動力よりも十分に大きくさ
れる。この図５６に示す構成において、他の構成は、図
５０に示す構成と同じである。
【０４２３】図５６に示す構成の場合、ＭＯＳトランジ
スタＱ９０Ｐ、Ｑ９１Ｐ、Ｑ９０ＮおよびＱ９１Ｎは、
そのソースと基板領域が同一電位に保持される。これに
より、これらのトランジスタのバックゲートバイアス効
果の影響を排除し、所望の定しきい値電圧を、通常動作
モード時およびデータ保持モード時いずれにおいても維
持する。このＭＯＳトランジスタＱ９０ＰおよびＱ９１
Ｐのしきい値電圧はたとえば−０．５Ｖに設定され、Ｍ
ＯＳトランジスタＱ９０ＮおよびＱ９１Ｎのしきい値電
圧はたとえば０．３５Ｖに保持される。いずれの動作モ
ード時においても、これらの定しきい値トランジスタの
しきい値電圧を安定に維持することができ、所望の動作
特性および消費電流特性を実現することができる。
【０４２４】［変更例３］図５７は、この発明の第１２
の実施例の第３の変更例の構成を示す図である。この図
５７に示す構成は、図５６に示す構成と、インバータＩ
Ｖ９０およびＩＶ９１に含まれる構成要素であるＭＯＳ
トランジスタの基板領域の接続形態が異なる。この図５
７に示す構成においては、インバータＩＶ９０に含まれ
るｎチャネルＭＯＳトランジスタＱ９２Ｎの基板領域が
主接地線４に接続される。ｐチャネルＭＯＳトランジス
タＱ９２Ｐの基板領域は、図５６の場合と同様、主電源
線１に接続される。インバータＩＶ９１においては、ｐ
チャネルＭＯＳトランジスタＱ９３Ｐの基板領域が主電
源線１に接続される。ｎチャネルＭＯＳトランジスタＱ
９３Ｎの基板領域は主接地線４に接続される。この図５
７に示す構成は、先に図４５において示したインバータ
ＩＶ８０〜ＩＶ８２の接続形態と電気的に等価である。
先に、図４２を参照して説明したように、基板領域には
大きな接合容量が付随する。したがって、内部回路であ
るインバータＩＶ９０およびＩＶ９１の構成要素である
ＭＯＳトランジスタの基板領域を主電源線１または主接
地線４に接続することにより、可変インピーダンス電源
線８５２および可変インピーダンス接地線８５４の寄生
容量を低減することができる。これにより、データ保持
モードから通常動作モードへの移行時において、可変イ
ンピーダンス電源線８５２および可変インピーダンス接
地線８５４の電位回復を高速に行なうことができる。さ
らに、サブスレッショルド電流を生じさせるＭＯＳトラ
ンジスタＱ９２ＮおよびＱ９３Ｐが基板領域を主接地線
４および主電源線１にそれぞれ接続することにより、こ
れらのトランジスタＱ９２ＮおよびＱ９３Ｐにおいて、
バックゲートバイアス効果が生じ、これらのトランジス
タＱ９２ＮおよびＱ９３Ｐをより深いオフ状態とするこ
とができ、よりサブスレッショルド電流を低減すること
ができる。これにより、データ保持モード時における消
費電流をより低減することができる。
【０４２５】なお、図５６および図５７に示す構成にお
いて、ＭＯＳトランジスタＱ９５ａおよびＱ９５ｂは、
それぞれスイッチ回路ＳＷａおよびＳＷｂがそのゲート
に接続されている。この構成に代えて、図５６および図
５７に示す内部回路であるインバータの構成と、図５５
に示す構成とが組合せられてもよい。
【０４２６】以上のように、この発明の第１２の実施例
の構成に従えば、データ保持モード時において、基準電
圧を発生する回路８８０および８８２と、比較回路８８
４お８８６を非活性状態とし、これらの回路の動作を禁
止しているため、これらの回路における消費電流が生じ
ず、データ保持モードにおける消費電流をより低減する
ことができる。
【０４２７】［実施例１３］図５８は、この発明の第１
３の実施例である半導体記憶装置の要部の構成を示す図
である。図５８に示す構成においては、スタンバイサイ
クル時の可変インピーダンス電源線８５２上の電圧ＶＣ
Ｌおよび可変インピーダンス接地線８５４上の電圧ＶＳ
Ｌを決定する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電
圧レベルが、この半導体記憶装置の製造後調整可能とさ
れる。すなわち、基準電圧Ｖｒｅｆ１を発生するトルマ
ブル基準電圧発生回路８９０および基準電圧Ｖｒｅｆ２
を発生するトリマブル基準電圧発生回路８９２は、それ
ぞれが発生する基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の
電圧レベルが半導体記憶装置の製造工程完了後に調整す
るための構成を備える。このトリマブル基準電圧発生回
路８９０および８９２の詳細構成については後に説明す
る。
【０４２８】図５８に示すように、基準電圧Ｖｒｅｆ１
およびＶｒｅｆ２の電圧レベルを製造工程完了後調整可
能とすることにより、製造工程における各種パラメータ
（抵抗値のずれ、トランジスタのしきい値電圧のずれ、
ゲート長およびゲート幅のずれ等）に対しても、正確に
所望の電圧レベルの基準電圧Ｖｒｅｆ１およびＶｒｅｆ
２を発生することができ、たとえ製造完了後において、
所望の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベ
ルが実現されない場合においても、その基準電圧レベル
を調整することができ、応じて不良品として処理される
半導体チップの数を低減することができ、チップ歩留り
が改善される。
【０４２９】図５９は、図５８に示すトリマブル基準電
圧発生回路８９０および８９２の具体的構成の一例を示
す図である。図５９において、トリマブル基準電圧発生
回路８９０は、図５４に示すＶｒｅｆ１発生回路８８０
の構成に加えて、さらに、抵抗ＲＲａ１〜ＲＲａｍそれ
ぞれと並列に接続されるリンク素子ＬＥａ１〜ＬＥａｍ
と、抵抗ＲＲｂ１〜ＲＲｂｍそれぞれと並列に接続され
るリンク素子ＬＥｂ１〜ＬＥｂｍを含む。リンク素子Ｌ
Ｅａ１〜ＬＥａｍおよびＬＥｂ１〜ＬＥｂｍの各々は、
低抵抗導体でありかつ溶断可能なヒューズ素子で構成さ
れる。
【０４３０】トリマブル基準電圧発生回路８９２も、図
５４に示すＶｒｅｆ２発生回路８８２の構成に加えて、
さらに、抵抗ＲＲｃ１〜ＲＲｃｍそれぞれと並列に設け
られるリンク素子ＬＥｃ１〜ＬＥｃｍと、抵抗ＲＲｄ１
〜ＲＲｄｍ各々と並列に接続されるリンク素子ＬＥｄ１
〜ＬＥｄｍを含む。これらのリンク素子ＬＥｃ１〜ＬＥ
ｃｍおよびＬＥｄ１〜ＬＥｄｍも、溶断可能な低抵抗導
体からなるヒューズ素子で構成される。トリマブル基準
電圧発生回路８９０および８９２の他の構成において、
図５４に示す回路８８０および８８２の構成要素と対応
する部分には同一の参照番号を付す。
【０４３１】基準電圧Ｖｒｅｆ１およびＶｒｅｆ２のレ
ベル調整は以下のようにして行なわれる。まず、予め複
数の基準電圧調整のためのパターンが準備される。これ
らの複数の電圧レベル調整用パターンは、たとえば、
（１）抵抗ＲＲａ１〜ＲＲｄ１の抵抗値のばらつきが小
さい場合に用いられるパターン、（２）これらの抵抗体
の抵抗値のばらつきが大きい場合に対処するためのパタ
ーン、（３）トランジスタのβなどのパラメータのばら
つきが大きい場合に対応するためのパターンを含む。こ
こでβは、ＭＯＳトランジスタのゲート長とゲート幅の
比に比例する係数であり、ＭＯＳトランジスタの電流駆
動力を示す因子である。これらのパターンは、製造工程
完了後において検出される基準電圧の電圧レベルと、そ
のときに溶断されるべきリンク素子の位置を示す情報と
を含む。
【０４３２】半導体記憶装置の製造工程完了後、まず製
造パラメータおよび基準電圧Ｖｒｅｆ１およびＶｒｅｆ
２の電圧レベルが調べられる。次いで、この半導体記憶
装置において様々な機能テスト（データ保持特性、不良
メモリセルの存在の検出）が行なわれる。この機能テス
ト結果に従って半導体記憶装置が救済可能であるか否か
の判別が行なわれる。救済可能であると判別されたとき
には、救済すべき部分の検出が行なわれる。通常、機能
テストにおいて不良メモリセルが検出された場合、この
不良メモリセルの救済は、リンク素子の溶断により冗長
メモリセルで置換えることが行なわれる。この段階にお
いては、まず機能テスト結果に基づいて、溶断すべきリ
ンク素子の位置が決定される。
【０４３３】次いで、製造パラメータおよび基準電圧Ｖ
ｒｅｆ１およびＶｒｅｆ２の電圧レベル情報に基づい
て、基準電圧調整のためのパターンが選択され、その選
択されたパターンに基づいて、トリマブル基準電圧発生
回路８９０および８９２において溶断すべきリンク素子
の位置が計算される。
【０４３４】次いでこの計算結果に基づいて、トリマブ
ル基準電圧発生回路８９０および８９２において、リン
ク素子ＬＥａ１〜ＬＥｄ１の溶断が行なわれる。この溶
断過程は、機能テストに基づいて検出された溶断される
べきリンク素子の溶断と同一工程で実行される。この溶
断は、たとえばレーザビームを用いて実行される。トリ
マブル基準電圧発生回路８９０および８９２が出力する
基準電圧Ｖｒｅｆ１およびＶｒｅｆ２のレベル調整を、
半導体記憶装置において救済または置換すべきために行
なわれるリンク素子溶断工程と同一工程で実行すること
により、追加の工程を必要とすることなく基準電圧Ｖｒ
ｅｆ１およびＶｒｅｆ２の電圧レベルを調整することが
でき、調整時間の増大を抑制することができる。
【０４３５】なお、この基準電圧Ｖｒｅｆ１およびＶｒ
ｅｆ２の電圧レベル決定時において、スタンバイサイク
ル時において電源端子２０から接地端子３０へ流れる電
流量がまた基準電圧Ｖｒｅｆ１およびＶｒｅｆ２の電圧
レベル調整のための決定要因として利用されてもよい。
次に、トリマブル基準電圧発生回路８９０および８９２
における電圧レベル調整について説明する。
【０４３６】基準電圧Ｖｒｅｆ１は、先に説明したよう
に、次式で与えられる。 Ｖｒｅｆ１＝Ｖｃｃ−Ｖｔｈｐ・ＲＢ／ＲＡ リンク素子ＬＥａ１〜ＬＥａｍがすべて導通状態のと
き、抵抗ＲＲａ１〜ＲＲａｎがすべて短絡されるため、
抵抗値ＲＡが最小値となる。リンク素子ＬＥａ１〜ＬＥ
ａｍが選択的に溶断されることにより、抵抗値ＲＡが増
大する。したがって、リンク素子ＬＥａ１〜ＬＥａｍを
選択的に溶断することにより、基準電圧Ｖｒｅｆ１の電
圧レベルが上昇する。
【０４３７】一方、リンク素子ＬＥｂ１〜ＬＥｂｍがす
べて導通状態のとき、電源端子２０とノードｎａ２の間
の抵抗値ＲＢは、抵抗ＲＲｂｎが与える抵抗値で決定さ
れ、最小値となる（抵抗ＲＲｂ１〜ＲＲｂｍがすべてリ
ンク素子ＬＥｂ１〜ＬＥｂｍにより短絡されるため）。
リンク素子ＬＥｂ２〜ＬＥｂｍを選択的に溶断すること
により、この電源端子２０とノードｎａ２の間の抵抗値
ＲＢが大きくなる。この場合には、上に示した式から、
基準電圧Ｖｒｅｆ１の電圧レベルが低下する。リンク素
子ＬＥａ１〜ＬＥａｍおよびＬＥｂ１〜ＬＥｂｍを選択
的に溶断することにより、所望の電圧レベルの基準電圧
Ｖｒｅｆ１を発生することができる。
【０４３８】トリマブル基準電圧発生回路８９２におい
ても同様のレベル調整が行なわれる。基準電圧Ｖｒｅｆ
２は先に説明したように、次式で与えられる。
【０４３９】Ｖｒｅｆ２＝Ｖｔｈｐ・ＲＤ／ＲＣ ここで、接地端子３０へ与えられる接地電圧Ｖｓｓは０
Ｖと仮定している。また、トランジスタＱｒｂ１および
Ｑｒｂ７を流れる電流値は等しいと仮定している。
【０４４０】リンク素子ＬＥｃ１〜ＬＥｃｍを選択的に
溶断することにより、抵抗値ＲＣが大きくなり、基準電
圧Ｖｒｅｆ２の電圧レベルが低下する。一方、リンク素
子ＬＥｄ１〜ＬＥｄｍを選択的に溶断することにより、
抵抗値ＲＤが増大し、基準電圧Ｖｒｅｆ２の電圧レベル
が上昇する。
【０４４１】上述のように、リンク素子ＬＥａ１〜ＬＥ
ｄ１を選択的に溶断することにより、所望の電圧レベル
の基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を発生すること
ができる。
【０４４２】なお、図５９に示すトリマブル基準電圧発
生回路８９０および８９２は、上で説明した第１０ない
し第１２の実施例の構成におけるＶｒｅｆ１発生回路８
８０およびＶｒｅｆ２発生回路８８２と置換えて用いら
れてもよい。先に図２４、図２５、図２６、図３４およ
び図３７に示した基準電圧発生回路として、これらのト
リマブル基準電圧発生回路８９０および８９２が用いら
れてもよい。
【０４４３】以上のように、この発明の第１３の実施例
に従えば、スタンバイサイクルにおける可変インピーダ
ンス電源線および可変インピーダンス接地線の電圧ＶＣ
ＬおよびＶＳＬの電圧レベルを決定する基準電圧Ｖｒｅ
ｆ１およびＶｒｅｆ２の電圧レベルを製造工程完了後、
調整可能としたため、たとえ製造パラメータが変動して
も、所望の電圧レベルの基準電圧を発生することがで
き、基準電圧レベル不良の半導体記憶装置を救済するこ
とができ、製造歩留りを向上することができる。また、
この基準電圧のレベル調整を、抵抗体（抵抗素子の直列
体）と並列に接続されるリンク素子の溶断により行なう
構成とすることにより、容易に所望の電圧レベルの基準
電圧を作製することができるとともに、不良メモリセル
の救済などの他の救済プロセスと同一の工程で基準電圧
レベル調整を行なうことができ、余分なレベル調整工程
を必要とすることなく基準電圧のレベル調整を行なうこ
とができる。
【０４４４】なお抵抗ＲＲａ１〜ＲＲｄ１は、ポリシリ
コンの抵抗体で構成されてもよく、また、ＭＯＳトラン
ジスタを抵抗として利用してもよい。また一方の抵抗の
直列体をポリシリコン抵抗で構成し、他方の直列抵抗体
の各抵抗をＭＯＳトランジスタで形成する構成が基準電
圧発生回路において用いられてもよい。
【０４４５】
【発明の効果】以上のように、この発明に従えば、可変
インピーダンス電源線および可変インピーダンス接地線
のインピーダンスを動作サイクル、動作モードおよび動
作期間のいずれかに従って変更しているため、サブスレ
ッショルド電流を確実に抑制することができ、スタンバ
イ電流およびアクティブＤＣ電流を低減することのでき
る低消費電力の半導体装置を得ることができる。またサ
ブスレッショルド電流を確実に抑制することができ、低
消費電力の半導体装置を実現することができる。またサ
ブスレッショルド電流を確実に抑制することができるた
め、絶対値の小さなしきい値電圧を有するＭＯＳトラン
ジスタを用いて半導体装置を構成することができ、低電
源電圧においても高速で動作する半導体装置を得ること
ができ、この電源回路を半導体記憶装置に適用すること
により、低電圧で高速に動作する低消費電力の大記憶容
量半導体記憶装置を実現することができる。
【０４４６】すなわち、請求項１に係る発明に従えば、
ローレベルに相当する電圧を伝達する第１の電源線と第
２の電源線との間のインピーダンスをスタンバイサイク
ルおよびセット期間低インピーダンス状態とし、このセ
ット期間の後の保持期間の間高インピーダンス状態とす
るとともに、ローレベル電圧を受ける第３の電源線と第
４の電源線との間のインピーダンスをスタンバイサイク
ル時に高インピーダンス状態およびアクティブサイクル
時に低インピーダンス状態とし、この第２および第４の
電源線上の電圧を動作電源電圧として論理ゲートへ与え
ているため、スタンバイサイクル時にローレベルとな
り、アクティブサイクル時にハイレベルとなる信号を出
力する論理回路においてサブスレッショルド電流を確実
に抑制することができ、低消費電流の半導体装置を実現
することができる。
【０４４７】請求項２に係る発明に従えば、一方電源電
圧を伝達する第１の電源線と第２の電源線との間のイン
ピーダンスをスタンバイサイクル時に高インピーダンス
状態とし、アクティブサイクル時に低インピーダンス状
態とし、他方電源電圧を伝達する第３の電源線と第４の
電源線の間のインピーダンスをスタンバイサイクル時お
よびセット期間に低インピーダンス状態とし、保持期間
中に高インピーダンス状態とし、この第２および第４の
電源線上の電圧を動作電源電圧として論理ゲートへ与え
ているため、スタンバイサイクル時にハイレベルとな
り、アクティブサイクル時にローレベルとなる論理ゲー
トにおいてサブスレッショルド電流が確実に抑制され、
スタンバイ電流およびアクティブＤＣ電流の小さな半導
体装置を実現することができる。
【０４４８】請求項３に係る発明に従えば、アクティブ
サイクルからスタンバイサイクルへの復帰するリセット
期間においては第１および第２の電源線のインピーダン
スおよび第３および第４の電源線の間のインピーダンス
を低インピーダンス状態に設定したとき、高速で初期状
態に復帰することができる。
【０４４９】請求項４に係る発明に従えば、一方電源電
圧を受ける第１の電源ノードと第１の電源線との間に設
けられる第１の可変インピーダンス手段のインピーダン
スをスタンバイサイクル時およびセット期間に低インピ
ーダンス状態としかつ保持期間に高インピーダンス状態
とし、他方電源電圧を受ける第２の電源ノードと第２の
電源線の間の第２の可変インピーダンス手段のインピー
ダンスをスタンバイサイクル時に高インピーダンス状
態、セット期間に低インピーダンス状態としかつ保持期
間にも低インピーダンス状態としたため、スタンバイサ
イクル時に第１の論理レベルとなりアクティブサイクル
時に第２の論理レベルとなる信号を出力する論理ゲート
がこの第１および第２の電源線から動作電源電圧を受け
ても確実にサブスレッショルド電流の流れる電流線がハ
イインピーダンス状態に設定されるため、サブスレッシ
ョルド電流を確実に抑制することができ、低消費電流の
半導体装置を実現することができる。
【０４５０】請求項５に係る発明に従えば、第１の論理
レベルに相当する電圧を受ける第１の電源ノードと第１
の電源線との間のインピーダンスをスタンバイサイクル
時および保持期間内に高インピーダンス状態とし、セッ
ト期間に低インピーダンス状態とするとともに、第２の
論理レベルの電圧を受ける第２の電源ノードと第２の電
源線の間のインピーダンスをスタンバイサイクルおよび
保持期間に高インピーダンス状態とし、セット期間に低
インピーダンス状態とするように構成したため、論理ゲ
ートが第１および第２の電源線からの電圧を動作電源電
圧として動作する場合その出力信号がアクティブサイク
ルにおいて未定であっても確実にサブスレッショルド電
流を抑制することができ、低消費電流の半導体装置を実
現することができる。
【０４５１】請求項６に係る発明に従えば、第１の電源
ノードから電圧が供給される第３の電源線と第１の電源
ノードの間のインピーダンスを保持期間内においてのみ
低インピーダンス状態とし、この保持期間以外は対応し
て設けられる論理ゲートの出力信号の論理レベルに応じ
てそのインピーダンスが調整されまた第２の電源ノード
から電圧が供給される第４の電源線と第２の電源ノード
の間のインピーダンスを保持期間内において低インピー
ダンス状態とし保持期間以外にはこの対応の論理ゲート
の出力信号の論理レベルに応じて調節するようにしたた
め、必要な動作期間内においてのみ動作電流を消費する
だけであり、アクティブサイクルにおけるサブスレッシ
ョルド電流を確実に抑制することができる低消費電流の
半導体装置を実現することができる。
【０４５２】請求項７に係る発明に従えば、高インピー
ダンス状態の電源線を電気的にフローティング状態に設
定しているため、電源線が電源ノード（電源電圧ノード
および接地電圧ノード両者を含む）から電気的に切り離
されるため、サブスレッショルド電流を確実に抑制する
ことができ、超低消費電流の半導体装置を実現すること
ができる。
【０４５３】請求項８に係る発明に従えば、第１の論理
レベルの電源電圧を受ける第１の主電源線に対応して第
１および第２の副電源線を設け、また第２の論理レベル
の電源電圧を受ける第２の主電源線に対応して第３およ
び第４の副電源線を設け、外部制御信号の活性化に応答
して第２および第４の副電源線を低インピーダンス状態
とし、かつ外部制御信号の非活性化時にこの第２および
第４の副電源線を高インピーダンス状態とし、かつさら
に外部制御信号の活性化に応答して所定期間第１および
第３の主電源線を低インピーダンス状態とし、この所定
期間経過後第１および第３の副電源線を高インピーダン
ス状態とし、かつさらにこの外部制御信号の非活性化に
応答して所定期間第１および第３の副電源線を低インピ
ーダンス状態とするとともにさらにこの後外部制御信号
の非活性状態の間第１および第３の副電源線を高インピ
ーダンス状態と構成しているため、第１および第４の副
電源線上の電圧を動作電源電圧として動作する第１の論
理ゲートとこの第１の論理ゲート出力に論理処理を行な
い、かつ第２および第３の副電源線上の電圧を動作電源
電圧として動作する第２の論理ゲートが、スタンバイサ
イクル時に第２の論理レベルの信号を入力しアクティブ
サイクル時に第１の論理レベルの信号を出力する場合、
確実にサブスレッショルド電流を抑制することができ、
超低消費電流の半導体装置を実現することができる。
【０４５４】請求項９に係る発明に従えば、第１の論理
レベルの電圧を伝達する第１の主電源線に対応して第１
および第２の副電源線を受けて第２の論理レベルの電圧
を伝達する第２の主電源線に対応して第３および第４の
副電源線を設け、外部制御信号の活性化時に第２および
第４の副電源線を低インピーダンス状態とし、外部制御
信号の非活性化時に第２および第４の副電源線を高イン
ピーダンス状態とし、かつ第１および第３の副電源線は
外部制御信号の活性化時に所定期間低インピーダンス状
態としこの後高インピーダンス状態とするとともに外部
制御信号の非活性化に応答して第１および第３の副電源
線を低インピーダンス状態としかつさらに外部制御信号
の非活性状態の間この第１および第３の副電源線を高イ
ンピーダンス状態としているため、第２および第３の副
電源線上の電圧を動作電源電圧として動作する第１の論
理ゲートと、この第１の論理ゲートの出力に論理処理を
行ない、かつ、第１および第４の副電源線上の電圧を動
作電源電圧として動作する第２の論理ゲートは、その入
力（または出力）信号の論理レベルに応じてサブスレッ
ショルド電流が生じる副電源線が高インピーダンス状態
とされるため、確実にサブスレッショルド電流を抑制す
ることができ、低消費電流の半導体装置を実現すること
ができる。
【０４５５】請求項１０に係る発明に従えば、ロウ系回
路に動作電源電圧を供給する第１および第２の電源線の
インピーダンスをロウアドレスストローブ信号およびイ
ンターロック信号に応じてサブスレッショルド電流が生
じる電流線のインピーダンスを高インピーダンス状態に
設定しているため、確実にロウ系回路における消費電流
（アクティブＤＣ電流）を抑制することができるととも
にスタンバイサイクル時におけるサブスレッショルド電
流を抑制することができ、低消費電流の半導体装置を実
現することができる。
【０４５６】請求項１１に係る発明に従えば、コラム系
回路に対応して設けられた第３および第４の電源線のイ
ンピーダンスはコラム系有効期間においてのみ低インピ
ーダンス状態とされ、それ以外の期間はコラム系回路の
出力信号の論理レベルに応じてそのインピーダンスが調
節されるため、コラム系回路の消費電流としては、その
動作期間内においてのみ動作電流およびアクティブＤＣ
電流が生じるだけであり、他の期間はサブスレッショル
ド電流が確実に抑制されるため、低消費電流の半導体装
置を実現することができる。
【０４５７】請求項１２に係る発明に従えば、電源線を
高インピーダンス状態に設定するための抵抗手段を、こ
の電源線の電圧と基準電圧とを比較する比較器とその比
較器の出力に応答して抵抗素子と電源線との間を切り離
すＭＯＳトランジスタとで構成したため、対応の電源線
上の電圧が所定の電圧レベルにあるときには対応の電源
線も電気的にフローティング状態とすることができ、サ
ブスレッショルド電流をより抑制することができ、超低
消費電流の半導体装置を実現することができる。
【０４５８】請求項１３に係る発明に従えば、可変イン
ピーダンス手段は、抵抗素子と絶縁ゲート型電界効果ト
ランジスタと、対応の電源線上の電圧と所定の基準電圧
レベルとを比較し、この比較結果に従って対応の絶縁ゲ
ート型電界効果トランジスタのオン／オフ状態を制御す
る比較器とで構成したため、対応の電源線上の電圧が所
定電圧レベルにあるときには対応の電源線を電気的にフ
ローティング状態とすることができ、サブスレッショル
ド電流をより低減することができ、超低消費電流の半導
体装置を実現することができる。
【０４５９】請求項１４に係る発明に従えば、データ保
持モード時に高インピーダンス状態の電源線を電気的に
フローティング状態とするように構成したため、データ
保持モード時におけるサブスレッショルド電流を抑制す
ることができ、超低消費電流の半導体装置を実現するこ
とができる。
【０４６０】請求項１５に係る発明に従えば、第５およ
び第６の電源線から電圧が供給され、所定の基準電圧を
発生する基準電圧発生手段に対し、第５および第６の電
源線はスタンバイサイクル時には高インピーダンス状態
とし、それ以外には低インピーダンス状態とするように
構成したため、低消費電流で安定に基準電圧を発生する
ことができる。
【０４６１】請求項１６に係る発明に従えば、データ保
持モード時においてはコラム系インターロック信号を常
時非活性状態に維持するように構成しているため、コラ
ム系回路に対応して設けられた電源線のインピーダンス
をスタンバイサイクル時と同じ状態に設定することがで
き、このデータ保持モード時においてコラム系回路に流
れるサブスレッショルド電流を確実に抑制することがで
き、超低消費電流の半導体記憶装置を実現することがで
きる。
【０４６２】請求項１７に係る発明に従えば、複数のメ
モリブロック各々に対応して電源回路を設け、ブロック
選択信号に応答して非選択ブロックに対応して設けられ
た電源回路の高インピーダンス状態の電源線を電気的に
フローティング状態とするように構成したため、非選択
ブロックに対応して設けられた電源回路における消費電
流が低減され、低消費電流の半導体記憶装置を実現する
ことができる。
【０４６３】請求項１８に係る発明に従えば、メイン電
源線とサブ電源線とを有する半導体装置において、構成
要素としてＳＯＩ構造のトランジスタを用いかつこのＳ
ＯＩ型トランジスタの基板領域（ボディ領域）をメイン
電源線に接続したため、スタンバイサイクル時に確実に
トランジスタを深いオフ状態としてサブスレッショルド
電流を低減することができる。またＳＯＩ構造のトラン
ジスタの接合容量が小さいため、応じてサブ電源線の寄
生容量を小さくすることができ、高速で、スタンバイサ
イクルからアクティブサイクル移行時にサブ電源線の電
圧を主電源線上の電圧レベルに復帰させることができ、
応じて高速動作する半導体装置を実現することができ
る。
【０４６４】請求項１９に係る発明に従えば、メイン電
源線とサブ電源線との間に、スタンバイサイクル時にお
いてこのサブ電源線上の電圧を一定の電圧レベルに保持
する保持手段を設けたため、スタンバイサイクル時にお
いてオフ状態とされるトランジスタのゲート−ソース間
を逆バイアス状態にしてより強いオフ状態とすることが
でき、サブスレッショルド電流を確実に抑制することが
できる。
【０４６５】請求項２０に係る発明に従えば、論理回路
の構成要素のトランジスタの一方導通ノードはすべてサ
ブ電源線に接続するように構成したため、スタンバイサ
イクルにおける入力信号の論理レベルが不定の場合にお
いても確実にサブスレッショルド電流を抑制することが
できる。
【０４６６】請求項２１に係る発明に従えば、論理ゲー
トのトランジスタは、その入力信号の論理レベルに応じ
てサブ電源線またはメイン電源線に接続し、スタンバイ
サイクルにおいてオフ状態にされるべきトランジスタの
一方導通ノードはサブ電源線に接続するため、スタンバ
イサイクルにおいて論理ゲートの出力信号振幅はメイン
電源線上の電圧レベルとされ、確実にサブスレッショル
ド電流を抑制することができる。
【０４６７】請求項２２に係る発明に従えば、メイン電
源線とサブ電源線との間に接続されるトランジスタのし
きい値電圧の絶対値をスタンバイサイクルにおいてアク
ティブサイクルにおけるそれによりも大きくしたため、
スタンバイサイクルにおいて確実にメイン電源線とサブ
電源線の間のリーク電流を抑制することができるととも
に、アクティブサイクル移行時におけるサブ電源線上の
電圧回復を高速に行なうことができる。
【０４６８】請求項２３に係る発明に従えば、メイン電
源線とサブ電源線との間に接続されるトランジスタをＳ
ＯＩ構造としたため、このトランジスタにおけるリーク
電流を低減することができる。
【０４６９】請求項２４に係る発明に従えば、サブ電源
線とメイン電源線との間に設けられるトランジスタのし
きい値電圧の変更を、その基板領域（ボディ領域）へ与
えるバイアス電圧の変更により実現しているため、容易
かつ確実にこのトランジスタのしきい値電圧を変更する
ことができる。また、サブ電源線とメイン電源線の間の
トランジスタがＳＯＩ構造を有する場合には、このトラ
ンジスタの接合容量は小さく、高速かつ低消費電流でこ
のトランジスタのしきい値電圧の変更を行なうことがで
きる。
【０４７０】請求項２５に係る発明に従えば、論理ゲー
トに含まれるトランジスタの一方導通ノードはすべてサ
ブ電源線に接続しているため、スタンバイサイクルにお
ける入力信号の論理レベルが予測不能の場合において
も、確実にサブスレッショルド電流を低減することがで
き、低消費電流の半導体装置を実現することができる。
【０４７１】請求項２６に係る発明に従えば、論理ゲー
トに含まれるトランジスタに関し、スタンバイサイクル
時オフ状態とされるトランジスタの一方導通ノードをサ
ブ電源線に接続し、オン状態とされるトランジスタの一
方導通ノードをメイン電源線に接続するため、スタンバ
イサイクルにおける論理ゲートの出力信号振幅はメイン
電源線の電圧レベルとすることができ、オフ状態とされ
るトランジスタを確実により深いオフ状態とすることが
でき、サブスレッショルド電流をより確実に低減するこ
とができる。
【０４７２】請求項２７に係る発明に従えば、メイン電
源線とサブ電源線の間に設けられるトランジスタのしき
い値電圧の絶対値が論理ゲートの構成要素のトランジス
タのしきい値電圧の絶対値よりも大きくされており、低
しきい値トランジスタを論理ゲートの構成要素として利
用することができ、高速、かつ低消費電流で動作する半
導体装置を実現することができる。
【０４７３】請求項２８に係る発明に従えば、論理ゲー
トの構成要素であるトランジスタとして、ＳＯＩ構造の
トランジスタを用い、これらのＳＯＩ構造のトランジス
タの基板領域（ボディ領域）をメイン電源線に接続した
ため、論理ゲートの構成要素のトランジスタをスタンバ
イサイクル時確実に、より深いオフ状態とすることがで
き、よりサブスレッショルド電流を低減することができ
る。また、ＳＯＩ構造のトランジスタの接合容量は小さ
く、応じてサブ電源線の寄生容量を小さくすることがで
き、スタンバイサイクルからアクティブサイクル移行時
におけるサブ電源線の電圧回復を高速に行なうことがで
きる。
【０４７４】請求項２９に係る発明に従えば、サブ電源
線上の電圧と基準電圧とを比較する比較手段の出力信号
に従ってその抵抗値が変化し、メイン電源線とサブ電源
線の間に電流経路を形成する可変抵抗手段を、データ保
持モードが指定されたとき、高抵抗状態とし、メイン電
源線とサブ電源線とを電気的に分離するように構成した
ため、データ保持モードにおいてメイン電源線とサブ電
源線の間の電流経路が遮断され、メイン電源線とサブ電
源線の間の電流量が大幅に低減されるため、データ保持
モード時における消費電流を大幅に低減することができ
る。
【０４７５】請求項３０に係る発明に従えば、可変抵抗
手段を、メイン電源線とサブ電源線の間に接続される絶
縁ゲート型電界効果トランジスタで構成し、データ保持
モード時においてはこの絶縁ゲート型電界効果トランジ
スタのゲートへメイン電源線上の電圧の絶対値以上の絶
対値の電圧を印加するように構成したため、簡易な回路
構成で確実にこの絶縁ゲート型電界効果トランジスタを
強いオフ状態とすることができる。
【０４７６】請求項３１に係る発明に従えば、可変抵抗
手段を、比較手段の出力信号をゲートに受ける第１の絶
縁ゲート型電界効果トランジスタで構成し、この第１の
絶縁ゲート型電界効果トランジスタと直列に第２の絶縁
ゲート型電界効果トランジスタを設け、この第２の絶縁
ゲート型電界効果トランジスタのゲートへデータ保持モ
ード指定信号を与え、これら第１および第２の絶縁ゲー
ト型電界効果トランジスタをメイン電源線とサブ電源線
との間に直列に接続するように構成したため、メイン電
源線とサブ電源線の間に第１および第２の絶縁ゲート型
電界効果トランジスタが直列に接続され、このデータ保
持モード指定時においてメイン電源線とサブ電源線の間
で流れる電流をより低減することができる。
【０４７７】請求項３２に係る発明に従えば、データ保
持モードが指定されたときには、比較手段および基準電
圧発生手段を非活性状態とするように構成したため、デ
ータ保持モード指定時においてこれら比較手段および基
準電圧発生手段の動作を禁止し、これらの手段における
消費電流を低減することができ、データ保持モード時の
消費電流をより低減することができる。
【０４７８】請求項３３に係る発明に従えば、基準電圧
発生手段が発生する基準電圧の電圧レベルを調整可能と
したため、製造パラメータのばらつきなどにより所望の
電圧レベルの基準電圧が発生されない場合においても調
整手段により所望の電圧レベルの基準電圧を発生するこ
とができ、製造工程完了後において基準電圧レベルが不
良の場合においてもこの不良の基準電圧レベルを調整す
ることができ、半導体記憶装置の製造歩留りを向上させ
ることができる。
【０４７９】請求項３４に係る発明に従えば、基準電圧
レベルの調整を抵抗体とこの抵抗体と並列に設けられる
リンク素子とで構成したため、半導体記憶装置の機能テ
ストにより検出された不良救済のためのリンク素子溶断
と同一の工程で基準電圧のレベル調整を行なうことがで
き、追加の工程を必要とすることなく所望の電圧レベル
の基準電圧を発生することができる。
【０４８０】請求項３５に係る発明に従えば、データ保
持モード時においては、サブ電源線上の電圧と基準電圧
との比較結果に従ったサブ電源線上の電圧レベル調整を
禁止するように構成したため、このサブ電源線上の電圧
調整に消費される電流を低減することができ、データ保
持モード時の消費電流を低減することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体記憶装
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置のメモリセル選択
動作を示す動作波形図である。
【図３】 図１に示す半導体記憶装置のバッファおよび
制御回路の構成を概略的に示すブロック図である。
【図４】 図１に示すメモリアレイおよび入出力回路の
構成を示す図である。
【図５】 図３および図４に示す回路の動作を示す信号
波形図である。
【図６】 この発明の第１の実施例である電源回路の構
成を示す図である。
【図７】 図６に示す電源回路の動作を示す信号波形図
である。
【図８】 （Ａ）および（Ｂ）は図６に示す電源回路の
動作を説明するための図である。
【図９】 （Ａ）および（Ｂ）は図６に示す電源回路の
動作を説明するための図である。
【図１０】 この発明の一実施例であるコラム系回路の
ための電源回路の構成を示す図である。
【図１１】 図１０に示す電源回路の動作を示す信号波
形図である。
【図１２】 図６および図１０に示す電源回路の動作を
併せて示す信号波形図である。
【図１３】 図６および図１０に示すインピーダンス制
御信号を発生するためのシーケンスを示す図である。
【図１４】 図１３に示す制御信号発生シーケンスを実
現するための制御信号発生系の構成を示す図である。
【図１５】 この発明の第１の実施例の第１の変形例に
使用される多入力ＮＡＮＤ回路の構成の一例を示す図で
ある。
【図１６】 図１５に示す２入力ＮＡＮＤ回路に対する
可変インピーダンス電源線および可変インピーダンス接
地線の接続を示す図である。
【図１７】 この発明の第１の実施例において変形例と
して用いられる２入力ＮＡＮＤ回路に対する電源供給の
接続部を示す図である。
【図１８】 この発明の第１の実施例の変形例において
用いられる２入力ＮＯＲ回路の構成および出力信号の論
理レベルの変化を示す図である。
【図１９】 図１８に示す２入力ＮＯＲ回路の電源供給
の接続形態を示す図である。
【図２０】 図１８に示す２入力ＮＯＲ回路の出力信号
の論理レベルに応じた電源供給の接続態様を示す図であ
る。
【図２１】 この発明の第１の実施例の第２の変更例に
おけるロウ系回路のための電源回路の構成を示す図であ
る。
【図２２】 図２１に示す電源回路の動作を示す信号波
形図である。
【図２３】 （Ａ）は図２１に示す制御信号を発生する
ための構成を示し、（Ｂ）は（Ａ）に示す回路の動作を
示す信号波形図である。
【図２４】 （Ａ）はこの発明の第２の実施例である電
源回路の構成を示し、（Ｂ）はその動作波形を示す図で
ある。
【図２５】 この発明の第２の実施例である電源回路の
構成およびその動作波形を示す図である。
【図２６】 この発明の第２の実施例である電源回路の
全体の構成を示す図である。
【図２７】 この発明の第３の実施例である電源回路の
構成を示す図である。
【図２８】 図２７に示す電源回路の動作を示す信号波
形図である。
【図２９】 図２７に示す制御信号を発生するための構
成を示す図である。
【図３０】 図２９に示す回路の動作を示す信号波形図
である。
【図３１】 この発明の第４の実施例が適用されるＤＲ
ＡＭの全体の構成を示す図である。
【図３２】 この発明の第４の実施例である電源回路の
構成を示す図である。
【図３３】 図３２に示す電源回路の構成の一例を示す
図である。
【図３４】 この発明の第５の実施例である半導体装置
の要部の構成を示す図である。
【図３５】 図３４に示す半導体装置の動作を示す信号
波形図である。
【図３６】 図３４に示すインバータ回路の概略断面構
造を示す図である。
【図３７】 この発明の第５の実施例の変形例を示す図
である。
【図３８】 この発明の第６の実施例である半導体装置
の要部の構成を示す図である。
【図３９】 図３８に示す半導体装置の動作を示す信号
波形図である。
【図４０】 図３８に示す主電源線と可変インピーダン
ス電源線を接続するトランジスタの基板バイアス発生回
路の構成の一例を示す図である。
【図４１】 図３８に示す可変インピーダンス接地線と
主接地線とを接続するトランジスタの基板バイアス電圧
を発生回路の構成の一例を示す図である。
【図４２】 図３８に示す主電源線と可変インピーダン
ス電源線とを接続するトランジスタの断面構造を示す図
である。
【図４３】 この発明の第７の実施例である可変インピ
ーダンス電源線と主電源線とを接続するトランジスタの
断面構造を概略的に示す図である。
【図４４】 この発明の第８の実施例の半導体装置の要
部の構成を示す図である。
【図４５】 この発明の第９の実施例である半導体装置
の要部の構成を示す図である。
【図４６】 この発明の第１０の実施例である半導体記
憶装置の要部の構成を示す図である。
【図４７】 図４６に示す半導体装置の動作を示す波形
図である。
【図４８】 図４６に示すスイッチ回路の構成の一例を
示す図である。
【図４９】 この発明の第１１の実施例である半導体記
憶装置の要部の構成を示す図である。
【図５０】 この発明の第１２の実施例である半導体記
憶装置の要部の構成を示す図である。
【図５１】 図５０に示す基準電圧Ｖｒｅｆ１と電圧Ｖ
ＣＬとを比較する比較回路の構成の一例を示す図であ
る。
【図５２】 図５０に示す基準電圧Ｖｒｅｆ２と電圧Ｖ
ＳＬとを比較する回路の構成の一例を示す図である。
【図５３】 図５０に示す基準電圧発生回路の構成を概
略的に示す図である。
【図５４】 図５３に示す基準電圧Ｖｒｅｆ１およびＶ
ｒｅｆ２を発生する回路の詳細構成の一例を示す図であ
る。
【図５５】 この発明の第１２の実施例の第１の変更例
の構成を示す図である。
【図５６】 この発明の第１２の実施例の第２の変更例
の構成を示す図である。
【図５７】 この発明の第１２の実施例の第３の変更例
の構成を示す図である。
【図５８】 この発明の第１３の実施例である半導体記
憶装置の要部の構成を示す図である。
【図５９】 図５８に示すトリマブル基準電圧発生回路
の具体的構成を示す図である。
【図６０】 従来のＣＭＯＳインバータの構成を示す図
である。
【図６１】 ＭＯＳトランジスタのサブスレッショルド
電流特性を示す図である。
【図６２】 従来の可変インピーダンス電源線の構成を
示す図である。
【図６３】 図６２に示す電源回路の動作を示す信号波
形図である。
【符号の説明】
１ 主電源線、４ 主接地線、２０ 第１の電源ノー
ド、３０ 第２の電源ノード、１００ メモリセルアレ
イ、１０２ アドレスバッファ、１０４ 行選択回路、
１０６ 列選択回路、１０８ 入出力回路、１２０ 電
源電圧供給回路、１３０ 接地電圧供給回路、１１０
制御回路、２ 可変インピーダンス電源線、３ 可変イ
ンピーダンス電源線、５ 可変インピーダンス接地線、
６ 可変インピーダンス接地線、Ｑ３，Ｑ４ ｐチャネ
ルＭＯＳトランジスタ、Ｑ５，Ｑ６ｎチャネルＭＯＳト
ランジスタ、Ｒ１〜Ｒ４ 抵抗素子、Ｑ７ ｐチャネル
ＭＯＳトランジスタ、Ｑ８ ｎチャネルＭＯＳトランジ
スタ、Ｒａ３，Ｒｂ３ 抵抗素子、ＦＲ１〜ＦＲｎ，Ｆ
Ｃ１〜ＦＣｎ インバータ、３０４ センスアンプ活性
化信号発生回路、３０６ インターロック信号発生回
路、３０８ インピーダンス制御信号発生回路、３１４
ａ，３１４ｂ，３１４ｃ ロウ系電源回路、３２０ コ
ラム系電源回路、３３５ ２入力ＮＡＮＤ回路、３４５
２入力ＮＯＲ回路、４０２，４０３ 可変インピーダ
ンス電源線、４０５，４０６ 可変インピーダンス接地
線、Ｑ１０，Ｑ１２ ｐチャネルＭＯＳトランジスタ、
Ｑ１１，Ｑ１３ ｎチャネルＭＯＳトランジスタ、Ｒ１
０〜Ｒ１３ 抵抗素子、４５０，４５２，４５４ ロウ
系回路、５００ 可変インピーダンス電源線、５０１
差動増幅器、５０５ 可変インピーダンス接地線、５０
６ 差動増幅器、５００ａ，５００ｂ 可変インピーダ
ンス電源線、５０５ａ，５０５ｂ 可変インピーダンス
接地線、５０１ａ，５０１ｂ，５０６ａ，５０６ｂ 差
動増幅器、Ｑ２０ａ，Ｑ２１ａ，Ｑ２０ｂ，Ｑ２１ｂ
ｐチャネルＭＯＳトランジスタ、Ｑ２２ａ，Ｑ２３ａ，
Ｑ２２ｂ，Ｑ２３ｂ ｎチャネルＭＯＳトランジスタ、
６００，６０１ 可変インピーダンス電源線、６０２，
６０３ 可変インピーダンス接地線、６１０ 定電圧発
生回路、Ｑ３３，Ｑ３１ ｐチャネルＭＯＳトランジス
タ、Ｑ３４，Ｑ３２ ｎチャネルＭＯＳトランジスタ、
Ｒａａ，Ｒａｂ，Ｒｂａ，Ｒｂｂ 抵抗素子、６５４
保持モード検出回路、６５６ リフレッシュ制御回路、
６６８ インターロック信号発生回路、６６２ 制御信
号発生回路、６６４ 制御信号発生回路、７００−１〜
７００−ｎ 電源回路、７１０ ブロック選択信号発生
回路、７２０ インピーダンス変更制御信号発生回路、
７３１，７３２可変インピーダンス電源線、７３３，７
３４ 可変インピーダンス接地線、Ｑ４０〜Ｑ４３ ｐ
チャネルＭＯＳトランジスタ、Ｑ４５〜Ｑ４８ ｎチャ
ネルＭＯＳトランジスタ、Ｒ４０〜Ｒ４３ 抵抗素子、
７６２ａ，７６２ｂ 差動増幅器、Ｑ５０ａ，Ｑ５０
ｂ，Ｑ６０ａ，Ｑ６０ｂ スイッチング用ＭＯＳトラン
ジスタ、ＰＱ５０〜ＰＱ５２，Ｑ８０ｐ〜Ｑ８２ｐ Ｓ
ＯＩ構造ｐチャネルＭＯＳトランジスタ、ＮＱ５０〜Ｎ
Ｑ５２，Ｑ８０ｎ〜Ｑ８２ｎ ＳＯＩ構造ｎチャネルＭ
ＯＳトランジスタ、７６０ 可変インピーダンス電源
線、７６１ａ，７６１ｂ差動増幅器、７６２ 可変イン
ピーダンス接地線、７６５ 半導体基板、７６６ 絶縁
層、７６４ 半導体層、Ｑ６０ａ，Ｑ６０ｂ スイッチ
ングＭＯＳトランジスタ、８１０ 半導体層、８１１
絶縁層、８１２，８１４ 不純物領域、８１３ 基板領
域（ボディ領域）、８２０ 可変インピーダンス電源
線、８２２可変インピーダンス接地線、８２４，８２６
電圧調整器、Ｑ９０ａ，Ｑ９５ａ ｐチャネルＭＯＳ
トランジスタ、Ｑ９０ｂ，Ｑ９５ｂ ｎチャネルＭＯＳ
トランジスタ、ＳＷａ，ＳＷｂ スイッチ回路、８５
４，８５６ 比較回路、８６０ Ｖｒｅｆ１発生回路、
８６２ Ｖｒｅｆ２発生回路、Ｑ９７ａ ｐチャネルＭ
ＯＳトランジスタ、Ｑ９７ｂ ｎチャネルＭＯＳトラン
ジスタ、ＩＶ９０，ＩＶ９１ インバータ、８８０ Ｖ
ｒｅｆ１発生回路、８８２ Ｖｒｅｆ２発生回路、８８
４，８８６ 比較回路、８９０，８９２ トリマブル基
準電圧発生回路。
フロントページの続き (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 スタンバイサイクル時にローレベルとな
    り、アクティブサイクル時にハイレベルとなる信号を入
    力ノードに受ける半導体装置であって、前記アクティブ
    サイクルは前記信号がローレベルからハイレベルに変化
    するセット期間とローレベルを維持する保持期間とを有
    し、 前記ハイレベルに相当する電圧を受ける第１の電源ノー
    ド、 前記第１の電源ノードに結合され、前記第１の電源ノー
    ドに与えられた電圧を伝達する第１の電源線、 第２の電源線、 前記第１の電源線と前記第２の電源線との間に接続され
    る第１の抵抗手段、 前記スタンバイサイクルおよび前記セット期間の間導通
    し、前記保持期間の間非導通となる、前記第１の電源線
    と前記第２の電源線との間に接続される第１のスイッチ
    ング手段、 前記ローレベルに相当する電圧を受ける第２の電源ノー
    ド、 前記第２の電源ノードに与えられた電圧を伝達する第３
    の電源線、 第４の電源線、 前記第３の電源線と前記第４の電源線とを接続する第２
    の抵抗手段、 前記スタンバイサイクルの間非導通となり、前記アクテ
    ィブサイクルの間導通する、前記第３の電源線と前記第
    ４の電源線との間に接続される第２のスイッチング手
    段、および前記第２の電源線上の電圧と前記第４の電源
    線上の電圧を動作電源電圧として動作し、前記入力ノー
    ド上の信号に所定の論理処理を行なって出力する論理ゲ
    ートを備える、半導体装置。
  2. 【請求項２】 スタンバイサイクル時にハイレベルとな
    り、アクティブサイクル時にローレベルとなる信号を入
    力ノードに受ける半導体装置であって、前記アクティブ
    サイクルは前記信号がハイレベルからローレベルに変化
    するセット期間とローレベルを維持する保存期間とを有
    し、 前記ハイレベルに相当する電圧を受ける第１の電源ノー
    ドと、 前記第１の電源ノードに結合され、前記第１の電源ノー
    ドに与えられた電圧を伝達する第１の電源線、 前記第２の電源線、 前記第１の電源線と前記第２の電源線とを接続する第１
    の抵抗手段、 前記第１の電源線と前記第２の電源線との間に接続さ
    れ、前記スタンバイサイクル時に非導通となり、前記ア
    クティブサイクル時に導通する第１のスイッチング手
    段、 前記ローレベルに相当する電圧を受ける第２の電源ノー
    ド、 前記第２の電源ノードに接続され、前記第２の電源ノー
    ドに与えられた電圧を伝達する第３の電源線、 第４の電源線、 前記第３の電源線と前記第４の電源線とを接続する第２
    の抵抗手段、 前記第３の電源線と前記第４の電源線との間に接続さ
    れ、前記スタンバイサイクル時および前記セット期間に
    導通し、前記保持期間に非導通となる第２のスイッチン
    グ手段、および前記第２の電源線上の電圧と前記第４の
    電源線上の電圧とを動作電源電圧として動作し、前記入
    力ノードに与えられた信号に所定の論理処理を行なう論
    理ゲートとを備える、半導体装置。
  3. 【請求項３】 前記スタンバイサイクルは、前記アクセ
    スサイクル完了後入力信号のレベルが初期状態に復帰す
    るリセット期間を含み、前記第１および第２のスイッチ
    ング手段は前記リセット期間の間ともに導通状態とな
    る、請求項１または２に記載の半導体装置。
  4. 【請求項４】 スタンバイサイクル時に第１の論理レベ
    ルとなり、アクティブサイクル時に第２の論理レベルと
    なる信号を出力する論理ゲートを備え、前記アクティブ
    サイクルは、前記信号の論理レベルが変化するセット期
    間と前記第２の論理レベルを保持する保持期間とを有
    し、 第１の電源ノードから前記第１の論理レベルに相当する
    電圧を供給され、前記論理ゲートのための一方動作電源
    線として作用する第１の電源線、 前記第１の電源ノードと前記第１の電源線との間に接続
    される第１の可変インピーダンス手段、 第２の電源ノードから前記第２の論理レベルに相当する
    電圧を供給され、前記論理ゲートの他方動作電源線とし
    て作用する第２の電源線、 前記第２の電源ノードと前記第２の電源線との間に接続
    される第２の可変インピーダンス手段、および前記スタ
    ンバイサイクル時前記第１の可変インピーダンス手段を
    低インピーダンス状態としかつ前記第２の可変インピー
    ダンス手段を高インピーダンス状態とし、前記セット期
    間に前記第１および第２の可変インピーダンスをともに
    低インピーダンス状態としかつ前記保持期間に前記第１
    の可変インピーダンス手段を高インピーダンス状態と
    し、かつ前記第２の可変インピーダンス手段を低インピ
    ーダンス状態とするインピーダンス変更手段を備える、
    半導体装置。
  5. 【請求項５】 第１の論理レベルに相当する電圧を受け
    る第１の電源ノード、 第１の電源線、 第２の論理レベルに相当する電圧を受ける第２の電源ノ
    ード、 第２の電源線、 前記第１の電源線上の電圧と前記第２の電源線上の電圧
    とを動作電源電圧として動作し、入力信号に所定の論理
    処理を施して出力する論理ゲートを備え、前記論理ゲー
    トは、動作サイクルとしてスタンバイサイクルと該出力
    信号の論理レベルが確定状態へ移行するセット期間と、
    該確定状態を保持する保持期間とを有し、 前記第１の電源線と前記第１の電源ノードとの間に接続
    され、前記スタンバイサイクルおよび前記保持期間に高
    インピーダンス状態となり、前記セット期間に低インピ
    ーダンス状態となる第１の可変インピーダンス手段、お
    よび前記第２の電源線と前記第２の電源ノードとの間に
    接続され、前記スタンバイサイクルおよび前記保持期間
    に高インピーダンス状態となり、前記セット期間に低イ
    ンピーダンス状態となる第２の可変インピーダンス手段
    を備える、半導体装置。
  6. 【請求項６】 前記第１の電源ノードから電圧を供給さ
    れる第３の電源線、 前記第２の電源ノードから電圧を供給される第４の電源
    線、 前記第１の電源ノードと前記第３の電源線との間に設け
    られ、前記保持期間に高インピーダンス状態となり、前
    記スタンバイサイクルおよびセット期間に低インピーダ
    ンス状態となる第３の可変インピーダンス手段、 前記第２の電源ノードと前記第４の電源線との間に設け
    られ、前記スタンバイサイクルおよび前記セット期間に
    高インピーダンス状態となり、前記保持期間にに低イン
    ピーダンス状態となる第４の可変インピーダンス手段、
    および前記第３の電源線上の電圧および前記第４の電源
    線上の電圧を動作電源電圧として動作し、前記保持期間
    に与えられた入力信号に所定の論理処理を行なって出力
    する第２の論理ゲートをさらに備える、請求項４または
    ５に記載の半導体装置。
  7. 【請求項７】 前記可変インピーダンス手段は高インピ
    ーダンス状態において対応の電源線を電気的にフローテ
    ィング状態に設定する手段を含む、請求項４ないし６の
    いずれかに記載の半導体装置。
  8. 【請求項８】 第１の論理レベルの電圧を伝達する第１
    の主電源線と、 第１の副電源線と、 第２の副電源線と、 前記第１の主電源線と前記第１の副電源線とを接続する
    第１の抵抗手段と、 前記第１の主電源線と前記第２の副電源線とを接続する
    第２の抵抗手段と、 前記第１の主電源線と前記第１の副電源線とを選択的に
    接続する第１のスイッチング手段と、 前記第１の主電源線と前記第２の副電源線とを選択的に
    接続する第２のスイッチング素子と、 第２の論理レベルの電圧を伝達する第２の主電源線と、 第３の副電源線と、 第４の副電源線と、 前記第２の主電源線と前記第３の副電源線とを接続する
    第３の抵抗手段と、 前記第２の主電源線と前記第４の副電源線とを接続する
    第４の抵抗手段と、 前記第２の主電源線と前記第３の副電源線との間に前記
    第３の抵抗手段と並列に接続される第３のスイッチング
    手段と、 前記第２の主電源線と前記第４の副電源線との間に前記
    第４の抵抗手段と並列に接続される第４のスイッチング
    手段と、 前記第１の副電源線上の電圧と前記第４の副電源線上の
    電圧を動作電源電圧として動作し、与えられた入力信号
    に所定の論理処理を行なって出力する第１の論理ゲート
    と、 前記第２の副電源線上の電圧と前記第３の副電源線上の
    電圧を動作電源電圧として動作し、前記第１の論理ゲー
    トの出力を受けて所定の論理処理を行なって出力する第
    ２の論理ゲートとを備え、 前記第１および第２の論理ゲートは外部制御信号により
    決定される動作サイクルを有し、 前記外部制御信号の活性化に応答して前記第２のスイッ
    チング手段および前記第４のスイッチング手段を導通状
    態とし、前記外部制御信号の非活性化に応答して前記第
    ２および第４のスイッチング手段を非導通状態とする第
    １の制御手段と、 前記外部制御信号の活性化に応答して第１の所定期間前
    記第１および第３のスイッチング手段を導通状態とし、
    前記第１の所定期間経過後前記外部制御信号の活性状態
    の間前記第１および第３のスイッチング手段を非導通状
    態とし、かつさらに前記外部制御信号の非活性化に応答
    して第２の所定期間前記第１および第３のスイッチング
    手段を導通状態とし、前記第２の所定期間経過後前記外
    部制御信号の非活性状態の間前記第１および第３のスイ
    ッチング手段を非活性状態とする第２の制御手段を備え
    る、半導体装置。
  9. 【請求項９】 第１の論理レベルの電圧を伝達する第１
    の主電源線と、 第１の副電源線と、 第２の副電源線と、 前記第１の主電源線と前記第１の副電源線とを接続する
    第１の抵抗手段と、 前記第１の主電源線と前記第２の副電源線とを接続する
    第２の抵抗手段と、 前記第１の主電源線と前記第１の副電源線との間に前記
    第１の抵抗手段と並列に接続される第１のスイッチング
    手段と、 前記第１の主電源線と前記第２の副電源線との間に前記
    第２の抵抗手段と並列に接続される第２のスイッチング
    手段と、 第２の論理レベルの電圧を伝達する第２の主電源線と、 第３の副電源線と、 第４の副電源線と、 前記第２の主電源線と前記第３の副電源線とを接続する
    第３の抵抗手段と、 前記第２の主電源線と前記第４の副電源線とを接続する
    第４の抵抗手段と、 前記第２の主電源線と前記第３の副電源線との間に前記
    第３の抵抗手段と並列に接続される第３のスイッチング
    手段と、 前記第２の主電源線と前記第４の副電源線との間に前記
    第４の抵抗手段と並列に接続される第４のスイッチング
    手段と、 前記第２の副電源線上の電圧および前記第３の副電源線
    上の電圧を動作電源電圧として動作し、与えられた信号
    に所定の論理処理を行なって出力する第１の論理ゲート
    と、 前記第１の副電源線上の電圧と前記第４の副電源線上の
    電圧を動作電源電圧として動作し、前記第１の論理ゲー
    トの出力を受けて所定の論理処理を行なって出力する第
    ２の論理ゲートとを備え、 前記第１および第２の論理ゲートは外部制御信号により
    決定される動作サイクルを有し、 前記外部制御信号の活性化に応答して前記第２および第
    ３のスイッチング手段を導通状態とし、前記外部制御信
    号の非活性化に応答して所定時間経過後前記第２および
    第４のスイッチング手段を非導通状態とする第１の制御
    手段と、 前記外部制御信号の活性化に応答して第１の所定期間の
    間前記第１および第３のスイッチング手段を導通状態と
    し、前記第１の所定期間経過後前記外部制御信号の活性
    状態の間前記第１および第３のスイッチング手段を非導
    通状態とし、前記外部制御信号の非活性化に応答して第
    ２の所定期間前記第１および第３のスイッチング手段を
    導通状態とし、前記第２の所定期間経過後前記外部制御
    信号の非活性状態の間前記第１および第３のスイッチン
    グ手段を非導通状態とする第２の制御手段を備える、半
    導体装置。
  10. 【請求項１０】 行列状に配列される複数のメモリセル
    と、 第１の論理レベルの電圧が供給される第１の電源ノード
    と、 第１の電源線と、 前記第１の電源ノードと前記第１の電源線との間に接続
    され、前記第１の電源ノードの電圧を前記第１の電源線
    上へ伝達するための、そのインピーダンスが変更可能な
    第１の可変インピーダンス手段と、 第２の論理レベルの電圧が供給される第２の電源ノード
    と、 第２の電源線と、 前記第２の電源ノードと前記第２の電源線との間に接続
    され、前記第２の電源ノードの電圧を前記第２の電源線
    上へ伝達するための、そのインピーダンスが変更可能な
    第２の可変インピーダンス手段と、 前記第１の電源線上の電圧と前記第２の電源線上の電圧
    とを動作電源電圧として動作し、前記複数のメモリセル
    の行選択に関連する動作を行なうロウ系回路と、 前記複数のメモリセルのうちの選択されたメモリセルの
    記憶情報を検知し増幅するためのセンスアンプ手段と、 外部から与えられる外部ロウアドレスストローブ信号に
    応答して内部ロウアドレスストローブ信号を発生する手
    段と、 前記内部ロウアドレスストローブ信号に応答して、前記
    第１および第２の可変インピーダンス手段を低インピー
    ダンス状態に設定する第１の制御手段と、 前記内部ロウアドレスストローブ信号に応答して前記セ
    ンスアンプ手段を活性化するためのセンスアンプ活性化
    信号を発生する手段と、 前記センスアンプ活性化信号に応答して活性状態とさ
    れ、前記外部ロウアドレスストローブ信号の非活性化に
    応答して非活性化され、活性化時前記複数のメモリセル
    の列選択動作を可能にするインターロック信号を発生す
    る手段と、 前記インターロック信号の活性化前、前記ロウ系回路の
    出力の確定後、前記第１および第２の可変インピーダン
    ス手段の少なくとも一方を高インピーダンス状態に設定
    する手段と、 前記インターロック信号の非活性化に応答して前記第１
    および第２の可変インピーダンス手段をともに低インピ
    ーダンス状態とする手段と、 前記内部ロウアドレスストローブ信号の非活性化に応答
    して、前記第１および第２の可変インピーダンス手段の
    前記一方とは別の可変インピーダンス手段を高インピー
    ダンス状態に設定する手段とを備え、 前記第１および第２の可変インピーダンス手段の高イン
    ピーダンス状態とされる可変インピーダンス手段は、前
    記ロウ系回路が前記内部ロウアドレスストローブ信号の
    非活性化時に出力する信号の論理レベルにより予め一意
    的に決定される、半導体装置。
  11. 【請求項１１】 第３の電源線と、 前記第１の電源ノードと前記第３の電源線との間に接続
    され、前記第１の電源ノード上の電圧を前記第３の電源
    線上へ伝達するためのそのインピーダンスが変更可能な
    第３の可変インピーダンス手段と、 第４の電源線と、 前記第４の電源線と前記第２の電源ノードとの間に接続
    され、前記第２の電源ノード上の電圧を前記第４の電源
    線上へ伝達するための、そのインピーダンスが変更可能
    な第４の可変インピーダンス手段と、 前記第３および第４の電源線上の電圧を動作電源電圧と
    して動作し、前記複数のメモリセルの列選択に関連する
    動作を行なうコラム系回路と、 前記インターロック信号の活性化時、前記第３および第
    ４の可変インピーダンス手段を低インピーダンス状態と
    し、前記インターロック信号の非活性化時前記第３およ
    び第４の可変インピーダンス手段を高インピーダンス状
    態とする手段をさらに備える、請求項１０記載の半導体
    装置。
  12. 【請求項１２】 前記抵抗手段は、対応の電源線または
    副電源線と対応の電源ノードまたは主電源線との間に設
    けられる絶縁ゲート型電界効果トランジスタと、前記対
    応の電源線または副電源線上の電圧を所定の基準電圧レ
    ベルと比較し、前記対応の電源線または副電源線上の電
    圧が前記所定の基準電圧レベルと対応の電源ノードまた
    は主電源線上の電圧との間のレベルのとき前記絶縁ゲー
    ト型電界効果トランジスタを非導通状態とし、それ以外
    のとき前記絶縁ゲート型電界効果トランジスタを導通状
    態とする比較器を含む、請求項１ないし３、８および９
    のいずれかに記載の半導体装置。
  13. 【請求項１３】 前記可変インピーダンス手段は、対応
    の電源線と対応の電源ノードとの間に設けられる絶縁ゲ
    ート型電界効果トランジスタと、 前記対応の電源線上の電圧を所定の基準電圧レベルと比
    較し、前記対応の電源線上の電圧が前記所定の基準電圧
    レベルと対応の電源ノード上の電圧の間のレベルのとき
    前記絶縁ゲート型電界効果トランジスタを非導通状態と
    し、それ以外のとき前記絶縁ゲート型電界効果トランジ
    スタを導通状態とする比較器を含む、請求項４ないし
    ６、１０および１１のいずれかに記載の半導体装置。
  14. 【請求項１４】 前記可変インピーダンス手段は、デー
    タ保持モード指示信号に応答して非導通状態となる絶縁
    ゲート電界効果トランジスタと、前記絶縁ゲート型電界
    効果トランジスタと直列に接続される抵抗とを含む、請
    求項１０記載の半導体装置。
  15. 【請求項１５】 第５の電源線と、 前記第１の電源ノードと前記第５の電源線との間に接続
    され、前記第１の電源ノード上の電圧を前記第５の電源
    線上に伝達する、そのインピーダンスが変更可能な第５
    の可変インピーダンス手段と、 第６の電源線と、 前記第２の電源ノードと前記第６の電源線との間に接続
    され、前記第２の電源ノード上の電圧を前記第６の電源
    線上に伝達する、そのインピーダンスが変更可能な第６
    の可変インピーダンス手段と、 前記第５および第６の電源線上から電圧を供給され、所
    定の基準電圧を発生する基準電圧発生手段と、 スタンバイ動作時前記第５および第６の可変インピーダ
    ンス手段を高インピーダンス状態とし、それ以外のとき
    前記第５および第６の可変インピーダンス手段を低イン
    ピーダンス状態とする手段をさらに備える、請求項１
    ０、１１、１３および１４のいずれかに記載の半導体装
    置。
  16. 【請求項１６】 データ保持モード指示信号に応答し
    て、前記インターロック信号を常時非活性状態に保持す
    る手段をさらに備える、請求項１０、１１、１３、１
    ４、および１５のいずれかに記載の半導体装置。
  17. 【請求項１７】 前記複数のメモリセルは複数のブロッ
    クに分割され、かつ前記ロウ系回路は前記複数のブロッ
    ク各々に対応して設けられ、 アクティブサイクル時、前記複数のブロックのうちの特
    定のブロックを指定するブロック選択信号に応答して、
    前記ブロック選択信号が指定するブロック以外に対して
    設けられたロウ系回路に対して設けられた高インピーダ
    ンス状態に設定された可変インピーダンス手段を、対応
    の電源線が電気的にフローティング状態となるようにイ
    ンピーダンスを調整する手段をさらに含む、請求項１
    ０、１１、および１３ないし１６のいずれかに記載の半
    導体装置。
  18. 【請求項１８】 第１の論理の電圧を伝達する第１のメ
    イン電源線と、 第１のサブ電源線と、 絶縁層上に素子形成領域となる半導体層が形成されるＳ
    ＯＩ構造を有し、かつ入力信号を受けるゲートと、前記
    第１のサブ電源線に接続される一方導通ノードと、内部
    出力ノードに接続される他方導通ノードと、前記第１の
    メイン電源線に接続されかつ導通時チャネルが形成され
    るボディ領域とを有する第１の絶縁ゲート型電界効果ト
    ランジスタを含む論理ゲートと、 アクティブサイクルとスタンバイサイクルとを有する前
    記論理ゲートの動作サイクルを規定する動作サイクル規
    定信号に応答するように設けられ、前記動作サイクル規
    定信号が前記アクティブサイクルを規定するとき導通し
    て前記第１のメイン電源線と前記第１のサブ電源線とを
    電気的に接続する第１のスイッチングトランジスタを備
    える、半導体装置。
  19. 【請求項１９】 前記スタンバイサイクル時、前記第１
    の論理の電圧と前記第１の論理と異なる第２の論理の電
    圧の間の一定の電圧レベルに前記第１のサブ電源線を保
    持する保持手段をさらに備える、請求項１８記載の半導
    体装置。
  20. 【請求項２０】 第２の論理レベルの電圧を伝達する第
    ２のメイン電源線と、 第２のサブ電源線と、 前記動作サイクル規定信号が前記アクティブサイクルを
    指定するとき導通し、前記第２のメイン電源線と前記第
    ２のサブ電源線とを電気的に接続する第２のスイッチン
    グトランジスタをさらに備え、 前記論理ゲートは、さらに、 前記ＳＯＩ構造を有し、前記入力信号を受けるゲート
    と、前記第２のサブ電源線に接続される一方導通ノード
    と、前記内部出力ノードに接続される他方導通ノード
    と、前記第２のメイン電源線に接続されるボディ領域と
    を有する、前記第１の絶縁ゲート型電界効果トランジス
    タと異なる導電型を有する第２の絶縁ゲート型電界効果
    トランジスタを備える、請求項１８または１９に記載の
    半導体装置。
  21. 【請求項２１】 第２の論理の電圧を伝達する第２のメ
    イン電源線と、 第２のサブ電源線と、 前記動作サイクル規定信号が前記アクティブサイクルを
    指定するとき導通し、前記第２のメイン電源線と前記第
    ２のサブ電源線とを電気的に接続する第２のスイッチン
    グトランジスタとをさらに備え、かつ前記論理ゲートは
    さらに、 前記ＳＯＩ構造を有し、かつ前記第２のメイン電源線に
    接続される一方導通ノードと、前記内部出力ノードに接
    続される他方導通ノードと、前記入力信号を受けるゲー
    トと、前記第２のメイン電源線に接続されるボディ領域
    とを有しかつ前記第１の絶縁ゲート型電界効果トランジ
    スタと異なる導電型を有する第２の絶縁ゲート型電界効
    果トランジスタをさらに備える、請求項１８または１９
    に記載の半導体装置。
  22. 【請求項２２】 メイン電源線とサブ電源線とを有する
    階層電源構成を有しかつ動作サイクルとしてスタンバイ
    サイクルとアクティブサイクルとを有する半導体装置で
    あって、 前記スタンバイサイクルと前記アクティブサイクルとを
    規定する動作サイクル規定信号に応答するように設けら
    れ、前記動作サイクル規定信号が前記アクティブサイク
    ルを指定するとき導通し、前記メイン電源線と前記サブ
    電源線とを電気的に接続するスイッチング用絶縁ゲート
    型電界効果トランジスタと、 前記動作サイクル規定信号に応答して動作し、前記スタ
    ンバイサイクル時における前記スイッチング用絶縁ゲー
    ト型電界効果トランジスタのしきい値電圧の絶対値を前
    記アクティブサイクルにおけるそれよりも大きくするし
    きい値変更手段を備える、半導体装置。
  23. 【請求項２３】 前記スイッチング用絶縁ゲート型電界
    効果トランジスタは、絶縁層上に形成される半導体層に
    形成される、請求項２２記載の半導体装置。
  24. 【請求項２４】 前記しきい値変更手段は、 前記動作サイクル規定信号が前記スタンバイサイクルを
    示すとき、前記スイッチング用絶縁ゲート型電界効果ト
    ランジスタの導通時チャネルが形成される基板領域へ印
    加されるバイアス電圧の絶対値を前記アクティブサイク
    ル時のそれよりも大きくする手段を含む、請求項２２ま
    たは２３に記載の半導体装置。
  25. 【請求項２５】 前記メイン電源線は、第１の論理の電
    圧を伝達する第１のメイン電源線と、第２の論理の電圧
    を伝達する第２のメイン電源線とを有し、かつ前記サブ
    電源線は前記第１および第２のメイン電源線それぞれに
    対応して配置される第１および第２のサブ電源線を有
    し、 入力信号に応答して前記第１のサブ電源線と内部出力ノ
    ードとを電気的に接続する第１の絶縁ゲート型電界効果
    トランジスタと、前記入力信号に応答して前記第１の絶
    縁ゲート型電界効果トランジスタと相補的に導通し、前
    記第２のサブ電源線と前記内部出力ノードとを電気的に
    接続する第２の絶縁ゲート型電界効果トランジスタを含
    む論理ゲートをさらに備える、請求項２２ないし２４の
    いずれかに記載の半導体装置。
  26. 【請求項２６】 前記メイン電源線は、第１の論理の電
    圧を伝達する第１のメイン電源線と、第２の論理の電圧
    を伝達する第２のメイン電源線とを有し、かつ前記サブ
    電源線は、前記第１および第２のメイン電源線それぞれ
    に対応して配置される第１および第２のサブ電源線を有
    し、かつ入力信号に応答して前記第１のサブ電源線と内
    部出力ノードとを電気的に接続する第１の絶縁ゲート型
    電界効果トランジスタと、前記入力信号に応答して前記
    第１の絶縁ゲート型電界効果トランジスタと相補的に導
    通し、前記第２のメイン電源線と前記内部出力ノードと
    を電気的に接続する第２の絶縁ゲート型電界効果トラン
    ジスタを含む論理ゲートをさらに備える、請求項２２な
    いし２４のいずれかに記載の半導体装置。
  27. 【請求項２７】 前記スイッチング用絶縁ゲート型電界
    効果トランジスタのしきい値電圧の絶対値は前記論理ゲ
    ートに含まれる第１および第２の絶縁ゲート型電界効果
    トランジスタのしきい値電圧の絶対値よりも大きくされ
    る、請求項２５または２６に記載の半導体装置。
  28. 【請求項２８】 前記論理ゲートに含まれる第１および
    第２の絶縁ゲート型電界効果トランジスタは、絶縁層上
    に形成された半導体層に形成され、かつ前記第１および
    第２の絶縁ゲート型電界効果トランジスタの導通時チャ
    ネルが形成される基板領域は前記第１および第２のメイ
    ン電源線へそれぞれ接続される、請求項２５ないし２７
    のいずれかに記載の半導体装置。
  29. 【請求項２９】 メイン電源線と、前記メイン電源線と
    選択的に結合されて前記メイン電源線上の電圧が伝達さ
    れるサブ電源線と、前記サブ電源線上の電圧を一方動作
    電源電圧として動作する内部回路とを有する半導体記憶
    装置であって、 基準電圧を発生するための基準電圧発生手段と、 前記サブ電源線上の電圧と前記基準電圧発生手段からの
    基準電圧とを比較し、該比較結果に従った信号を出力す
    る比較手段と、 前記メイン電源線と前記サブ電源線との間に設けられ、
    前記比較手段からの出力信号に従ってその抵抗値が変化
    する可変抵抗手段と、 前記半導体記憶装置の外部からのアクセスを禁止しかつ
    その記憶データのみを保持するデータ保持モードを指定
    するデータ保持モード指定信号の活性化に応答して、前
    記比較手段の出力信号にかかわらず前記可変抵抗手段を
    高抵抗状態として前記メイン電源線と前記サブ電源線と
    を電気的に分離する制御手段とを備える、半導体記憶装
    置。
  30. 【請求項３０】 前記可変抵抗手段は、前記メイン電源
    線と前記サブ電源線との間に接続される絶縁ゲート型電
    界効果トランジスタを備え、 前記制御手段は、 前記データ保持モード指定信号が活性化されて前記デー
    タ保持モードを指定するとき、前記比較手段の出力と前
    記絶縁ゲート型電界効果トランジスタの制御電極ノード
    とを分離しかつ前記制御電極ノードへ前記メイン電源線
    上の電圧の絶対値以上の絶対値を有する電圧を伝達する
    手段を備える、請求項２９記載の半導体記憶装置。
  31. 【請求項３１】 前記可変抵抗手段は、 前記比較手段からの出力信号を制御電極ノードに受ける
    第１の絶縁ゲート型電界効果トランジスタを備え、 前記制御手段は、 前記第１の絶縁ゲート型電界効果トランジスタと直列に
    接続され、前記データ保持モード指定信号の活性化時非
    導通状態とされる第２の絶縁ゲート型電界効果トランジ
    スタを備える、請求項２９記載の半導体記憶装置。
  32. 【請求項３２】 前記データ保持モード指定信号の活性
    化時、前記比較手段および前記基準電圧発生手段を非活
    性状態とする手段をさらに備える、請求項２９ないし３
    １のいずれかに記載の半導体記憶装置。
  33. 【請求項３３】 前記基準電圧発生手段が発生する基準
    電圧は、前記データ保持モードと異なる通常動作モード
    時におけるスタンバイサイクル時の前記サブ電源線上の
    電圧レベルを決定し、 前記基準電圧発生手段の発生する基準電圧の電圧レベル
    を調整するための調整手段をさらに備え、前記調整手段
    は、電圧レベル調整後固定的に該調整された電圧レベル
    の基準電圧を発生させる、請求項２９ないし３２のいず
    れかに記載の半導体記憶装置。
  34. 【請求項３４】 前記調整手段は、抵抗体と、前記抵抗
    体と並列に設けられる、溶断可能な低抵抗導体からなる
    リンク素子とを含む、請求項３３記載の半導体記憶装
    置。
  35. 【請求項３５】 メイン電源線とサブ電源線とを有する
    半導体記憶装置における、前記サブ電源線上の電圧レベ
    ルを制御するための方法であって、 前記サブ電源線上の電圧と基準電圧とを比較するステッ
    プと、 前記比較結果に従って、前記メイン電源線と前記サブ電
    源線との間に電流の流れを生じさせて前記サブ電源線上
    の電圧レベルを調整するステップと、 前記半導体記憶装置において記憶データの保持を行なう
    データ保持モードが指定されたとき、前記メイン電源線
    と前記サブ電源線とを分離し、前記比較結果に従った前
    記サブ電源線上の電圧レベルの調整動作を禁止するステ
    ップとを備える、サブ電源線の電圧レベル制御方法。
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