JPH08227596A - 半導体メモリ用デコード回路 - Google Patents
半導体メモリ用デコード回路Info
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- JPH08227596A JPH08227596A JP31318095A JP31318095A JPH08227596A JP H08227596 A JPH08227596 A JP H08227596A JP 31318095 A JP31318095 A JP 31318095A JP 31318095 A JP31318095 A JP 31318095A JP H08227596 A JPH08227596 A JP H08227596A
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- 230000004044 response Effects 0.000 claims description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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- G—PHYSICS
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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Abstract
(57)【要約】
【課題】 大きいアドレスデコーディングやＲＯＭの速
度を維持しながらワード線当たりのビット数の増加を行
うことができるデコード回路を提供する。 【解決手段】 デコード回路の出力に正帰還構成を設け
て、クロックサイクルのプルダウン位相中にデコード回
路出力の電圧上昇速度を高める。電圧源に接続された第
１のｐチャネルトランジスタ４５を介したデコード回路
の出力線の電圧の上昇時に、デコード回路の出力線にゲ
ートが接続された第２のｎチャネルトランジスタ５３を
オンとして、第１のトランジスタ４５のゲートへグラン
ド電位を印加し、第１のトランジスタ４５を一層急速に
導通させて、デコード回路の出力電圧を一層急速に上昇
させる。第２のトランジスタ５３は一層急速にグランド
電位を第１のトランジスタ４５のゲートへ印加し、デコ
ード回路の出力は、クロックサイクルのプルダウン部分
期間中、従来技術のデコード回路よりも一層急速に、ほ
ぼ供給電圧まで上昇される。
度を維持しながらワード線当たりのビット数の増加を行
うことができるデコード回路を提供する。 【解決手段】 デコード回路の出力に正帰還構成を設け
て、クロックサイクルのプルダウン位相中にデコード回
路出力の電圧上昇速度を高める。電圧源に接続された第
１のｐチャネルトランジスタ４５を介したデコード回路
の出力線の電圧の上昇時に、デコード回路の出力線にゲ
ートが接続された第２のｎチャネルトランジスタ５３を
オンとして、第１のトランジスタ４５のゲートへグラン
ド電位を印加し、第１のトランジスタ４５を一層急速に
導通させて、デコード回路の出力電圧を一層急速に上昇
させる。第２のトランジスタ５３は一層急速にグランド
電位を第１のトランジスタ４５のゲートへ印加し、デコ
ード回路の出力は、クロックサイクルのプルダウン部分
期間中、従来技術のデコード回路よりも一層急速に、ほ
ぼ供給電圧まで上昇される。
Description
【０００１】
【発明の属する技術分野】本発明は、読出し専用メモリ
（ＲＯＭ）回路に関し、特に、このようなＲＯＭ回路に
使用する高速デコード回路に関する。
（ＲＯＭ）回路に関し、特に、このようなＲＯＭ回路に
使用する高速デコード回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】読出
し専用メモリ（ＲＯＭ）回路は、一般的に、ロー配置さ
れたメモリ素子（すなわち、ワード線）およびコラム配
置されたメモリ素子（すなわち、ビット線）により構成
される。一般的に、所望するワードに対応するロー（す
なわち、ワード線）を励起しかつアドレスされるワード
に対応する全ビットについてビット線のコラムを励起す
ることにより、メモリ内の特定のワードがアドレスされ
る。このようなデコード回路の代表的な例が、本出願と
同じ譲受人が譲り受けたＴｈｅｏｄｏｒｅ Ｗ．Ｈｏｕ
ｓｔｏｎの米国特許第４，８９９，３１５号に示されて
いる。半導体デバイス上のトランジスタの数の増加に伴
いＲＯＭのサイズが増大すると（すなわち、ロー数およ
び／もしくはコラム数が増加すると）、速度は急速に低
下して、ＲＯＭは非効率的となる。速度が低下するの
は、主として、非効率的なデコード回路を使用するため
である。デコード回路の革新によりＲＯＭの速度が改善
され、したがって素子密度がより高く速度も向上された
ＲＯＭを製造する能力が提供されている。しかしなが
ら、サイズおよび素子密度が絶え間無く増大ししかも絶
え間無く増大する速度で作動するＲＯＭが、引き続き要
求されている。したがって、僅かな効率低下でＲＯＭサ
イズおよび素子密度を増大することおよび／もしくは僅
かなＲＯＭサイズの低減でＲＯＭ速度を増大することが
常に求められている。
し専用メモリ（ＲＯＭ）回路は、一般的に、ロー配置さ
れたメモリ素子（すなわち、ワード線）およびコラム配
置されたメモリ素子（すなわち、ビット線）により構成
される。一般的に、所望するワードに対応するロー（す
なわち、ワード線）を励起しかつアドレスされるワード
に対応する全ビットについてビット線のコラムを励起す
ることにより、メモリ内の特定のワードがアドレスされ
る。このようなデコード回路の代表的な例が、本出願と
同じ譲受人が譲り受けたＴｈｅｏｄｏｒｅ Ｗ．Ｈｏｕ
ｓｔｏｎの米国特許第４，８９９，３１５号に示されて
いる。半導体デバイス上のトランジスタの数の増加に伴
いＲＯＭのサイズが増大すると（すなわち、ロー数およ
び／もしくはコラム数が増加すると）、速度は急速に低
下して、ＲＯＭは非効率的となる。速度が低下するの
は、主として、非効率的なデコード回路を使用するため
である。デコード回路の革新によりＲＯＭの速度が改善
され、したがって素子密度がより高く速度も向上された
ＲＯＭを製造する能力が提供されている。しかしなが
ら、サイズおよび素子密度が絶え間無く増大ししかも絶
え間無く増大する速度で作動するＲＯＭが、引き続き要
求されている。したがって、僅かな効率低下でＲＯＭサ
イズおよび素子密度を増大することおよび／もしくは僅
かなＲＯＭサイズの低減でＲＯＭ速度を増大することが
常に求められている。
【０００３】
【課題を解決するための手段】本発明により、（ＲＯＭ
ワード数の増加に対応する）大きなアドレスデコーディ
ングおよび／もしくはＲＯＭ速度を維持しながらワード
当たりのビット数の増加を考慮した、主としてＲＯＭ用
の、新しい半導体メモリ用デコード回路が提供される。
これは、デコード回路の出力に正帰還構成を設けてクロ
ックサイクルのプルダウン位相中にデコード回路の出力
の電圧増加速度を高めることにより、達成される。
ワード数の増加に対応する）大きなアドレスデコーディ
ングおよび／もしくはＲＯＭ速度を維持しながらワード
当たりのビット数の増加を考慮した、主としてＲＯＭ用
の、新しい半導体メモリ用デコード回路が提供される。
これは、デコード回路の出力に正帰還構成を設けてクロ
ックサイクルのプルダウン位相中にデコード回路の出力
の電圧増加速度を高めることにより、達成される。
【０００４】要約すれば、電圧源に接続された第１のｐ
チャネルトランジスタを介して、デコード回路の出力線
の電圧が増加している時は、ゲートがデコード回路の出
力線に接続されている第２のｎチャネルトランジスタが
電圧増加によりオンとされ、これにより、第１のトラン
ジスタのゲートへグランド電位が印加される。このグラ
ンド電位により第１のトランジスタはより急速に導通
し、これにより、デコード回路の出力電圧がより急速に
増大する。そのため、第２のトランジスタは第１のトラ
ンジスタのゲートへより急速にグランド電位を印加する
ようになる。この正帰還構成により、デコード回路の出
力は、本発明による正帰還構成を使用しない従来技術の
デコード回路よりも遥かに急速に、クロックサイクルの
プルダウン部分期間中にほぼ供給電圧まで高められる。
このようにして、従来技術の回路はより高速で作動する
ことができ、あるいは速度を低下することなくワード線
および／もしくはビット線を付加することができる。
チャネルトランジスタを介して、デコード回路の出力線
の電圧が増加している時は、ゲートがデコード回路の出
力線に接続されている第２のｎチャネルトランジスタが
電圧増加によりオンとされ、これにより、第１のトラン
ジスタのゲートへグランド電位が印加される。このグラ
ンド電位により第１のトランジスタはより急速に導通
し、これにより、デコード回路の出力電圧がより急速に
増大する。そのため、第２のトランジスタは第１のトラ
ンジスタのゲートへより急速にグランド電位を印加する
ようになる。この正帰還構成により、デコード回路の出
力は、本発明による正帰還構成を使用しない従来技術の
デコード回路よりも遥かに急速に、クロックサイクルの
プルダウン部分期間中にほぼ供給電圧まで高められる。
このようにして、従来技術の回路はより高速で作動する
ことができ、あるいは速度を低下することなくワード線
および／もしくはビット線を付加することができる。
【０００５】
【発明の実施の形態】図１に代表的なＲＯＭ回路のブロ
ック図を示す。この回路には、複数のローすなわちワー
ド線１0 ，１1 ，．．．，１M ，および複数のコラムす
なわちビット線３0 ，３1 ，．．．，３N が含まれてい
る。デコード回路５0 ，５1 ，．．．，５M は各ワード
線に接続されていて、ワード線のアドレスがデコード回
路により認識された時にそのワード線をセレクトする。
各デコード回路はアドレス入力およびプルダウン入力を
有し、プリチャージがハイであればプルダウンはローで
あり、好ましくはロープルダウン期間はハイプリチャー
ジ期間よりも幾分前に開始され幾分後に終了する。ビッ
ト線は、マスタークロックサイクルのプリチャージ位相
中に、そのゲート電極上のプリチャージ信号により、Ｖ
DDに接続されたｐチャネルプルアップデバイス７0 ，７
1 ，．．．，７N を介してハイ電圧状態へプリチャージ
される。プルダウン位相であるマスタークロックサイク
ルの他の部分期間中に、ＮビットからなるＲＯＭ内の予
めプログラムされたワードをオンとする一つのデコード
回路により、一つのアドレスだけがセレクトされる。ワ
ードプログラミングは、“０”状態に対するｎチャネル
プルダウントランジスタ９をビット線／ワード線の交差
点に配置するすなわち“１”状態に対する交差点に何も
配置しないことにより、達成される。“０”状態に対し
ては、プルダウントランジスタ９のドレインがビット線
に接続され、そのゲートがワードデコード出力に接続さ
れ、そのソースが接地される。したがって、トランジス
タ９がオンとされると、それがつながれるビット線はプ
リチャージ位相中に予めハイ電圧へプリチャージされた
後に接地される。次に、各ビット線の状態がラッチ１１
0 ，１１ 1 ，．．．，１１N に記憶され、次のクロック
サイクル時に標準的な方法で読み出され、回路は次の動
作サイクルの準備がされる。
ック図を示す。この回路には、複数のローすなわちワー
ド線１0 ，１1 ，．．．，１M ，および複数のコラムす
なわちビット線３0 ，３1 ，．．．，３N が含まれてい
る。デコード回路５0 ，５1 ，．．．，５M は各ワード
線に接続されていて、ワード線のアドレスがデコード回
路により認識された時にそのワード線をセレクトする。
各デコード回路はアドレス入力およびプルダウン入力を
有し、プリチャージがハイであればプルダウンはローで
あり、好ましくはロープルダウン期間はハイプリチャー
ジ期間よりも幾分前に開始され幾分後に終了する。ビッ
ト線は、マスタークロックサイクルのプリチャージ位相
中に、そのゲート電極上のプリチャージ信号により、Ｖ
DDに接続されたｐチャネルプルアップデバイス７0 ，７
1 ，．．．，７N を介してハイ電圧状態へプリチャージ
される。プルダウン位相であるマスタークロックサイク
ルの他の部分期間中に、ＮビットからなるＲＯＭ内の予
めプログラムされたワードをオンとする一つのデコード
回路により、一つのアドレスだけがセレクトされる。ワ
ードプログラミングは、“０”状態に対するｎチャネル
プルダウントランジスタ９をビット線／ワード線の交差
点に配置するすなわち“１”状態に対する交差点に何も
配置しないことにより、達成される。“０”状態に対し
ては、プルダウントランジスタ９のドレインがビット線
に接続され、そのゲートがワードデコード出力に接続さ
れ、そのソースが接地される。したがって、トランジス
タ９がオンとされると、それがつながれるビット線はプ
リチャージ位相中に予めハイ電圧へプリチャージされた
後に接地される。次に、各ビット線の状態がラッチ１１
0 ，１１ 1 ，．．．，１１N に記憶され、次のクロック
サイクル時に標準的な方法で読み出され、回路は次の動
作サイクルの準備がされる。
【０００６】前記したように、（大きいワードサイズと
呼ぶ）ビット線数の増加および／もしくは（大きいアド
レスデコードと呼ぶ）ワード線数の増加によりＲＯＭサ
イズが増大すると、デコード回路の非効率により回路の
速度が急速に低下する。これは、より多くのゼロがプロ
グラムされかつビット線数が増加するためにゲート容量
が増大するデコード線のゲート容量によるものである。
したがって、ＲＯＭ内へ“１”をプログラムするのによ
り多くのトランジスタが使用される。また、ワード数が
増加すると、ＲＯＭ内のワード数の増分変化をデコード
するのにより多くのトランジスタが必要とされ、トラン
ジスタチェーン内の寄生容量が増大する。容量が増大す
ると回路の動作速度が低下することが判っている。した
がって、デコード回路５0 ，５1 ，．．．，５M の動作
速度を向上させる必要がある。
呼ぶ）ビット線数の増加および／もしくは（大きいアド
レスデコードと呼ぶ）ワード線数の増加によりＲＯＭサ
イズが増大すると、デコード回路の非効率により回路の
速度が急速に低下する。これは、より多くのゼロがプロ
グラムされかつビット線数が増加するためにゲート容量
が増大するデコード線のゲート容量によるものである。
したがって、ＲＯＭ内へ“１”をプログラムするのによ
り多くのトランジスタが使用される。また、ワード数が
増加すると、ＲＯＭ内のワード数の増分変化をデコード
するのにより多くのトランジスタが必要とされ、トラン
ジスタチェーン内の寄生容量が増大する。容量が増大す
ると回路の動作速度が低下することが判っている。した
がって、デコード回路５0 ，５1 ，．．．，５M の動作
速度を向上させる必要がある。
【０００７】次に、図２に代表的な従来技術のデコード
回路を示す。デコード回路は、任意所望数のシリアル接
続された複数個のトランジスタを含む（４個のアドレス
トランジスタと１個のプルダウントランジスタのみを示
す）。トランジスタ２１は適切なプルダウン信号により
オンとされ、トランジスタ２３，２５，２７，２９は適
切なアドレス信号によりオンとされる。すべてのシリア
ル接続されたトランジスタが同時にオンとされると、ノ
ード３１が接地される。トランジスタ３３およびトラン
ジスタ３５は一つのアドレスビットおよびその反転によ
り制御される。ノード３１が接地されトランジスタ３３
がオンとされると、トランジスタ３５がオフとされてデ
コード出力３７へハイ電圧信号が送られる。一方、ノー
ド３１が接地されトランジスタ３５がオンとされると、
トランジスタ３３はオフとされてデコード出力３９へハ
イ電圧信号が送られる。前記したように、トランジスタ
３３は所定のアドレスビットによりオンとされ、トラン
ジスタ３５はその反転によりオンとされる。
回路を示す。デコード回路は、任意所望数のシリアル接
続された複数個のトランジスタを含む（４個のアドレス
トランジスタと１個のプルダウントランジスタのみを示
す）。トランジスタ２１は適切なプルダウン信号により
オンとされ、トランジスタ２３，２５，２７，２９は適
切なアドレス信号によりオンとされる。すべてのシリア
ル接続されたトランジスタが同時にオンとされると、ノ
ード３１が接地される。トランジスタ３３およびトラン
ジスタ３５は一つのアドレスビットおよびその反転によ
り制御される。ノード３１が接地されトランジスタ３３
がオンとされると、トランジスタ３５がオフとされてデ
コード出力３７へハイ電圧信号が送られる。一方、ノー
ド３１が接地されトランジスタ３５がオンとされると、
トランジスタ３３はオフとされてデコード出力３９へハ
イ電圧信号が送られる。前記したように、トランジスタ
３３は所定のアドレスビットによりオンとされ、トラン
ジスタ３５はその反転によりオンとされる。
【０００８】クロックサイクルのプリチャージ部分期間
中に、トランジスタ２１はオフとされ、トランジスタ４
１およびトランジスタ４３はオンとされる。したがっ
て、トランジスタ３３もしくはトランジスタ３５がオン
とされると、ノード３１はハイ電圧へプリチャージされ
て、グランド電位がデコード出力３７，３９へ供給され
る。各デコード出力３７，３９はデコード回路１0 ，１
1 ，．．．，１M のひとつからの出力に対応する。
中に、トランジスタ２１はオフとされ、トランジスタ４
１およびトランジスタ４３はオンとされる。したがっ
て、トランジスタ３３もしくはトランジスタ３５がオン
とされると、ノード３１はハイ電圧へプリチャージされ
て、グランド電位がデコード出力３７，３９へ供給され
る。各デコード出力３７，３９はデコード回路１0 ，１
1 ，．．．，１M のひとつからの出力に対応する。
【０００９】次に、同じ番号は図２と同じ素子を表す図
３に、従来技術と較べて大きいアドレスデコーディング
および大きいワードサイズ（ワード当たりビット数が大
きい）を使用することができかつ動作速度を維持するこ
とができる本発明による新しいデコード回路を示す。こ
の回路にはシリアル接続された複数個のトランジスタが
含まれており、トランジスタ２１はクロックサイクルの
適切なプルダウン信号部分によりオンとされ、トランジ
スタ２３，２５，２７，２９は適切なアドレス信号によ
りオンとされる。シリアル接続された全てのトランジス
タが同時にオンとされると、ノード３１は接地される。
トランジスタ３３は所定のアドレスビット信号によりオ
ンとされ、トランジスタ３５はその反転によりオンとさ
れる。クロックサイクルのプリチャージ部分期間中に、
トランジスタ２１はオフとされ、トランジスタ４１およ
びトランジスタ４３はオンとされる。したがって、ノー
ド５１およびノード５１’はハイ電圧へプリチャージさ
れてｐチャネルトランジスタ４５およびｐチャネルトラ
ンジスタ４５’をオフとする。一方、ｎチャネルトラン
ジスタ４７はクロックサイクルのプリチャージ部分によ
り活性化され、シリアル接続されたトランジスタ４５お
よびトランジスタ４７の接合部でありその関連するロー
のデコード回路の出力でもあるノード４９をローとし
て、そのローの予めプログラムされたワードの全てのプ
ルダウンｎチャネルデバイス９がディセーブルされるこ
とを保証し、プリチャージ位相によりトランジスタ７を
介してビット線をハイ電圧へチャージできるようにす
る。マスタークロックの第２の位相（すなわち、プルダ
ウン位相）中に、トランジスタ２１がオンとされ、トラ
ンジスタ４１がオフとされ、ノード５１からグランドへ
の経路がトランジスタ２１，２３，２５，２７，３３を
介してイネーブルされる。これにより、センスノードは
降下して、トランジスタ４５はノード４９をチャージア
ップする。ノード４９の電圧が上昇すると、帰還ｎチャ
ネルデバイス５３がイネーブルされ、ノード５１は急速
にグランドへ放電されて、その結果、トランジスタ４５
はハイ電流導通によりオンとされる。図３には、トラン
ジスタ３５がオンでトランジスタ３３がオフである時に
前記説明した回路の代わりに作動する同じ回路が含まれ
ており、同じ回路の等価素子は同じ参照文字で示されて
いる。
３に、従来技術と較べて大きいアドレスデコーディング
および大きいワードサイズ（ワード当たりビット数が大
きい）を使用することができかつ動作速度を維持するこ
とができる本発明による新しいデコード回路を示す。こ
の回路にはシリアル接続された複数個のトランジスタが
含まれており、トランジスタ２１はクロックサイクルの
適切なプルダウン信号部分によりオンとされ、トランジ
スタ２３，２５，２７，２９は適切なアドレス信号によ
りオンとされる。シリアル接続された全てのトランジス
タが同時にオンとされると、ノード３１は接地される。
トランジスタ３３は所定のアドレスビット信号によりオ
ンとされ、トランジスタ３５はその反転によりオンとさ
れる。クロックサイクルのプリチャージ部分期間中に、
トランジスタ２１はオフとされ、トランジスタ４１およ
びトランジスタ４３はオンとされる。したがって、ノー
ド５１およびノード５１’はハイ電圧へプリチャージさ
れてｐチャネルトランジスタ４５およびｐチャネルトラ
ンジスタ４５’をオフとする。一方、ｎチャネルトラン
ジスタ４７はクロックサイクルのプリチャージ部分によ
り活性化され、シリアル接続されたトランジスタ４５お
よびトランジスタ４７の接合部でありその関連するロー
のデコード回路の出力でもあるノード４９をローとし
て、そのローの予めプログラムされたワードの全てのプ
ルダウンｎチャネルデバイス９がディセーブルされるこ
とを保証し、プリチャージ位相によりトランジスタ７を
介してビット線をハイ電圧へチャージできるようにす
る。マスタークロックの第２の位相（すなわち、プルダ
ウン位相）中に、トランジスタ２１がオンとされ、トラ
ンジスタ４１がオフとされ、ノード５１からグランドへ
の経路がトランジスタ２１，２３，２５，２７，３３を
介してイネーブルされる。これにより、センスノードは
降下して、トランジスタ４５はノード４９をチャージア
ップする。ノード４９の電圧が上昇すると、帰還ｎチャ
ネルデバイス５３がイネーブルされ、ノード５１は急速
にグランドへ放電されて、その結果、トランジスタ４５
はハイ電流導通によりオンとされる。図３には、トラン
ジスタ３５がオンでトランジスタ３３がオフである時に
前記説明した回路の代わりに作動する同じ回路が含まれ
ており、同じ回路の等価素子は同じ参照文字で示されて
いる。
【００１０】動作について、ノード４９の電圧が増大す
ると、トランジスタ５３がオンとされノード５１の電圧
はより急速にグランドへ向かって降下することを理解さ
れたい。ノード５１におけるこの急速な電圧降下によ
り、トランジスタ４５はより急速にオンとされ高速で急
速に導通し、これにより、ノード４９の電圧はより急速
に上昇する。この現象は正帰還として知られている。し
たがって、トランジスタ４５およびトランジスタ５３の
組合せが互いに給電を行ってデコードノード４９の電圧
をより急速に上昇させ、この電圧上昇速度の向上により
前記したような容量効果による任意の速度低下が補償さ
れることを理解されたい。また、ビット線および／もし
くはワード線の数を増加しない従来技術の回路の動作速
度は、本発明による回路を含むことにより、高められる
ことも理解されたい。
ると、トランジスタ５３がオンとされノード５１の電圧
はより急速にグランドへ向かって降下することを理解さ
れたい。ノード５１におけるこの急速な電圧降下によ
り、トランジスタ４５はより急速にオンとされ高速で急
速に導通し、これにより、ノード４９の電圧はより急速
に上昇する。この現象は正帰還として知られている。し
たがって、トランジスタ４５およびトランジスタ５３の
組合せが互いに給電を行ってデコードノード４９の電圧
をより急速に上昇させ、この電圧上昇速度の向上により
前記したような容量効果による任意の速度低下が補償さ
れることを理解されたい。また、ビット線および／もし
くはワード線の数を増加しない従来技術の回路の動作速
度は、本発明による回路を含むことにより、高められる
ことも理解されたい。
【００１１】特定の実施例について本発明を説明してき
たが、当業者であればさまざまな修正や変更が即座にお
判り戴けるものと思われる。したがって、従来技術の観
点から特許請求の範囲はできるだけ広く解釈してこのよ
うな変更や修正は全て本発明に含まれるものとする。
以上の説明に関して更に以下の項を開示する。
たが、当業者であればさまざまな修正や変更が即座にお
判り戴けるものと思われる。したがって、従来技術の観
点から特許請求の範囲はできるだけ広く解釈してこのよ
うな変更や修正は全て本発明に含まれるものとする。
以上の説明に関して更に以下の項を開示する。
【００１２】（１） 半導体メモリ用デコード回路であ
って、 （イ）アドレス入力と、 （ロ）出力と、 （ハ）制御電極を有し、前記アドレス入力の所定の信号
に応答して前記出力にハイもしくはロー電圧の一方を供
給する第１の導電型の第１のトランジスタと、 （ニ）前記出力の前記電圧に応答して前記第１のトラン
ジスタの制御電極にハイもしくはロー電圧の他方を供給
する前記第１の導電型とは反対の導電型の第２のトラン
ジスタと、を具備する、半導体メモリ用デコード回路。
って、 （イ）アドレス入力と、 （ロ）出力と、 （ハ）制御電極を有し、前記アドレス入力の所定の信号
に応答して前記出力にハイもしくはロー電圧の一方を供
給する第１の導電型の第１のトランジスタと、 （ニ）前記出力の前記電圧に応答して前記第１のトラン
ジスタの制御電極にハイもしくはロー電圧の他方を供給
する前記第１の導電型とは反対の導電型の第２のトラン
ジスタと、を具備する、半導体メモリ用デコード回路。
【００１３】（２） 第１項記載の回路であって、前記
第１および第２のトランジスタがＭＯＳトランジスタで
ある、デコード回路。
第１および第２のトランジスタがＭＯＳトランジスタで
ある、デコード回路。
【００１４】（３） 第２項記載の回路であって、前記
第１のトランジスタがｐチャネルトランジスタであり、
前記第２のトランジスタがｎチャネルトランジスタであ
る、デコード回路。
第１のトランジスタがｐチャネルトランジスタであり、
前記第２のトランジスタがｎチャネルトランジスタであ
る、デコード回路。
【００１５】（４） 第１項記載の回路であって、前記
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
【００１６】（５） 第２項記載の回路であって、前記
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
【００１７】（６） 第３項記載の回路であって、前記
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
出力に供給される前記電圧は相対的にハイ電圧であり、
前記第１のトランジスタの前記制御電極に供給される前
記電圧は相対的にロー電圧である、デコード回路。
【００１８】（７） ＲＯＭであって、 （イ）複数本のビット線と、 （ロ）複数本のワード線と、 （ハ）各々が前記複数本のワード線の中の１本のワード
線に関連している、前記ビット線に接続された複数個の
スイッチと、 （ニ）各々が前記複数本のワード線の中の１本のワード
線に接続されている複数のデコード回路であって、前記
各デコード回路が、 （ｉ）アドレス入力と、（ii）前記デコード回路に関連
するワード線に関連する前記スイッチを制御する出力
と、（iii)制御電極を有し、前記アドレス入力の所定の
信号に応答して前記出力にハイもしくはロー電圧の一方
を供給する第１の導電型の第１のトランジスタと、（i
v）前記出力の前記電圧に応答して前記第１のトランジ
スタの制御電極にハイもしくはロー電圧の他方を供給す
る前記第１の導電型とは反対の導電型の第２のトランジ
スタと、を含む、ＲＯＭ。
線に関連している、前記ビット線に接続された複数個の
スイッチと、 （ニ）各々が前記複数本のワード線の中の１本のワード
線に接続されている複数のデコード回路であって、前記
各デコード回路が、 （ｉ）アドレス入力と、（ii）前記デコード回路に関連
するワード線に関連する前記スイッチを制御する出力
と、（iii)制御電極を有し、前記アドレス入力の所定の
信号に応答して前記出力にハイもしくはロー電圧の一方
を供給する第１の導電型の第１のトランジスタと、（i
v）前記出力の前記電圧に応答して前記第１のトランジ
スタの制御電極にハイもしくはロー電圧の他方を供給す
る前記第１の導電型とは反対の導電型の第２のトランジ
スタと、を含む、ＲＯＭ。
【００１９】（８） 第７項記載のＲＯＭであって、前
記第１および第２のトランジスタがＭＯＳトランジスタ
である、ＲＯＭ。
記第１および第２のトランジスタがＭＯＳトランジスタ
である、ＲＯＭ。
【００２０】（９） 第８項記載のＲＯＭであって、前
記第１のトランジスタがｐチャネルトランジスタであ
り、前記第２のトランジスタがｎチャネルトランジスタ
である、ＲＯＭ。
記第１のトランジスタがｐチャネルトランジスタであ
り、前記第２のトランジスタがｎチャネルトランジスタ
である、ＲＯＭ。
【００２１】（１０） 第７項記載のＲＯＭであって、
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
【００２２】（１１） 第８項記載のＲＯＭであって、
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
【００２３】（１２） 第９項記載のＲＯＭであって、
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
前記出力に供給される前記電圧は相対的にハイ電圧であ
り、前記第１のトランジスタの前記制御電極に供給され
る前記電圧は相対的にロー電圧である、ＲＯＭ。
【００２４】（１３） （ＲＯＭワード数の増加に対応
する）大きいアドレスデコーディングおよび／もしくは
ＲＯＭの速度を維持しながらワード線当たりのビット数
の増加を行うことができるデコード回路。これは、デコ
ード回路の出力に正帰還構成を設けてクロックサイクル
のプルダウン位相中にデコード回路出力の電圧上昇速度
を高めることにより、達成される。電圧源に接続された
第１のｐチャネルトランジスタを介してデコード回路の
出力線の電圧が上昇している時に、ゲートがデコード回
路の出力線に接続されている第２のｎチャネルトランジ
スタがオンとされ、これにより、第１のトランジスタの
ゲートへグランド電位が印加される。このグランド電位
により、第１のトランジスタは一層急速に導通して、デ
コード回路の出力電圧が一層急速に上昇する。それによ
り、第２のトランジスタは一層急速にグランド電位を第
１のトランジスタのゲートへ印加する。その結果、デコ
ード回路の出力は、クロックサイクルのプルダウン部分
期間中に、本発明による正帰還構成を使用しない従来技
術のデコード回路よりも一層急速に、ほぼ供給電圧まで
上昇される。したがって、従来技術の回路は、より高速
で作動したり、速度を低下することなくワード線および
／もしくはビット数を付加したりすることができる。
する）大きいアドレスデコーディングおよび／もしくは
ＲＯＭの速度を維持しながらワード線当たりのビット数
の増加を行うことができるデコード回路。これは、デコ
ード回路の出力に正帰還構成を設けてクロックサイクル
のプルダウン位相中にデコード回路出力の電圧上昇速度
を高めることにより、達成される。電圧源に接続された
第１のｐチャネルトランジスタを介してデコード回路の
出力線の電圧が上昇している時に、ゲートがデコード回
路の出力線に接続されている第２のｎチャネルトランジ
スタがオンとされ、これにより、第１のトランジスタの
ゲートへグランド電位が印加される。このグランド電位
により、第１のトランジスタは一層急速に導通して、デ
コード回路の出力電圧が一層急速に上昇する。それによ
り、第２のトランジスタは一層急速にグランド電位を第
１のトランジスタのゲートへ印加する。その結果、デコ
ード回路の出力は、クロックサイクルのプルダウン部分
期間中に、本発明による正帰還構成を使用しない従来技
術のデコード回路よりも一層急速に、ほぼ供給電圧まで
上昇される。したがって、従来技術の回路は、より高速
で作動したり、速度を低下することなくワード線および
／もしくはビット数を付加したりすることができる。
【図１】代表的な従来技術のランダムアクセスメモリ回
路のブロック図。
路のブロック図。
【図２】図１のメモリ回路に使用することができる代表
的な従来技術のデコード回路の回路図。
的な従来技術のデコード回路の回路図。
【図３】本発明によるデコード回路の回路図。
１0 ，１1 ，．．．，１M ワード線 ３0 ，３1 ，．．．，３N ビット線 ５0 ，５1 ，．．．，５M デコード回路 ７0 ，７1 ，．．．，７N ｐチャネルプルアップデバ
イス １１0 ，１１1 ，．．．，１１N ラッチ ９，４７ ｎチャネルトランジスタ ２１，２３，２５，２７，２９，３３，３５，４１，４
３ トランジスタ ４５，４５’ ｐチャネルトランジスタ
イス １１0 ，１１1 ，．．．，１１N ラッチ ９，４７ ｎチャネルトランジスタ ２１，２３，２５，２７，２９，３３，３５，４１，４
３ トランジスタ ４５，４５’ ｐチャネルトランジスタ
Claims (1)
- 【請求項１】 半導体メモリ用デコード回路であって、 （イ）アドレス入力と、 （ロ）出力と、 （ハ）制御電極を有し、前記アドレス入力の所定の信号
に応答して前記出力にハイもしくはロー電圧の一方を供
給する第１の導電型の第１のトランジスタと、 （ニ）前記出力の前記電圧に応答して前記第１のトラン
ジスタの制御電極にハイもしくはロー電圧の他方を供給
する前記第１の導電型とは反対の導電型の第２のトラン
ジスタと、 を具備する、半導体メモリ用デコード回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34671694A | 1994-11-30 | 1994-11-30 | |
| US346716 | 1999-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227596A true JPH08227596A (ja) | 1996-09-03 |
Family
ID=23360724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31318095A Pending JPH08227596A (ja) | 1994-11-30 | 1995-11-30 | 半導体メモリ用デコード回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5606530A (ja) |
| JP (1) | JPH08227596A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635008B1 (en) * | 1997-03-11 | 2003-10-21 | Interventional Therapies Llc | System and method for delivering a medical treatment to a treatment site |
| IT1302079B1 (it) * | 1998-02-27 | 2000-07-20 | Sgs Thomson Microelectronics | Circuito di pilotaggio a tensione survolata a basso consumo peruna memoria non volatile |
| US20110128807A1 (en) * | 2009-12-01 | 2011-06-02 | Freescale Semiconductor, Inc | Memory device and sense circuitry therefor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| US4899315A (en) * | 1987-04-28 | 1990-02-06 | Texas Instruments Incorporated | Low-power, noise-resistant read-only memory |
| JP2870328B2 (ja) * | 1992-11-12 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3267436B2 (ja) * | 1993-04-19 | 2002-03-18 | 三菱電機株式会社 | 半導体装置 |
-
1995
- 1995-11-30 JP JP31318095A patent/JPH08227596A/ja active Pending
-
1996
- 1996-03-13 US US08/616,235 patent/US5606530A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5606530A (en) | 1997-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051021 |