JPH06209090A - Ｄｒａｍ用のｐｍｏｓワード線ブースト回路 - Google Patents

Ｄｒａｍ用のｐｍｏｓワード線ブースト回路

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JPH06209090A
JPH06209090A JP3249445A JP24944591A JPH06209090A JP H06209090 A JPH06209090 A JP H06209090A JP 3249445 A JP3249445 A JP 3249445A JP 24944591 A JP24944591 A JP 24944591A JP H06209090 A JPH06209090 A JP H06209090A
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サン・ホー・ドン
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Abstract

(57)【要約】 【目的】 ＤＲＡＭ用のワード線ドライバ回路におい
て、ＰＭＯＳトランジスタ内の基板効果を最小限にし、
またワード線の電圧スイングの幅を広くすること。 【構成】 ＰＭＯＳトランジスタ５８のＮウェルの周り
に分離トレンチ６６を設ける。パルス発生器回路５２を
設けて、起動時に、ワード線６０がより負の電位に遷移
できるようにするある電位を、トランジスタ５８に与え
る。また、負電源回路５４を設けて、パルス発生器回路
５２を起動した時に、より低い電位を上記のＮウェルに
与える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリのための
ワード線ドライバに関し、より詳しくはダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）においてワード線
の幅広い電圧スイングを可能にするワード線ドライバ回
路に関するものである。
【０００２】
【従来の技術】ＰＭＯＳアレイ・トランジスタを有する
高密度ＤＲＡＭにおいては、種々の回路および素子の特
性が、ＤＲＡＭのワード線上で実現可能な電圧スイング
の大きさに限界を生じさせている。図１には、ｐチャネ
ル・トランジスタとｎチャネル・トランジスタの両方を
用いたワード線ドライバを有する、従来技術のＤＲＡＭ
セルを示してある。この各ＤＲＡＭセルは、ＰＭＯＳト
ランジスタ１０とコンデンサ１２とを含んでおり、これ
らは組み合わさって記憶ビットを表す電荷を蓄積するよ
うになっている。このセルに対する問合わせは、ワード
線（ＷＬ）１４とビット線（ＢＬ）１６とに適当な電位
を印加することによって行う。そして、セルからの出力
は、ビット線１６上の出力とビット線２０上のその相補
出力との印加に応答してセンスアンプ１８の中で差分的
に検出するようになっている。
【０００３】そのワード線１４には、ワード線ドライバ
２１から給電するが、このドライバは、ソースが電源Ｖ
ｄｄに接続したＰＭＯＳトランジスタ２２と、ドレイン
が接地したＮＭＯＳトランジスタ２４とから構成されて
いる。ここで、このメモリセルには既に書き込んであっ
て、コンデンサ１２があるビット値を表す電荷を持って
いる、と仮定する。この時、ワード線１４とビット線１
６とを同時に接地方向に駆動することにより、ＰＭＯＳ
トランジスタ１０を導通状態にしてコンデンサ１２の電
荷状態をビット線１６上に反映させるようにする。これ
は、デコーダ入力を端子２６に印加し、そしてこれがＮ
ＭＯＳトランジスタ２４を導通状態にし、ＰＭＯＳトラ
ンジスタ２２を非導通状態にすることによって行う。そ
して、これと同様な電圧遷移が、センスアンプ１８の動
作を介してビット線１６上に発生する。
【０００４】上記の条件が与えられれば、コンデンサ１
２に電荷があると、ＰＭＯＳトランジスタ１０は導通状
態となって出力がビット線１６上に発生し、そしてこれ
をセンスアンプ１８が検出する。しかし、ワード線１４
とビット線１６の両者が接地レベルにあるときには、Ｐ
ＭＯＳトランジスタ１０とコンデンサ１２との間のノー
ド２８は、ＰＭＯＳトランジスタ１０のしきい値電位Ｖ
ｔの大きさに降下するだけである。従って、ノード２８
における電圧は、Ｖｄｄと（接地電位ではなく）｜Ｖｔ
｜との間を移行する。この問題は、ＮＭＯＳトランジス
タ２４を接地したＰ基板上に構成しているから、ＮＭＯ
Ｓトランジスタ２４のドレインにより負の電位を印加し
ても解決しないであろう。そのドレインに印加するその
ような負電位は、基板接合部に順バイアスを印加させる
ことになり、従ってそのトランジスタを不作動状態にす
る。
【０００５】その目的は、接地したＰ基板を使用しなが
ら同時にワード線１４をより負の電位に引き下げること
であるため、従来技術は、ＰＭＯＳトランジスタを“プ
ルダウン”トランジスタとして使用することを示唆して
いる。そのような従来技術の回路を図２に示す。この図
では、図１で示されたＮＭＯＳトランジスタ２４の代わ
りにＰＭＯＳトランジスタ３０を使っている。
【０００６】図３では、ＰＭＯＳトランジスタ３０の半
導体構造を横断面で示してある。Ｎウェル３２は、種々
の接点領域を互いに分離し、また伝導チャネルを提供
し、そしてまたこのＰＭＯＳトランジスタ３０を基板３
４から分離するようになっている。このＮウェル３２に
は、接点３６にＶｄｄを印加することによってバイアス
をかける。この例では、ＰＭＯＳトランジスタ３０のド
レインに接地電位を印加する代わりに、それより負の電
源電圧（−Ｖ）をそのドレインに接続している。
【０００７】ワード線１４をプルダウンしようとすると
きには、制御端子４０に電圧Ｖｃを印加し、またその相
補電圧を端子４２に印加する（図２）。もしそのＶｃが
接地レベルにあると仮定すれば、ワード線１４上の電位
は、Ｖｃ＋｜Ｖｔ｜または−Ｖの高い方の電圧に降下す
る。もしＶｃ＋｜Ｖｔ｜が−Ｖ以下に下がれば、そのワ
ード線は、ＰＭＯＳトランジスタ３０のドレイン上の電
位によって−Ｖにクランプされる。Ｎウェル３２はＶｄ
ｄにバイアスされているから、端子４０にＶｃ（例えば
接地電位）を印加することは、Ｎウェル３２に渡ってあ
る電位を印加することになり、その結果、トランジスタ
３０の基板効果の増大と、そしてそれに付随するそのし
きい値電圧Ｖｔの増大とを引き起こす。従って、トラン
ジスタ３０のゲートの真下での導通チャネルの形成を可
能にするためには、より一層負のＶｃが必要となる。こ
のため、トランジスタ３０のドレインに−Ｖを印加する
ことはワード線１４のブルダウンに助けとはなるが、負
の制御電位Ｖｃは、それに反作用する影響をトランジス
タ３０内に作り出し、この反作用は、Ｖｃを更に調節す
ることによって収拾しなくてはならない。基板３４から
トランジスタ３０を分離しているＮウェルはまた他の複
数のＰＭＯＳトランジスタも取り囲んでいるから、Ｎウ
ェルに渡ってそのような高い逆バイアスをかけておくこ
とは好ましくない。
【０００８】種々のワード線デコーディングおよびレベ
ル・セッティング技法を示すその他の従来技術は、下記
の従来技術に見られる。
【０００９】米国特許４,５１４,８２９には、ＤＲＡＭ
メモリ用のＣＭＯＳデコーダ／ドライバ回路が示されて
おり、これでは、そのデコーダのピッチがワード線のピ
ッチの２倍になっていて、それによってデコーダの数が
半分に減らされている。
【００１０】チャペル（Chappell）等の米国特許４,６
１８,７８４には、ｎチャネルのプルダウン・トランジ
スタを用いたデコーダ回路が示されている。
【００１１】グッドウィン（Goodwin）等の米国特許４,
６３９,６２２には、ワード線ブースト回路が述べられ
ており、これでは、追加の１対のＭＯＳトランジスタが
クロック信号に接続して電圧ブースト信号を発生する。
このブースト回路を１個のコンデンサが出力リード線に
接続していて、この出力リード線上の電圧レベル変化を
強めるためのブースト信号を与えるようになっている。
【００１２】チャオ（Chao）等の米国特許４,６７８,９
４１には、ブーストワード線クロックを有するデコーダ
回路が述べられている。このチャオ等の述べるシステム
は、負の基板バイアスを用いており、これによって、接
地電位以下にアンダーシュートする電圧の結果として生
ずる接合の順バイアスを避けるようにしている。
【００１３】ナカノ（Nakano）等の米国特許４,７０４,
７０６においては、ワード線ブースタ回路は、ブートス
トラップ回路構成の中で予め充電したコンデンサを使用
している。このナカノ等の回路は、ＮＭＯＳトランジス
タのみを使っており、そのためＰＭＯＳ構成で見られた
のと同じようなしきい値電位問題はもっていない。
【００１４】チャペル（Chappell）等の米国特許４,８
４３,２６１においては、プルダウンのために１個のｎ
チャネル・トランジスタを使ったさらに別のＣＭＯＳデ
コーダ／ドライバ回路が記述されている。
【００１５】IBM Techical Disclosure Bulletin,Vol.2
8,No.6,November 1985,pp.2660〜2662には、別のワード
線ブースト回路が示されており、これでは、ワード線を
接地電位より低い負電位に引き下げるために、充電した
コンデンサを使うようにしている。この回路には、コン
プリメンタリＭＯＳトランジスタを用いている。
【００１６】
【発明が解決しようとする課題】従って、本発明の一つ
の目的は、ＤＲＡＭ用の改善したＰＭＯＳワード線ブー
スト回路を提供することである。本発明のもう一つの目
的は、ＰＭＯＳドライバ・トランジスタ内で増大する基
板効果を避けるＰＭＯＳワード線ブースト回路を提供す
ることである。本発明の更にもう一つの目的は、付加的
な外部で発生する論理電位を必要とせずに、向上したワ
ード線電圧遷移を与えるＰＭＯＳワード線ブースト回路
を提供することである。
【００１７】
【課題を解決するための手段】ワード線に結合した第１
の接点と負電圧源に結合した第２の接点と制御入力に結
合した１つのゲートとを有していて、それらゲートと第
１および第２の接点の周りにＮウェルを有するＰＭＯＳ
トランジスタ構造体から成る、ＤＲＡＭ用ワード線ドラ
イバ回路を示す。そのＮウェルの周りには分離構造体を
配置して、その周囲のＮウェル構造体からは分離して制
御できるようにする。また、パルス回路をそのトランジ
スタに結合して、起動されたときにワード線が更に負の
電圧に遷移できるようにするある電位を与えるようにす
る。第１の電位と、そのパルス回路が起動されたときに
印加する第２のそれより低い電位とで、上記のＮウェル
にバイアスをかけるための回路も設ける。この結果、上
記ＰＭＯＳトランジスタ内の基板効果を最小とし、また
同時に、ブースト電位を上記ワード線に印加できるよう
にする。
【００１８】
【実施例】図４には、本発明を実施した回路図を示して
あり、これは、ワード線ドライバ回路５０（１ワード線
当り１つ）、パルス発生器回路５２、および負電源回路
５４を含んでいる。パルス発生器５２と負電源回路５４
とは、全てのワード線ドライバによって共用するように
してある。
【００１９】そのワード線ドライバ５０は、ワード線６
０に結合したＰＭＯＳトランジスタ５６と５８とを備え
ている。図２に関して説明した基板効果問題は、プルダ
ウンＰＭＯＳトランジスタ５８のＮウェルを、周囲のＮ
ウェル構造部から分離トレンチ（溝）６６によって分離
することにより、回避している。その分離により、Ｖｄ
ｄのその通常レベルからのプルダウンの間、トランジス
タ５８に関するＮウェルのバイアスを減少させることが
可能である。各ワード線ドライバについての領域制限が
あるため、このトレンチ構造によるＮウェル分離は、個
々のトランジスタに別々のＮウェルを用意するよりも場
所利用がより効率的となる。
【００２０】図５に示したように、Ｎウェル６４は、Ｐ
ＭＯＳトランジスタ５８の接点の下にあって、これに隣
接するＮウェル領域から諸トレンチ分離領域６６によっ
て分離してある。それらトレンチ領域６６は、トレンチ
・コンデンサをＤＲＡＭ内の個々のメモリセルのために
製作するのと同じ仕方で、そしてまた望ましくはそれら
と同時に作成する。
【００２１】各トレンチ分離領域６６は、Ｐ＋接点領域
７０に隣接した誘導体層６８を含んでいる。本例におい
ては、トレンチ６６を種々のＮウェル領域間の分離障壁
として働かせるため、そのＰ＋領域７０への接点は設け
ていない。図４では、そのトレンチ分離領域６６は、そ
れぞれのＮウェル領域を取り囲んでそれらを互いに分離
する線６６によって、略図的に示してある。
【００２２】この図４に示した回路は、３つのデコーダ
入力Ｘ，Ｙ，Ｚに応答するようになっている。その入力
Ｘは、インバータ７０を介してＰＭＯＳトランジスタ７
２に印加するようにする。このトランジスタ７２のゲー
トは、接地しており、またその下にあるＮウェルは、ト
レンチ分離部６６によって分離している。このトランジ
スタ７２からの出力は、ＰＭＯＳプルダウン・トランジ
スタ５８のゲートに印加するが、このトランジスタのＮ
ウェルもまた、トレンチ分離部６６によって分離してあ
る。また、その入力Ｘは、直接、導体７４を経由してＰ
ＭＯＳトランジスタ５６のゲートに印加するようにす
る。尚、この回路の種々のノードは英字で表してあり、
これらのノードは、本回路の動作説明時に言及する。
【００２３】次に、パルス発生器回路５２は、あるデコ
ーダ回路から入力Ｙを受信するようになっており、そし
てその入力は、ＮＭＯＳトランジスタ７６とＰＭＯＳト
ランジスタ７８とに並列に印加する。そのトランジスタ
７６のドレイン接点とトランジスタ７８のソース接点と
は、ＰＭＯＳトランジスタ８０のゲートに接続してい
る。また、入力Ｙは、遅延手段８２を介しインバータ８
４を経て、コンデンサ構成に接続したＰＭＯＳトランジ
スタ８６に印加するようにしている。このトランジスタ
８６のゲートだけでなく、トランジスタ７８および８０
のドレインも、コンデンサ８８とＰＭＯＳトランジスタ
９０のソースとの両方に、ノードＧにおいて共通に接続
してある。
【００２４】ＰＭＯＳトランジスタ９０とＮＭＯＳトラ
ンジスタ９２は、それらの導通状態が、導体９４を介し
てそれらの各ゲートに与えるもう一つのデコーダ入力Ｚ
によって制御されるようにしてある。これらトランジス
タ９０と９２との間のその共通接続点は、コンデンサ構
成のＰＭＯＳトランジスタ９６への出力を供給する。そ
して、このＰＭＯＳトランジスタ９６のゲートは、ワー
ド線ドライバ回路５０中のノードＣに接続している。
【００２５】次に、負電源回路５４もまた、インバータ
９８を介してコンデンサ構成のＰＭＯＳトランジスタ１
００に与える入力Ｚによって制御する。そのコンデンサ
１００は、ダイオード構成に接続したＰＭＯＳトランジ
スタ１０２と同様、１つの端子がノードＫに接続してい
る。
【００２６】次に、図４に示した本回路の動作につい
て、スタンバイ・フェーズと起動／ブースト・フェーズ
との両期間で説明する。スタンバイ期間中、入力Ｘはロ
ーレベルにあり、そしてこのレベルは、インバータ７０
による反転によってノードＢをハイ（Ｖｄｄ）レベルに
している。この結果、ＰＭＯＳトランジスタ５８と７２
に関係した分離形Ｎウェルは、そのＶｄｄ状態にバイア
スされている。この時、ＰＭＯＳトランジスタ７２は導
通状態であり、従ってノードＣをそのＶｄｄレベルにバ
イアスしている。尚、ＰＭＯＳトランジスタ５８は非導
通状態である。この期間中、トランジスタ５６は導通状
態であり、従ってワード線６０をハイ状態に維持してい
る。
【００２７】このスタンバイ期間中、入力Ｙはハイ状態
にあって、ＮＭＯＳトランジスタ７６を導通状態にし、
またノードＪを接地にクランプしている。また、トラン
ジスタ７８を非導通状態にバイアスしている。ノードＪ
のその接地状態は、トランジスタ８０を強制的に導通状
態にし、従ってコンデンサ８８をＶｄｄにまで充電させ
る。また、入力Ｙからのハイ状態は、遅延手段８２を介
しインバータ８４を経て印加して、コンデンサ８６を負
に充電する。
【００２８】スタンバイ期間中、入力Ｚは、ローレベル
にある（ノードＦ）。この結果得られるノードＦのロー
レベルは、導体９４を介してトランジスタ９０のゲート
に通し、これはそのトランジスタ９０を導通性にし、そ
れによってコンデンサ９６を導体９５を介してほぼＶｄ
ｄにまで充電できるようにする。この時、ＮＭＯＳトラ
ンジスタ９２は非導通状態である。
【００２９】ワード線６０を起動するためには、初めに
入力Ｙをロー状態に低下させ、そしてこのロー状態は、
ノードＨをハイ状態（Ｖｄｄ）にまでスイングさせる。
この結果生じるその正に立ち上がる電圧スイングは、コ
ンデンサ８６を介してコンデンサ８８に結合する。この
コンデンサ８８は、思い起こされるように、既にＶｄｄ
のレベルに充電されている。この結果、コンデンサ８８
上の電荷は、Ｖｄｄのほぼ２倍にまで増加する。（コン
デンサ８８が充電し終わってから）ほぼ２０ナノ秒後、
入力Ｘはハイ状態に移行し、それによってノードＡはハ
イになり、そしてまたＰＭＯＳトランジスタ５６をオフ
にする。また、ノードＢはロー状態にまで降下し、そし
てトランジスタ５８と７２とに関するＮウェル上のバイ
アス・レベルを接地レベルにまで引き下げる。分離トレ
ンチ６６のため、その引き下げたバイアス・レベルは、
隣接するトランジスタのＮウェルに影響を与えることは
ない。
【００３０】ノードＢにおけるレベルの上記のＶｄｄか
ら接地電位への降下は、トランジスタ７２が導通状態に
なるのを可能にし、またノードＣをＶｄｄから、トラン
ジスタ７２のしきい値電圧によって決まる接地電位より
高いある電位にまで引き下げるのを可能にする。この降
下は、トランジスタ５８が導通状態になるのを可能にす
る。その結果、ワード線６０は、ノードＣの電位と、ノ
ードＣとトランジスタ５８のドレインとの間のしきい値
電圧と、の和により決まる電圧にまで放電することがで
きる。
【００３１】思い起こされるように、入力Ｙのハイから
ローへの遷移によってトリガされてコンデンサ８８がＶ
ｄｄのほぼ２倍にまで充電されつつある間、入力Ｚはロ
ー状態にあった。この結果、トランジスタ９０は導通状
態であって、電荷がコンデンサ９６に転送されるように
していた。ＰＭＯＳトランジスタ７２のゲートとソース
は、接地電位にあるということが思い起こされるであろ
う。このため、ＰＭＯＳトランジスタ７２はダイオード
として働き、従ってノードＢをノードＣの電圧遷移から
分離する。こうして、ノードＣは、これがトランジスタ
７２の｜Ｖｔ｜より低い電位にある限り、それからは独
立に作用することができる。入力Ｚがハイ状態に移行す
ると、ＰＭＯＳトランジスタ９０は非導通状態になり、
ＮＭＯＳトランジスタ９２は導通状態になる。その結
果、コンデンサ９６はトランジスタ９２を通して急速に
放電し、ノードＣを接地電位に対して負の電圧に引き下
げる。その結果生ずる接点Ｃにおける負へのシフトは、
トランジスタ５８を更に強く導通させる。
【００３２】更に思い起こされるように、入力Ｚがロー
状態にあったとき、この状態はインバータ９８による反
転によってコンデンサ１００をほぼＶｄｄにまで充電さ
せるようにしていた。従って、この入力Ｚがハイ状態に
移行すると、ノードＥはより負の値に降下してコンデン
サ１００を放電させ、従ってノードＫをより負の値にま
で降下させる。こうして、ノードＣとＫとの負への遷移
の組合せは、ワード線６０をある負の電位に引き下げ
る。これと同時に、トランジスタ５８のＮウェルはロー
状態にバイアスされているから、基板効果に起因するＰ
ＭＯＳトランジスタ６６のＶｔの大きさの増加は、最小
限となる。
【００３３】トランジスタ７２に関係したＮウェルをノ
ードＢに接続していることにより、動作を向上させるこ
とが可能となっている。これは、制御入力Ｘがロー状態
からハイ状態に遷移すると、ノードＢがロー状態に降下
して、トランジスタ７２のＮウェルをロー状態にバイア
スするからである。その結果、もしトランジスタ７２の
ＮウェルがＶｄｄに接続されていたとしたらそのトラン
ジスタ７２に起こるかもしれない有害な基板効果は、ノ
ードＣがコンデンサ９６の放電という動作によってかな
り負の電位にまで降下するときに、避けることができ
る。
【００３４】以上の説明は、本発明を例示したものに過
ぎない、ということを理解すべきである。当業者であれ
ば、本発明から逸脱することなく種々の置換および変更
をなすことができる。従って、本発明は、特許請求の範
囲の中に入る、そのような全ての置換、変更、および変
形を包含するものである。
【図面の簡単な説明】
【図１】図１は、ＣＭＯＳワード線ドライバ回路を有す
る従来技術のＤＲＡＭ回路の回路図である。
【図２】図２は、ＰＭＯＳ型のみのトランジスタを使っ
た従来技術のワード線ドライバ回路である。
【図３】図３は、図２のＰＭＯＳトランジスタの一つの
断面図であって、種々のトランジスタ構造部を取り囲ん
だＮウェルを示す図である。
【図４】図４は、本発明を具体化したあるワード線ドラ
イバ回路の回路図である。
【図５】図５は、そのワード線ドライバ回路の構造の一
部分を例示した半導体構造の断面図である。
【符号の説明】
５０：ワード線ドライバ回路 ５６：ＰＭＯＳトランジスタ ５８：プルダウンＰＭＯＳトランジスタ ６０：ワード線 ６６：分離トレンチ ６８：誘電体層 ７０：Ｐ＋接点領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ・ハン アメリカ合衆国10504、ニューヨーク州 アーモンク、ロング・ポンド・ロード ３ 番地 (72)発明者 平 洋一 東京都世田谷区上祖師谷６−８−８

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭ用のワード線ドライバ回路であ
    って、 イ） ワード線に結合した第１の接点と、負電源に結合
    した第２の接点と、制御入力に結合した１つのゲートと
    を有したＰＭＯＳトランジスタ構造体であって、前記の
    ゲートと第１および第２の接点との周りに配置したＮウ
    ェルを有する、前記のＰＭＯＳトランジスタ構造体と、 ロ） 前記Ｎウェルの周りに配置した分離手段と、 ハ） 前記ＰＭＯＳトランジスタに結合したパルス手段
    であって、起動されたときに負電位を印加して、前記ト
    ランジスタを通る導通を引き起し、また前記ワード線が
    より負の電位に遷移できるようにするためのパルス手段
    と、および ニ） 前記Ｎウェルを、第１の電位とこれより低い第２
    の電位とにバイアスするためのバイアス手段であって、
    前記パルス手段が起動されるとき前記第２電位を印加す
    るようする、前記のバイアス手段と、から成るワード線
    ドライバ回路。
  2. 【請求項２】 前記Ｎウェルは他のＮウェル構造体によ
    って囲まれており、また前記分離手段は、前記Ｎウェル
    のバイアスが前記他のＮウェル構造体に影響を与えるの
    を防止する、請求項１に記載のワード線ドライバ回路。
  3. 【請求項３】 前記パルス手段は、前記ＰＭＯＳトラン
    ジスタ構造体の前記ゲートと前記第２接点とにそれぞれ
    結合した第１および第２の回路手段から成り、該第１お
    よび第２の回路手段は、実質上同時に動作して前記負電
    位を前記ゲートと前記第２接点とに印加する、請求項２
    に記載のワード線ドライバ回路。
  4. 【請求項４】 前記第１回路手段は、最初は第１のレベ
    ルに充電されておりそして該第１回路手段が入力信号を
    受けたときに前記第１レベルのほぼ２倍に充電されるコ
    ンデンサを含んでおり、また前記第１回路手段は、別の
    入力信号に応答して前記コンデンサを放電させ、該放電
    は、前記ＰＭＯＳトランジスタ構造体の前記ゲートへの
    負に立ち下がるある電位の印加をもたらす、請求項３に
    記載のワード線ドライバ回路。
  5. 【請求項５】 前記第２回路手段は、最初は第１のレベ
    ルに充電されておりそして前記別の入力信号に応答する
    とき放電して前記負電源よりもより負の電位に前記第２
    接点を移行させるコンデンサを含んでいる、請求項４に
    記載のワード線ドライバ回路。
  6. 【請求項６】 前記バイアス手段は、前記ＰＭＯＳトラ
    ンジスタ構造体の前記Ｎウェルを前記負電源のレベルに
    移行させ、また前記第１および第２の回路手段は、これ
    らのそれぞれのコンデンサの放電からの前記負に立ち下
    がる電位を、前記ＰＭＯＳトランジスタ構造体の前記ゲ
    ートと前記第２接点とにそれぞれ印加するようにする、
    請求項５に記載のワード線ドライバ回路。
  7. 【請求項７】 高密度ＤＲＡＭ用のワード線ドライバ回
    路であって、該回路は少くとも第１と第２と第３の制御
    信号を有していて、各該信号はスタンバイ状態と活動状
    態とを示すものであり、 イ） 高レベル電源と低レベル電源との間でドレインか
    らソースへと接続した第１および第２のＰＭＯＳトラン
    ジスタと、 ロ） 該第１および第２のＰＭＯＳトランジスタ間に接
    続したワード線と、 ハ） 前記第２ＰＭＯＳトランジスタを取り囲んだＮウ
    ェルと、 ニ） 基板内で前記Ｎウェルを他のＮウェルから電気的
    に分離するための分離手段と、 ホ） 前記第１制御信号の前記スタンバイ状態に応答し
    て、前記第１および第２のＰＭＯＳトランジスタをそれ
    ぞれ導通状態および非導通状態にし、また更に前記第１
    制御信号の前記活動状態に応答して前記第１および第２
    のＰＭＯＳトランジスタの導電率を逆転させる回路手段
    と、 ヘ） 前記第２ＰＭＯＳトランジスタの前記ゲートに接
    続した第１の容量性手段を含んだパルス回路手段であっ
    て、前記第２および第３の制御信号の前記スタンバイ状
    態に応答して前記第１容量性手段の充電を可能にし、ま
    た前記第２制御信号の前記活動状態に応答して前記第１
    容量性手段を更に充電させるためのパルス回路手段と、
    および ト） 該パルス回路手段に接続しており、また前記第２
    ＰＭＯＳトランジスタの１つの端子に接続した第２の容
    量性手段を備えてた低レベル電源回路であって、前記第
    ３制御入力の前記スタンバイ状態に応答して前記第２容
    量性手段を充電させるようにし、また更に前記第３制御
    信号の前記活動状態に応答して前記第１および第２の容
    量性手段を同時に放電させ、それによって前記第２ＰＭ
    ＯＳトランジスタを、前記容量性手段の放電により作り
    出した負電位によって導通状態に駆動して前記ワード線
    を負電位に駆動するための低レベル電源回路と、から成
    るワード線ドライバ回路。
  8. 【請求項８】 前記回路手段は、前記制御信号の前記活
    動状態に更に応答して前記Ｎウェルに低レベルバイアス
    を印加して、前記容量性手段を放電させるときに前記Ｎ
    ウェルにかかる電位差を減少させ、それによって前記第
    ２ＰＭＯＳトランジスタ内の基板効果を減少させる手
    段、を含む、請求項７に記載のワード線ドライバ回路。
  9. 【請求項９】 前記分離手段は、前記第２ＰＭＯＳトラ
    ンジスタとそのＮウェルと取り囲んでいて前記ＶＬＳＩ
    基板内の前記Ｎウェルを他のＮウェル構造体から分離す
    る誘導体トレンチから成る、請求項８に記載のワード線
    バライバ。
  10. 【請求項１０】 前記回路手段は更に、前記第１容量性
    手段から前記の更に応答する手段を分離するダイオード
    を含んでおり、それによって前記第１容量性手段上の電
    荷が前記Ｎウェルに加わるバイアスに影響を与えないよ
    うにする、請求項９に記載のワード線ドライバ回路。
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