JPH0822997A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にショットキーゲート型電界効果ト
ランジスタを有する半導体装置およびその製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a Schottky gate type field effect transistor and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ショットキーゲート型電界効果トランジ
スタ（以下、ＭＥＳＦＥＴと記す）は、特に超高周波に
おける優れた増幅素子あるいは発振用素子として様々な
分野で賞用されている。また、ディスクリートな部品と
して用いられているのみならず、超高速動作の集積回路
の基本構成素子として用いられている。特に、近年では
素子の高速性および高出力化、高効率化も同時に要求さ
れるようになってきており、このような要求に対してＭ
ＥＳＦＥＴでは素子寸法の縮小化と同時にゲート長の短
縮化が行われており、ゲート長の０．３μｍあるいはそ
れ以下のＭＥＳＦＥＴも開発されている。2. Description of the Related Art A Schottky gate type field effect transistor (hereinafter referred to as MESFET) is widely used in various fields as an excellent amplifying element or an oscillating element especially at an ultrahigh frequency. Further, it is used not only as a discrete component but also as a basic component of an integrated circuit that operates at a very high speed. In particular, in recent years, high speed, high output, and high efficiency of the element have been required at the same time.
In the ESFET, the gate length is reduced at the same time as the element size is reduced, and a MESFET having a gate length of 0.3 μm or less has been developed.
【０００３】しかしながらこのようなサブミクロン領域
のゲート長を有するＭＥＳＦＥＴにおいては単純なゲー
ト長の短縮化はゲート断面積の低減によるゲート抵抗の
増加という問題が生じる。そこで、ゲート断面積を低減
することなくゲート長を短縮したゲート電極構造とし
て、ゲート電極の断面形状をＴ型に構成することが行わ
れており、その製造方法として種々の方法が提案されて
いる。However, in the MESFET having a gate length in the submicron region, a simple shortening of the gate length causes a problem that the gate resistance increases due to the reduction of the gate cross-sectional area. Therefore, as a gate electrode structure in which the gate length is shortened without reducing the gate cross-sectional area, the gate electrode has a T-shaped cross-sectional shape, and various methods have been proposed as a manufacturing method thereof. .
【０００４】図３は、このようなＴ型断面形状を有する
ゲート電極の形成方法の第１の従来例を示す工程順断面
図である。まず、図３（ａ）に示すように、ＧａＡｓ基
板３１上にＣＶＤ法でシリコン酸化膜３２を膜厚約５０
００Åに堆積し、そのゲート電極形成位置にパターン幅
０．３μｍの開口を有するフォトレジスト膜（図示しな
い）を形成し、これをマスクにしてドライエッチにより
シリコン酸化膜３２に開口を形成した後、例えばＷＳｉ
ｘ膜（ｘ＝１．０〜０．１５）またはＭｏ膜等からなる
ショットキー金属膜３３を被着する。この時の膜厚は約
１０００〜３０００Åである。3A to 3D are sectional views in order of the processes, showing a first conventional example of a method of forming a gate electrode having such a T-shaped sectional shape. First, as shown in FIG. 3A, a silicon oxide film 32 having a thickness of about 50 is formed on a GaAs substrate 31 by a CVD method.
Then, a photoresist film (not shown) having an opening having a pattern width of 0.3 μm is formed at the position where the gate electrode is formed, and an opening is formed in the silicon oxide film 32 by dry etching using this as a mask. For example, WSi
A Schottky metal film 33 made of an x film (x = 1.0 to 0.15) or a Mo film is deposited. The film thickness at this time is about 1000-3000 °.
【０００５】ショットキー金属膜３３としてのＷＳｉｘ
膜またはＭｏ膜は耐熱性、耐薬品性に優れており、良好
なショットキー特性が安定して得られるが、比抵抗が大
きいという欠点がある。そこで、図３（ｂ）に示すよう
に、ショットキー金属膜３３上に導電性のよいＡｕから
なる導電性金属膜３５を約４０００〜６０００Åの膜厚
に被着する。この時、金属間の密着性とバリア性を上げ
るため、通常ＴｉＮ（窒化チタン）とＰｔ（白金）が導
電性金属膜３５の下層部分に形成される。[0005] WSix as Schottky metal film 33
The film or Mo film is excellent in heat resistance and chemical resistance, and good Schottky characteristics can be stably obtained, but there is a drawback that the specific resistance is large. Therefore, as shown in FIG. 3B, a conductive metal film 35 made of Au having good conductivity is deposited on the Schottky metal film 33 to a thickness of about 4000 to 6000 °. At this time, TiN (titanium nitride) and Pt (platinum) are usually formed in a lower layer portion of the conductive metal film 35 in order to improve adhesion between metals and barrier property.
【０００６】しかる後、図３（ｃ）に示すように、フォ
トレジスト膜３４をマスクにしてゲート電極としての導
電性金属膜３５とショットキー金属膜３３を選択的にエ
ッチングし、次いでシリコン酸化膜３２をフッ酸等で除
去することによりＴ型ゲート電極を形成する。Thereafter, as shown in FIG. 3C, the conductive metal film 35 as a gate electrode and the Schottky metal film 33 are selectively etched using the photoresist film 34 as a mask, and then a silicon oxide film is formed. The T-type gate electrode is formed by removing 32 with hydrofluoric acid or the like.
【０００７】図４は、特開平４−３２９６４４号公報に
て開示された、Ｔ型ゲート電極の形成方法の第２の従来
例を示す工程順断面図である。まず、図４（ａ）に示さ
れるように、ＧａＡｓ基板４１上にＣＶＤ法で厚さ約５
０００Åのシリコン酸化膜４２を形成する。この時、原
料ガスのシランと酸素の流量比を成長開始時には、シラ
ン：酸素＝２：１とし、成長させるにしたがって、シラ
ンガスの流量を減少させ、成長終了時の流量比は、シラ
ン：酸素＝１：２とする。FIG. 4 is a sectional view in the order of steps showing a second conventional example of a method for forming a T-type gate electrode disclosed in Japanese Patent Application Laid-Open No. 4-329644. First, as shown in FIG. 4A, a GaAs substrate 41 having a thickness of about 5
A 2,000 ° silicon oxide film 42 is formed. At this time, the flow rate ratio of silane and oxygen of the source gas is set to silane: oxygen = 2: 1 at the start of growth, and the flow rate of silane gas is reduced as the growth is performed. 1: 2.
【０００８】その上で、このシリコン酸化膜４２上に形
成したレジスト４４ａをマスクにして異方性ドライエッ
チングとバッファードフッ酸によるウェットエッチング
とを併用してシリコン酸化膜４２をエッチングし、ゲー
ト電極形成位置に窓を開口する。この時シリコン酸化膜
４２のバッファードフッ酸に対するエッチングレートは
シリコン酸化膜４２の上層部に行くほどエッチングレー
トは大きくなっているので、開口部はテーパー状に形成
される。Then, using the resist 44a formed on the silicon oxide film 42 as a mask, anisotropic dry etching and wet etching with buffered hydrofluoric acid are used in combination to etch the silicon oxide film 42 to form a gate electrode. A window is opened at the formation position. At this time, since the etching rate of the silicon oxide film 42 with respect to the buffered hydrofluoric acid becomes higher toward the upper layer portion of the silicon oxide film 42, the opening is formed in a tapered shape.
【０００９】次に、図４（ｂ）に示すように、フォトレ
ジスト膜４４ａを除去した後にＷＳｉ膜等からなるショ
ットキー金属膜４３を被着し、続いて、ＴｉＮ、Ｐｔ、
Ａｕをこの順で被着して導電性金属膜４５を形成する。
その後、図４（ｃ）に示すように、フォトレジスト膜４
４ｂをマスクにして前記導電性金属膜４５およびショッ
トキー金属膜４３をイオンミリングまたは反応性イオン
エッチングで選択的にエッチングし、さらにシリコン酸
化膜４２をバッファードフッ酸で除去する。この第２の
従来例によれば、開口部内の導電性金属膜４５の埋め込
み性を改善することができる。Next, as shown in FIG. 4B, after removing the photoresist film 44a, a Schottky metal film 43 made of a WSi film or the like is deposited, and then TiN, Pt,
Au is deposited in this order to form a conductive metal film 45.
Thereafter, as shown in FIG.
Using the mask 4b as a mask, the conductive metal film 45 and the Schottky metal film 43 are selectively etched by ion milling or reactive ion etching, and the silicon oxide film 42 is removed with buffered hydrofluoric acid. According to the second conventional example, the filling property of the conductive metal film 45 in the opening can be improved.
【００１０】図５は、特開平４−１５８５３３号公報に
て開示された、Ｔ型ゲート電極の形成方法の第３の従来
例を示す工程順断面図である。まず、図５（ａ）に示さ
れるように、ＧａＡｓ基板５１上にＣＶＤ法でシリコン
窒化膜５２を形成した後、その上にフォトレジスト膜４
４を形成しこれをマスクに反応性イオンエッチング等に
よりシリコン窒化膜４２をエッチングする。5A to 5C are sectional views in order of the processes, showing a third conventional example of the method of forming a T-type gate electrode disclosed in Japanese Patent Laid-Open No. 4-158533. First, as shown in FIG. 5A, after a silicon nitride film 52 is formed on a GaAs substrate 51 by a CVD method, a photoresist film 4 is formed thereon.
The silicon nitride film 42 is etched by reactive ion etching or the like using this as a mask.
【００１１】次に、図５（ｂ）に示すように、ウェット
エッチングによりリセスを形成した後、全面にショット
キー金属膜５３を蒸着する。次に、図５（ｃ）に示すよ
うに、プラズマエッチング法などによりシリコン窒化膜
５２のサイドエッチングを行う。しかる後、リフトオフ
を行って不要なショットキー金属膜５３を除去する。次
に、ＣＶＤ法などによりシリコン酸化膜（図示しない）
を形成し、エッチバック法などによりショットキー金属
膜５３の頭出しを行った後、導電性金属膜（図示しな
い）を形成する。この方法によれば、安定して低抵抗の
Ｔ型ゲート電極を形成できるものとされる。Next, as shown in FIG. 5B, after forming recesses by wet etching, a Schottky metal film 53 is deposited on the entire surface. Next, as shown in FIG. 5C, side etching of the silicon nitride film 52 is performed by a plasma etching method or the like. Then, lift-off is performed to remove the unnecessary Schottky metal film 53. Next, a silicon oxide film (not shown) is formed by a CVD method or the like.
Is formed, and after cueing of the Schottky metal film 53 by an etch-back method or the like, a conductive metal film (not shown) is formed. According to this method, a low-resistance T-type gate electrode can be stably formed.
【００１２】図６は、特開平４−１４４２４３号公報に
て開示された、Ｔ型ゲート電極の形成方法の第４の従来
例を示す工程順断面図である。まず、図６（ａ）に示さ
れるように、オーミック金属膜６６の形成されたＧａＡ
ｓ基板６１上に、ゲート形成部に開口を有するフォトレ
ジスト膜６４ａを形成し、これをマスクにリセスを形成
し、その後、ショットキー金属膜６３を蒸着する。FIG. 6 is a sectional view in the order of steps showing a fourth conventional example of a method for forming a T-type gate electrode disclosed in Japanese Patent Application Laid-Open No. 4-144243. First, as shown in FIG. 6A, GaAs having an ohmic metal film 66 formed thereon is formed.
On the s-substrate 61, a photoresist film 64a having an opening in a gate formation portion is formed, a recess is formed using this as a mask, and then a Schottky metal film 63 is deposited.
【００１３】次に、図６（ｂ）に示すように、フォトレ
ジスト膜６４ｂを塗布し、アッシングによって、リセス
部のショットキー金属膜の頭出しを行った後、めっき下
地金属膜６５ａを形成し、ゲート形成領域に開口を有す
るフォトレジスト膜６４ｃを形成する。続いて、図６
（ｃ）に示すように、めっき金属膜６５ｂを形成し、イ
オンミリングにより不要の金属膜を除去する。その後、
フォトレジスト膜６４ａ、６４ｂを除去する。Next, as shown in FIG. 6B, a photoresist film 64b is applied, the Schottky metal film in the recessed portion is caught by ashing, and a plating base metal film 65a is formed. Then, a photoresist film 64c having an opening in the gate formation region is formed. Then, in FIG.
As shown in (c), a plated metal film 65b is formed, and unnecessary metal films are removed by ion milling. afterwards,
The photoresist films 64a and 64b are removed.
【００１４】[0014]
【発明が解決しようとする課題】上述した従来のゲート
電極の形成方法では、次のような問題点があった。ま
ず、第１の従来例によるＴ型ゲート電極形成方法では、
ゲート長が短くなればなるほどシリコン酸化膜の開口幅
と膜厚との比、すなわちアスペクト比が大きくなり、こ
のため図３（ｂ）に示すように、シリコン酸化膜２の開
口部内への導電性金属膜５の埋め込み性が劣化してゲー
ト電極内部に空間部Ｘが生じ、その結果、ゲート抵抗が
十分に低減できないばかりでなく、電極膜が局部的に極
端に薄くなったり、また空間部内にガスや薬品が残った
りして信頼性が低下するという大きな問題があった。The above-mentioned conventional method for forming a gate electrode has the following problems. First, in the T-type gate electrode forming method according to the first conventional example,
As the gate length becomes shorter, the ratio between the opening width and the film thickness of the silicon oxide film, that is, the aspect ratio becomes larger. Therefore, as shown in FIG. The embedding property of the metal film 5 is deteriorated, and a space portion X is formed inside the gate electrode. As a result, not only the gate resistance cannot be sufficiently reduced, but also the electrode film becomes extremely thin locally, There is a major problem that reliability is reduced due to residual gas and chemicals.
【００１５】また、第２の従来例の電極形成方法では、
ウェットエッチングを用いるため、ゲート長が０．３μ
ｍ程度の微細化に対応した制御性が得られないという問
題が生じる。In the second conventional electrode forming method,
The gate length is 0.3μ because wet etching is used.
There arises a problem that controllability corresponding to miniaturization of about m cannot be obtained.
【００１６】また、第３の従来例の電極形成方法では、
図５（ｃ）に示すように、プラズマエッチング法により
シリコン窒化膜５２をサイドエッチングするため、リセ
ス内にプラズマダメージによりＧａＡｓ基板５１表面の
キャリア濃度の低下やＧａＡｓ結晶への欠陥導入が起こ
り、その結果、特性劣化や信頼性の低下を招くという欠
点があった。In the third conventional electrode forming method,
As shown in FIG. 5C, since the silicon nitride film 52 is side-etched by the plasma etching method, the plasma damage in the recess lowers the carrier concentration on the surface of the GaAs substrate 51 and introduces defects into the GaAs crystal. As a result, there is a disadvantage that the characteristics are deteriorated and the reliability is lowered.
【００１７】また、第３の従来例では、リフトオフ法を
用いているため、シリコン窒化膜５２、フォトレジスト
膜５４を厚く形成する必要があり、そのため、これらの
膜に形成される開口の寸法ばらつきが大きくなる。さら
に、リフトオフ法では、開口パターン通りのゲート電極
を形成するものではないのでゲート電極の形状にばらつ
きが生じる。そのため、ゲート電極を再現性よくかつ高
精度に形成することが困難となる。さらに、リフトオフ
法を採用する場合、レジスト膜５４上の金属膜５３が開
口部でオーバーハングするため、ショットキー金属膜が
上部で薄く（水平方向に見て）なり、その結果ゲート抵
抗が増大するという欠点があった。この点については、
リフトオフ法を用いない第４の従来例についても同様で
ある。Further, in the third conventional example, since the lift-off method is used, it is necessary to form the silicon nitride film 52 and the photoresist film 54 thickly, so that the dimensional variation of the openings formed in these films is required. Becomes larger. Further, in the lift-off method, since the gate electrode is not formed according to the opening pattern, the shape of the gate electrode varies. Therefore, it is difficult to form the gate electrode with high reproducibility and high accuracy. Further, when the lift-off method is adopted, the metal film 53 on the resist film 54 overhangs at the opening, so that the Schottky metal film becomes thinner (as viewed in the horizontal direction) at the upper portion, and as a result, the gate resistance increases. There was a disadvantage. In this regard,
The same applies to the fourth conventional example that does not use the lift-off method.
【００１８】したがって、本発明の解決すべき課題は、
第１に、ゲート長の短縮化を図りつつゲート抵抗の低減
化を実現することであり、第２に、微細化されたゲート
電極を高い精度で再現性よく製造しうるようにすること
であり、第３に、半導体装置を信頼性高く高歩留りで製
造しうるようにすることである。Therefore, the problems to be solved by the present invention are:
The first is to realize a reduction in gate resistance while shortening the gate length, and the second is to enable a highly miniaturized gate electrode to be manufactured with high accuracy and high reproducibility. Third, the semiconductor device can be manufactured with high reliability and high yield.
【００１９】[0019]
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、半導体基板上にソース電極、ドレ
イン電極およびショットキーゲート電極を設けてなるシ
ョットキーゲート型電界効果トランジスタを有する半導
体装置であって、ゲート電極が、概略Ｔ字形状をなし前
記半導体基板とショットキー接合を形成する第１のＴ型
ゲート電極と、該第１のＴ型ゲート電極上に形成された
概略Ｔ字形状をなす第２のＴ型ゲート電極と、を備えて
いることを特徴とする半導体装置、が提供される。In order to solve the above problems, according to the present invention, a semiconductor having a Schottky gate type field effect transistor in which a source electrode, a drain electrode and a Schottky gate electrode are provided on a semiconductor substrate. A device, wherein a gate electrode has a substantially T shape and forms a Schottky junction with the semiconductor substrate, and a substantially T shape formed on the first T type gate electrode. A second T-shaped gate electrode having a shape is provided, and a semiconductor device is provided.
【００２０】また、本発明によれば、（１）半導体基板
上に第１の絶縁膜を形成し、該第１の絶縁膜に第１の開
口を形成する工程と、（２）全面に前記半導体基板とシ
ョットキー接合を形成する金属膜を被着し、前記第１の
開口部の金属膜を残すように前記金属膜をパターニング
して概略Ｔ字形状の第１のＴ型ゲート電極を形成する工
程と、（３）全面に第２の絶縁膜を形成し、該第２の絶
縁膜に前記第１のＴ型ゲート電極の上表面部分を露出さ
せる第２の開口を形成する工程と、（４）全面に導電性
金属膜を被着し、前記第２の開口部の金属膜を残すよう
に前記導電性金属膜をパターニングして概略Ｔ字形状の
第２のＴ型ゲート電極を形成する工程と、を含むことを
特徴とする半導体装置の製造方法、が提供される。Further, according to the present invention, (1) a step of forming a first insulating film on a semiconductor substrate and forming a first opening in the first insulating film; A metal film for forming a Schottky junction with a semiconductor substrate is deposited, and the metal film is patterned so that the metal film in the first opening is left to form a first T-shaped gate electrode having a substantially T shape. And (3) forming a second insulating film on the entire surface and forming a second opening in the second insulating film to expose the upper surface portion of the first T-type gate electrode. (4) A conductive metal film is deposited on the entire surface, and the conductive metal film is patterned so that the metal film in the second opening is left to form a second T-shaped gate electrode having a substantially T shape. A method of manufacturing a semiconductor device, the method including:
【００２１】[0021]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の製造
方法を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ＧａＡｓ基板１１上にＣＶＤ法で
厚さ約１５００Åのシリコン酸化膜１２ａを形成し、幅
が約０．３μｍの開口を有するフォトレジスト膜（図示
しない）を形成しこれをマスクにしてゲート長を規定す
る第１の開口部を形成する。その後、全面に高融点金属
シリサイド（ＷＳｉｘ）膜（ｘ＝１．０〜０．１５）を
スパッタ法で約２０００Åの膜厚に被着してショットキ
ー金属膜１３を形成し、続いて、幅が約０．６μｍのフ
ォトレジスト膜１４ａを形成する。Embodiments of the present invention will now be described with reference to the drawings. [First Embodiment] FIG. 1 is a cross-sectional view in the order of steps for explaining a manufacturing method according to a first embodiment of the present invention. First, FIG.
As shown in FIG. 1A, a silicon oxide film 12a having a thickness of about 1500 ° is formed on a GaAs substrate 11 by a CVD method, and a photoresist film (not shown) having a width of about 0.3 μm is formed. Is used as a mask to form a first opening defining a gate length. Thereafter, a refractory metal silicide (WSix) film (x = 1.0 to 0.15) is deposited on the entire surface to a thickness of about 2000 ° by a sputtering method to form a Schottky metal film 13, and then a Schottky metal film 13 is formed. Forms a photoresist film 14a of about 0.6 μm.
【００２２】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１４ａをマスクにしてＷＳｉ膜を選択的にエッ
チングする。エッチングは反応性イオンエッチングまた
はＥＣＲ（Electron Cycrotron Resonance）によるドラ
イエッチング法を用い、エッチングガスとしてはＳＦ
6 、ＣＦ4 ガスなどが適当である。フォトレジスト膜１
４ａを除去した後、ＣＶＤ法によりシリコン酸化膜１２
ｂを約４０００Åの膜厚に形成する。続いて、幅が１．
０μｍの開口を有するフォトレジスト膜１４ｂを形成
し、反応性イオンエッチングまたはＥＣＲによるドライ
エッチングにより、ＷＳｉ膜が現れるまでシリコン酸化
膜１２ｂをエッチングして第２の開口部を形成する。エ
ッチングガスはＣＨＦ3 ＋Ｏ2 ガスまたはＣＦ4 ＋Ｈ2
などが適当である。Next, as shown in FIG. 1B, the WSi film is selectively etched using the photoresist film 14a as a mask. The etching is performed by a reactive ion etching or a dry etching method by ECR (Electron Cycrotron Resonance), and the etching gas is SF.
6 , CF 4 gas and the like are suitable. Photoresist film 1
After removing 4a, silicon oxide film 12 is formed by CVD.
b is formed to a thickness of about 4000 °. Subsequently, the width is 1.
A photoresist film 14b having an opening of 0 μm is formed, and the silicon oxide film 12b is etched by reactive ion etching or dry etching by ECR until a WSi film appears to form a second opening. The etching gas is CHF 3 + O 2 gas or CF 4 + H 2
Is appropriate.
【００２３】フォトレジスト膜１４ｂを除去した後、ス
パッタ法により、厚さ約１０００ÅのＴｉＮ、厚さ約２
００ÅのＰｔ、厚さ約４０００ÅのＡｕをこの順で被着
して、図１（ｃ）に示すように、導電性金属膜１５を形
成する。その後、図１（ｄ）に示すように、第２の開口
部を含む部分の導電性金属膜１５をフォトレジスト膜
（図示しない）にてマスクし、イオンミリングまたは反
応性イオンエッチングを行って第２の開口部以外の導電
性金属膜１５を選択的に除去する。その後、オーミック
電極形成領域を開口するためのレジストパターン（図示
しない）を形成しこれをマスクにしてシリコン酸化膜１
２ｂと１２ａをエッチングする。その後、Ｎｉ／ＡｕＧ
ｅ金属膜を蒸着しこれをリフトオフ法によりパターニン
グして、オーミック電極１６（ソース電極、ドレイン電
極）を形成する。After removing the photoresist film 14b, a TiN film having a thickness of about 1000 °
Pt of 00Å and Au having a thickness of about 4000Å are deposited in this order to form a conductive metal film 15 as shown in FIG. 1C. Thereafter, as shown in FIG. 1D, the portion of the conductive metal film 15 including the second opening is masked with a photoresist film (not shown), and ion milling or reactive ion etching is performed. The conductive metal film 15 other than the opening 2 is selectively removed. After that, a resist pattern (not shown) for opening the ohmic electrode formation region is formed and the silicon oxide film 1 is used as a mask.
2b and 12a are etched. After that, Ni / AuG
An e-metal film is deposited and patterned by a lift-off method to form an ohmic electrode 16 (source electrode, drain electrode).
【００２４】本実施例では、第１の開口部のアスペクト
比（シリコン酸化膜厚／開口幅）は０．５（＝１５００
Å／３０００Å）、第２の開口部のアスペクト比は０．
４（＝４０００Å／１μｍ）であり、これは従来例（例
えば第１の従来例のアスペクト比は約１．６７）と比較
して小さくなっている。したがって、開口部内での空間
部（ボイド）の発生を防止することができる。また、ゲ
ート長を規定する第１の開口部のアスペクト比が低下し
たことにより、その形状を高精度に加工することが可能
になる。さらに、本発明では、ゲート電極の形成にリフ
トオフ法を使用していないことおよび上記したように第
１の開口を高精度に形成できることによりゲート長のば
らつきを小さく抑えることが可能になる。また、本実施
例によれば、第１の開口部と第２の開口部のアスペクト
比を適宜設定することにより、ゲート容量の増加を抑え
つつ埋め込み性を改善してゲート抵抗の低減化を実現で
きる。In this embodiment, the aspect ratio (silicon oxide film thickness / opening width) of the first opening is 0.5 (= 1500).
{/ 3000}), and the aspect ratio of the second opening is 0.3.
4 (= 4000 ° / 1 μm), which is smaller than the conventional example (for example, the aspect ratio of the first conventional example is about 1.67). Therefore, generation of a space (void) in the opening can be prevented. Further, since the aspect ratio of the first opening defining the gate length is lowered, the shape can be processed with high accuracy. Further, according to the present invention, since the lift-off method is not used for forming the gate electrode and the first opening can be formed with high accuracy as described above, it is possible to suppress variations in the gate length. Further, according to the present embodiment, by appropriately setting the aspect ratio of the first opening and the second opening, the embedding property is improved and the gate resistance is reduced while suppressing an increase in the gate capacitance. it can.
【００２５】［第２の実施例］図２は、本発明の第２の
実施例の製造方法を説明するための工程順断面図であ
る。まず、図２（ａ）に示すように、ＧａＡｓ基板２１
上にＣＶＤ法により厚さ約２０００Åのシリコン酸化膜
２２ａを形成し、その上に幅が０．３μｍの開口を有す
るフォトレジスト膜（図示しない）を形成しこれをマス
クにしてドライエッチングによりシリコン酸化膜２２ａ
に第１の開口部を形成する。しかる後、蒸着法によりＭ
ｏを全面に被着してショットキー金属膜２３を形成し、
その上に幅０．６μｍのフォトレジスト膜２４ａを形成
する。[Second Embodiment] FIGS. 2A to 2D are sectional views in order of steps for explaining a manufacturing method according to a second embodiment of the present invention. First, as shown in FIG. 2A, the GaAs substrate 21
A silicon oxide film 22a having a thickness of about 2000 ° is formed thereon by a CVD method, and a photoresist film (not shown) having an opening having a width of 0.3 μm is formed thereon. Film 22a
And forming a first opening. After that, M by evaporation method
o to cover the entire surface to form a Schottky metal film 23,
A photoresist film 24a having a width of 0.6 μm is formed thereon.
【００２６】次に、図２（ｂ）に示すように、フォトレ
ジスト膜２４ａをマスクにしてショットキー金属膜２３
を選択的にエッチングする。エッチング条件は第１の実
施例の場合と同様である。フォトレジストを除去した
後、ＣＶＤ法などにより厚さ約８０００Åのシリコン酸
化膜２２ｂを形成し、その上に幅が１．２μｍの開口を
有するフォトレジスト膜２４ｂを形成する。これをマス
クに反応性イオンエッチング法またはＥＣＲ法による異
方性エッチングによりショットキー金属膜２３が現れる
までシリコン酸化膜２２ｂをエッチングし、第２の開口
部を形成する。Next, as shown in FIG. 2B, using the photoresist film 24a as a mask, the Schottky metal film 23 is formed.
Are selectively etched. The etching conditions are the same as in the case of the first embodiment. After removing the photoresist, a silicon oxide film 22b having a thickness of about 8000Å is formed by a CVD method or the like, and a photoresist film 24b having an opening with a width of 1.2 μm is formed thereon. Using this as a mask, the silicon oxide film 22b is etched by anisotropic etching by reactive ion etching or ECR until the Schottky metal film 23 appears, thereby forming a second opening.
【００２７】次に、図２（ｃ）に示すように、スパッタ
法によりＴｉＮを約１０００Åの膜厚に、Ｐｔを約３０
０Åの膜厚に順次被着してめっき下地金属膜２５ａを形
成し、続いて全面にＡｕをめっきしてめっき金属膜２５
ｂを形成する。この時のＡｕめっき層の膜厚は第２の開
口部が埋め込まれるように約７０００Å〜９０００Å程
度が適当である。Next, as shown in FIG. 2C, TiN is formed to a thickness of about 1000 ° and Pt is
A plating base metal film 25a is formed by sequentially depositing a film thickness of 0Å, and then Au is plated on the entire surface to form a plating metal film 25.
b is formed. At this time, the thickness of the Au plating layer is suitably about 7000 to 9000 ° so that the second opening is buried.
【００２８】次に、図２（ｄ）に示すように、幅１．６
μｍのフォトレジスト膜２４ｃを形成しこれをマスクに
してイオンミリングおよび反応性イオンエッチング法に
よりめっき金属膜２５ｂおよびめっき下地金属膜２５ａ
を選択的に除去し、続いて、バッファードフッ酸を用い
てシリコン酸化膜２２ａ、２２ｂをエッチング除去す
る。Next, as shown in FIG.
A photoresist film 24 c of μm is formed, and using this as a mask, the plated metal film 25 b and the plating base metal film 25 a are formed by ion milling and reactive ion etching.
Is selectively removed, and then the silicon oxide films 22a and 22b are etched away using buffered hydrofluoric acid.
【００２９】この第２の実施例では、ショットキーゲー
ト電極を蒸着法により被着しているのでスパッタ法によ
り形成する場合に比べてＧａＡｓ基板２１に与える損傷
が小さくすることができる。また、めっき法を用いてい
るので、第２の開口部をＡｕめっき層により完全に埋め
込むことができ、ゲート抵抗をさらに小さくでき特性を
より向上させることができる。In the second embodiment, since the Schottky gate electrode is deposited by the vapor deposition method, damage to the GaAs substrate 21 can be reduced as compared with the case where the Schottky gate electrode is formed by the sputtering method. Further, since the plating method is used, the second opening can be completely buried with the Au plating layer, and the gate resistance can be further reduced and the characteristics can be further improved.
【００３０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、ゲート電極の
形状を規定する絶縁膜としてシリコン酸化膜を用いてい
たがこれに代えシリコン窒化膜等の他の絶縁膜を用いる
ことができる。また、実施例では、ゲート電極を２段重
ねの構造としていたが、３段重ね以上の電極構造とする
こともできる。また、実施例ではＧａＡｓ基板を用いた
ＭＥＳＦＥＴについて説明したが、本発明はＩｎＰ基板
等他の半導体基板を用いたものにも、またリセス部を有
するＭＥＳＦＥＴにも適用が可能であり、さらにディス
クリートな部品のみならずＭＥＳＦＥＴを含む集積回路
にも適用が可能である。While the preferred embodiment has been described above,
The present invention is not limited to these examples, and various modifications can be made without departing from the scope of the present invention. For example, in the embodiment, the silicon oxide film is used as the insulating film that defines the shape of the gate electrode, but instead of this, another insulating film such as a silicon nitride film can be used. Further, in the embodiment, the gate electrode has a two-tiered structure, but may have a three-tiered or more electrode structure. In the embodiment, the MESFET using a GaAs substrate has been described. However, the present invention can be applied to a MESFET using another semiconductor substrate such as an InP substrate, and also to a MESFET having a recess portion. The present invention is applicable not only to components but also to integrated circuits including MESFETs.
【００３１】[0031]
【発明の効果】以上説明したように、本発明は、ＭＥＳ
ＦＥＴのゲート電極を、垂直部のアスペクト比の小さい
第１のＴ型ゲート電極と、その上に形成された、垂直部
のアスペクト比の小さい第２のＴ型ゲート電極とにより
構成したものであるので、以下の効果を奏することがで
きる。 （ａ）ゲート電極中の空間部が形成されることがなく、
またショットキー金属膜が上部で膜厚（水平方向の）が
薄くなることがないので、ゲート抵抗を低減化させるこ
とができる。また、空間部が形成されないようになった
ことによりガス・薬品などが取り込まれることがなくな
り、製品の信頼性が向上する。 （ｂ）ゲート電極長を規定する第１の開口のアスペクト
比が低く抑えられたことにより、第１の開口の加工精度
が向上する。そして、ゲート電極をリフトオフ法を用い
ることなく形成しているため、第１の開口形状通りのゲ
ート電極を形成することができるようになり、高精度で
ばらつきの少ないゲート電極の形成が可能になる。As described above, the present invention provides a MES
The gate electrode of the FET is constituted by a first T-type gate electrode having a small vertical portion aspect ratio and a second T-type gate electrode having a small vertical portion aspect ratio formed thereon. Therefore, the following effects can be obtained. (A) no space in the gate electrode is formed,
In addition, since the Schottky metal film does not become thin (horizontal direction) in the upper portion, the gate resistance can be reduced. Further, since the space is not formed, gas and chemicals are not taken in, and the product reliability is improved. (B) Since the aspect ratio of the first opening that defines the gate electrode length is kept low, the processing accuracy of the first opening is improved. Further, since the gate electrode is formed without using the lift-off method, the gate electrode can be formed in the shape of the first opening, and the gate electrode can be formed with high accuracy and little variation. .
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。1A to 1D are cross-sectional views in order of steps, for explaining a manufacturing method according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。FIG. 2 is a cross-sectional view in a process order for explaining a manufacturing method according to a second embodiment of the present invention.
【図３】第１の従来例の製造方法を説明するための工程
順断面図。FIG. 3 is a sectional view in order of process for explaining a manufacturing method of a first conventional example.
【図４】第２の従来例の製造方法を説明するための工程
順断面図。FIG. 4 is a process order sectional view for explaining a manufacturing method of a second conventional example.
【図５】第３の従来例の製造方法を説明するための工程
順断面図。FIG. 5 is a process order sectional view for explaining a manufacturing method of a third conventional example.
【図６】第４の従来例の製造方法を説明するための工程
順断面図。FIG. 6 is a sectional view in order of process for explaining a manufacturing method of a fourth conventional example.
１１、２１、３１、４１、５１、６１ ＧａＡｓ基板 １２ａ、１２ｂ、２２ａ、２２ｂ、３２、４２ シリコ
ン酸化膜 ５２ シリコン窒化膜 １３、２３、３３、４３、５３、６３ ショットキー金
属膜 １４ａ、１４ｂ、２４ａ〜２４ｃ、３４、４４ａ、４４
ｂ、５４、６４ａ〜６４ｃ フォトレジスト膜 １５、３５、４５ 導電性金属膜 ２５ａ、６５ａ めっき下地金属膜 ２５ｂ、６５ｂ めっき金属膜 １６、６６ オーミック金属膜11, 21, 31, 41, 51, 61 GaAs substrate 12a, 12b, 22a, 22b, 32, 42 silicon oxide film 52 silicon nitride film 13, 23, 33, 43, 53, 63 Schottky metal film 14a, 14b, 24a to 24c, 34, 44a, 44
b, 54, 64a to 64c Photoresist film 15, 35, 45 Conductive metal film 25a, 65a Plating base metal film 25b, 65b Plating metal film 16, 66 Ohmic metal film
Claims (4)
極およびショットキーゲート電極を設けてなるショット
キーゲート型電界効果トランジスタを有する半導体装置
において、 ゲート電極が、概略Ｔ字形状をなし前記半導体基板とシ
ョットキー接合を形成する第１のＴ型ゲート電極と、該
第１のＴ型ゲート電極上に形成された概略Ｔ字形状をな
す第２のＴ型ゲート電極と、を備えていることを特徴と
する半導体装置。1. A semiconductor device having a Schottky gate type field effect transistor in which a source electrode, a drain electrode and a Schottky gate electrode are provided on a semiconductor substrate, wherein the gate electrode has a substantially T shape and the semiconductor substrate and A first T-type gate electrode forming a Schottky junction, and a second T-type gate electrode having a substantially T-shape formed on the first T-type gate electrode. Semiconductor device.
アスペクト比および／または前記第２のＴ型ゲート電極
の垂直部分のアスペクト比が１より小さいことを特徴と
する請求項１記載の半導体装置。2. The aspect ratio of the vertical portion of the first T-type gate electrode and / or the aspect ratio of the vertical portion of the second T-type gate electrode is smaller than 1. Semiconductor device.
成し、該第１の絶縁膜に第１の開口を形成する工程と、 （２）全面に前記半導体基板とショットキー接合を形成
する金属膜を被着し、前記第１の開口部の金属膜を残す
ように前記金属膜をパターニングして概略Ｔ字形状の第
１のＴ型ゲート電極を形成する工程と、 （３）全面に第２の絶縁膜を形成し、該第２の絶縁膜に
前記第１のＴ型ゲート電極の上表面部分を露出させる第
２の開口を形成する工程と、 （４）全面に導電性金属膜を被着し、前記第２の開口部
の金属膜を残すように前記導電性金属膜をパターニング
して概略Ｔ字形状の第２のＴ型ゲート電極を形成する工
程と、を含むことを特徴とする半導体装置の製造方法。3. A step of (1) forming a first insulating film on a semiconductor substrate and forming a first opening in the first insulating film; (2) Schottky junction with the semiconductor substrate on the entire surface. Forming a substantially T-shaped first T-type gate electrode by depositing a metal film for forming a metal film and patterning the metal film so as to leave the metal film in the first opening. ) A step of forming a second insulating film on the entire surface, and forming a second opening in the second insulating film to expose the upper surface portion of the first T-type gate electrode; A conductive metal film and patterning the conductive metal film to leave the metal film in the second opening to form a second T-shaped gate electrode having a substantially T shape. A method of manufacturing a semiconductor device, comprising:
金属膜が、めっき下地金属膜とめっき金属膜とから構成
されていることを特徴とする請求項３記載の半導体装置
の製造方法。4. The manufacturing of a semiconductor device according to claim 3, wherein the conductive metal film formed in the fourth step is composed of a plating base metal film and a plating metal film. Method.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015041714A (en) * | 2013-08-23 | 2015-03-02 | 株式会社レーザーシステム | Schottky barrier diode, method of manufacturing schottky barrier diode, power transmission system, and wireless connection connector for power supply |
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- 1994-07-07 JP JP6177733A patent/JP2658884B2/en not_active Expired - Fee Related
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