JPH0823028A - 多層配線を有する半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 スルーホール径を大きくすることなく、埋め
込み金属との接触面を広げることができ、接触抵抗の低
い多層配線を有する半導体素子及びその製造方法を提供
する。 【構成】 下層配線層と上層配線層との間を埋め込み金
属で接続する多層配線を有する半導体素子において、前
記下層配線層と埋め込み金属との接触面２３ａがスルー
ホール径よりも大きい形状を有するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層配線構造を有する
半導体素子及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、かかる多層配線を有する半導体素
子は、例えば、以下に示すように形成されていた。図３
はかかる従来の半導体素子における多層配線の断面図で
ある。まず、ＩＣ基板１上に絶縁膜２（例えばＳｉ
Ｏ₂ ，ＢＰＳＧ）を形成後、その絶縁膜２上に第１配線
層としてのＡｌ−Ｓｉ系合金膜３をスパッタ法によって
形成し、ホトリソ・エッチングによって、配線パターン
を形成する。そして、そのＡｌ−Ｓｉ系合金膜３上に層
間絶縁膜４（例えば、ＳｉＯ₂ ）を形成した後、この層
間絶縁膜４にホトリソ・エッチングによってスルーホー
ル５を選択的に形成する。その後、前記スルーホール５
を通して、前記Ａｌ−Ｓｉ系合金膜３（第１配線層）に
接続される第２配線層としてのＡｌ−Ｓｉ系合金膜６
を、前記層間絶縁膜４上に形成する。そして、ホトリソ
・エッチングによって、第２配線層６をパターニングす
る。これによって、２層配線構造を持つ半導体素子が完
成する しかしながら、このような通常のスパッタ法で第２配線
層を形成する場合は、スルーホールの部分で十分なカバ
レージが得られない。

【０００３】更に、近年、微細化が進み、それに伴っ
て、スルーホールのアスペクト比（スルーホールの高さ
と径の比）が大きくなってきており、第２配線層による
ステップカバレージがますます悪化してきた。そのた
め、スルーホール内部を金属で埋め込む技術が、様々開
発されてきている。その中の１つであるブランケットＷ
ＣＶＤ＋エッチバック法を例に用いて図４に示す。

【０００４】まず、ＩＣ基板１１上に絶縁膜１２を形成
し、第１配線層としてのＡｌ−Ｓｉ系合金膜１３を形成
し、パターニングする。その上に層間絶縁膜１４（例え
ば、ＳｉＯ₂ ）を形成し、ホトリソ・エッチングによっ
てスルーホール１５を選択的に開孔する。その後、Ｔｉ
膜及びＴｉＮ膜からなるブランケットＷの密着層１７を
スパッタ法にて形成する。その後、ブランケットＷＣＶ
Ｄにて、Ｗ膜１８をスルーホール１５が塞がるまで形成
する。そして、エッチバック法により、スルーホール１
５内に段差が生じないようにＷ膜１８を全面エッチング
する。その後、第２配線となるＡｌ−Ｓｉ系合金膜１９
を形成してパターニングする。

【０００５】このような方法にすれば、スルーホール内
を金属で埋め込むため、ステップカバレージの劣化によ
る断線を防ぐことができ、信頼性の高い多層配線を有す
る半導体素子を得ることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た従来の多層配線方法のように、金属をスルーホール内
に埋め込んでも、ＩＣの微細化に伴うスルーホール径の
縮小によりスルーホール抵抗の増大は改善できない。ス
ルーホール抵抗は、主に第１配線層と埋め込み金属もし
くはその密着層との接触抵抗、埋め込み金属自身の抵
抗、更に、埋め込み金属と第２配線層との接触抵抗から
なり、スルーホール径の縮小に伴い、１つのスルーホー
ル抵抗に含まれる接触抵抗は、スルーホール面積に反比
例して大きくなる。つまり、スルーホール径が小さくな
ればなるほど、良好な金属間でさえ、接触抵抗は急激に
大きくなるという問題点がある。

【０００７】本発明は、以上述べた問題点を除去するた
めに、スルーホール径を大きくすることなく、埋め込み
金属との接触面を広げることができ、接触抵抗の低い多
層配線を有する半導体素子及びその製造方法を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）下層配線層と上層配線層との間を埋め込み金属で
接続する多層配線を有する半導体素子において、前記下
層配線層（２３，３３）と埋め込み金属（２８，３８）
との接触面（２３ａ，３３ａ）がスルーホール径よりも
大きい形状を有するようにしたものである。

【０００９】（２）前記接触面（２３ａ）が下層配線層
（２３）の上面又は端部に形成されるようにしたもので
ある。 （３）多層配線を有する半導体素子の製造方法におい
て、下層配線層（２３）の上部にこの下層配線層（２
３）の材料と選択的エッチング可能な材料からなる導電
膜（２４）を形成する工程と、層間絶縁膜（２５）を形
成する工程と、この層間絶縁膜（２５）に前記導電膜
（２４）に通じるスルーホール（２６）を形成する工程
と、このスルーホール径よりも大きくなるように前記導
電膜（２４）を等方的に除去する工程と、前記スルーホ
ール内を埋め込み金属（２８）により充填する工程と、
この埋め込み金属（２８）に接続される上層配線層（２
９）を形成する工程とを施すようにしたものである。

【００１０】（４）多層配線を有する半導体素子の製造
方法において、下層配線層（３３）の上部にこの下層配
線層（３３）の材料と選択的エッチング可能な材料から
なる導電膜（３４）を形成する工程と、層間絶縁膜（３
５）を形成する工程と、この層間絶縁膜（３５）に前記
下層配線層（３３）の上面又は端部に通じるスルーホー
ル（３６）を形成する工程と、このスルーホール径より
も大きくなるように前記導電膜（３４）を等方的に除去
する工程と、前記スルーホール（３６）内を埋め込み金
属（３８）により充填する工程と、この埋め込み金属
（３８）に接続される上層配線層（３９）を形成する工
程とを施すようにしたものである。

【００１１】（５）多層配線を有する半導体素子におい
て、上部及び下部の一方側の端部が除去された部分を有
する導電膜（４３，４５）を備えた下層配線層（４４）
と、この除去された部分にも充填され、前記下層配線層
（４４）との接触面（４４ａ）がスルーホール径よりも
大きい形状を有する埋め込み金属（４９）と、この埋め
込み金属（４９）に接続される上層配線層（５０）とを
設けるようにしたものである。

【００１２】（６）多層配線を有する半導体素子の製造
方法において、下層配線層（４４）の上部及び下部にこ
の下層配線層（４４）の材料と選択的エッチング可能な
材料からなる導電膜（４３，４５）を形成する工程と、
層間絶縁膜（４６）を形成する工程と、この層間絶縁膜
（４６）に前記導電膜（４３，４５）の一方側の端部に
通じるスルーホール（４７）を形成する工程と、このス
ルーホール径よりも大きくなるように前記導電膜（４
３，４５）を等方的に除去する工程と、前記スルーホー
ル（４７）内を埋め込み金属（４９）により充填する工
程と、この埋め込み金属（４９）に接続される上層配線
層（５０）を形成する工程とを施すようにしたものであ
る。

【００１３】（７）多層配線を有する半導体素子におい
て、上部、中部及び下部に一方側の端部が除去された部
分を有する導電膜（６３，６５，６７）を備えた下層配
線層（６４，６６）と、この除去された部分にも充填さ
れ、前記下層配線層（６４，６６）との接触面（６４
ａ，６６ａ）がスルーホール径よりも大きい形状を有す
る埋め込み金属（７２）と、この埋め込み金属（７２）
に接続される上層配線層（７３）とを設けるようにした
ものである。

【００１４】（８）多層配線を有する半導体素子の製造
方法において、下層配線層（６４，６６）の下部、中部
及び上部にこの下層配線層（６４，６６）の材料と選択
的エッチング可能な材料からなる下部、中部及び上部導
電膜（６３，６５，６７）を形成する工程と、層間絶縁
膜（６８）を形成する工程と、この層間絶縁膜（６８）
に前記下部、中部及び上部導電膜（６３，６５，６７）
の一方側の端部に通じるスルーホール（６９）を形成す
る工程と、このスルーホール径よりも大きくなるように
前記下部、中部及び上部導電膜（６３，６５，６７）を
等方的に除去する工程と、このスルーホール（６９）内
を埋め込み金属（７１）により充填する工程と、この埋
め込み金属（７１）に接続される上層配線層（７２）を
形成する工程とを施すようにしたものである。

【００１５】

【作用】本発明によれば、上記したように、下層配線層
と上層配線層との間を埋め込み金属で接続する多層配線
を有する半導体素子において、前記下層配線層と埋め込
み金属との接触面が、スルーホール径よりも大きい形状
になるように構成したので、スルーホール径が小さくな
っても、接触抵抗を低減させることができる。

【００１６】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
多層配線を有する半導体素子の断面図、図２はその半導
体素子の製造工程断面図である。図１において、２１は
ＩＣ基板、２２はこのＩＣ基板２１上に形成される絶縁
膜、２３は第１配線層（下層配線層）であるＡｌ−Ｓｉ
系合金膜、２３ａは第１配線層とＷ膜（埋め込み金属）
との接触面、２４はＴｉＮ膜、２５は層間絶縁膜、２６
はスルーホール、２７は密着層、２８はＷ膜、２９は第
２配線層（上層配線層）であるＡｌ−Ｓｉ系合金膜、３
０は絶縁膜である。

【００１７】以下、その多層配線構造を有する半導体素
子の製造方法について説明する。 （１）まず、図２（ａ）に示すように、ＩＣ基板２１上
に絶縁膜２２（例えば、ＢＰＳＧ）を１μｍ、ＣＶＤ法
にて形成させ、第１配線層としてＡｌ−Ｓｉ系合金膜２
３を５０００Å、及びその上にＴｉＮ膜２４を１０００
Åスパッタ法にて形成する。そして、ホトリソ・エッチ
ングによってパターニングを行う。その後、層間絶縁膜
２５（例えば、ＳｉＯ₂ ）をＣＶＤ法にて１μｍ形成す
る。

【００１８】（２）次いで、図２（ｂ）に示すように、
第１配線層であるＡｌ−Ｓｉ系合金膜２３と導通を得る
ためのスルーホール２６を形成するために、ホトリソ・
エッチング（ＲＩＥ）を行う。ＲＩＥの条件は、ＲＦパ
ワー２ｋｗ，Ｃ₂ Ｆ₆ ：５０ｓｃｃｍ，ＣＨＦ₃ ：１０
ｓｃｃｍ 圧力：８０ｐａで、その後、レジスト膜を除
去した後、第１配線層２３上のＴｉＮ膜２４のスルーホ
ール２６の周辺部を等方的なエッチングでスルーホール
径よりも大きくなるように除去する。エッチング条件
は、ＳＦ₆ ：３０ｓｃｃｍ，Ｏ₂ ：５ｓｃｃｍ，ＲＦパ
ワー：２００Ｗ，圧力：２００ｍＴｏｒｒで行う。この
ように、ＳＦ₆ を用いるので、第１配線層であるＡｌ−
Ｓｉ系合金膜２３はエッチングされることはない。

【００１９】これにより、第１配線層であるＡｌ−Ｓｉ
系合金層２３が露出されることになる。 （３）次に、第１配線層２３のＡｌ自然酸化膜を除去す
るために、ガスプラズマ（例えば、Ａｒ）によるクリー
ニングを行い、図２（ｃ）に示すように、真空を破るこ
となく、Ｔｉ膜が１５０Å、ＴｉＮ膜が５００Åからな
る密着層２７を形成する。この密着層２７を形成した後
に、ブランケットＷＣＶＤ法を用いてＷ膜２８を１μｍ
形成し、エッチバックを行い、スルーホール２６の段差
ができないところで止める。すると、第１配線層２３の
上面にスルーホール２６の径より大きい面積の接触面２
３ａが形成される。

【００２０】その後、第２配線層であるＡｌ−Ｓｉ系合
金膜２９をスパッタ法にて８０００Å形成し、パターニ
ングして２層配線が完成する。なお、上層配線も第１配
線層と同様に、ＴｉＮ膜を上に形成する構造を用いれ
ば、３層以上の多層配線にも適用できる。次に、本発明
の第２実施例について説明する。

【００２１】図５は本発明の第２実施例を示す多層配線
を有する半導体素子の断面図、図６はその半導体素子の
製造工程断面図である。図５において、３１はＩＣ基
板、３２はこのＩＣ基板３１上に形成される絶縁膜、３
３は第１配線層（下層配線層）であるＡｌ−Ｓｉ系合金
膜、３３ａは第１配線層とＷ膜との接触面、３４はＴｉ
Ｎ膜、３５は層間絶縁膜、３６はスルーホール、３７は
密着層、３８はＷ膜、３９は第２配線層（上層配線層）
であるＡｌ−Ｓｉ系合金膜、４０は絶縁膜である。

【００２２】以下、その多層配線構造を有する半導体素
子の製造方法について説明する。 （１）第１実施例と同様に、図６（ａ）に示すように、
ＩＣ基板３１上に絶縁膜３２を形成し、第１配線層とし
てＡｌ−Ｓｉ合金膜３３、その上にＴｉＮ膜３４を形成
し、パターニングを行う。その後、層間絶縁膜３５を１
μｍ形成する。 （２）次いで、図６（ｂ）に示すように、第１配線層で
あるＡｌ−Ｓｉ合金膜３３の端からずれるようにスルー
ホール３６を開孔する。ＲＩＥの条件は第１実施例と同
様である。このスルーホール３６を開孔する際に、通常
よりも、オーバーエッチングを行い、第１配線層３３の
側面も露出するように形成する。その後、第１実施例と
同じエッチング条件で、スルーホール３６の周辺部の第
１配線層３３上のＴｉＮ膜３４を等方的に除去する。

【００２３】（３）その後、図６（ｃ）に示すように、
第１配線層３３のＡｌの自然酸化膜を除去するために、
ガスプラズマ（例えば、Ａｒ）によるクリーニングを行
い、真空を破ることなく、Ｔｉ膜が１５０Å、ＴｉＮ膜
が５００Åからなる密着層３７を形成する。密着層３７
を形成した後に、ブランケットＷＣＶＤ法を用いてＷ膜
３８を１μｍ形成し、その後、エッチバックを行い、ス
ルーホール３６の段差ができないところで止める。する
と、第１配線層３３の端部にスルーホール３６の径より
も大きい接触面３３ａが形成される。

【００２４】その後、第２配線層であるＡｌ−Ｓｉ系合
金膜３９をスパッタ法にて８０００Å形成し、パターニ
ングして２層配線が完成する。次に、本発明の第３実施
例について説明する。図７は本発明の第３実施例を示す
多層配線を有する半導体素子の断面図、図８はその半導
体素子の製造工程断面図である。

【００２５】図７において、４１はＩＣ基板、４２はこ
のＩＣ基板４１上に形成される絶縁膜、４３はＴｉＮ
膜、４４は第１配線層（下層配線層）であるＡｌ−Ｓｉ
系合金膜、４４ａは第１配線層とＷ膜との接触面、４５
はＴｉＮ膜、４６は層間絶縁膜、４７はスルーホール、
４８は密着層、４９はＷ膜、５０は第２配線層（上層配
線層）であるＡｌ−Ｓｉ系合金膜、５１は絶縁膜であ
る。

【００２６】以下、その多層配線を有する半導体素子の
製造方法について説明する。 （１）第２実施例と同様に、図８（ａ）に示すように、
ＩＣ基板４１上に絶縁膜４２を形成し、ＴｉＮ膜４３、
第１配線層としてのＡｌ−Ｓｉ合金膜４４、その上にＴ
ｉＮ膜４５を形成し、パターニングを行う。その後、層
間絶縁膜４６を１μｍ形成する。

【００２７】（２）その後、図８（ｂ）に示すように、
ホトリソ・エッチングを用いて、スルーホール４７を形
成する。その時に、スルーホール４７を開孔する位置
は、ＴｉＮ膜４３、Ａｌ−Ｓｉ系合金膜４４、ＴｉＮ膜
４５の多層の第１層配線層の端よりもずらして形成す
る。かつ、エッチング時にオーバーエッチングを行うこ
とにより、第１配線層としてのＡｌ−Ｓｉ系合金膜４４
の下層であるＴｉＮ膜４３が露出するまでスルーホール
４７を深く形成し、その後、第１配線層であるＡｌ−Ｓ
ｉ系合金膜４４の上下にあるＴｉＮ膜４３，４５を第１
実施例と同条件にて等方的なエッチングにて除去する。
これにより、第１配線層のＡｌ−Ｓｉ系合金膜４４の上
下部が露出されることになる。

【００２８】（３）次いで、図５（ｃ）に示すように、
第１配線層４４のＡｌ自然酸化膜を除去するために、ガ
スによるクリーニングを行い、真空を破ることなくＴｉ
膜が１５０Å、ＴｉＮ膜が５００Å形成された密着層４
８を形成する。この密着層４８を形成した後に、Ｗ膜４
９をＣＶＤ法にて、全面に１μｍ形成し、エッチバック
を行い、スルーホール４７との段差ができないところで
止める。すると、第１配線層４４の端部にスルーホール
４７の径より大きい接触面４４ａが形成される。その
後、第２配線層であるＡｌ−Ｓｉ系合金膜５０をスパッ
タ法にて８０００Å形成し、パターニングにて第２配線
層が完成する。

【００２９】次に、本発明の第４実施例について説明す
る。図９は本発明の第４実施例を示す多層配線を有する
半導体素子の断面図、図１０はその半導体素子の製造工
程断面図である。図９において、６１はＩＣ基板、６２
はこのＩＣ基板６１上に形成される絶縁膜であり、６３
はＴｉＮ膜、６４は下側の配線層であるＡｌ−Ｓｉ系合
金膜、６５はＴｉＮ膜、６６は上側の配線層であるＡｌ
−Ｓｉ系合金膜、６７はＴｉＮ膜であり、多層からなる
第１配線層が形成されている。６４ａは下側の配線層と
Ｗ膜との接触面、６６ａは上側の配線層とＷ膜との接触
面である。また、６８は層間絶縁膜、６９はスルーホー
ル、７０はＴｉ膜が１５０Å、ＴｉＮ膜が５００Å形成
された密着層、７１はＷ膜、７２は第２配線層であるＡ
ｌ−Ｓｉ系合金膜、７３は絶縁膜である。

【００３０】以下、その多層配線を有する半導体素子の
製造方法について説明する。 （１）第３実施例と同様に、図１０（ａ）に示すよう
に、ＩＣ基板６１上に絶縁膜６２を形成し、ＴｉＮ膜６
３、Ａｌ−Ｓｉ系合金膜６４、ＴｉＮ膜６５、Ａｌ−Ｓ
ｉ系合金膜６６、ＴｉＮ膜６７からなる多層の第１配線
層を形成し、パターニングを行う。その後、層間絶縁膜
６８を１μｍ形成する。

【００３１】（２）その後、図１０（ｂ）に示すよう
に、ホトリソ・エッチングを用いて、スルーホール６９
を形成する。その時に、スルーホール６９を開孔する位
置は、第１配線層であるＴｉＮ膜６３、Ａｌ−Ｓｉ系合
金膜６４、ＴｉＮ膜６５、Ａｌ−Ｓｉ系合金膜６６、Ｔ
ｉＮ膜６７の積層配線の端よりもずらして形成する。か
つ、エッチング時にオーバーエッチングを行うことによ
り、第１配線層としてのＡｌ−Ｓｉ系合金膜６４，６６
の上下に位置するＴｉＮ膜６３，６５，６７が露出する
までスルーホール６９を深く形成し、その後、第１配線
層であるＡｌ−Ｓｉ系合金膜６４，６６の上下に位置す
るＴｉＮ膜６３，６５，６７を、第３実施例と同条件に
て等方的なエッチングにて除去する。これにより、第１
配線層のＡｌ−Ｓｉ系合金膜６４，６６の上下部が露出
されることになる。

【００３２】（３）次いで、図１０（ｃ）に示すよう
に、第１配線層６４，６６のＡｌ自然酸化膜を除去する
ために、ガスによるクリーニングを行い、真空を破るこ
となくＴｉ膜が１５０Å、ＴｉＮ膜が５００Å形成され
た密着層７０を形成する。密着層７０を形成した後に、
Ｗ膜７１をＣＶＤ法にて全面に１μｍ形成し、エッチバ
ックを行い、スルーホール６９との段差ができないとこ
ろで止める。すると、第１配線層６４及び６６の端部に
スルーホール６９の径より大きい接触面６４ａ，６６ａ
が形成される。その後、第２配線層であるＡｌ−Ｓｉ系
合金膜７２をスパッタ法にて８０００Å形成し、パター
ニングにて第２配線層が完成する。

【００３３】このように構成することにより、第２配線
層の上部、中部、下部にエッチングによる溝が形成さ
れ、更に第１配線層とＷ膜との接触面が増加し、接触抵
抗を低減することができる。なお、上記実施例では、金
属埋め込み方法としてＴｉ、ＴｉＮの密着層とブランケ
ットＷＣＶＤ＋エッチバック法で説明したが、選択ＷＣ
ＶＤ法、もしくはＡｌリフロー法及び高温Ａｌスパッタ
法も適用可能である。

【００３４】また、選択ＷＣＶＤ法の場合は、前述の第
１配線層のＡｌ自然酸化膜除去の際に、ＢＣｌ₃ ガスを
１００ｓｃｃｍ、ＲＦパワー１００Ｗ、圧力１０ｍＴｏ
ｒｒで行い、真空を破ることなく、ＳｉＨ₄ ガス：７ｓ
ｃｃｍ、ＷＦ₆ ガス１０ｓｃｃｍ、２２０〜２５０℃の
ウエハ温度で、選択ＷＣＶＤ法により、スルーホール上
部の段差ができるところまで選択的にＷ膜を形成させ
る。後は、上記したように、第２配線層を形成すれば良
い。

【００３５】また、Ａｌリフロー法では、第１配線層の
Ａｌ自然酸化膜除去後、真空を破ることなく、スパッタ
法にてＴｉ膜５００Å形成し、続けて、Ａｌ−Ｓｉ系合
金膜８０００Åを形成し、更に真空を破ることなく、真
空中で５００〜６００℃、３分のアニールを行い、Ａｌ
膜をスルーホール内部に流動させ、スルーホールをＡｌ
で埋め込み、かつ第２配線層としても、そのままホトリ
ソ・エッチングを行うことにより利用できる。

【００３６】また、高温Ａｌスパッタ法も、前記のＡｌ
リフロー法の中のＡｌ−Ｓｉ系合金膜を形成する際に、
５００〜６００℃のウエハ温度で行い、真空中アニール
は必要なく、Ａｌを埋め込むことができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の趣
旨に基づいて種々の変形が可能であり、これらを本発明
の範囲から排除するものではない。

【００３７】

【発明の効果】以上、詳細に説明したように、請求項１
及び３記載の本発明によれば、 （１）スルーホールを形成後、下層配線層上の導電（Ｔ
ｉＮ）膜を選択的、かつ等方的に除去するようにしたの
で、スルーホール底部での金属触面が増加し、スルーホ
ール径が小さくなっても、接触抵抗の上昇を抑えること
ができる。

【００３８】（２）更に、下層配線層上の導電膜（Ｔｉ
Ｎ）膜を選択的に除去するようにしているので、導電膜
（ＴｉＮ）膜が存在する部分、すなわち、配線上部のみ
の除去となり、単にスルーホールを大きくすることとは
異なり、配線間ショート等の問題は発生することがな
く、信頼性の高い配線を行うことができる。請求項２，
４及び５記載の本発明によれば、スルーホールを配線の
中央部に形成するかわりに、配線の端部に形成し、かつ
下層配線層上部だけでなく、配線の側部にも形成し、ス
ルーホールの径よりも大きい埋め込み金属との接触面を
形成するようにしたので、より、金属接触面を増加させ
ることができ、スルーホール径が小さくなっても、接触
抵抗の上昇を抑えることができる。

【００３９】請求項６乃至８記載の本発明によれば、下
層配線の端部の上部及び下部、又は上部、中部及び下部
にスルーホールの径よりも大きい埋め込み金属との接触
面を形成するようにしたので、更に、金属接触面を増加
させることができ、スルーホール径が小さくなっても、
接触抵抗の上昇を抑えることができる。このように、下
層配線の側壁部もスルーホール内での導通経路となるた
めに、スルーホール径を大きくすることなく、埋め込み
金属との接触面を広げることができ、特に、更に微細化
する多層配線に対して、効果が著大である。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す多層配線を有する半
導体素子の断面図である。

【図２】本発明の第１実施例を示す多層配線を有する半
導体素子の製造工程断面図である。

【図３】従来の半導体素子における多層配線の断面図で
ある。

【図４】従来の他の半導体素子における多層配線の断面
図である。

【図５】本発明の第２実施例を示す多層配線を有する半
導体素子の断面図である。

【図６】本発明の第２実施例を示す多層配線を有する半
導体素子の製造工程断面図である。

【図７】本発明の第３実施例を示す多層配線を有する半
導体素子の断面図である。

【図８】本発明の第３実施例を示す多層配線を有する半
導体素子の製造工程断面図である。

【図９】本発明の第４実施例を示す多層配線を有する半
導体素子の断面図である。

【図１０】本発明の第４実施例を示す多層配線を有する
半導体素子の製造工程断面図である。

【符号の説明】

２１，３１，４１，６１ ＩＣ基板 ２２，３２，４２，６２ 絶縁膜 ２３，３３，４４，６４，６６ Ａｌ−Ｓｉ系合金膜
（第１配線層） ２３ａ，３３ａ，４４ａ，６４ａ，６６ａ 接触面 ２４，３４，４３，４５，６３，６５，６７ ＴｉＮ
膜 ２５，３５，４６，６８ 層間絶縁膜 ２６，３６，４７，６９ スルーホール ２７，３７，４８，７０ 密着層 ２８，３８，４９，７１ Ｗ膜 ２９，３９，５０，７２ Ａｌ−Ｓｉ系合金膜（第２
配線層） ３０，４０，５１，７３ 絶縁膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 下層配線層と上層配線層との間を埋め込
   み金属で接続する多層配線を有する半導体素子におい
   て、 前記下層配線層と埋め込み金属との接触面がスルーホー
   ル径よりも大きい形状を有する多層配線を有する半導体
   素子。
2. 【請求項２】 前記接触面が下層配線層の上面又は端部
   に形成される請求項１記載の多層配線を有する半導体素
   子。
3. 【請求項３】（ａ）下層配線層の上部に該下層配線層の
   材料と選択的エッチング可能な材料からなる導電膜を形
   成する工程と、（ｂ）層間絶縁膜を形成する工程と、
   （ｃ）該層間絶縁膜に前記導電膜に通じるスルーホール
   を形成する工程と、（ｄ）該スルーホール径よりも大き
   くなるように前記導電膜を等方的に除去する工程と、
   （ｅ）前記スルーホール内を埋め込み金属により充填す
   る工程と、（ｆ）該埋め込み金属に接続される上層配線
   層を形成する工程とを施すことを特徴とする多層配線を
   有する半導体素子の製造方法。
4. 【請求項４】（ａ）下層配線層の上部に該下層配線層の
   材料と選択的エッチング可能な材料からなる導電膜を形
   成する工程と、（ｂ）層間絶縁膜を形成する工程と、
   （ｃ）該層間絶縁膜に前記下層配線層の上面又は端部に
   通じるスルーホールを形成する工程と、（ｄ）該スルー
   ホール径よりも大きくなるように前記導電膜を等方的に
   除去する工程と、（ｅ）前記スルーホール内を埋め込み
   金属により充填する工程と、（ｆ）該埋め込み金属に接
   続される上層配線層を形成する工程とを施すことを特徴
   とする多層配線を有する半導体素子の製造方法。
5. 【請求項５】（ａ）上部及び下部に一方側の端部が除去
   された部分を有する導電膜を備えた下層配線層と、
   （ｂ）該除去された部分にも充填され、前記下層配線層
   との接触面がスルーホール径よりも大きい形状を有する
   埋め込み金属と、（ｃ）該埋め込み金属に接続される上
   層配線層とを具備することを特徴とする多層配線を有す
   る半導体素子。
6. 【請求項６】（ａ）下層配線層の上部及び下部に該下層
   配線層の材料と選択的エッチング可能な材料からなる導
   電膜を形成する工程と、（ｂ）層間絶縁膜を形成する工
   程と、（ｃ）該層間絶縁膜に前記導電膜の一方側の端部
   に通じるスルーホールを形成する工程と、（ｄ）該スル
   ーホール径よりも大きくなるように前記導電膜を等方的
   に除去する工程と、（ｅ）前記スルーホール内を埋め込
   み金属により充填する工程と、（ｆ）該埋め込み金属に
   接続される上層配線層を形成する工程とを施すことを特
   徴とする多層配線を有する半導体素子の製造方法。
7. 【請求項７】（ａ）上部、中部及び下部に一方側の端部
   が除去された部分を有する導電膜を備えた下層配線層
   と、（ｂ）該除去された部分にも充填され、前記下層配
   線層との接触面がスルーホール径よりも大きい形状を有
   する埋め込み金属と、（ｃ）該埋め込み金属に接続され
   る上層配線層とを具備することを特徴とする多層配線を
   有する半導体素子。
8. 【請求項８】（ａ）下層配線層の下部、中部及び上部に
   該下層配線層の材料と選択的エッチング可能な材料から
   なる下部、中部及び上部導電膜を形成する工程と、
   （ｂ）層間絶縁膜を形成する工程と、（ｃ）該層間絶縁
   膜に前記下部、中部及び上部導電膜の一方側の端部に通
   じるスルーホールを形成する工程と、（ｄ）該スルーホ
   ール径よりも大きくなるように前記下部、中部及び上部
   導電膜を等方的に除去する工程と、（ｅ）前記スルーホ
   ール内を埋め込み金属により充填する工程と、（ｆ）該
   埋め込み金属に接続される上層配線層を形成する工程と
   を施すことを特徴とする多層配線を有する半導体素子の
   製造方法。