JPH0823034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0823034A JPH0823034A JP6154806A JP15480694A JPH0823034A JP H0823034 A JPH0823034 A JP H0823034A JP 6154806 A JP6154806 A JP 6154806A JP 15480694 A JP15480694 A JP 15480694A JP H0823034 A JPH0823034 A JP H0823034A
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Abstract
(57)【要約】
【目的】この発明は、トレンチ内又はコンタクト孔内に
導電層を埋め込んだ後の半導体基板又は層間絶縁膜の表
面を充分に平坦化する。 【構成】シリコン基板21の表面上にシリコン窒化膜22を
形成し、このシリコン窒化膜22の上にＴＥＯＳ膜を形成
し、シリコン窒化膜22、ＴＥＯＳ膜及びシリコン基板21
に第１、第２の開孔部及びトレンチ21a を設ける。次
に、第１、第２の開孔部内、トレンチ21a 内及びＴＥＯ
Ｓ膜上に第２のポリシリコン膜27を堆積した後、第１の
開孔部にポリシリコン膜27の表面が位置するように、第
２のポリシリコン膜27をエッチングし、ＴＥＯＳ膜を除
去する。次に、ポリシリコン膜27がエッチングされる厚
さをシリコン窒化膜22の膜厚に設定し、前記ポリシリコ
ン膜27を等方性エッチングする。次に、シリコン窒化膜
22を除去する。従って、半導体基板の表面を充分に平坦
化できる。
導電層を埋め込んだ後の半導体基板又は層間絶縁膜の表
面を充分に平坦化する。 【構成】シリコン基板21の表面上にシリコン窒化膜22を
形成し、このシリコン窒化膜22の上にＴＥＯＳ膜を形成
し、シリコン窒化膜22、ＴＥＯＳ膜及びシリコン基板21
に第１、第２の開孔部及びトレンチ21a を設ける。次
に、第１、第２の開孔部内、トレンチ21a 内及びＴＥＯ
Ｓ膜上に第２のポリシリコン膜27を堆積した後、第１の
開孔部にポリシリコン膜27の表面が位置するように、第
２のポリシリコン膜27をエッチングし、ＴＥＯＳ膜を除
去する。次に、ポリシリコン膜27がエッチングされる厚
さをシリコン窒化膜22の膜厚に設定し、前記ポリシリコ
ン膜27を等方性エッチングする。次に、シリコン窒化膜
22を除去する。従って、半導体基板の表面を充分に平坦
化できる。
Description
【０００１】
【産業上の利用分野】この発明は、トレンチ内又はコン
タクト孔内に導電層を埋め込んだ後の半導体基板又は層
間絶縁膜の表面を平坦化できる半導体装置の製造方法に
関する。
タクト孔内に導電層を埋め込んだ後の半導体基板又は層
間絶縁膜の表面を平坦化できる半導体装置の製造方法に
関する。
【０００２】
【従来の技術】図２０乃至図２７は、従来のトレンチキ
ャパシタの製造方法を示す断面図である。先ず、シリコ
ン基板１の表面上にはシリコン酸化膜又はシリコン窒化
膜又はそれらの積層膜からなる層間絶縁膜２が設けられ
る。この後、図２１に示すように、この層間絶縁膜２の
上にはレジスト膜３が形成される。次に、図２２に示す
ように、このレジスト膜３をマスクとして、前記層間絶
縁膜２はエッチングされる。この後、図２３に示すよう
に、前記レジスト膜３は除去される。次に、前記層間絶
縁膜２をマスクとしてエッチングされることにより、前
記シリコン基板１にはトレンチ１ａが形成される。
ャパシタの製造方法を示す断面図である。先ず、シリコ
ン基板１の表面上にはシリコン酸化膜又はシリコン窒化
膜又はそれらの積層膜からなる層間絶縁膜２が設けられ
る。この後、図２１に示すように、この層間絶縁膜２の
上にはレジスト膜３が形成される。次に、図２２に示す
ように、このレジスト膜３をマスクとして、前記層間絶
縁膜２はエッチングされる。この後、図２３に示すよう
に、前記レジスト膜３は除去される。次に、前記層間絶
縁膜２をマスクとしてエッチングされることにより、前
記シリコン基板１にはトレンチ１ａが形成される。
【０００３】この後、図２４に示すように、前記トレン
チ１ａの内表面には絶縁膜４が設けられる。次に、トレ
ンチ１ａ内にはＣＶＤ法により図示せぬポリシリコン膜
が形成され、このポリシリコン膜はシリコン基板１とコ
ンタクトが取られる。この後、このポリシリコン膜の上
にはキャパシタ絶縁膜として図示せぬＮＯ膜が形成され
る。
チ１ａの内表面には絶縁膜４が設けられる。次に、トレ
ンチ１ａ内にはＣＶＤ法により図示せぬポリシリコン膜
が形成され、このポリシリコン膜はシリコン基板１とコ
ンタクトが取られる。この後、このポリシリコン膜の上
にはキャパシタ絶縁膜として図示せぬＮＯ膜が形成され
る。
【０００４】次に、図２５に示すように、前記ＮＯ膜、
絶縁膜４及び層間絶縁膜２の上にはポリシリコンからな
る導電層５が堆積される。この後、図２６に示すよう
に、この導電層５は、シリコン基板１の表面と同じ高さ
となるように等方性エッチングされる。次に、図２７に
示すように、層間絶縁膜２は除去される。
絶縁膜４及び層間絶縁膜２の上にはポリシリコンからな
る導電層５が堆積される。この後、図２６に示すよう
に、この導電層５は、シリコン基板１の表面と同じ高さ
となるように等方性エッチングされる。次に、図２７に
示すように、層間絶縁膜２は除去される。
【０００５】ところで、上記従来のトレンチキャパシタ
の製造方法では、シリコン基板１にトレンチ１ａを形成
する際のエッチング、及び導電層５の堆積の前処理、例
えばトレンチ１ａ内の洗浄処理により、層間絶縁膜２が
エッチングされる。これによって、この層間絶縁膜２の
厚さにばらつきが生じる。このため、堆積した導電層５
の表面にばらつきが生じたり、シリコン基板１の表面と
同じ高さとなるように導電層５をエッチングした後の導
電層５の高さも、図２６に示すようにばらつきが生じ
る。この結果、図２７に示すように、シリコン基板１の
表面の平坦性において問題となる。
の製造方法では、シリコン基板１にトレンチ１ａを形成
する際のエッチング、及び導電層５の堆積の前処理、例
えばトレンチ１ａ内の洗浄処理により、層間絶縁膜２が
エッチングされる。これによって、この層間絶縁膜２の
厚さにばらつきが生じる。このため、堆積した導電層５
の表面にばらつきが生じたり、シリコン基板１の表面と
同じ高さとなるように導電層５をエッチングした後の導
電層５の高さも、図２６に示すようにばらつきが生じ
る。この結果、図２７に示すように、シリコン基板１の
表面の平坦性において問題となる。
【０００６】また、シリコン基板１の表面と同じ高さと
なるように導電層５をエッチングする際、層間絶縁膜２
上に導電層５のエッチング残りが生じないようにするた
め、エッチング量をシリコン基板１表面に相当する量よ
り多く設定する必要がある。即ち、導電層５をオ−バ−
エッチングする必要がある。この結果、図２７に示すよ
うに、シリコン基板１の表面とトレンチ１ａ内の導電層
５との間に段差が生じ、シリコン基板１表面の平坦性に
おいて問題となる。これと共に、前記段差があること、
微細化に伴う横方向の寸法を縮小する必要があること、
及び配線容量を低下させるために層間絶縁膜の膜厚を一
定以上確保する必要があることにより、コンタクトホ−
ルのアスペクト比が大きくなるという問題がある。具体
的には、前記段差の上にスパッタ導電膜が形成される場
合、このスパッタ導電膜はカバレ−ジが悪いので、前記
段差部において段切れが生じるという問題がある。ま
た、前記段差の上に層間絶縁膜を設け、この層間絶縁膜
に前記段差上に位置するコンタクトホ−ルを形成する
際、この段差の深さにより層間絶縁膜をエッチングする
必要量が異なるため、前記段差部におけるエッチング残
りの発生又は下地削れの原因となる。また、前記段差部
の上層にワ−ド線及びコンタクト等の加工をする場合に
おいて、この段差に導電膜が残り、ショ−トの原因とな
る。したがって、このように平坦性が悪いことは、後工
程の加工を厳しくする要因となる。
なるように導電層５をエッチングする際、層間絶縁膜２
上に導電層５のエッチング残りが生じないようにするた
め、エッチング量をシリコン基板１表面に相当する量よ
り多く設定する必要がある。即ち、導電層５をオ−バ−
エッチングする必要がある。この結果、図２７に示すよ
うに、シリコン基板１の表面とトレンチ１ａ内の導電層
５との間に段差が生じ、シリコン基板１表面の平坦性に
おいて問題となる。これと共に、前記段差があること、
微細化に伴う横方向の寸法を縮小する必要があること、
及び配線容量を低下させるために層間絶縁膜の膜厚を一
定以上確保する必要があることにより、コンタクトホ−
ルのアスペクト比が大きくなるという問題がある。具体
的には、前記段差の上にスパッタ導電膜が形成される場
合、このスパッタ導電膜はカバレ−ジが悪いので、前記
段差部において段切れが生じるという問題がある。ま
た、前記段差の上に層間絶縁膜を設け、この層間絶縁膜
に前記段差上に位置するコンタクトホ−ルを形成する
際、この段差の深さにより層間絶縁膜をエッチングする
必要量が異なるため、前記段差部におけるエッチング残
りの発生又は下地削れの原因となる。また、前記段差部
の上層にワ−ド線及びコンタクト等の加工をする場合に
おいて、この段差に導電膜が残り、ショ−トの原因とな
る。したがって、このように平坦性が悪いことは、後工
程の加工を厳しくする要因となる。
【０００７】図２８乃至図３２は、従来の半導体装置の
製造方法を示す断面図であり、コンタクト孔内に導電層
を埋め込む方法を示すものである。先ず、金属配線１１
の上には層間絶縁膜１２が堆積される。次に、図２９に
示すように、この層間絶縁膜１２の上にはレジスト膜１
３が設けられる。この後、図３０に示すように、このレ
ジスト膜１３をマスクとしてエッチングされることによ
り、層間絶縁膜１２にはコンタクト孔１２ａが形成され
る。
製造方法を示す断面図であり、コンタクト孔内に導電層
を埋め込む方法を示すものである。先ず、金属配線１１
の上には層間絶縁膜１２が堆積される。次に、図２９に
示すように、この層間絶縁膜１２の上にはレジスト膜１
３が設けられる。この後、図３０に示すように、このレ
ジスト膜１３をマスクとしてエッチングされることによ
り、層間絶縁膜１２にはコンタクト孔１２ａが形成され
る。
【０００８】次に、図３１に示すように、前記レジスト
膜１３は除去され、前記コンタクト孔１２ａ内及び層間
絶縁膜１２の上にはポリシリコンからなる導電層１４が
堆積される。この後、図３２に示すように、この導電層
１４は、層間絶縁膜１２と同じ高さとなるようにエッチ
ングされる。
膜１３は除去され、前記コンタクト孔１２ａ内及び層間
絶縁膜１２の上にはポリシリコンからなる導電層１４が
堆積される。この後、図３２に示すように、この導電層
１４は、層間絶縁膜１２と同じ高さとなるようにエッチ
ングされる。
【０００９】ところで、上記従来の半導体装置の製造方
法では、層間絶縁膜１２の表面と同じ高さとなるように
導電層１４をエッチングする際、層間絶縁膜１２上に導
電層１４のエッチング残りが生じないようにするため、
エッチング量を層間絶縁膜１２表面に相当する量より多
く設定する必要がある。即ち、導電層１４をオ−バ−エ
ッチングする必要がある。この結果、図３２に示すよう
に、層間絶縁膜１２の表面とコンタクト孔１２ａ内の導
電層１４との間に段差が生じ、層間絶縁膜１２表面を充
分に平坦化することができない。このように平坦化でき
ないことによる問題は、上記従来のトレンチキャパシタ
の製造方法と同様のものが挙げられる。したがって、こ
のように平坦性が悪いことは、後工程の加工を厳しくす
る要因となる。
法では、層間絶縁膜１２の表面と同じ高さとなるように
導電層１４をエッチングする際、層間絶縁膜１２上に導
電層１４のエッチング残りが生じないようにするため、
エッチング量を層間絶縁膜１２表面に相当する量より多
く設定する必要がある。即ち、導電層１４をオ−バ−エ
ッチングする必要がある。この結果、図３２に示すよう
に、層間絶縁膜１２の表面とコンタクト孔１２ａ内の導
電層１４との間に段差が生じ、層間絶縁膜１２表面を充
分に平坦化することができない。このように平坦化でき
ないことによる問題は、上記従来のトレンチキャパシタ
の製造方法と同様のものが挙げられる。したがって、こ
のように平坦性が悪いことは、後工程の加工を厳しくす
る要因となる。
【００１０】
【発明が解決しようとする課題】上記従来のトレンチキ
ャパシタの製造方法及び半導体装置の製造方法では、シ
リコン基板に形成されたトレンチ内及び層間絶縁膜に形
成されたコンタクト孔内それぞれに導電層を埋め込む
際、この埋め込まれた導電層の高さにばらつきが生じ
る。この結果、シリコン基板及び層間絶縁膜それぞれの
表面を充分に平坦化且つ均一化することができないとい
う問題が生じる。
ャパシタの製造方法及び半導体装置の製造方法では、シ
リコン基板に形成されたトレンチ内及び層間絶縁膜に形
成されたコンタクト孔内それぞれに導電層を埋め込む
際、この埋め込まれた導電層の高さにばらつきが生じ
る。この結果、シリコン基板及び層間絶縁膜それぞれの
表面を充分に平坦化且つ均一化することができないとい
う問題が生じる。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、トレンチ内又はコンタ
クト孔内に導電層を埋め込んだ後の半導体基板又は層間
絶縁膜の表面を充分に平坦化できる半導体装置の製造方
法を提供することにある。
されたものであり、その目的は、トレンチ内又はコンタ
クト孔内に導電層を埋め込んだ後の半導体基板又は層間
絶縁膜の表面を充分に平坦化できる半導体装置の製造方
法を提供することにある。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に第１の層間膜を形
成する工程と、前記第１の層間膜の上に第２の層間膜を
形成する工程と、前記第１、２の層間膜及び前記半導体
基板に溝を設ける工程と、前記溝内及び前記第２の層間
膜上に導電層を堆積する工程と、前記溝における前記第
２の層間膜の間に前記導電層の表面が位置するように、
前記導電層をエッチングする工程と、少なくとも前記溝
近傍の前記第２の層間膜を除去する工程と、前記導電層
がエッチングされる厚さを前記第１の層間膜の膜厚に設
定し、前記導電層を等方性エッチングする工程と、を具
備することを特徴としている。
解決するため、半導体基板の表面上に第１の層間膜を形
成する工程と、前記第１の層間膜の上に第２の層間膜を
形成する工程と、前記第１、２の層間膜及び前記半導体
基板に溝を設ける工程と、前記溝内及び前記第２の層間
膜上に導電層を堆積する工程と、前記溝における前記第
２の層間膜の間に前記導電層の表面が位置するように、
前記導電層をエッチングする工程と、少なくとも前記溝
近傍の前記第２の層間膜を除去する工程と、前記導電層
がエッチングされる厚さを前記第１の層間膜の膜厚に設
定し、前記導電層を等方性エッチングする工程と、を具
備することを特徴としている。
【００１３】また、前記導電層を等方性エッチングする
工程の後に、前記第１の層間膜を除去する工程をさらに
含むことを特徴としている。また、配線の上に第１の層
間膜を形成する工程と、前記第１の層間膜の上に第２の
層間膜を形成する工程と、前記第２の層間膜の上に第３
の層間膜を形成する工程と、前記第１乃至第３の層間膜
にコンタクト孔を設ける工程と、前記コンタクト孔の内
及び前記第３の層間膜の上に導電層を堆積する工程と、
前記コンタクト孔における前記第３の層間膜の間に前記
導電層の表面が位置するように、前記導電層をエッチン
グする工程と、少なくとも前記コンタクト孔近傍の前記
第３の層間膜を除去する工程と、前記導電層がエッチン
グされる厚さを前記第２の層間膜の膜厚に設定し、前記
導電層を等方性エッチングする工程と、を具備すること
を特徴としている。また、前記導電層を等方性エッチン
グする工程の後に、前記第１の層間膜を除去する工程を
さらに含むことを特徴としている。
工程の後に、前記第１の層間膜を除去する工程をさらに
含むことを特徴としている。また、配線の上に第１の層
間膜を形成する工程と、前記第１の層間膜の上に第２の
層間膜を形成する工程と、前記第２の層間膜の上に第３
の層間膜を形成する工程と、前記第１乃至第３の層間膜
にコンタクト孔を設ける工程と、前記コンタクト孔の内
及び前記第３の層間膜の上に導電層を堆積する工程と、
前記コンタクト孔における前記第３の層間膜の間に前記
導電層の表面が位置するように、前記導電層をエッチン
グする工程と、少なくとも前記コンタクト孔近傍の前記
第３の層間膜を除去する工程と、前記導電層がエッチン
グされる厚さを前記第２の層間膜の膜厚に設定し、前記
導電層を等方性エッチングする工程と、を具備すること
を特徴としている。また、前記導電層を等方性エッチン
グする工程の後に、前記第１の層間膜を除去する工程を
さらに含むことを特徴としている。
【００１４】
【作用】この発明は、半導体基板の溝内及び第２の層間
膜上に導電層を堆積し、この導電層を前記溝における前
記第２の層間膜の間に前記導電層の表面が位置するよう
に除去した後、第２の層間膜を除去する。この際、導電
層は第１の層間膜の表面より突出している。この状態
で、前記導電層を半導体基板の表面まで等方性エッチン
グする。このとき、第１の層間膜の膜厚と同じ厚さだけ
導電層が等方性エッチングされるように条件を設定し、
導電層をエッチングする。これにより、導電層の表面と
半導体基板の表面とを同じ高さとすることができる。
膜上に導電層を堆積し、この導電層を前記溝における前
記第２の層間膜の間に前記導電層の表面が位置するよう
に除去した後、第２の層間膜を除去する。この際、導電
層は第１の層間膜の表面より突出している。この状態
で、前記導電層を半導体基板の表面まで等方性エッチン
グする。このとき、第１の層間膜の膜厚と同じ厚さだけ
導電層が等方性エッチングされるように条件を設定し、
導電層をエッチングする。これにより、導電層の表面と
半導体基板の表面とを同じ高さとすることができる。
【００１５】また、コンタクト孔の内及び第３の層間膜
の上に導電層を堆積し、この導電層をコンタクト孔にお
ける第３の層間膜の間に前記導電層の表面が位置するよ
うにエッチングした後、第３の層間膜を除去する。この
際、導電層は第２の層間膜の表面より突出している。こ
の状態で、導電層を第１の層間膜の表面まで等方性エッ
チングする。このとき、第２の層間膜の膜厚と同じ厚さ
だけ導電層が等方性エッチングされるように条件を設定
し、導電層をエッチングする。これにより、導電層の表
面と第１の層間膜の表面とを同じ高さとすることができ
る。
の上に導電層を堆積し、この導電層をコンタクト孔にお
ける第３の層間膜の間に前記導電層の表面が位置するよ
うにエッチングした後、第３の層間膜を除去する。この
際、導電層は第２の層間膜の表面より突出している。こ
の状態で、導電層を第１の層間膜の表面まで等方性エッ
チングする。このとき、第２の層間膜の膜厚と同じ厚さ
だけ導電層が等方性エッチングされるように条件を設定
し、導電層をエッチングする。これにより、導電層の表
面と第１の層間膜の表面とを同じ高さとすることができ
る。
【００１６】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１乃至図１０は、この発明の第１の実施
例による半導体装置の製造方法を示す断面図であり、Ｄ
ＲＡＭのメモリキャパシタに適用させた場合のものであ
る。先ず、シリコン基板２１の表面上にはＣＶＤ(Chemi
cal Vapor Deposition) 法により第１の層間絶縁膜とし
てのシリコン窒化膜２２が堆積される。次に、このシリ
コン窒化膜２２の上にはＣＶＤ法により第２の層間絶縁
膜としてのＴＥＯＳ(tetraethyl orthosilicate)膜２３
が堆積される。
り説明する。図１乃至図１０は、この発明の第１の実施
例による半導体装置の製造方法を示す断面図であり、Ｄ
ＲＡＭのメモリキャパシタに適用させた場合のものであ
る。先ず、シリコン基板２１の表面上にはＣＶＤ(Chemi
cal Vapor Deposition) 法により第１の層間絶縁膜とし
てのシリコン窒化膜２２が堆積される。次に、このシリ
コン窒化膜２２の上にはＣＶＤ法により第２の層間絶縁
膜としてのＴＥＯＳ(tetraethyl orthosilicate)膜２３
が堆積される。
【００１７】この後、図２に示すように、このＴＥＯＳ
膜２３の上にはレジスト膜２４が設けられる。次に、図
３に示すように、このレジスト膜２４をマスクとして、
ＴＥＯＳ膜２３及びシリコン窒化膜２２は、順次異方性
エッチングされる。これにより、ＴＥＯＳ膜２３には第
１の開孔部２３ａが設けられ、シリコン窒化膜２２には
第２の開孔部２２ａが設けられる。この後、前記レジス
ト膜２４は除去される。次に、前記ＴＥＯＳ膜２３をマ
スクとして異方性エッチングされることにより、シリコ
ン基板２１にはトレンチ２１ａが形成される。
膜２３の上にはレジスト膜２４が設けられる。次に、図
３に示すように、このレジスト膜２４をマスクとして、
ＴＥＯＳ膜２３及びシリコン窒化膜２２は、順次異方性
エッチングされる。これにより、ＴＥＯＳ膜２３には第
１の開孔部２３ａが設けられ、シリコン窒化膜２２には
第２の開孔部２２ａが設けられる。この後、前記レジス
ト膜２４は除去される。次に、前記ＴＥＯＳ膜２３をマ
スクとして異方性エッチングされることにより、シリコ
ン基板２１にはトレンチ２１ａが形成される。
【００１８】次に、図４に示すように、前記トレンチ２
１ａの内表面には熱酸化により酸化膜２５が形成され
る。この後、トレンチ２１ａの底部における酸化膜２５
は、異方性エッチングにより除去される。次に、図５に
示すように、トレンチ２１ａの底部及び酸化膜２５の内
側にはＣＶＤ法により第１のポリシリコン膜２６が形成
され、この第１のポリシリコン膜２６はシリコン基板２
１とコンタクトが取られる。この後、この第１のポリシ
リコン膜２６の上にはキャパシタ絶縁膜として図示せぬ
ＮＯ膜が形成される。
１ａの内表面には熱酸化により酸化膜２５が形成され
る。この後、トレンチ２１ａの底部における酸化膜２５
は、異方性エッチングにより除去される。次に、図５に
示すように、トレンチ２１ａの底部及び酸化膜２５の内
側にはＣＶＤ法により第１のポリシリコン膜２６が形成
され、この第１のポリシリコン膜２６はシリコン基板２
１とコンタクトが取られる。この後、この第１のポリシ
リコン膜２６の上にはキャパシタ絶縁膜として図示せぬ
ＮＯ膜が形成される。
【００１９】この後、図６に示すように、前記ＮＯ膜及
びＴＥＯＳ膜２３の上には第２のポリシリコン膜２７が
堆積される。次に、図７に示すように、この第２のポリ
シリコン膜２７が等方性エッチングされることにより、
第２のポリシリコン膜２７はＴＥＯＳ膜２３の第１の開
孔部２３ａの中程まで除去される。
びＴＥＯＳ膜２３の上には第２のポリシリコン膜２７が
堆積される。次に、図７に示すように、この第２のポリ
シリコン膜２７が等方性エッチングされることにより、
第２のポリシリコン膜２７はＴＥＯＳ膜２３の第１の開
孔部２３ａの中程まで除去される。
【００２０】次に、図８に示すように、前記ＴＥＯＳ膜
２３は除去される。このときの除去工程は、ＴＥＯＳと
ポリシリコンのエッチングで選択比が大きいため、第２
のポリシリコン膜２７に何等影響を及ぼさない。この
後、図９に示すように、第２のポリシリコン膜２７は、
シリコン窒化膜２２の膜厚と同じ厚さだけ等方性エッチ
ングされる。これにより、第２のポリシリコン膜２７は
シリコン基板２１と同じ高さとなる。
２３は除去される。このときの除去工程は、ＴＥＯＳと
ポリシリコンのエッチングで選択比が大きいため、第２
のポリシリコン膜２７に何等影響を及ぼさない。この
後、図９に示すように、第２のポリシリコン膜２７は、
シリコン窒化膜２２の膜厚と同じ厚さだけ等方性エッチ
ングされる。これにより、第２のポリシリコン膜２７は
シリコン基板２１と同じ高さとなる。
【００２１】すなわち、前記等方性エッチングされる前
の第２のポリシリコン膜２７が図８に示すようにシリコ
ン窒化膜２２の表面より突出していても、第２のポリシ
リコン膜２７が等方性エッチングされる厚さをシリコン
窒化膜２２の膜厚ｃに設定すれば、第２のポリシリコン
膜２７をシリコン基板２１と同じ高さとすることができ
る。つまり、第２のポリシリコン膜２７を膜厚ｃだけ等
方性エッチングする場合、図８に示す矢印ｂの方向にの
みエッチングが進行するのではなく、シリコン窒化膜２
２の上面と第２のポリシリコン膜２７とが接触する点ａ
1 、ａ2 を中心として同心円状にエッチングが進行す
る。このため、ポリシリコン膜２７が前記点ａ1 、ａ2
からエッチングされる深さによって、トレンチ２１ａの
側壁におけるポリシリコン膜２７の高さが決定される。
また、前記点ａ1 、ａ2 からのエッチングと矢印ｂの方
向からのエッチングとが結合されることにより、ポリシ
リコン膜２７の上面はトレンチ２１ａの中央部において
も図９に示すようにほぼ平坦となる。
の第２のポリシリコン膜２７が図８に示すようにシリコ
ン窒化膜２２の表面より突出していても、第２のポリシ
リコン膜２７が等方性エッチングされる厚さをシリコン
窒化膜２２の膜厚ｃに設定すれば、第２のポリシリコン
膜２７をシリコン基板２１と同じ高さとすることができ
る。つまり、第２のポリシリコン膜２７を膜厚ｃだけ等
方性エッチングする場合、図８に示す矢印ｂの方向にの
みエッチングが進行するのではなく、シリコン窒化膜２
２の上面と第２のポリシリコン膜２７とが接触する点ａ
1 、ａ2 を中心として同心円状にエッチングが進行す
る。このため、ポリシリコン膜２７が前記点ａ1 、ａ2
からエッチングされる深さによって、トレンチ２１ａの
側壁におけるポリシリコン膜２７の高さが決定される。
また、前記点ａ1 、ａ2 からのエッチングと矢印ｂの方
向からのエッチングとが結合されることにより、ポリシ
リコン膜２７の上面はトレンチ２１ａの中央部において
も図９に示すようにほぼ平坦となる。
【００２２】この後、図１０に示すように、シリコン窒
化膜２２は除去される。上記第１の実施例によれば、シ
リコン基板２１のトレンチ２１ａの内及びＴＥＯＳ膜２
３の上に第２のポリシリコン膜２７を堆積し、このポリ
シリコン膜２７をＴＥＯＳ膜２３の第１の開孔部２３ａ
の中程まで除去した後、ＴＥＯＳ膜２３を剥離する。こ
の際、第２のポリシリコン膜２７はシリコン窒化膜２２
の表面より突出している。この状態で、前記第２のポリ
シリコン膜２７をシリコン基板２１の表面まで等方性エ
ッチングする。このとき、シリコン窒化膜２２の膜厚と
同じ厚さだけ第２のポリシリコン膜２７が等方性エッチ
ングされるように条件を設定し、ポリシリコン膜２７を
等方性エッチングする。これにより、第２のポリシリコ
ン膜２７の表面とシリコン基板２１の表面とを同じ高さ
とすることができる。したがって、シリコン基板２１の
表面を充分に平坦化且つ均一化することができる。
化膜２２は除去される。上記第１の実施例によれば、シ
リコン基板２１のトレンチ２１ａの内及びＴＥＯＳ膜２
３の上に第２のポリシリコン膜２７を堆積し、このポリ
シリコン膜２７をＴＥＯＳ膜２３の第１の開孔部２３ａ
の中程まで除去した後、ＴＥＯＳ膜２３を剥離する。こ
の際、第２のポリシリコン膜２７はシリコン窒化膜２２
の表面より突出している。この状態で、前記第２のポリ
シリコン膜２７をシリコン基板２１の表面まで等方性エ
ッチングする。このとき、シリコン窒化膜２２の膜厚と
同じ厚さだけ第２のポリシリコン膜２７が等方性エッチ
ングされるように条件を設定し、ポリシリコン膜２７を
等方性エッチングする。これにより、第２のポリシリコ
ン膜２７の表面とシリコン基板２１の表面とを同じ高さ
とすることができる。したがって、シリコン基板２１の
表面を充分に平坦化且つ均一化することができる。
【００２３】すなわち、シリコン基板２１の表面上にシ
リコン窒化膜２２を設け、この窒化膜２２の上にＴＥＯ
Ｓ膜２３を設けている。このため、シリコン基板２１に
トレンチ２１ａを形成する際のエッチングによってシリ
コン窒化膜２２がエッチングされることがない。これと
共に、トレンチ２１ａ内に導電層２７を埋め込む前の前
処理によってもシリコン窒化膜２２の膜厚が薄くなるこ
とがない。従って、シリコン窒化膜２２の厚さにばらつ
きが生じることがない。この結果、シリコン窒化膜２２
の膜厚と同じ厚さだけ第２のポリシリコン膜２７が等方
性エッチングされるように条件を設定すれば、シリコン
窒化膜２２の厚さにばらつきがないため、第２のポリシ
リコン膜２７の表面とシリコン基板２１の表面とを同じ
高さとすることができる。つまり、ポリシリコン膜２７
の等方性エッチングの厚さをシリコン窒化膜２２の膜厚
とすれば、ポリシリコン膜２７が図８に示すように窒化
膜２２の表面から突出していても、図９に示すようにポ
リシリコン膜２７の表面と基板２１の表面とを同じ高さ
とすることができる。
リコン窒化膜２２を設け、この窒化膜２２の上にＴＥＯ
Ｓ膜２３を設けている。このため、シリコン基板２１に
トレンチ２１ａを形成する際のエッチングによってシリ
コン窒化膜２２がエッチングされることがない。これと
共に、トレンチ２１ａ内に導電層２７を埋め込む前の前
処理によってもシリコン窒化膜２２の膜厚が薄くなるこ
とがない。従って、シリコン窒化膜２２の厚さにばらつ
きが生じることがない。この結果、シリコン窒化膜２２
の膜厚と同じ厚さだけ第２のポリシリコン膜２７が等方
性エッチングされるように条件を設定すれば、シリコン
窒化膜２２の厚さにばらつきがないため、第２のポリシ
リコン膜２７の表面とシリコン基板２１の表面とを同じ
高さとすることができる。つまり、ポリシリコン膜２７
の等方性エッチングの厚さをシリコン窒化膜２２の膜厚
とすれば、ポリシリコン膜２７が図８に示すように窒化
膜２２の表面から突出していても、図９に示すようにポ
リシリコン膜２７の表面と基板２１の表面とを同じ高さ
とすることができる。
【００２４】図１１乃至図２０は、この発明の第２の実
施例による半導体装置の製造方法を示す断面図であり、
コンタクト孔の埋込みに適用させた場合のものである。
先ず、金属配線３１の上にはＣＶＤ法により第１の層間
絶縁膜としてのＢＰＳＧ(Boron-doped Phospho-Silicat
e Glass)膜３２が堆積される。次に、このＢＰＳＧ膜３
２の上にはＣＶＤ法により第２の層間絶縁膜としてのシ
リコン窒化膜３３が堆積される。次に、このシリコン窒
化膜３３の上にはＣＶＤ法により第３の層間絶縁膜とし
てのＴＥＯＳ膜３４が堆積される。
施例による半導体装置の製造方法を示す断面図であり、
コンタクト孔の埋込みに適用させた場合のものである。
先ず、金属配線３１の上にはＣＶＤ法により第１の層間
絶縁膜としてのＢＰＳＧ(Boron-doped Phospho-Silicat
e Glass)膜３２が堆積される。次に、このＢＰＳＧ膜３
２の上にはＣＶＤ法により第２の層間絶縁膜としてのシ
リコン窒化膜３３が堆積される。次に、このシリコン窒
化膜３３の上にはＣＶＤ法により第３の層間絶縁膜とし
てのＴＥＯＳ膜３４が堆積される。
【００２５】この後、図１２に示すように、前記ＴＥＯ
Ｓ膜３４の上にはレジスト膜３５が設けられる。次に、
図１３に示すように、このレジスト膜３５をマスクとし
て、ＴＥＯＳ膜３４、シリコン窒化膜３３及びＢＰＳＧ
膜３２は、順次異方性エッチングされる。これにより、
ＴＥＯＳ膜３４、シリコン窒化膜３３及びＢＰＳＧ膜３
２にはコンタクト孔３６が設けられる。この後、図１４
に示すように、前記レジスト膜３５は除去される。
Ｓ膜３４の上にはレジスト膜３５が設けられる。次に、
図１３に示すように、このレジスト膜３５をマスクとし
て、ＴＥＯＳ膜３４、シリコン窒化膜３３及びＢＰＳＧ
膜３２は、順次異方性エッチングされる。これにより、
ＴＥＯＳ膜３４、シリコン窒化膜３３及びＢＰＳＧ膜３
２にはコンタクト孔３６が設けられる。この後、図１４
に示すように、前記レジスト膜３５は除去される。
【００２６】次に、図１５に示すように、前記コンタク
ト孔３６の内及びＴＥＯＳ膜３４の上にはポリシリコン
からなる導電層３７が堆積される。この後、図１６に示
すように、この導電層３７が等方性エッチングされるこ
とにより、導電層３７はコンタクト孔３６におけるＴＥ
ＯＳ膜３４の中程まで除去される。次に、図１７に示す
ように、少なくともコンタクト孔３６近傍のＴＥＯＳ膜
３４は剥離される。
ト孔３６の内及びＴＥＯＳ膜３４の上にはポリシリコン
からなる導電層３７が堆積される。この後、図１６に示
すように、この導電層３７が等方性エッチングされるこ
とにより、導電層３７はコンタクト孔３６におけるＴＥ
ＯＳ膜３４の中程まで除去される。次に、図１７に示す
ように、少なくともコンタクト孔３６近傍のＴＥＯＳ膜
３４は剥離される。
【００２７】この後、図１８に示すように、導電層３７
は、シリコン窒化膜３３の膜厚と同じ厚さだけ等方性エ
ッチングされる。これにより、導電層３７はＢＰＳＧ膜
３２と同じ高さとなる。即ち、前記等方性エッチングさ
れる前の導電層３７が図１７に示すように、シリコン窒
化膜３３の表面より突出していたも、シリコン窒化膜３
３の膜厚と同じ厚さだけ等方性エッチングすれば、導電
層３７をＢＰＳＧ膜３２と同じ高さとすることができ
る。尚、前記導電層３７が等方性エッチングされるメカ
ニズムは、第１の実施例の場合と同様である。
は、シリコン窒化膜３３の膜厚と同じ厚さだけ等方性エ
ッチングされる。これにより、導電層３７はＢＰＳＧ膜
３２と同じ高さとなる。即ち、前記等方性エッチングさ
れる前の導電層３７が図１７に示すように、シリコン窒
化膜３３の表面より突出していたも、シリコン窒化膜３
３の膜厚と同じ厚さだけ等方性エッチングすれば、導電
層３７をＢＰＳＧ膜３２と同じ高さとすることができ
る。尚、前記導電層３７が等方性エッチングされるメカ
ニズムは、第１の実施例の場合と同様である。
【００２８】次に、図１９に示すように、前記シリコン
窒化膜３３は除去される。この結果、ＢＰＳＧ膜３２に
設けられたコンタクト孔３６の内には導電層３７が埋め
込まれ、この埋め込まれた後のＢＰＳＧ膜３２は平坦な
表面となる。
窒化膜３３は除去される。この結果、ＢＰＳＧ膜３２に
設けられたコンタクト孔３６の内には導電層３７が埋め
込まれ、この埋め込まれた後のＢＰＳＧ膜３２は平坦な
表面となる。
【００２９】上記第２の実施例によれば、コンタクト孔
３６の内及びＴＥＯＳ膜３４の上に導電層３７を堆積
し、この導電層３７をコンタクト孔３６のＴＥＯＳ膜３
４の中程まで除去した後、ＴＥＯＳ膜３４を剥離する。
この際、導電層３７はシリコン窒化膜３３の表面より突
出している。この状態で、導電層３７をＢＰＳＧ膜３２
の表面まで等方性エッチングする。このとき、シリコン
窒化膜３３の膜厚と同じ厚さだけ導電層３７が等方性エ
ッチングされるように条件を設定し、導電層３７を等方
性エッチングする。これにより、導電層３７の表面とＢ
ＰＳＧ膜３２の表面とを同じ高さとすることができ、Ｂ
ＰＳＧ膜３２の表面を充分に平坦化することができる。
３６の内及びＴＥＯＳ膜３４の上に導電層３７を堆積
し、この導電層３７をコンタクト孔３６のＴＥＯＳ膜３
４の中程まで除去した後、ＴＥＯＳ膜３４を剥離する。
この際、導電層３７はシリコン窒化膜３３の表面より突
出している。この状態で、導電層３７をＢＰＳＧ膜３２
の表面まで等方性エッチングする。このとき、シリコン
窒化膜３３の膜厚と同じ厚さだけ導電層３７が等方性エ
ッチングされるように条件を設定し、導電層３７を等方
性エッチングする。これにより、導電層３７の表面とＢ
ＰＳＧ膜３２の表面とを同じ高さとすることができ、Ｂ
ＰＳＧ膜３２の表面を充分に平坦化することができる。
【００３０】すなわち、ＢＰＳＧ膜３２の表面上にシリ
コン窒化膜３３を設け、この窒化膜３３の上にＴＥＯＳ
膜３４を設けている。このため、ＴＥＯＳ膜３４、シリ
コン窒化膜３３及びＢＰＳＧ膜３２にコンタクト孔３６
を形成する際のエッチングによってシリコン窒化膜３３
の表面がエッチングされることがない。従って、シリコ
ン窒化膜３３の厚さにばらつきが生じることがない。こ
の結果、シリコン窒化膜３３の膜厚と同じ厚さだけ導電
層３７が等方性エッチングされるように条件を設定すれ
ば、シリコン窒化膜３３の厚さにばらつきがないため、
導電層３７の表面とＢＰＳＧ膜３２の表面とを同じ高さ
とすることができる。つまり、シリコン窒化膜３３の厚
さにばらつきがないため、導電層３７を等方性エッチン
グする厚さをシリコン窒化膜３３の膜厚と設定すれば、
導電層３７の表面とＢＰＳＧ膜３２の表面とを同じ高さ
とすることができる。従って、従来技術のように導電層
３７のエッチング残りを生じないようにするために、導
電層３７をオ−バ−エッチングする必要がない。
コン窒化膜３３を設け、この窒化膜３３の上にＴＥＯＳ
膜３４を設けている。このため、ＴＥＯＳ膜３４、シリ
コン窒化膜３３及びＢＰＳＧ膜３２にコンタクト孔３６
を形成する際のエッチングによってシリコン窒化膜３３
の表面がエッチングされることがない。従って、シリコ
ン窒化膜３３の厚さにばらつきが生じることがない。こ
の結果、シリコン窒化膜３３の膜厚と同じ厚さだけ導電
層３７が等方性エッチングされるように条件を設定すれ
ば、シリコン窒化膜３３の厚さにばらつきがないため、
導電層３７の表面とＢＰＳＧ膜３２の表面とを同じ高さ
とすることができる。つまり、シリコン窒化膜３３の厚
さにばらつきがないため、導電層３７を等方性エッチン
グする厚さをシリコン窒化膜３３の膜厚と設定すれば、
導電層３７の表面とＢＰＳＧ膜３２の表面とを同じ高さ
とすることができる。従って、従来技術のように導電層
３７のエッチング残りを生じないようにするために、導
電層３７をオ−バ−エッチングする必要がない。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
導電層がエッチングされる厚さを第１の層間膜の膜厚に
設定し、前記導電層を等方性エッチングしている。した
がって、トレンチ内又はコンタクト孔内に導電層を埋め
込んだ後の半導体基板又は層間絶縁膜の表面を充分に平
坦化することができる。
導電層がエッチングされる厚さを第１の層間膜の膜厚に
設定し、前記導電層を等方性エッチングしている。した
がって、トレンチ内又はコンタクト孔内に導電層を埋め
込んだ後の半導体基板又は層間絶縁膜の表面を充分に平
坦化することができる。
【図１】この発明の第１の実施例による半導体装置の製
造方法を示す断面図。
造方法を示す断面図。
【図２】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図１の次の工程を示す断面
図。
造方法を示すものであり、図１の次の工程を示す断面
図。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図２の次の工程を示す断面
図。
造方法を示すものであり、図２の次の工程を示す断面
図。
【図４】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図３の次の工程を示す断面
図。
造方法を示すものであり、図３の次の工程を示す断面
図。
【図５】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図４の次の工程を示す断面
図。
造方法を示すものであり、図４の次の工程を示す断面
図。
【図６】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図５の次の工程を示す断面
図。
造方法を示すものであり、図５の次の工程を示す断面
図。
【図７】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図６の次の工程を示す断面
図。
造方法を示すものであり、図６の次の工程を示す断面
図。
【図８】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図７の次の工程を示す断面
図。
造方法を示すものであり、図７の次の工程を示す断面
図。
【図９】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図８の次の工程を示す断面
図。
造方法を示すものであり、図８の次の工程を示す断面
図。
【図１０】この発明の第１の実施例による半導体装置の
製造方法を示すものであり、図９の次の工程を示す断面
図。
製造方法を示すものであり、図９の次の工程を示す断面
図。
【図１１】この発明の第２の実施例による半導体装置の
製造方法を示す断面図。
製造方法を示す断面図。
【図１２】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１１の次の工程を示す断
面図。
製造方法を示すものであり、図１１の次の工程を示す断
面図。
【図１３】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１２の次の工程を示す断
面図。
製造方法を示すものであり、図１２の次の工程を示す断
面図。
【図１４】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１３の次の工程を示す断
面図。
製造方法を示すものであり、図１３の次の工程を示す断
面図。
【図１５】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１４の次の工程を示す断
面図。
製造方法を示すものであり、図１４の次の工程を示す断
面図。
【図１６】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１５の次の工程を示す断
面図。
製造方法を示すものであり、図１５の次の工程を示す断
面図。
【図１７】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１６の次の工程を示す断
面図。
製造方法を示すものであり、図１６の次の工程を示す断
面図。
【図１８】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１７の次の工程を示す断
面図。
製造方法を示すものであり、図１７の次の工程を示す断
面図。
【図１９】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１８の次の工程を示す断
面図。
製造方法を示すものであり、図１８の次の工程を示す断
面図。
【図２０】第１の従来の半導体装置の製造方法を示す断
面図。
面図。
【図２１】第１の従来の半導体装置の製造方法を示すも
のであり、図２０の次の工程を示す断面図。
のであり、図２０の次の工程を示す断面図。
【図２２】第１の従来の半導体装置の製造方法を示すも
のであり、図２１の次の工程を示す断面図。
のであり、図２１の次の工程を示す断面図。
【図２３】第１の従来の半導体装置の製造方法を示すも
のであり、図２２の次の工程を示す断面図。
のであり、図２２の次の工程を示す断面図。
【図２４】第１の従来の半導体装置の製造方法を示すも
のであり、図２３の次の工程を示す断面図。
のであり、図２３の次の工程を示す断面図。
【図２５】第１の従来の半導体装置の製造方法を示すも
のであり、図２４の次の工程を示す断面図。
のであり、図２４の次の工程を示す断面図。
【図２６】第１の従来の半導体装置の製造方法を示すも
のであり、図２５の次の工程を示す断面図。
のであり、図２５の次の工程を示す断面図。
【図２７】第１の従来の半導体装置の製造方法を示すも
のであり、図２６の次の工程を示す断面図。
のであり、図２６の次の工程を示す断面図。
【図２８】第２の従来の半導体装置の製造方法を示す断
面図。
面図。
【図２９】第２の従来の半導体装置の製造方法を示すも
のであり、図２８の次の工程を示す断面図。
のであり、図２８の次の工程を示す断面図。
【図３０】第２の従来の半導体装置の製造方法を示すも
のであり、図２９の次の工程を示す断面図。
のであり、図２９の次の工程を示す断面図。
【図３１】第２の従来の半導体装置の製造方法を示すも
のであり、図３０の次の工程を示す断面図。
のであり、図３０の次の工程を示す断面図。
【図３２】第２の従来の半導体装置の製造方法を示すも
のであり、図３１の次の工程を示す断面図。
のであり、図３１の次の工程を示す断面図。
21…シリコン基板、21a …トレンチ（溝）、22…シリコ
ン窒化膜、22a …第２の開孔部、23…ＴＥＯＳ膜、23a
…第１の開孔部、24…レジスト膜、25…酸化膜、26…第
１のポリシリコン膜、27…第２のポリシリコン膜、31…
金属配線、32…ＢＰＳＧ膜、33…シリコン窒化膜、34…
ＴＥＯＳ膜、35…レジスト膜、36…コンタクト孔
（溝）、37…導電層。
ン窒化膜、22a …第２の開孔部、23…ＴＥＯＳ膜、23a
…第１の開孔部、24…レジスト膜、25…酸化膜、26…第
１のポリシリコン膜、27…第２のポリシリコン膜、31…
金属配線、32…ＢＰＳＧ膜、33…シリコン窒化膜、34…
ＴＥＯＳ膜、35…レジスト膜、36…コンタクト孔
（溝）、37…導電層。
Claims (5)
- 【請求項１】 半導体基板の表面上に第１の層間膜を形
成する工程と、 前記第１の層間膜の上に第２の層間膜を形成する工程
と、 前記第１、２の層間膜及び前記半導体基板に溝を設ける
工程と、 前記溝内及び前記第２の層間膜上に導電層を堆積する工
程と、 前記溝における前記第２の層間膜の間に前記導電層の表
面が位置するように、前記導電層をエッチングする工程
と、 少なくとも前記溝近傍の前記第２の層間膜を除去する工
程と、 前記導電層がエッチングされる厚さを前記第１の層間膜
の膜厚に設定し、前記導電層を等方性エッチングする工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記溝は、トレンチであることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電層を等方性エッチングする工程
の後に、前記第１の層間膜を除去する工程をさらに含む
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 配線の上に第１の層間膜を形成する工程
と、 前記第１の層間膜の上に第２の層間膜を形成する工程
と、 前記第２の層間膜の上に第３の層間膜を形成する工程
と、 前記第１乃至第３の層間膜にコンタクト孔を設ける工程
と、 前記コンタクト孔の内及び前記第３の層間膜の上に導電
層を堆積する工程と、 前記コンタクト孔における前記第３の層間膜の間に前記
導電層の表面が位置するように、前記導電層をエッチン
グする工程と、 少なくとも前記コンタクト孔近傍の前記第３の層間膜を
除去する工程と、 前記導電層がエッチングされる厚さを前記第２の層間膜
の膜厚に設定し、前記導電層を等方性エッチングする工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記導電層を等方性エッチングする工程
の後に、前記第１の層間膜を除去する工程をさらに含む
ことを特徴とする請求項４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154806A JPH0823034A (ja) | 1994-07-06 | 1994-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154806A JPH0823034A (ja) | 1994-07-06 | 1994-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823034A true JPH0823034A (ja) | 1996-01-23 |
Family
ID=15592299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154806A Pending JPH0823034A (ja) | 1994-07-06 | 1994-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823034A (ja) |
-
1994
- 1994-07-06 JP JP6154806A patent/JPH0823034A/ja active Pending
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