JPH0823037A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0823037A JPH0823037A JP6155575A JP15557594A JPH0823037A JP H0823037 A JPH0823037 A JP H0823037A JP 6155575 A JP6155575 A JP 6155575A JP 15557594 A JP15557594 A JP 15557594A JP H0823037 A JPH0823037 A JP H0823037A
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- Japan
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- diffusion layer
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- layer
- semiconductor device
- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体装置のメモリセルを微細化しても耐ア
ルファ線強度を確保することが可能な技術を提供する。 【構成】 素子分離膜によって分離した基板主面にＦＥ
Ｔを形成する半導体装置にて、半導体基板主面に形成し
たソース，ドレイン拡散層領域から前記素子分離膜領域
にかけて該拡散層と同一導電型の新たな拡散層を形成す
る。具体的には、ＳＲＡＭの蓄積ノード層と接続するた
めに、蓄積ノード側へ伸ばした駆動用ＭＯＳＦＥＴのゲ
ート電極の配線が形成される領域下部にｎ型拡散層を形
成する。 【効果】 加工技術を複雑化させずに、メモリセルの拡
散容量を増加させ、耐アルファ線強度を向上させる。耐
アルファ線強度を劣化させずに微細化を行なうことがで
きる。ゲート絶縁膜を汚染或いは損傷させることがな
い。
ルファ線強度を確保することが可能な技術を提供する。 【構成】 素子分離膜によって分離した基板主面にＦＥ
Ｔを形成する半導体装置にて、半導体基板主面に形成し
たソース，ドレイン拡散層領域から前記素子分離膜領域
にかけて該拡散層と同一導電型の新たな拡散層を形成す
る。具体的には、ＳＲＡＭの蓄積ノード層と接続するた
めに、蓄積ノード側へ伸ばした駆動用ＭＯＳＦＥＴのゲ
ート電極の配線が形成される領域下部にｎ型拡散層を形
成する。 【効果】 加工技術を複雑化させずに、メモリセルの拡
散容量を増加させ、耐アルファ線強度を向上させる。耐
アルファ線強度を劣化させずに微細化を行なうことがで
きる。ゲート絶縁膜を汚染或いは損傷させることがな
い。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＣＭＯＳ（complementary metal oxidesilicon）或
いはＢｉＣＭＯＳ（bipolar complementary metal oxid
e silicon）構造のＳＲＡＭ（static random access me
mory）に適用して有効な技術に関するものである。
に、ＣＭＯＳ（complementary metal oxidesilicon）或
いはＢｉＣＭＯＳ（bipolar complementary metal oxid
e silicon）構造のＳＲＡＭ（static random access me
mory）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＲＡＭのメモリセルは、２個の駆動用
ＭＩＳＦＥＴ、２個の転送用ＭＩＳＦＥＴ及び２個の負
荷抵抗又は負荷ＭＩＳＦＥＴで構成される。
ＭＩＳＦＥＴ、２個の転送用ＭＩＳＦＥＴ及び２個の負
荷抵抗又は負荷ＭＩＳＦＥＴで構成される。
【０００３】その一例としてＣＭＯＳ形メモリセルの等
価回路を図２に示す。このメモリセルは、駆動用ＭＯＳ
ＦＥＴＱd1,Ｑd2、負荷用ＭＯＳＦＥＴＱp1,Ｑp2、転送
用ＭＯＳＦＥＴＱt1,Ｑt2、２本のビット線ＢＬ，ＢＬ
´及びワード線ＷＬを基本的な構成とし、その他に、ア
ルファ線によるソフトエラーを防止するために、情報保
持ノードＡ，Ｂには、ＰＮ接合ダイオードＤ1，Ｄ2、接
地電位に対する容量Ｃ1，Ｃ2、Ｖｃｃ配線に対する容量
Ｃ3，Ｃ4を設ける構成とし、蓄積電荷を増加させること
によって耐アルファ線性を強化する構成とするのが一般
的である。
価回路を図２に示す。このメモリセルは、駆動用ＭＯＳ
ＦＥＴＱd1,Ｑd2、負荷用ＭＯＳＦＥＴＱp1,Ｑp2、転送
用ＭＯＳＦＥＴＱt1,Ｑt2、２本のビット線ＢＬ，ＢＬ
´及びワード線ＷＬを基本的な構成とし、その他に、ア
ルファ線によるソフトエラーを防止するために、情報保
持ノードＡ，Ｂには、ＰＮ接合ダイオードＤ1，Ｄ2、接
地電位に対する容量Ｃ1，Ｃ2、Ｖｃｃ配線に対する容量
Ｃ3，Ｃ4を設ける構成とし、蓄積電荷を増加させること
によって耐アルファ線性を強化する構成とするのが一般
的である。
【０００４】最近では、低電圧化及び微細化の要求に応
えるため、負荷用ＭＯＳＦＥＴとして、「A Poly-silic
on Transistor Technology for large capacity SRAM's
（IEDM 1990 Tech.Digest）」第４６９頁乃至第４７２
頁に示されているように、２層の多結晶シリコンで形成
したＴＦＴ（thin film transistor）型のＦＥＴを用い
る技術が実用化されるようになった。
えるため、負荷用ＭＯＳＦＥＴとして、「A Poly-silic
on Transistor Technology for large capacity SRAM's
（IEDM 1990 Tech.Digest）」第４６９頁乃至第４７２
頁に示されているように、２層の多結晶シリコンで形成
したＴＦＴ（thin film transistor）型のＦＥＴを用い
る技術が実用化されるようになった。
【０００５】図３に示すのは、本発明者が従前実施した
ＴＦＴ型のＦＥＴを用いたメモリセルの部分断面図であ
る。Ｑd2，Ｑp1，Ｑt1は、夫々図２と対応している。な
お、一方のビット線ＢＬに対応する部分のみを示し、他
方のビット線ＢＬ´に対応した部分は省略するが、該部
分も同様の構成となっている。
ＴＦＴ型のＦＥＴを用いたメモリセルの部分断面図であ
る。Ｑd2，Ｑp1，Ｑt1は、夫々図２と対応している。な
お、一方のビット線ＢＬに対応する部分のみを示し、他
方のビット線ＢＬ´に対応した部分は省略するが、該部
分も同様の構成となっている。
【０００６】メモリセルは、半導体基体主面に絶縁層
（図示せず）を介して設けたｐ型ウエル１に形成され、
駆動用ｎ型ＭＯＳＦＥＴＱd2は、ゲート電極６ａとゲー
ト絶縁膜５とドレイン，ソース領域（図と垂直な方向に
設けられるため図示しない）とからなり、転送用ｎ型Ｍ
ＯＳＦＥＴＱt1は、多結晶シリコンのゲート電極６ｂと
ゲート絶縁膜５とＬＤＤ（lightly doped drain）構造
のソース，ドレイン領域となるｎ型拡散層８及びｎ＋型
拡散層１０とからなり、負荷用ｐ型ＭＯＳＦＥＴＱp1
は、多結晶シリコンによって形成したゲート電極１３ａ
とゲート絶縁膜１４と多結晶シリコンによって形成した
チャネル１５ａと、チャネル１５ａに隣接して形成され
るソース，ドレイン領域１５ｂとからなる。図３中で図
２の情報保持ノードＡと対応するのはｎ＋型拡散層１０
であり、ｎ＋型拡散層１０は、ｐ型ウエル１およびｐ＋
型埋込層２とともに、図２のＤ1（Ｄ2）に相当するＰＮ
接合ダイオードを形成し、その接合容量により耐アルフ
ァ線性を強化してソフトエラーを防止している。
（図示せず）を介して設けたｐ型ウエル１に形成され、
駆動用ｎ型ＭＯＳＦＥＴＱd2は、ゲート電極６ａとゲー
ト絶縁膜５とドレイン，ソース領域（図と垂直な方向に
設けられるため図示しない）とからなり、転送用ｎ型Ｍ
ＯＳＦＥＴＱt1は、多結晶シリコンのゲート電極６ｂと
ゲート絶縁膜５とＬＤＤ（lightly doped drain）構造
のソース，ドレイン領域となるｎ型拡散層８及びｎ＋型
拡散層１０とからなり、負荷用ｐ型ＭＯＳＦＥＴＱp1
は、多結晶シリコンによって形成したゲート電極１３ａ
とゲート絶縁膜１４と多結晶シリコンによって形成した
チャネル１５ａと、チャネル１５ａに隣接して形成され
るソース，ドレイン領域１５ｂとからなる。図３中で図
２の情報保持ノードＡと対応するのはｎ＋型拡散層１０
であり、ｎ＋型拡散層１０は、ｐ型ウエル１およびｐ＋
型埋込層２とともに、図２のＤ1（Ｄ2）に相当するＰＮ
接合ダイオードを形成し、その接合容量により耐アルフ
ァ線性を強化してソフトエラーを防止している。
【０００７】図３に示すメモリセルの製造方法を図４乃
至図８を用いて説明し、併せて、図２に記した容量Ｃ
1，Ｃ2，Ｃ3，Ｃ4について説明する。各図において、
（ａ）に示す平面のＡ‐Ａ線に沿った断面を（ｂ）とし
ている。
至図８を用いて説明し、併せて、図２に記した容量Ｃ
1，Ｃ2，Ｃ3，Ｃ4について説明する。各図において、
（ａ）に示す平面のＡ‐Ａ線に沿った断面を（ｂ）とし
ている。
【０００８】先ず、図４に示すように、半導体基体（図
示せず）主面上に、分離層（図示せず）を介してｐ型ウ
エル層１を形成し、ＬＯＣＯＳ（local oxidation of s
ilicon）素子分離膜３によって各素子形成領域を分離
し、ＬＯＣＯＳ素子分離膜３形成後に、ホトレジスト４
をマスクとしてボロンのイオン打込みを行ないｐ＋型埋
込層２（図４（ａ）では破線にて示す）を形成する。こ
のｐ＋型埋込層２は、ＬＯＣＯＳ素子分離膜３の下部で
は、チャネルストッパとして機能し、素子形成領域で
は、後述するように、図２のダイオードＤ1の接合領域
を増やすことにより前記接合容量を増加させ、耐アルフ
ァ線性を強化する働きをする。
示せず）主面上に、分離層（図示せず）を介してｐ型ウ
エル層１を形成し、ＬＯＣＯＳ（local oxidation of s
ilicon）素子分離膜３によって各素子形成領域を分離
し、ＬＯＣＯＳ素子分離膜３形成後に、ホトレジスト４
をマスクとしてボロンのイオン打込みを行ないｐ＋型埋
込層２（図４（ａ）では破線にて示す）を形成する。こ
のｐ＋型埋込層２は、ＬＯＣＯＳ素子分離膜３の下部で
は、チャネルストッパとして機能し、素子形成領域で
は、後述するように、図２のダイオードＤ1の接合領域
を増やすことにより前記接合容量を増加させ、耐アルフ
ァ線性を強化する働きをする。
【０００９】次に、図５に示すように、ゲート絶縁膜５
を形成し、続いて第１層の多結晶シリコン層を堆積させ
パターニングによってゲート電極６ａ，６ｂ，ゲート電
極からの配線６ｃを各々形成し、次に、ＭＯＳＦＥＴの
低濃度ソース，ドレイン領域となるｎ型拡散層８，ゲー
ト電極６ｂのスペーサ９，ＭＯＳＦＥＴの高濃度ソー
ス，ドレイン領域となるｎ＋型拡散層１０を順次形成す
る。ゲート電極６ｂは、図２のワード線にも相当するた
め、多結晶シリコンにタングステンシリサイドを積層し
たポリサイド構造として低抵抗化し、ゲート電極６ａ，
６ｂは、ＣＶＤ絶縁膜７で被覆する。
を形成し、続いて第１層の多結晶シリコン層を堆積させ
パターニングによってゲート電極６ａ，６ｂ，ゲート電
極からの配線６ｃを各々形成し、次に、ＭＯＳＦＥＴの
低濃度ソース，ドレイン領域となるｎ型拡散層８，ゲー
ト電極６ｂのスペーサ９，ＭＯＳＦＥＴの高濃度ソー
ス，ドレイン領域となるｎ＋型拡散層１０を順次形成す
る。ゲート電極６ｂは、図２のワード線にも相当するた
め、多結晶シリコンにタングステンシリサイドを積層し
たポリサイド構造として低抵抗化し、ゲート電極６ａ，
６ｂは、ＣＶＤ絶縁膜７で被覆する。
【００１０】ここで、ｎ型拡散層８及びｎ＋型拡散層１
０とｐ＋型埋込層２（図５(ａ)中で破線にて示す）との
オーバーラップ領域（図５(ａ)中で斜線を付す）ではＰ
Ｎ接合濃度が高いので、前記接合容量を大きくするため
に、オーバーラップ領域を可能な限り広く確保するレイ
アウトにて設計する。
０とｐ＋型埋込層２（図５(ａ)中で破線にて示す）との
オーバーラップ領域（図５(ａ)中で斜線を付す）ではＰ
Ｎ接合濃度が高いので、前記接合容量を大きくするため
に、オーバーラップ領域を可能な限り広く確保するレイ
アウトにて設計する。
【００１１】次に、ＣＶＤ絶縁膜２０を全面に堆積し、
エッチングを施し局所的に開孔した後に第２層の多結晶
シリコン層を堆積させパターンニングによって、ビット
ラインに対するランディングパッド１１ａ、接地配線１
１ｂを形成する。
エッチングを施し局所的に開孔した後に第２層の多結晶
シリコン層を堆積させパターンニングによって、ビット
ラインに対するランディングパッド１１ａ、接地配線１
１ｂを形成する。
【００１２】次に、図６に示すように、ＣＶＤ絶縁膜１
２を堆積し、エッチングを行ない絶縁膜１２を局所的に
開孔した後に、第３層の多結晶シリコン層を堆積させパ
ターンニングによって、図２に示した多結晶シリコンｐ
型ＭＯＳＦＥＴＱp2のゲート電極１３ａ及び配線１３ｂ
を形成し、ゲート電極１３ａと接地配線１１ｂとの間
で、図２に示した容量Ｃ2を構成する。（Ｃ1も同様の構
成となる。）配線１３ｂは、図２に示した多結晶シリコ
ンｐ型ＭＯＳＦＥＴＱp1のゲート電極１３ａと、駆動用
ｎ型ＭＯＳＦＥＴＱd2のゲート電極６ａと、図２の情報
保持用ノードＡに相当するｎ＋型拡散層１０とを接続す
る。
２を堆積し、エッチングを行ない絶縁膜１２を局所的に
開孔した後に、第３層の多結晶シリコン層を堆積させパ
ターンニングによって、図２に示した多結晶シリコンｐ
型ＭＯＳＦＥＴＱp2のゲート電極１３ａ及び配線１３ｂ
を形成し、ゲート電極１３ａと接地配線１１ｂとの間
で、図２に示した容量Ｃ2を構成する。（Ｃ1も同様の構
成となる。）配線１３ｂは、図２に示した多結晶シリコ
ンｐ型ＭＯＳＦＥＴＱp1のゲート電極１３ａと、駆動用
ｎ型ＭＯＳＦＥＴＱd2のゲート電極６ａと、図２の情報
保持用ノードＡに相当するｎ＋型拡散層１０とを接続す
る。
【００１３】次に、図７に示すように、ＣＶＤ絶縁膜１
４を堆積させ、第４層の多結晶シリコン層１５を全面に
形成する。第４層多結晶シリコン層１５は、ホトレジス
ト１６によってチャネル１５ａとなる部分をマスクし
て、ボロンをイオン打込みしｐ型の配線とする。
４を堆積させ、第４層の多結晶シリコン層１５を全面に
形成する。第４層多結晶シリコン層１５は、ホトレジス
ト１６によってチャネル１５ａとなる部分をマスクし
て、ボロンをイオン打込みしｐ型の配線とする。
【００１４】次に、第４層多結晶シリコン層をからパタ
ーニングによって不用部分を除去し、図８に示すよう
に、多結晶シリコンｐ型ＭＯＳＦＥＴＱp1のチャネル１
５ａ、チャネル１５ａに隣接するソース，ドレイン領域
１５ｂを形成し、各々Ｖcc配線との接続及び第３層多結
晶シリコン層１３の配線１３ｂを介してメモリセルノー
ド部との接続を行なう。前記Ｖcc配線と、多結晶シリコ
ンｐ型ＭＯＳＦＥＴのゲート電極１３ａとで図２の容量
Ｃ3を構成する。（Ｃ4も同様の構成となる。）
ーニングによって不用部分を除去し、図８に示すよう
に、多結晶シリコンｐ型ＭＯＳＦＥＴＱp1のチャネル１
５ａ、チャネル１５ａに隣接するソース，ドレイン領域
１５ｂを形成し、各々Ｖcc配線との接続及び第３層多結
晶シリコン層１３の配線１３ｂを介してメモリセルノー
ド部との接続を行なう。前記Ｖcc配線と、多結晶シリコ
ンｐ型ＭＯＳＦＥＴのゲート電極１３ａとで図２の容量
Ｃ3を構成する。（Ｃ4も同様の構成となる。）
【００１５】
【発明が解決しようとする課題】上記従前実施したメモ
リセルの集積度を上げる場合に、そのままのレイアウト
でメモリセルをシュリンクすると、耐アルファ線強度が
著しく低下するという問題が生じる。その理由を図５を
用いて説明する。
リセルの集積度を上げる場合に、そのままのレイアウト
でメモリセルをシュリンクすると、耐アルファ線強度が
著しく低下するという問題が生じる。その理由を図５を
用いて説明する。
【００１６】前述したように、ｎ型拡散層８及びｎ＋型
拡散層１０と、ｐ＋型埋込層２とのＰＮ接合容量（図２
のＤ1に相当する）を確保することが、耐アルファ線強
度を確保するうえで重要である。
拡散層１０と、ｐ＋型埋込層２とのＰＮ接合容量（図２
のＤ1に相当する）を確保することが、耐アルファ線強
度を確保するうえで重要である。
【００１７】しかしながら、メモリセルをシュリンクす
ることによってｐ＋型埋込層２が転送用ｎ型ＭＯＳＦＥ
Ｔ（図２のＱt1に相当）の低濃度ソース領域であるｎ型
拡散層８まで達したのでは、転送用ｎ型ＭＯＳＦＥＴの
閾値電圧が上昇するため、メモリセルの書き込みマージ
ンが低下してしまう。従って、ｐ＋型埋込層２は、ｎ型
拡散層８に達することがないように、転送用ｎ型ＭＯＳ
ＦＥＴのゲートスペーサ９から、さらに露光装置の合わ
せずれに対するマージンを考慮して離して形成しなけれ
ばならない。この合わせずれに対するマージンは、レイ
アウトをシュリンクするのに合わせて小さくすることが
できず、単純にメモリセルをシュリンクしたのでは、ｐ
＋型埋込層２とｎ＋型拡散層１０とのオーバーラップ領
域を狭くせざるを得なくなり、接合領域が減少し耐アル
ファ線強度が低下してしまう。
ることによってｐ＋型埋込層２が転送用ｎ型ＭＯＳＦＥ
Ｔ（図２のＱt1に相当）の低濃度ソース領域であるｎ型
拡散層８まで達したのでは、転送用ｎ型ＭＯＳＦＥＴの
閾値電圧が上昇するため、メモリセルの書き込みマージ
ンが低下してしまう。従って、ｐ＋型埋込層２は、ｎ型
拡散層８に達することがないように、転送用ｎ型ＭＯＳ
ＦＥＴのゲートスペーサ９から、さらに露光装置の合わ
せずれに対するマージンを考慮して離して形成しなけれ
ばならない。この合わせずれに対するマージンは、レイ
アウトをシュリンクするのに合わせて小さくすることが
できず、単純にメモリセルをシュリンクしたのでは、ｐ
＋型埋込層２とｎ＋型拡散層１０とのオーバーラップ領
域を狭くせざるを得なくなり、接合領域が減少し耐アル
ファ線強度が低下してしまう。
【００１８】このような問題を解決するために、本発明
者が試みた手法を以下に説明する。
者が試みた手法を以下に説明する。
【００１９】まず、従前の製造方法により、図４に示し
た工程までを行なった後、図９に示すようにゲート絶縁
膜５を形成し、ホトレジスト３１をマスクにしてゲート
絶縁膜５の一部をエッチングし、開孔３２を形成する。
次のゲート電極６ａ，６ｂ形成以降の工程は従前と同様
のプロセスを用い、最終的に、図１０に示す断面構造を
有するメモリセルを形成する。
た工程までを行なった後、図９に示すようにゲート絶縁
膜５を形成し、ホトレジスト３１をマスクにしてゲート
絶縁膜５の一部をエッチングし、開孔３２を形成する。
次のゲート電極６ａ，６ｂ形成以降の工程は従前と同様
のプロセスを用い、最終的に、図１０に示す断面構造を
有するメモリセルを形成する。
【００２０】図１０に示すメモリセルの利点は、ゲート
電極６ａからの配線６ｃがｐ型ウエル１の表面に接触し
ているので、ゲート絶縁膜５の開孔３２を通って、ゲー
ト電極６ａからドナーが拡散して新たなｎ型拡散層３３
が形成されるため、ノードを形成するｎ＋型拡散層１０
及びｎ型拡散層３３とｐ＋型埋込層２との接合面積が増
加し、耐アルファ線性が強化されることである。
電極６ａからの配線６ｃがｐ型ウエル１の表面に接触し
ているので、ゲート絶縁膜５の開孔３２を通って、ゲー
ト電極６ａからドナーが拡散して新たなｎ型拡散層３３
が形成されるため、ノードを形成するｎ＋型拡散層１０
及びｎ型拡散層３３とｐ＋型埋込層２との接合面積が増
加し、耐アルファ線性が強化されることである。
【００２１】しかしながら、メモリセルの微細化のた
め、縦方向も含めてシュリンクしゲート絶縁膜５を薄く
した場合には、図９に示すようにホトレジスト３１をゲ
ート絶縁膜５に直接塗布しさらに除去する過程で、ゲー
ト絶縁膜５が汚染する或いは損傷を受けることがあり、
ゲート絶縁膜５の信頼性が低下してしまうという問題の
あることが判明した。
め、縦方向も含めてシュリンクしゲート絶縁膜５を薄く
した場合には、図９に示すようにホトレジスト３１をゲ
ート絶縁膜５に直接塗布しさらに除去する過程で、ゲー
ト絶縁膜５が汚染する或いは損傷を受けることがあり、
ゲート絶縁膜５の信頼性が低下してしまうという問題の
あることが判明した。
【００２２】従って、メモリセルを微細化し、なおかつ
耐アルファ線強度を確保するためには、新たな手法が必
要となった。
耐アルファ線強度を確保するためには、新たな手法が必
要となった。
【００２３】本発明の目的は、半導体装置のメモリセル
を微細化しても耐アルファ線強度を確保することが可能
な技術を提供することにある。
を微細化しても耐アルファ線強度を確保することが可能
な技術を提供することにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２６】上記問題点を解決するために、素子分離膜
によって各素子形成領域に分離した半導体基板主面にＦ
ＥＴを形成する半導体装置において、半導体基板主面に
形成したソース，ドレインとなる拡散層領域から前記素
子分離膜領域にかけて該拡散層と同一導電型の新たな拡
散層を形成する。
によって各素子形成領域に分離した半導体基板主面にＦ
ＥＴを形成する半導体装置において、半導体基板主面に
形成したソース，ドレインとなる拡散層領域から前記素
子分離膜領域にかけて該拡散層と同一導電型の新たな拡
散層を形成する。
【００２７】具体的には、ＳＲＡＭの蓄積ノード層と接
続するために、蓄積ノード側へ伸ばした駆動用ＭＯＳＦ
ＥＴのゲート電極の配線が形成される領域下部ににｎ型
拡散層を形成しておけばよい。
続するために、蓄積ノード側へ伸ばした駆動用ＭＯＳＦ
ＥＴのゲート電極の配線が形成される領域下部ににｎ型
拡散層を形成しておけばよい。
【００２８】
【作用】上述した手段によれば、駆動用ＭＯＳＦＥＴの
ゲート電極の配線部分の下にも、ｎ型拡散層とｐ＋型埋
込層とのＰＮ接合容量が形成されるため、耐アルファ線
強度を確保してメモリセルの微細化が達成できる。
ゲート電極の配線部分の下にも、ｎ型拡散層とｐ＋型埋
込層とのＰＮ接合容量が形成されるため、耐アルファ線
強度を確保してメモリセルの微細化が達成できる。
【００２９】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３１】
【実施例】図１は本発明の一実施例であるＳＲＡＭのメ
モリセル部分を示す部分断面図である。なお、図１で
は、一方のビット線ＢＬに対応した部分のみを示し、他
方のビット線ＢＬ´に対応した部分は省略するが、該部
分も同様の構成となる。
モリセル部分を示す部分断面図である。なお、図１で
は、一方のビット線ＢＬに対応した部分のみを示し、他
方のビット線ＢＬ´に対応した部分は省略するが、該部
分も同様の構成となる。
【００３２】メモリセルは、半導体基体（図示せず）主
面に絶縁層（図示せず）を介して設けたｐ型ウエル１に
形成され、駆動用ｎ型ＭＯＳＦＥＴＱd2は、ゲート電極
６ａとゲート絶縁膜５とドレイン，ソース領域（図と垂
直な方向に設けられるため図示しない）とからなり、転
送用ｎ型ＭＯＳＦＥＴＱt1は、ゲート電極６ｂとゲート
絶縁膜５とＬＤＤ構造のソース，ドレイン領域となる低
濃度ｎ型拡散層８及び高濃度ｎ＋型拡散層１０とからな
り、負荷用ｐ型ＭＯＳＦＥＴＱp1はゲート電極１３ａと
ゲート絶縁膜１４とチャネル１５ａ及びそれに隣接する
ソース，ドレイン領域１５ｂとからなる。
面に絶縁層（図示せず）を介して設けたｐ型ウエル１に
形成され、駆動用ｎ型ＭＯＳＦＥＴＱd2は、ゲート電極
６ａとゲート絶縁膜５とドレイン，ソース領域（図と垂
直な方向に設けられるため図示しない）とからなり、転
送用ｎ型ＭＯＳＦＥＴＱt1は、ゲート電極６ｂとゲート
絶縁膜５とＬＤＤ構造のソース，ドレイン領域となる低
濃度ｎ型拡散層８及び高濃度ｎ＋型拡散層１０とからな
り、負荷用ｐ型ＭＯＳＦＥＴＱp1はゲート電極１３ａと
ゲート絶縁膜１４とチャネル１５ａ及びそれに隣接する
ソース，ドレイン領域１５ｂとからなる。
【００３３】図１中で図２の情報保持ノードＡと対応す
るのはｎ＋型拡散層１０であり、ｎ＋型拡散層１０は、
ｐ型ウエル１およびｐ＋型埋込拡散層２とともに、図２
のＤ1(Ｄ2)に相当するＰＮ接合ダイオードを形成し、そ
の接合容量により耐アルファ線性を強化してソフトエラ
ーを防止している。
るのはｎ＋型拡散層１０であり、ｎ＋型拡散層１０は、
ｐ型ウエル１およびｐ＋型埋込拡散層２とともに、図２
のＤ1(Ｄ2)に相当するＰＮ接合ダイオードを形成し、そ
の接合容量により耐アルファ線性を強化してソフトエラ
ーを防止している。
【００３４】図１に示すメモリセルの製造方法を図４、
図１１及び図５乃至図８を用いて説明し、併せて、図２
に記した容量Ｃ1，Ｃ2，Ｃ3，Ｃ4について説明する。各
図において、（ａ）に示す平面のＡ‐Ａ線に沿った断面
を（ｂ）としている。
図１１及び図５乃至図８を用いて説明し、併せて、図２
に記した容量Ｃ1，Ｃ2，Ｃ3，Ｃ4について説明する。各
図において、（ａ）に示す平面のＡ‐Ａ線に沿った断面
を（ｂ）としている。
【００３５】先ず、従前実施していた前記製造方法と同
様に、図４に示すように、半導体基体（図示せず）主面
上に分離層（図示せず）を介してｐ型ウエル層１を形成
し、ＬＯＣＯＳ素子分離膜３によって各素子形成領域を
分離し、ＬＯＣＯＳ素子分離膜３形成後に、ホトレジス
ト４をマスクとしてボロンのイオン打込みを行ないｐ＋
型埋込層２（図４の平面では破線にて示す）を形成す
る。このｐ＋型埋込層２は、ＬＯＣＯＳ素子分離膜３の
下部では、チャネルストッパとして機能し、活性領域で
は、後述するように、図２のダイオードＤ1の接合領域
を増やし、耐アルファ線性を強化する働きをする。
様に、図４に示すように、半導体基体（図示せず）主面
上に分離層（図示せず）を介してｐ型ウエル層１を形成
し、ＬＯＣＯＳ素子分離膜３によって各素子形成領域を
分離し、ＬＯＣＯＳ素子分離膜３形成後に、ホトレジス
ト４をマスクとしてボロンのイオン打込みを行ないｐ＋
型埋込層２（図４の平面では破線にて示す）を形成す
る。このｐ＋型埋込層２は、ＬＯＣＯＳ素子分離膜３の
下部では、チャネルストッパとして機能し、活性領域で
は、後述するように、図２のダイオードＤ1の接合領域
を増やし、耐アルファ線性を強化する働きをする。
【００３６】次に、図１１に示すように、ホトレジスト
１８を形成し、これをマスクとしてリン等をドナーとし
たイオン打込みを行い、駆動用ＭＯＳＦＥＴＱd2のゲー
ト電極６ａからの配線６ｃの形成領域となる素子分離膜
３の下部に、ｎ型拡散層１９を形成しておく。
１８を形成し、これをマスクとしてリン等をドナーとし
たイオン打込みを行い、駆動用ＭＯＳＦＥＴＱd2のゲー
ト電極６ａからの配線６ｃの形成領域となる素子分離膜
３の下部に、ｎ型拡散層１９を形成しておく。
【００３７】次に、図１２に示すように、ゲート絶縁膜
５を形成し、続いて第１の多結晶シリコン層を堆積させ
パターニングによって、ゲート電極６ａ，６ｂ及びゲー
ト電極からの配線６ｃを各々形成し、次に、ｎ型ＭＯＳ
ＦＥＴＱt1の低濃度ソース，ドレイン領域となるｎ型拡
散層８，ゲート電極６のスペーサ９，ｎ型ＭＯＳＦＥＴ
Ｑt1の高濃度ソース，ドレイン領域となるｎ＋型拡散層
１０を順次形成する。
５を形成し、続いて第１の多結晶シリコン層を堆積させ
パターニングによって、ゲート電極６ａ，６ｂ及びゲー
ト電極からの配線６ｃを各々形成し、次に、ｎ型ＭＯＳ
ＦＥＴＱt1の低濃度ソース，ドレイン領域となるｎ型拡
散層８，ゲート電極６のスペーサ９，ｎ型ＭＯＳＦＥＴ
Ｑt1の高濃度ソース，ドレイン領域となるｎ＋型拡散層
１０を順次形成する。
【００３８】ゲート電極６ｂは、図２のワード線にも相
当するため、多結晶シリコンにタングステンシリサイド
を積層したポリサイド構造として低抵抗化し、ゲート電
極６ａ，６ｂは、ＣＶＤ絶縁膜７で被覆する。
当するため、多結晶シリコンにタングステンシリサイド
を積層したポリサイド構造として低抵抗化し、ゲート電
極６ａ，６ｂは、ＣＶＤ絶縁膜７で被覆する。
【００３９】ここで、ソース領域となるｎ型拡散層８及
びｎ＋型拡散層１０とｐ＋型埋込層２とのオーバーラッ
プ領域（図１２(ａ)中、右上がりの斜線を付した領域）
では、ＰＮ接合濃度が高いので、前記接合容量を大きく
するために、オーバーラップ領域を可能な限り広く確保
するレイアウトにて設計する。
びｎ＋型拡散層１０とｐ＋型埋込層２とのオーバーラッ
プ領域（図１２(ａ)中、右上がりの斜線を付した領域）
では、ＰＮ接合濃度が高いので、前記接合容量を大きく
するために、オーバーラップ領域を可能な限り広く確保
するレイアウトにて設計する。
【００４０】前述したｎ型拡散層１９はｎ＋型拡散層１
０から素子分離膜３領域にわたって形成されており、こ
れによってＰＮ接合の容量が増加する。
０から素子分離膜３領域にわたって形成されており、こ
れによってＰＮ接合の容量が増加する。
【００４１】これ以降の製造プロセスは、図６に示すよ
うに、ＣＶＤ絶縁膜２０を全面に堆積し、エッチングに
よって局所的に開孔した後に、第２層の多結晶シリコン
層を堆積させパターンニングによって、図２に示したビ
ットラインに対するランディングパッド１１ａ、接地配
線１１ｂを形成する。
うに、ＣＶＤ絶縁膜２０を全面に堆積し、エッチングに
よって局所的に開孔した後に、第２層の多結晶シリコン
層を堆積させパターンニングによって、図２に示したビ
ットラインに対するランディングパッド１１ａ、接地配
線１１ｂを形成する。
【００４２】次に、全面にＣＶＤ絶縁膜１２を堆積し、
エッチングを行ない絶縁膜１２を局所的に開孔した後
に、第３層の多結晶シリコン層を堆積させパターンニン
グによって、図２に示した多結晶シリコンｐ型ＭＯＳＦ
ＥＴＱp1のゲート電極１３ａ及び配線１３ｂを形成し、
ゲート電極１３ａと接地配線１１ｂとの間で、図２に示
した容量Ｃ2を構成する。（Ｃ1についてもＣ2と同様の
構成とする。） 配線１３ｂは、図２に示した多結晶シリコンｐ型ＭＯＳ
ＦＥＴＱp2（ただし、図３では図示していない）のゲー
ト電極であると同時に、駆動用ｎ型ＭＯＳＦＥＴＱd2の
ゲート電極６ａと、図２の情報保持用ノードＡに相当す
るｎ＋型拡散層１０とを接続する。
エッチングを行ない絶縁膜１２を局所的に開孔した後
に、第３層の多結晶シリコン層を堆積させパターンニン
グによって、図２に示した多結晶シリコンｐ型ＭＯＳＦ
ＥＴＱp1のゲート電極１３ａ及び配線１３ｂを形成し、
ゲート電極１３ａと接地配線１１ｂとの間で、図２に示
した容量Ｃ2を構成する。（Ｃ1についてもＣ2と同様の
構成とする。） 配線１３ｂは、図２に示した多結晶シリコンｐ型ＭＯＳ
ＦＥＴＱp2（ただし、図３では図示していない）のゲー
ト電極であると同時に、駆動用ｎ型ＭＯＳＦＥＴＱd2の
ゲート電極６ａと、図２の情報保持用ノードＡに相当す
るｎ＋型拡散層１０とを接続する。
【００４３】次に、図７に示すように、ＣＶＤ絶縁膜１
４を堆積させ、第４層の多結晶シリコン層１５を全面に
形成する。第４層多結晶シリコン層１５は、ホトレジス
ト１６によってチャネル１５ａとなる部分をマスクし
て、ボロンをイオン打込みし、ｐ型の配線とする。
４を堆積させ、第４層の多結晶シリコン層１５を全面に
形成する。第４層多結晶シリコン層１５は、ホトレジス
ト１６によってチャネル１５ａとなる部分をマスクし
て、ボロンをイオン打込みし、ｐ型の配線とする。
【００４４】次に、第４層多結晶シリコン層１５をパタ
ーニングして不用部分を除去し、図８に示すように、多
結晶シリコンｐ型ＭＯＳＦＥＴＱp1のチャネル１５ａ、
チャネル１５ａに隣接するソース，ドレイン領域１５ｂ
を形成し、各々Ｖcc配線との接続又は第３層多結晶シリ
コン層１３の配線１３ｂを介してメモリセルノード部と
の接続を行なう。
ーニングして不用部分を除去し、図８に示すように、多
結晶シリコンｐ型ＭＯＳＦＥＴＱp1のチャネル１５ａ、
チャネル１５ａに隣接するソース，ドレイン領域１５ｂ
を形成し、各々Ｖcc配線との接続又は第３層多結晶シリ
コン層１３の配線１３ｂを介してメモリセルノード部と
の接続を行なう。
【００４５】前記Ｖcc配線と、多結晶シリコンｐ型ＭＯ
ＳＦＥＴＱp1のゲート電極１３ａとで、図２の容量Ｃ3
を構成する。（Ｃ4についてもＣ3と同様の構成とす
る。） これによって、図１に示す断面構造のメモリセルとな
り、この後全面に保護絶縁膜を形成し、該保護絶縁膜及
びＣＶＤ絶縁膜１２，１４を開孔して第２層多結晶シリ
コン層のランディングパッド１１ａからビット線ＢＬの
取り出しが行なわれる。
ＳＦＥＴＱp1のゲート電極１３ａとで、図２の容量Ｃ3
を構成する。（Ｃ4についてもＣ3と同様の構成とす
る。） これによって、図１に示す断面構造のメモリセルとな
り、この後全面に保護絶縁膜を形成し、該保護絶縁膜及
びＣＶＤ絶縁膜１２，１４を開孔して第２層多結晶シリ
コン層のランディングパッド１１ａからビット線ＢＬの
取り出しが行なわれる。
【００４６】本実施例では、駆動用ＭＯＳＦＥＴＱd2の
ゲート電極６ａからの配線６ｃ領域の下部に、絶縁膜を
介して新たにｎ型拡散層１９が形成され、ｐ＋型埋込層
２との間でＰＮ接合容量が形成される。図１２におい
て、右上がりの斜線を付した領域が、従前の手法で形成
した場合の、蓄積ノードのｎ型拡散層１９とｐ＋型埋込
層２とのＰＮ接合領域である。それに対し、右下がりの
斜線を付した領域が本発明により追加された新たな拡散
層１９とｐ＋型埋込層２とのＰＮ接合領域である。な
お、構成の比較を容易にするため、同一のスケールとな
っているためにオーバーラップ領域が図５の場合と同様
になっているが、メモリセルをシュリンクした場合には
従前の手法を用いた場合のオーバーラップ領域はより小
さくなる。
ゲート電極６ａからの配線６ｃ領域の下部に、絶縁膜を
介して新たにｎ型拡散層１９が形成され、ｐ＋型埋込層
２との間でＰＮ接合容量が形成される。図１２におい
て、右上がりの斜線を付した領域が、従前の手法で形成
した場合の、蓄積ノードのｎ型拡散層１９とｐ＋型埋込
層２とのＰＮ接合領域である。それに対し、右下がりの
斜線を付した領域が本発明により追加された新たな拡散
層１９とｐ＋型埋込層２とのＰＮ接合領域である。な
お、構成の比較を容易にするため、同一のスケールとな
っているためにオーバーラップ領域が図５の場合と同様
になっているが、メモリセルをシュリンクした場合には
従前の手法を用いた場合のオーバーラップ領域はより小
さくなる。
【００４７】図１３は、本発明のＳＲＡＭを示す断面図
であり、バイポーラとＭＯＳＦＥＴを同一ｐ型基体上に
形成した所謂ＢｉＣＭＯＳ構造となっている。このＢｉ
ＣＭＯＳデバイスのメモリセル以外の部分の形成方法の
要点を次に述べる。
であり、バイポーラとＭＯＳＦＥＴを同一ｐ型基体上に
形成した所謂ＢｉＣＭＯＳ構造となっている。このＢｉ
ＣＭＯＳデバイスのメモリセル以外の部分の形成方法の
要点を次に述べる。
【００４８】まず、ｐ型半導体基体２５にｎ型分離層２
１、ｎ＋型埋込層２２、ｐ型分離層２３を形成し、全面
をエピタキシャル成長させた後に、ｎ＋型埋込層２２上
にｎ型ウエル２４を形成し、ｐ型分離層２３上にｐ型ウ
エル１を形成し、ＬＯＣＯＳ素子分離膜３によって各素
子形成領域を分離する。その後、ｎ＋埋込層２２上のｎ
型ウエル２４内にｐ型ＭＯＳＦＥＴ及びＮＰＮトランジ
スタを、ｐ型分離層２３上のｐ型ウエル１内にメモリセ
ル以外のｎ型ＭＯＳＦＥＴを形成する。ｐ型ＭＯＳＦＥ
Ｔは、ゲート絶縁膜５、ゲート電極６ｄ、ソースドレイ
ン領域となるｎ型拡散層２６及びｎ＋型拡散層２８ａか
らなる。ｎ型ＭＯＳＦＥＴはゲート絶縁膜５、ゲート電
極６ｅ、ｎ型拡散層８、高濃度ソース，ドレイン１０ｃ
からなる。ＮＰＮトランジスタは、ｎ＋型コレクタプラ
グ拡散層３４、ｐ型真性ベース層２７、ｐ＋型外部ベー
ス層２８ｂ、ｎ型多結晶シリコンエミッタ電極３０から
ひ素またはリン拡散して形成したエミッタ拡散層からな
る。プロセス簡略化のため、ｐ型ＭＯＳＦＥＴのｐ＋型
拡散層２８ａとＮＰＮトランジスタの外部ベース２８ｂ
と同メモリセル多結晶シリコンとＶccとの接続をするｐ
＋型拡散層２８ｃとは、同時に形成する。また、コレク
タプラグ拡散層３４とｎ＋型埋込層２２の形成と同時
に、メモリセル周辺を囲むｎ＋型ガードリング層（図示
せず）を形成し、Ｖcc電源に接続する。
１、ｎ＋型埋込層２２、ｐ型分離層２３を形成し、全面
をエピタキシャル成長させた後に、ｎ＋型埋込層２２上
にｎ型ウエル２４を形成し、ｐ型分離層２３上にｐ型ウ
エル１を形成し、ＬＯＣＯＳ素子分離膜３によって各素
子形成領域を分離する。その後、ｎ＋埋込層２２上のｎ
型ウエル２４内にｐ型ＭＯＳＦＥＴ及びＮＰＮトランジ
スタを、ｐ型分離層２３上のｐ型ウエル１内にメモリセ
ル以外のｎ型ＭＯＳＦＥＴを形成する。ｐ型ＭＯＳＦＥ
Ｔは、ゲート絶縁膜５、ゲート電極６ｄ、ソースドレイ
ン領域となるｎ型拡散層２６及びｎ＋型拡散層２８ａか
らなる。ｎ型ＭＯＳＦＥＴはゲート絶縁膜５、ゲート電
極６ｅ、ｎ型拡散層８、高濃度ソース，ドレイン１０ｃ
からなる。ＮＰＮトランジスタは、ｎ＋型コレクタプラ
グ拡散層３４、ｐ型真性ベース層２７、ｐ＋型外部ベー
ス層２８ｂ、ｎ型多結晶シリコンエミッタ電極３０から
ひ素またはリン拡散して形成したエミッタ拡散層からな
る。プロセス簡略化のため、ｐ型ＭＯＳＦＥＴのｐ＋型
拡散層２８ａとＮＰＮトランジスタの外部ベース２８ｂ
と同メモリセル多結晶シリコンとＶccとの接続をするｐ
＋型拡散層２８ｃとは、同時に形成する。また、コレク
タプラグ拡散層３４とｎ＋型埋込層２２の形成と同時
に、メモリセル周辺を囲むｎ＋型ガードリング層（図示
せず）を形成し、Ｖcc電源に接続する。
【００４９】また、加工を容易に行うため、メモリセル
は多結晶シリコンの薄膜のみを用い、極力低段差に形成
し、ＣＶＤ絶縁膜２９を推積した後、安定な特性を得る
のに十分な膜厚のＮＰＮトランジスタの多結晶シリコン
エミッタ電極３０を形成する。
は多結晶シリコンの薄膜のみを用い、極力低段差に形成
し、ＣＶＤ絶縁膜２９を推積した後、安定な特性を得る
のに十分な膜厚のＮＰＮトランジスタの多結晶シリコン
エミッタ電極３０を形成する。
【００５０】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５２】（１）本発明によれば、加工技術を複雑化
させることなく、ＳＲＡＭを構成するメモリセルの拡散
容量を増加させ、耐アルファ線強度を向上させることが
できるという効果がある。
させることなく、ＳＲＡＭを構成するメモリセルの拡散
容量を増加させ、耐アルファ線強度を向上させることが
できるという効果がある。
【００５３】（２）本発明によれば、耐アルファ線強度
を劣化させることなく、微細化を行なうことができると
いう効果がある。
を劣化させることなく、微細化を行なうことができると
いう効果がある。
【００５４】（３）本発明によれば、ノード部でのＰＮ
接合容量を増加させるための拡散層形成を、ゲート絶縁
膜形成前に行なうので、ゲート絶縁膜を汚染或いは損傷
させることがない。
接合容量を増加させるための拡散層形成を、ゲート絶縁
膜形成前に行なうので、ゲート絶縁膜を汚染或いは損傷
させることがない。
【図１】本発明の一実施例であるメモリセルを示す断面
図、
図、
【図２】ＳＲＡＭのメモリセルを示す等価回路図、
【図３】従前実施したメモリセルを示す断面図、
【図５】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図６】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図７】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図８】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図９】従前実施したメモリセルの製造工程の平面及び
断面を示す図、
断面を示す図、
【図１０】図９のメモリセルを示す部分断面図、
【図１１】本発明のメモリセルの製造工程の平面及び断
面を示す図、
面を示す図、
【図１２】本発明のメモリセルの製造工程の平面及び断
面を示す図、
面を示す図、
【図１３】本発明のメモリセルを搭載したＢｉＣＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
Ｑd1，Ｑd2…駆動用ｎ型ＭＯＳＦＥＴ、Ｑt1，Ｑt2…転
送用ｎ型ＭＯＳＦＥＴ、Ｑp1，Ｑp2…多結晶シリコン
ｐ型ＭＯＳＦＥＴ、Ｄ1，Ｄ2…ｎ型ノード拡散層とｐ＋
型埋込層との形成するＰＮ接合ダイオード、１…ｐ型ウ
エル、２…ｐ＋型埋込層、３…素子分離膜、４…ホトレ
ジスト、５…ゲート絶縁膜、６ａ…駆動用ｎ型ＭＯＳＦ
ＥＴのゲート電極、６ｂ…転送用ｎ型ＭＯＳＦＥＴのゲ
ート電極、７…絶縁膜、８…ｎ型ＭＯＳＦＥＴの低濃度
ソース，ドレイン拡散層、９…スペーサ、１０…駆動用
ｎ型ＭＯＳＦＥＴの高濃度ｎ型拡散層、１１ａ…ランデ
ィングパッド、１１ｂ…接地配線、１２…絶縁膜、１３
ａ…ｐ型ＭＯＳＦＥＴのゲート電極、１３ｂ…配線、１
４…ゲート絶縁膜、１５…多結晶シリコン層、１５ａ…
ｐ型ＭＯＳＦＥＴのチャネル、１５ｂ…ｐ型ＭＯＳＦＥ
Ｔのソース，ドレイン領域、１６，１８…ホトレジス
ト、１９…ｎ型拡散層、２０…絶縁膜、２１…ｎ型分離
層、２２…ｎ＋型埋込層、２３…ｐ型分離層、２４…ｎ
型ウエル、２５…半導体基体、２６…ｎ型拡散層、２７
…真性ベース領域、２８ａ，２８ｃ…ｐ＋型拡散層、２
８ｂ…ｐ＋型外部ベース層、２９…絶縁膜、３０…エミ
ッタ電極、３１…ホトレジスト、３２…開孔、３３…ｎ
型拡散層、３４…コレクタプラグ拡散層。
送用ｎ型ＭＯＳＦＥＴ、Ｑp1，Ｑp2…多結晶シリコン
ｐ型ＭＯＳＦＥＴ、Ｄ1，Ｄ2…ｎ型ノード拡散層とｐ＋
型埋込層との形成するＰＮ接合ダイオード、１…ｐ型ウ
エル、２…ｐ＋型埋込層、３…素子分離膜、４…ホトレ
ジスト、５…ゲート絶縁膜、６ａ…駆動用ｎ型ＭＯＳＦ
ＥＴのゲート電極、６ｂ…転送用ｎ型ＭＯＳＦＥＴのゲ
ート電極、７…絶縁膜、８…ｎ型ＭＯＳＦＥＴの低濃度
ソース，ドレイン拡散層、９…スペーサ、１０…駆動用
ｎ型ＭＯＳＦＥＴの高濃度ｎ型拡散層、１１ａ…ランデ
ィングパッド、１１ｂ…接地配線、１２…絶縁膜、１３
ａ…ｐ型ＭＯＳＦＥＴのゲート電極、１３ｂ…配線、１
４…ゲート絶縁膜、１５…多結晶シリコン層、１５ａ…
ｐ型ＭＯＳＦＥＴのチャネル、１５ｂ…ｐ型ＭＯＳＦＥ
Ｔのソース，ドレイン領域、１６，１８…ホトレジス
ト、１９…ｎ型拡散層、２０…絶縁膜、２１…ｎ型分離
層、２２…ｎ＋型埋込層、２３…ｐ型分離層、２４…ｎ
型ウエル、２５…半導体基体、２６…ｎ型拡散層、２７
…真性ベース領域、２８ａ，２８ｃ…ｐ＋型拡散層、２
８ｂ…ｐ＋型外部ベース層、２９…絶縁膜、３０…エミ
ッタ電極、３１…ホトレジスト、３２…開孔、３３…ｎ
型拡散層、３４…コレクタプラグ拡散層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例であるメモリセルを示す断面
図、
図、
【図２】ＳＲＡＭのメモリセルを示す等価回路図、
【図３】従前実施したメモリセルを示す断面図、
【図４】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図５】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図６】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図７】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図８】図３のメモリセルの製造工程の平面及び断面を
示す図、
示す図、
【図９】従前実施したメモリセルの製造工程の平面及び
断面を示す図、
断面を示す図、
【図１０】図９のメモリセルを示す部分断面図、
【図１１】本発明のメモリセルの製造工程の平面及び断
面を示す図、
面を示す図、
【図１２】本発明のメモリセルの製造工程の平面及び断
面を示す図、
面を示す図、
【図１３】本発明のメモリセルを搭載したＢｉＣＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【符号の説明】 Ｑd1，Ｑd2…駆動用ｎ型ＭＯＳＦＥＴ、Ｑt1，Ｑt2…転
送用ｎ型ＭＯＳＦＥＴ、Ｑp1，Ｑp2…多結晶シリコン
ｐ型ＭＯＳＦＥＴ、Ｄ1，Ｄ2…ｎ型ノード拡散層とｐ＋
型埋込層との形成するＰＮ接合ダイオード、１…ｐ型ウ
エル、２…ｐ＋型埋込層、３…素子分離膜、４…ホトレ
ジスト、５…ゲート絶縁膜、６ａ…駆動用ｎ型ＭＯＳＦ
ＥＴのゲート電極、６ｂ…転送用ｎ型ＭＯＳＦＥＴのゲ
ート電極、７…絶縁膜、８…ｎ型ＭＯＳＦＥＴの低濃度
ソース，ドレイン拡散層、９…スペーサ、１０…駆動用
ｎ型ＭＯＳＦＥＴの高濃度ｎ型拡散層、１１ａ…ランデ
ィングパッド、１１ｂ…接地配線、１２…絶縁膜、１３
ａ…ｐ型ＭＯＳＦＥＴのゲート電極、１３ｂ…配線、１
４…ゲート絶縁膜、１５…多結晶シリコン層、１５ａ…
ｐ型ＭＯＳＦＥＴのチャネル、１５ｂ…ｐ型ＭＯＳＦＥ
Ｔのソース，ドレイン領域、１６，１８…ホトレジス
ト、１９…ｎ型拡散層、２０…絶縁膜、２１…ｎ型分離
層、２２…ｎ＋型埋込層、２３…ｐ型分離層、２４…ｎ
型ウエル、２５…半導体基体、２６…ｎ型拡散層、２７
…真性ベース領域、２８ａ，２８ｃ…ｐ＋型拡散層、２
８ｂ…ｐ＋型外部ベース層、２９…絶縁膜、３０…エミ
ッタ電極、３１…ホトレジスト、３２…開孔、３３…ｎ
型拡散層、３４…コレクタプラグ拡散層。
送用ｎ型ＭＯＳＦＥＴ、Ｑp1，Ｑp2…多結晶シリコン
ｐ型ＭＯＳＦＥＴ、Ｄ1，Ｄ2…ｎ型ノード拡散層とｐ＋
型埋込層との形成するＰＮ接合ダイオード、１…ｐ型ウ
エル、２…ｐ＋型埋込層、３…素子分離膜、４…ホトレ
ジスト、５…ゲート絶縁膜、６ａ…駆動用ｎ型ＭＯＳＦ
ＥＴのゲート電極、６ｂ…転送用ｎ型ＭＯＳＦＥＴのゲ
ート電極、７…絶縁膜、８…ｎ型ＭＯＳＦＥＴの低濃度
ソース，ドレイン拡散層、９…スペーサ、１０…駆動用
ｎ型ＭＯＳＦＥＴの高濃度ｎ型拡散層、１１ａ…ランデ
ィングパッド、１１ｂ…接地配線、１２…絶縁膜、１３
ａ…ｐ型ＭＯＳＦＥＴのゲート電極、１３ｂ…配線、１
４…ゲート絶縁膜、１５…多結晶シリコン層、１５ａ…
ｐ型ＭＯＳＦＥＴのチャネル、１５ｂ…ｐ型ＭＯＳＦＥ
Ｔのソース，ドレイン領域、１６，１８…ホトレジス
ト、１９…ｎ型拡散層、２０…絶縁膜、２１…ｎ型分離
層、２２…ｎ＋型埋込層、２３…ｐ型分離層、２４…ｎ
型ウエル、２５…半導体基体、２６…ｎ型拡散層、２７
…真性ベース領域、２８ａ，２８ｃ…ｐ＋型拡散層、２
８ｂ…ｐ＋型外部ベース層、２９…絶縁膜、３０…エミ
ッタ電極、３１…ホトレジスト、３２…開孔、３３…ｎ
型拡散層、３４…コレクタプラグ拡散層。
Claims (5)
- 【請求項１】 素子分離膜によって各素子形成領域に分
離した半導体基板主面にＦＥＴを形成した半導体装置に
おいて、半導体基板主面に形成したソース，ドレインと
なる拡散層領域から前記素子分離膜領域にかけて該拡散
層と同一導電型の拡散層を形成したことを特徴とする半
導体装置。 - 【請求項２】 素子分離膜によって各素子形成領域に分
離した半導体基板主面に駆動用ＭＩＳＦＥＴ及び転送用
ＭＩＳＦＥＴを有し、駆動用ＭＩＳＦＥＴのゲート電極
と転送用ＭＩＳＦＥＴのドレイン拡散層とが配線層を介
して接続されるＳＲＡＭ型の半導体装置において、前記
のドレイン拡散層領域から素子分離膜領域にかけて、該
ドレイン拡散層と同一導電型の拡散層を形成したことを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 素子分離膜によって各素子形成領域に分
離した半導体基板主面に駆動用ＭＩＳＦＥＴ及び転送用
ＭＩＳＦＥＴを有し、駆動用ＭＩＳＦＥＴのゲート電極
と転送用ＭＩＳＦＥＴのドレイン拡散層とが配線層を介
して接続されるＳＲＡＭ型の半導体装置において、ＴＦ
Ｔ型負荷用ＭＩＳＦＥＴを駆動用ＭＩＳＦＥＴ及び転送
用ＭＩＳＦＥＴの上層に形成したことを特徴とする請求
項２に記載の半導体装置。 - 【請求項４】 素子分離膜によって各素子形成領域に分
離した半導体基板主面にＦＥＴを形成する半導体装置の
製造方法において、主面に形成したソース，ドレインと
なる拡散層領域から素子分離膜領域にかけて該拡散層と
同一導電型の拡散層を形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 素子分離膜によって各素子形成領域に分
離した半導体基板主面に駆動用ＭＩＳＦＥＴ及び転送用
ＭＩＳＦＥＴを有し、駆動用ＭＩＳＦＥＴのゲート電極
と転送用ＭＩＳＦＥＴのドレイン拡散層とが接続される
ＳＲＡＭ型の半導体装置の製造方法において、前記のド
レイン拡散層領域から素子分離膜領域にかけて、該ドレ
イン拡散層と同一導電型の拡散層を形成する工程を有す
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155575A JPH0823037A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155575A JPH0823037A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823037A true JPH0823037A (ja) | 1996-01-23 |
Family
ID=15609053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6155575A Pending JPH0823037A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
| JP2007317720A (ja) * | 2006-05-23 | 2007-12-06 | Nec Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-07-07 JP JP6155575A patent/JPH0823037A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
| JP2007317720A (ja) * | 2006-05-23 | 2007-12-06 | Nec Electronics Corp | 半導体集積回路装置 |
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