JPH0834292B2 - 半導体記憶装置の書き込み方法 - Google Patents
半導体記憶装置の書き込み方法Info
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- JPH0834292B2 JPH0834292B2 JP16479890A JP16479890A JPH0834292B2 JP H0834292 B2 JPH0834292 B2 JP H0834292B2 JP 16479890 A JP16479890 A JP 16479890A JP 16479890 A JP16479890 A JP 16479890A JP H0834292 B2 JPH0834292 B2 JP H0834292B2
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- Japan
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- fuse
- mos transistor
- insulating film
- voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
この発明は半導体記憶装置の書き込み方法に関し、よ
り詳しくは、MOSトランジスタとこのMOSトランジスタに
直列に接続されたアンタイフューズとからなるメモリセ
ルを有する半導体記憶装置の書き込み方法に関する。
り詳しくは、MOSトランジスタとこのMOSトランジスタに
直列に接続されたアンタイフューズとからなるメモリセ
ルを有する半導体記憶装置の書き込み方法に関する。
最近、第２図に示すように、PROMのメモリセルＭをＰ
型半導体基板１の表面に形成されたｎチャネル型MOSト
ランジスタ８と、このMOSトランジスタ８に直列に接続
したアンタイフューズ７とで構成することが多い（例え
ば“ダイエレクトリック・ベースト・アンタイフューズ
・フォー・ロジック・アンド・メモリIC"IEDM88.pp786
−789）。上記アンタイフューズ７は、第３図に示すよ
うに、上記MOSトランジスタ８のドレイン３上に薄い絶
縁膜10と上部電極５とを設けて構成される。なお、２は
メモリセルＭを分離する局所酸化膜、４はゲート電極を
示している。このメモリセルＭに情報の書き込みを行う
場合、まずゲート電極４に正の電圧を印加して、MOSト
ランジスタ８をオンさせる。この状態で、アンタイフュ
ーズ７の上部電極５とMOSトランジスタ８のソース６と
の間に、上部電極５が正，ソース６が負となる向きに数
ボルトの電圧Vpを印加する。すなわち、MOSトランジス
タ８を介してアンタイフューズ７に電圧を印加する。そ
して、上記アンタイフューズ７の絶縁膜10を絶縁破壊し
て、アンタイフューズ７を導通させる。従来はこの段階
で書き込みを完了している。
型半導体基板１の表面に形成されたｎチャネル型MOSト
ランジスタ８と、このMOSトランジスタ８に直列に接続
したアンタイフューズ７とで構成することが多い（例え
ば“ダイエレクトリック・ベースト・アンタイフューズ
・フォー・ロジック・アンド・メモリIC"IEDM88.pp786
−789）。上記アンタイフューズ７は、第３図に示すよ
うに、上記MOSトランジスタ８のドレイン３上に薄い絶
縁膜10と上部電極５とを設けて構成される。なお、２は
メモリセルＭを分離する局所酸化膜、４はゲート電極を
示している。このメモリセルＭに情報の書き込みを行う
場合、まずゲート電極４に正の電圧を印加して、MOSト
ランジスタ８をオンさせる。この状態で、アンタイフュ
ーズ７の上部電極５とMOSトランジスタ８のソース６と
の間に、上部電極５が正，ソース６が負となる向きに数
ボルトの電圧Vpを印加する。すなわち、MOSトランジス
タ８を介してアンタイフューズ７に電圧を印加する。そ
して、上記アンタイフューズ７の絶縁膜10を絶縁破壊し
て、アンタイフューズ７を導通させる。従来はこの段階
で書き込みを完了している。
ところで、上記アンタイフューズ７は数μＡの電流で
絶縁破壊する。そして、絶縁破壊後の電気抵抗は絶縁破
壊時の電流の大きさに依存し、電流が大きければ電気抵
抗は低下する一方、電流が小さければ電気抵抗は大きい
ままとなっている。従来のようにMOSトランジスタ８を
介してアンタイフューズ７に電圧を印加する場合、数ボ
ルトの電圧Vpを印加するだけでは、電流は制限されてア
ンタイフューズ７の電気抵抗が十分には下がらないこと
がある。この結果、第１図（ａ）に示すように、メモリ
セルＭを動作させたとき、5mA以下の低電流域（図中に
矢印で示す箇所）で電圧−電流（Ｖ−Ｉ）特性が湾曲
し、特性異常を示すという問題が生じている。この問題
は、MOSトランジスタ８が微細化されるにつれて深刻に
なってきている。なお、電源の電圧に制約があるため、
印加する電圧Vpをあまり大きくすることはできない。 そこで、この発明の目的は、数ボルトの電圧でもって
上記アンタイフューズの電気抵抗を十分に低下させるこ
とができる半導体記憶装置の書き込み方法を提供するこ
とにある。
絶縁破壊する。そして、絶縁破壊後の電気抵抗は絶縁破
壊時の電流の大きさに依存し、電流が大きければ電気抵
抗は低下する一方、電流が小さければ電気抵抗は大きい
ままとなっている。従来のようにMOSトランジスタ８を
介してアンタイフューズ７に電圧を印加する場合、数ボ
ルトの電圧Vpを印加するだけでは、電流は制限されてア
ンタイフューズ７の電気抵抗が十分には下がらないこと
がある。この結果、第１図（ａ）に示すように、メモリ
セルＭを動作させたとき、5mA以下の低電流域（図中に
矢印で示す箇所）で電圧−電流（Ｖ−Ｉ）特性が湾曲
し、特性異常を示すという問題が生じている。この問題
は、MOSトランジスタ８が微細化されるにつれて深刻に
なってきている。なお、電源の電圧に制約があるため、
印加する電圧Vpをあまり大きくすることはできない。 そこで、この発明の目的は、数ボルトの電圧でもって
上記アンタイフューズの電気抵抗を十分に低下させるこ
とができる半導体記憶装置の書き込み方法を提供するこ
とにある。
上記目的を達成するために、この発明の半導体記憶装
置の書き込み方法は、半導体基板の表面に形成されたMO
Sトランジスタと、このMOSトランジスタのドレイン上に
絶縁膜と上部電極とを設けて構成され、上記ドレインと
上部電極との間の電圧により上記絶縁膜が絶縁破壊され
たとき導通して情報を記憶するアンタイフューズとから
なる半導体記憶装置の書き込み方法であって、上記MOS
トランジスタをオンさせた状態で、上記アンタイフュー
ズの上部電極と上記MOSトランジスタのソースとの間に
所定の電圧を印加して、上記アンタイフューズの絶縁膜
を絶縁破壊した後、上記アンタイフューズの上部電極と
上記半導体基板との間に所定の電圧を印加して、上記絶
縁膜を絶縁破壊したときの電流よりも大きい電流を上記
アンタイフューズに流すようにしたことを特徴としてい
る。
置の書き込み方法は、半導体基板の表面に形成されたMO
Sトランジスタと、このMOSトランジスタのドレイン上に
絶縁膜と上部電極とを設けて構成され、上記ドレインと
上部電極との間の電圧により上記絶縁膜が絶縁破壊され
たとき導通して情報を記憶するアンタイフューズとから
なる半導体記憶装置の書き込み方法であって、上記MOS
トランジスタをオンさせた状態で、上記アンタイフュー
ズの上部電極と上記MOSトランジスタのソースとの間に
所定の電圧を印加して、上記アンタイフューズの絶縁膜
を絶縁破壊した後、上記アンタイフューズの上部電極と
上記半導体基板との間に所定の電圧を印加して、上記絶
縁膜を絶縁破壊したときの電流よりも大きい電流を上記
アンタイフューズに流すようにしたことを特徴としてい
る。
以下、この発明の半導体記憶装置の書き込み方法を実
施例により詳細に説明する。なお、第２図および第３図
に示したPROMの書き込み方法について説明するものとす
る。 まず、ゲート電極４に所定の電圧を印加してMOSトラ
ンジスタ８をオンさせた状態で、アンタイフューズ７の
上部電極５とMOSトランジスタ８のソース６との間に、
上部電極５が正，ソース６が負となる向きに数ボルトの
電圧Vpを印加する。すなわち、従来と同様に、MOSトラ
ンジスタ８を介してアンタイフューズ７に電圧を印加す
る。そして、上部電極5,絶縁膜10,ドレイン3,チャネル
９およびソース６を経路として電流を流して、アンタイ
フューズ７の絶縁膜10を絶縁破壊してアンタイフューズ
７を導通させる。 次に、上記アンタイフューズ７の上部電極５と基板１
との間に、上部電極５が負，基板（Ｐ型）１が正となる
向きに、数ボルトの電圧Vaを印加する。そして、基板1,
ドレイン3,絶縁破壊された絶縁膜10および電極５を経路
として電流を流す。このようにした場合、MOSトランジ
スタ８のチャネル９を経路としていないので、数ボルト
の電圧でもって数mAの電流を流すことができる。したが
って、第１図（ｂ）に示すように、メモリセルＭを動作
させたとき、低電流域のＶ−Ｉ特性をリニアにすること
ができ、正常動作させることができる。 なお、この実施例では、MOSトランジスタ８はＰ型半
導体基板１上に形成されたｎチャネル型のものとした
が、これに限られるものではなく、逆の極性であっても
良い。この場合、印加する電圧の向きを逆にして書き込
みを行えば良い。
施例により詳細に説明する。なお、第２図および第３図
に示したPROMの書き込み方法について説明するものとす
る。 まず、ゲート電極４に所定の電圧を印加してMOSトラ
ンジスタ８をオンさせた状態で、アンタイフューズ７の
上部電極５とMOSトランジスタ８のソース６との間に、
上部電極５が正，ソース６が負となる向きに数ボルトの
電圧Vpを印加する。すなわち、従来と同様に、MOSトラ
ンジスタ８を介してアンタイフューズ７に電圧を印加す
る。そして、上部電極5,絶縁膜10,ドレイン3,チャネル
９およびソース６を経路として電流を流して、アンタイ
フューズ７の絶縁膜10を絶縁破壊してアンタイフューズ
７を導通させる。 次に、上記アンタイフューズ７の上部電極５と基板１
との間に、上部電極５が負，基板（Ｐ型）１が正となる
向きに、数ボルトの電圧Vaを印加する。そして、基板1,
ドレイン3,絶縁破壊された絶縁膜10および電極５を経路
として電流を流す。このようにした場合、MOSトランジ
スタ８のチャネル９を経路としていないので、数ボルト
の電圧でもって数mAの電流を流すことができる。したが
って、第１図（ｂ）に示すように、メモリセルＭを動作
させたとき、低電流域のＶ−Ｉ特性をリニアにすること
ができ、正常動作させることができる。 なお、この実施例では、MOSトランジスタ８はＰ型半
導体基板１上に形成されたｎチャネル型のものとした
が、これに限られるものではなく、逆の極性であっても
良い。この場合、印加する電圧の向きを逆にして書き込
みを行えば良い。
以上より明らかなように、この発明の半導体記憶装置
の書き込み方法は、アンタイフューズの絶縁膜を従来通
りに絶縁破壊した後、アンタイフューズの上部電極と半
導体基板との間に電圧を印加して、上記アンタイフュー
ズに対して上記絶縁膜を絶縁破壊したときの電流よりも
大きい電流を流すようにしているので、上記アンタイフ
ューズの電気抵抗を数ボルトの電圧でもって十分に低下
させることができる。
の書き込み方法は、アンタイフューズの絶縁膜を従来通
りに絶縁破壊した後、アンタイフューズの上部電極と半
導体基板との間に電圧を印加して、上記アンタイフュー
ズに対して上記絶縁膜を絶縁破壊したときの電流よりも
大きい電流を流すようにしているので、上記アンタイフ
ューズの電気抵抗を数ボルトの電圧でもって十分に低下
させることができる。
第１図（ａ）はアンタイフューズを従来通りに絶縁破壊
した後におけるメモリセルのＶ−Ｉ特性を示す図、同図
（ｂ）はこの発明の一実施例の半導体記憶装置の書き込
み方法によって書き込みした後におけるメモリセルのＶ
−Ｉ特性を示す図、第２図，第３図はそれぞれ書き込み
を行うべきPROMのメモリセルの等価回路，断面構造を示
す図である。 １……Ｐ型半導体基板、２……局所酸化膜、 ３……ドレイン、４……ゲート電極、６……ソース、 ７……アンタイフューズ、 ８……MOSトランジスタ、９……チャネル、 10……絶縁膜、Ｍ……メモリセル。
した後におけるメモリセルのＶ−Ｉ特性を示す図、同図
（ｂ）はこの発明の一実施例の半導体記憶装置の書き込
み方法によって書き込みした後におけるメモリセルのＶ
−Ｉ特性を示す図、第２図，第３図はそれぞれ書き込み
を行うべきPROMのメモリセルの等価回路，断面構造を示
す図である。 １……Ｐ型半導体基板、２……局所酸化膜、 ３……ドレイン、４……ゲート電極、６……ソース、 ７……アンタイフューズ、 ８……MOSトランジスタ、９……チャネル、 10……絶縁膜、Ｍ……メモリセル。
Claims (1)
- 【請求項１】半導体基板の表面に形成されたMOSトラン
ジスタと、このMOSトランジスタのドレイン上に絶縁膜
と上部電極とを設けて構成され、上記ドレインと上記電
極との間の電圧により上記絶縁膜が絶縁破壊されたとき
導通して情報を記憶するアンタイフューズとからなる半
導体記憶装置の書き込み方法であって、 上記MOSトランジスタをオンさせた状態で、上記アンタ
イフューズの上部電極と上記MOSトランジスタのソース
との間に所定の電圧を印加して、上記アンタイフューズ
の絶縁膜を絶縁破壊した後、上記アンタイフューズの上
部電極と上記半導体基板との間に所定の電圧を印加し
て、上記絶縁膜を絶縁破壊したときの電流よりも大きい
電流を上記アンタイフューズに流すようにしたことを特
徴とする半導体記憶装置の書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479890A JPH0834292B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置の書き込み方法 |
| US07/716,785 US5299151A (en) | 1990-06-22 | 1991-06-18 | Method for writing into semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16479890A JPH0834292B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461156A JPH0461156A (ja) | 1992-02-27 |
| JPH0834292B2 true JPH0834292B2 (ja) | 1996-03-29 |
Family
ID=15800137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16479890A Expired - Fee Related JPH0834292B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置の書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5299151A (ja) |
| JP (1) | JPH0834292B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426614A (en) * | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| US5444650A (en) * | 1994-01-25 | 1995-08-22 | Nippondenso Co., Ltd. | Semiconductor programmable read only memory device |
| US5468680A (en) * | 1994-03-18 | 1995-11-21 | Massachusetts Institute Of Technology | Method of making a three-terminal fuse |
| US5552743A (en) * | 1994-09-27 | 1996-09-03 | Micron Technology, Inc. | Thin film transistor redundancy structure |
| DE4440539C2 (de) * | 1994-11-12 | 1996-09-19 | Itt Ind Gmbh Deutsche | Programmierbarer Halbleiterspeicher |
| US5553022A (en) * | 1994-12-27 | 1996-09-03 | Motorola Inc. | Integrated circuit identification apparatus and method |
| US5741720A (en) * | 1995-10-04 | 1998-04-21 | Actel Corporation | Method of programming an improved metal-to-metal via-type antifuse |
| US5896041A (en) * | 1996-05-28 | 1999-04-20 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
| US5841723A (en) * | 1996-05-28 | 1998-11-24 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using an isolated well programming circuit |
| US5859562A (en) * | 1996-12-24 | 1999-01-12 | Actel Corporation | Programming circuit for antifuses using bipolar and SCR devices |
| US5909049A (en) | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
| JP4599059B2 (ja) * | 2001-09-18 | 2010-12-15 | キロパス テクノロジー インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
| US6700151B2 (en) * | 2001-10-17 | 2004-03-02 | Kilopass Technologies, Inc. | Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric |
| US7057258B2 (en) * | 2003-10-29 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Resistive memory device and method for making the same |
| JP2007134373A (ja) * | 2005-11-08 | 2007-05-31 | Nec Electronics Corp | 半導体装置、半導体装置のヒューズ処理方法 |
| JP5466594B2 (ja) * | 2010-07-29 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びアンチヒューズのプログラム方法 |
| FR3085530B1 (fr) | 2018-08-31 | 2020-10-02 | St Microelectronics Rousset | Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible. |
| CN113872177B (zh) * | 2021-10-14 | 2022-08-16 | 上海军陶科技股份有限公司 | 一种基于场效应管的防反灌电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
| JPH0831564B2 (ja) * | 1990-06-22 | 1996-03-27 | シャープ株式会社 | 半導体装置 |
-
1990
- 1990-06-22 JP JP16479890A patent/JPH0834292B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-18 US US07/716,785 patent/US5299151A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461156A (ja) | 1992-02-27 |
| US5299151A (en) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080329 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 13 |
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| LAPS | Cancellation because of no payment of annual fees |