JPH0823092A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0823092A
JPH0823092A JP6154677A JP15467794A JPH0823092A JP H0823092 A JPH0823092 A JP H0823092A JP 6154677 A JP6154677 A JP 6154677A JP 15467794 A JP15467794 A JP 15467794A JP H0823092 A JPH0823092 A JP H0823092A
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silicon
trench
oxide film
film
semiconductor device
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Shusuke Nishihara
秀典 西原
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Abstract

(57)【要約】 【目的】 占有面積を小さくすることができるように改
良された、トレンチ構造の縦型ＭＯＳトランジスタを提
供すること。 【構成】 半導体基板１中に形成されたトレンチ３１の
内壁面にゲート絶縁膜３２が設けられる。トレンチ３１
内のゲート電極３４が埋込まれる。ゲート電極３４は半
導体基板１の表面よりも上に突出している。半導体基板
１の表面領域を被覆せず、ゲート電極３４の突出部分の
みを絶縁膜３５が被覆している。当該装置は、第１導電
型の第１の不純物拡散層２１と第１の電極４１と第２の
電極４２と第１導電型の第３の不純物拡散層１１と第２
導電型の第２の不純物拡散層２０とを備える。当該装置
は、上記トレンチ３１の側面をチャネルとして動作させ
るものである

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、大電流を流すこと
ができるパワー電界効果トランジスタの改良に関する。
この発明は、また、そのような半導体装置の製造方法に
関する。
【０００２】
【従来の技術】図６０は、米国特許４，７６７，７２２
に開示されている、第１の従来例であるトレンチ構造を
有する縦型電界効果トランジスタ（以下、トレンチＭＯ
Ｓと省略する）の断面図である。
【０００３】図６０を参照して、当該半導体装置は、Ｎ
＋型単結晶シリコン基板１１０を備える。Ｎ＋型単結晶
シリコン基板１１０の上にＮ−型単結晶シリコンエピタ
キシャル層１１１が設けられている。Ｎ−型単結晶シリ
コンエピタキシャル層１１１中にトレンチ１３１が形成
されている。トレンチ１３１の内壁面を、ゲート絶縁膜
であるシリコン酸化膜１３２が被覆している。トレンチ
１３１内に、ゲート電極となるＮ型不純物を含んだ多結
晶シリコン１３４が埋込まれている。Ｎ−型単結晶シリ
コンエピタキシャル層１１１の上であって、トレンチ１
３１の両側に、Ｐ型ベース拡散層１２０ａ，１２０ｂが
設けられている。Ｐ型ベース拡散層１２０ａ内には、Ｎ
型ソース拡散層１２１ａが設けられている。Ｐ型ベース
拡散層１２０ｂ内にはＮ型ソース拡散層１２１ｂが設け
られている。ゲート電極（１３４）の上部を絶縁膜１３
５が被覆している。Ｎ型ソース拡散層１２１ａにはソー
ス電極１１８が接続され、Ｎ型ソース拡散層１２１ｂに
はソース電極１１９が接続されている。Ｎ＋型単結晶シ
リコン基板１１０の裏面にはドレイン電極１１７が接続
されている。
【０００４】次に動作について説明する。ゲート電極１
３４に正電位を印加することにより、トレンチ１３１の
側面に、チャネルが形成される。矢印１２２Ｃ１，１２
２Ｃ２に示す経路で、電子が移動し、ソース電極１１
８，１１９とドレイン電極１１７間に電流が流れる。
【０００５】このようなトレンチＭＯＳは、パワーＭＯ
Ｓと呼ばれており、大電流を流すことができ、モータの
スイッチ等に利用される。
【０００６】次に、上述のトレンチＭＯＳの製造方法に
ついて説明する。図６１を参照して、Ｎ＋型単結晶シリ
コン基板１１０の上全面に、エピタキシャル成長法によ
り、Ｎ−型単結晶シリコンエピタキシャル層１１１を形
成し、続いて、写真製版技術、不純物イオン注入技術、
不純物拡散技術を繰返し、Ｐ型ベース拡散層１２０、Ｎ
型ソース拡散層１２１を形成する。以下、これらをシリ
コン基板１００と略称する。その後、シリコン基板１０
０の表面にシリコン酸化膜１３０を形成する。
【０００７】次に、図６２を参照して、シリコン酸化膜
１３０を、後のトレンチの形成のためのマスクになるよ
うに、所定の形状にパターニングする。シリコン酸化膜
１３０をマスクとして、シリコンエッチング技術を用
い、シリコン基板１００中に、Ｎ型ソース拡散層１２１
とＰ型ベース拡散層１２０を貫通し、Ｎ−型単結晶シリ
コンエピタキシャル層１１１中にまで至るトレンチ１３
１を形成する。
【０００８】図６２と図６３を参照して、トレンチ１３
１の内壁面に、ゲート酸化膜となるシリコン酸化膜１３
２を形成する。
【０００９】次に図６４を参照して、ＣＶＤ技術を用
い、Ｎ型不純物を含んだ多結晶シリコン膜１３３を、ト
レンチ１３１内に埋込まれるように、シリコン基板１０
０の上に、堆積する。
【００１０】図６４と図６５を参照して、Ｎ型多結晶シ
リコン膜１３３を、その上面がシリコン基板１００の表
面と、Ｎ型ソース拡散層１２１ａ，１２１ｂの下面との
間に位置するまで、エッチバックする。Ｎ型多結晶シリ
コンの上面１３４ａは、シリコン基板１００の表面から
０．２５〜０．５μｍ下に位置する。このようにして、
ゲートＮ型多結晶シリコン膜１３４が形成される。
【００１１】図６６を参照して、Ｎ型多結晶シリコン膜
１３４の表面を酸化し、Ｎ型多結晶シリコン膜１３４の
上にシリコン酸化膜１３５を形成する。シリコン酸化膜
１３５は、シリコン基板の表面に設けられている酸化膜
１３０より厚く形成されており、シリコン酸化膜１３５
とシリコン基板１００の表面に形成された酸化膜１３０
は、ほぼフラットになっている。なお、この状態におい
ても、ゲート電極（１３４）の上面１３４ａは、シリコ
ン基板１００の表面より下で、かつ、Ｎ型ソース拡散層
１２１ａ，１２１ｂの下面より上に位置させる必要があ
る。
【００１２】最後に、図６６と図６７を参照して、シリ
コン基板１００の表面に形成されているシリコン酸化膜
１３０をエッチング除去し、Ｐ型ベース拡散層１２０
ａ，１２０ｂおよびＮ型ソース拡散層１２１ａ，１２１
ｂに接触するように、シリコン基板１００の上に、ソー
ス電極１１８，１１９を形成する。一方、Ｎ＋型単結晶
シリコン基板１１０の裏面にドレイン電極１１７を形成
する。
【００１３】図６８は、米国特許４，７６７，７２２に
開示されている、第２の従来例である、トレンチＭＯＳ
の断面図である。図６８において、図６７に示す半導体
装置と同一または相当する部分には、同一の参照番号を
付し、その説明を繰返さない。
【００１４】図６８において、参照番号１２３はトレン
チを表わし、参照番号１２４は、ゲート絶縁膜となるシ
リコン酸化膜を表わし、参照番号１２５はゲート電極の
Ｎ型多結晶シリコンを表わしている。図６８に示す半導
体装置が図６７に示す半導体装置と異なる点は、ゲート
Ｎ型多結晶シリコン１２５の断面形状がＵ字型で、トレ
ンチ１２３内を完全に埋めていないことと、ゲートＮ型
多結晶シリコン膜１２５がシリコン基板１００の表面よ
り上方に突出し、さらに、トレンチ開口部より横方向に
張出している点である。
【００１５】図６９は、ＩＥＤＭ８６Ｐ６３８−６４１
に記載されている第３の従来例のトレンチＭＯＳの断面
図である。図６７に示す半導体装置と同一または相当す
る部分には、同一の参照番号を付し、その説明を繰返さ
ない。図６９において、参照符号１３６は、ゲート電極
１３４とソース電極１１８を電気的に分離するための層
間絶縁膜を表わしている。図６９に示す半導体装置が、
図６０に示す半導体装置と異なる点は、ゲートＮ型多結
晶シリコン１３４が、シリコン基板１００の表面より上
方に突出し、さらに、トレンチ開口部より、横方向に張
出している点である。
【００１６】図６８および図６９に示すトレンチＭＯＳ
の製造方法は、次のとおりである。まず、図６１〜図６
４に示す処理と同様の処理を行ない、トレンチ、ゲート
酸化膜、Ｎ型多結晶シリコン膜を形成する。続いて、写
真製版技術を用いて、ゲートＮ型多結晶シリコン膜をパ
ターニングし、トレンチ開口部より横に張出したＵ字型
またはＴ字型のゲート電極を形成する。次に、層間絶縁
膜１３６を形成し、写真製版技術を用いて、この層間絶
縁膜１３６をパターニングし、それによってコンタクト
領域を形成する。最後に、ソース電極、ドレイン電極を
設けて、トレンチＭＯＳを完成する。
【００１７】図７０は、特開平４−１７３７１号公報に
開示されている半導体装置の断面図である。ドレインと
なるＮ型のシリコン基板１ａに、Ｐ型拡散領域２ａが形
成されている。Ｐ型拡散領域２ａの内部にソースとなる
高濃度Ｎ型拡散領域３ａが形成されている。Ｎ型拡散領
域３ａとＰ型拡散領域２ａを貫通するようにトレンチ４
ａが形成されている。トレンチ４ａの側壁にゲート酸化
膜５ａが形成されている。ゲート酸化膜５ａを介在して
ゲート電極６がトレンチ４ａ内に埋込まれている。ゲー
ト電極６の上端部を覆うように、シリコン基板１ａの上
に層間絶縁膜７が設けられている。ソース電極８ａがＰ
型拡散領域２ａと高濃度Ｎ型拡散領域３ａに接触するよ
うに、シリコン基板１ａの上に設けられている。シリコ
ン基板１ａの裏面にドレイン電極９ａが設けられてい
る。
【００１８】
【発明が解決しようとする課題】従来のトレンチＭＯＳ
は、上述のように構成されていたので、次のような問題
点があった。
【００１９】図６０に示すトレンチＭＯＳにおいては、
製造上の問題点がある。すなわち、図６５を参照して、
ゲートＮ型多結晶シリコン膜１３４の上面１３４ａの位
置を正確に制御しなければならない。この制御のため
に、高価な加工装置や高度の加工技術が必要となる。こ
れが、第１の問題点である。
【００２０】また、図６６を参照して、ゲートＮ型多結
晶シリコン膜１３４を酸化させて、シリコン酸化膜１３
５を形成するため、シリコン酸化膜１３５の膜厚および
その形成条件から、この酸化によって消費される多結晶
シリコンの量を予め考えて、ゲートＮ型多結晶シリコン
膜１３４の上面１３４ａの位置を、正確にかつ余裕を持
って決定しなければならないという第２の問題点があっ
た。
【００２１】また、ゲート電極であるゲートＮ型多結晶
シリコン膜１３４の上面１３４ａの位置が、Ｎ型ソース
拡散層１２１ａ，１２１ｂの下面より、上になければＭ
ＯＳとしての機能が生じないため、おのずとＮ型ソース
拡散層１２１ａ，１２１ｂの深さが決まり、その結果、
縦方向の縮小化（シャロー化）が困難になるという第３
の問題点があった。このため、Ｐ型ベース拡散層もトレ
ンチ深さも浅くできないので、ゲート電極とシリコン基
板間の静電容量の削減ができない。
【００２２】図６８に示すトレンチＭＯＳにおいては、
上記第１、第２および第３の問題点はないが、ゲート電
極の抵抗が高くなるという第４の問題点があった。
【００２３】また、ゲートＮ型多結晶シリコン膜１２５
がトレンチ開口部より横方向に張出しているため、チッ
プの縮小化が困難になるという第５の問題点があった。
すなわち、従来の製造方法では、トレンチの形成とゲー
ト電極の形成とコンタクト領域の形成とを、それぞれ独
自のマスクを用いる写真製版で行なっている。したがっ
て、トレンチとゲート電極間に、ゲート電極とコンタク
ト領域間に、それぞれ、マスクアライメントの余裕およ
び加工上の余裕（エッチング等のプロセス的な余裕）が
必要になり、これがチップの縮小化の妨げとなる。
【００２４】図６９に示すトレンチＭＯＳでは、上記第
１、第２、第３および第４の問題点はないが、上述の第
５の問題点があった。
【００２５】図７０に示すトレンチＭＯＳでは、層間絶
縁膜７ａの端部が、水平方向に広がるように形成されて
いるので、高集積化の妨げとなるという問題点があっ
た。
【００２６】それゆえに、この発明の目的は、高価な加
工装置や高度な加工技術を用いないで製造できるトレン
チＭＯＳを提供することにある。
【００２７】この発明の他の目的は、縦方向の縮小化を
容易にすることができるように改良されたトレンチＭＯ
Ｓを提供することにある。
【００２８】この発明のさらに他の目的は、ゲート電極
の抵抗が高くならないように改良されたトレンチＭＯＳ
を提供することにある。
【００２９】この発明のさらに他の目的は、チップの縮
小化が容易になるように改良されたトレンチＭＯＳを提
供することにある。
【００３０】この発明のさらに他の目的は、そのような
トレンチＭＯＳの製造方法を提供することにある。
【００３１】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、表面と裏面を有する半導体基板を備
える。上記半導体基板の表面中にトレンチが設けられて
いる。上記トレンチの内壁面を、ゲート絶縁膜が被覆し
ている。上記トレンチ内にゲート電極が埋込まれてい
る。ゲート電極は、上記半導体基板の表面よりも上に、
突出している。上記ゲート電極の突出部分の幅は、上記
ゲート電極の、上記トレンチ内に埋込まれた部分の幅と
等しくまたはそれ以下にされている。当該半導体装置
は、さらに、上記ゲート電極の上記突出部分のみを被覆
するように設けられた絶縁膜を備える。当該半導体装置
は、上記トレンチの側面をチャネルとして動作させるも
のである。
【００３２】この発明の第２の局面に従う半導体装置
は、表面と裏面を有する半導体基板を備える。上記半導
体基板の表面中に、トレンチが設けられている。上記ト
レンチの内壁面を、ゲート絶縁膜が被覆している。上記
トレンチ内にゲート電極が埋込まれている。ゲート電極
は、上記半導体基板の表面よりも上に突出している。上
記ゲート電極の突出部分は、上方向に向かうにつれて、
その幅が狭くされている。当該装置は、さらに、上記半
導体基板の表面領域を被覆せず、上記ゲート電極の上記
突出部分のみを被覆するように設けられた絶縁膜を備え
る。当該半導体装置は、上記トレンチの側面をチャネル
として動作させるものである。
【００３３】この発明の第３の局面に従う半導体装置の
製造方法においては、まずシリコン基板を準備する。上
記シリコン基板の表面に、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜を順次形成し、これらの三層膜を
形成する。上記三層膜をパターニングし、次にパターニ
ングされた三層膜をマスクにして、上記シリコン基板の
表面中にトレンチを形成する。上記三層膜を残したま
ま、上記トレンチ内にゲート酸化膜となるシリコン酸化
膜を形成し、その後、多結晶シリコンを、上記トレンチ
内および上記シリコン基板の表面に堆積する。上記多結
晶シリコンの表面が、上記シリコン基板の表面より上
で、かつ上記三層膜の上層のシリコン酸化膜より下の位
置に位置するまで、上記多結晶シリコンをエッチバック
する。上記三層膜の上層シリコン酸化膜をエッチングし
て、上記多結晶シリコンの上部を、シリコン基板の表面
より上に突出した状態に、突出させる。突出した上記多
結晶シリコンを酸化して上記三層膜の下層シリコン酸化
膜よりも厚いシリコン酸化膜を、上記多結晶シリコンの
上部を取囲むように形成する。マスクレスで、上記シリ
コン窒化膜をエッチング除去する。突出した上記多結晶
シリコンの上部を取囲むシリコン酸化膜を残すように、
上記シリコン基板の表面のシリコン酸化膜をすべて除去
し、それによって、コンタクト領域を形成する。所望の
電極を形成する。
【００３４】この発明の第４の局面に従う半導体装置の
製造方法においては、まず、シリコン基板を準備する。
上記シリコン基板の上に、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜を順次形成し、それによって、こ
れらの三層膜を形成する。上記三層膜を、後のトレンチ
を形成する際のマスクとなるように、パターニングし、
それによって、所定の形状の開口部を上記三層膜中に形
成する。パターニングされた上記三層膜をマスクに用い
て、上記半導体基板中にトレンチを形成する。上記三層
膜中の上層シリコン酸化膜の開口部の側壁をエッチング
し、その開口部の幅を上記トレンチの開口部の幅より広
くする。上記三層膜を残したまま、上記トレンチ内にゲ
ート酸化膜となるシリコン酸化膜を形成し、その後多結
晶シリコンを上記トレンチ内および上記シリコン基板の
表面上に堆積する。上記多結晶シリコンの上面が上記シ
リコン基板の表面より上であって、かつ、上記三層膜の
最上層のシリコン酸化膜より下の位置に位置するまで、
上記多結晶シリコンをエッチバックする。上記三層膜の
最上層のシリコン酸化膜をエッチングして、上記多結晶
シリコンの上部が上記シリコン基板の表面より上に突出
し、かつ上記トレンチの開口部より横方向に張出すよう
に、上記多結晶シリコンの上部を露出させる。上記多結
晶シリコンの上部であって、かつ上記トレンチの開口部
より横方向に張出した部分を酸化し、それによって、上
記多結晶シリコンの上部を、上記トレンチの開口部より
横方向に張り出さず、かつ上記シリコン基板の表面より
上に突出した形状にし、かつ上記三層膜の下層シリコン
酸化膜よりも厚いシリコン酸化膜を、上記多結晶シリコ
ンの上部を取囲むように形成する。マスクレスで、上記
シリコン窒化膜をエッチング除去する。突出した多結晶
シリコンの上部を取囲む上記シリコン酸化膜を残すよう
に、上記シリコン基板の表面のシリコン酸化膜をすべて
除去し、それによってコンタクト領域を形成する。所望
の電極を形成する。
【００３５】この発明の第５の局面に従う半導体装置の
製造方法においては、まず、シリコン基板を準備する。
上記シリコン基板の表面にシリコン酸化膜を形成する。
上記シリコン酸化膜を、後のトレンチを形成する際のマ
スクとなるように、パターニングし、それによって、所
定の形状の開口部を該シリコン酸化膜中に形成する。パ
ターニングされた上記シリコン酸化膜をマスクに用い
て、上記半導体基板中にトレンチを形成する。上記シリ
コン酸化膜の開口部の側壁をエッチングし、それによっ
て、その開口部の幅を上記トレンチの開口部の幅より広
くする。上記シリコン酸化膜を残したまま、上記トレン
チ内に、ゲート酸化膜となるシリコン酸化膜を形成し、
その後、多結晶シリコンを上記トレンチ内および上記シ
リコン基板の表面上に堆積する。上記多結晶シリコンの
上面が上記シリコン基板の表面より上であって、かつ上
記半導体基板の上に形成された上記シリコン酸化膜より
下の位置に位置するまで、上記多結晶シリコンをエッチ
バックする。上記シリコン基板の表面のシリコン酸化膜
をエッチングして、上記多結晶シリコンの上部が上記シ
リコン基板の表面より上に突出し、かつ上記トレンチの
開口部より横方向に張出すように上記多結晶シリコンの
上部を露出させる。上記多結晶シリコンの上部であっ
て、かつ上記トレンチの開口部より横方向に張り出した
部分を酸化し、それによって、上記トレンチの開口部よ
り横方向に張り出さず、かつ上記シリコン基板の表面よ
り上に突出した形状の、多結晶シリコンを形成し、かつ
該多結晶シリコンの上部を取囲むシリコン酸化膜を形成
する。コンタクト領域を形成し、その後所望の電極を形
成する。
【００３６】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、ゲート電極の突出部分を被覆する絶縁膜が、半導体
基板の表面領域を被覆せず、ゲート電極の突出部分のみ
を被覆しているので、絶縁膜が水平方向に広がらない。
【００３７】この発明の第２の局面に従う半導体装置に
よれば、ゲート電極の突出部分の幅が、上方向に向かう
につれて狭くされているので、第１の電極のステップカ
バレージ性がよくなる。
【００３８】この発明の第３の局面に従う半導体装置の
製造方法によれば、マスクを用いないで、シリコン窒化
膜をエッチング除去するので、マスク合わせが不要とな
り、ひいては工程が簡略化する。
【００３９】この発明の第４の局面に従う半導体装置に
よれば、マスクを用いないでシリコン基板の表面のシリ
コン酸化膜をエッチングして、それによって、多結晶シ
リコンの上部をシリコン基板の表面より上に突出させる
ので、マスク合わせが不要となり、ひいては工程が簡略
化する。
【００４０】この発明の第５の局面に従う半導体装置の
製造方法によれば、マスクを用いないで、シリコン窒化
膜をエッチング除去するので、マスク合わせが不要とな
り、ひいては工程が簡略化する。
【００４１】
【実施例】以下、この発明の実施例を、図について、説
明する。
【００４２】実施例１ 図１は、実施例１に係るトレンチＭＯＳの断面図であ
る。
【００４３】図１を参照して、Ｎ＋型単結晶シリコン基
板１０の上に、Ｎ−型単結晶シリコンエピタキシャル層
１１が形成され、Ｎ−型単結晶シリコンエピタキシャル
層１１の上にＰ型ベース拡散層２０が形成され、Ｐ型ベ
ース拡散層２０の表面中に、Ｎ型ソース拡散層２１が形
成されている。以下、これらをシリコン基板１という。
シリコン基板１中に、Ｎ型ソース拡散層２１、Ｐ型ベー
ス拡散層２０を貫通し、Ｎ−型単結晶シリコンエピタキ
シャル層１１中にまで至るトレンチ３１が形成されてい
る。トレンチ３１の内壁面をゲート絶縁膜３２が被覆し
ている。トレンチ３１内に、Ｎ型不純物を含んだ多結晶
シリコンで形成されたゲート電極３４が埋込まれてい
る。ゲート電極３４は、シリコン基板１の表面よりも上
に突出している。シリコン基板１の表面領域を被覆せ
ず、ゲート電極３４の突出部分のみを絶縁膜３５が被覆
している。ゲート電極３４を覆うように、かつＮ型ソー
ス拡散層２１、Ｐ型ベース拡散層２０に接触するよう
に、シリコン基板１の上にソース電極４１が形成されて
いる。シリコン基板１の裏面には、ドレイン電極４２が
設けられている。
【００４４】次に動作について説明する。ゲート電極３
４に正電位を印加することにより、トレンチ３１の側面
にチャネルが形成され、矢印で示す経路で電子が移動
し、ソース電極４１とドレイン電極４２間に電流が流れ
る。
【００４５】実施例によれば、ゲート電極３４の突出部
分を被覆する絶縁膜３５が、シリコン基板１の表面領域
を被覆せず、ゲート電極３４の突出部分のみを被覆して
いるので、絶縁膜３５が水平方向に広がらず、ひいては
占有面積を小さくすることができる。その結果、チップ
の縮小化が可能となる。
【００４６】図２は、図１に示すトレンチＭＯＳ中のト
レンチ部分のみを抽出して図示した斜視図である。図３
は、その平面図である。トレンチ３１は、このようにス
トライプ状に形成される。
【００４７】図４は、本発明に用いられるトレンチの他
の形状を示す平面図である。トレンチ３１は、図４のよ
うに、多角形に形成してもよい。
【００４８】次に、実施例１に係るトレンチＭＯＳの製
造方法について説明する。図５を参照して、Ｎ＋型単結
晶シリコン基板１０の上に、Ｎ−型単結晶シリコンエピ
タキシャル層１１を形成する。Ｎ−型単結晶シリコンエ
ピタキシャル層１１の上に、Ｐ型ベース拡散層２０を形
成する。Ｐ型ベース拡散層２０の表面中にＮ型ソース拡
散層２１を形成する。以下、Ｎ＋型単結晶シリコン基板
１０とＮ−型単結晶シリコンエピタキシャル層１１とＰ
型ベース拡散層２０とＮ型ソース拡散層２１とを含め
て、シリコン基板１という。シリコン基板１の表面に、
膜厚３００Åのシリコン酸化膜３７を、たとえば熱酸化
で形成する。つづいて、シリコン酸化膜３７の上に、膜
厚１０００Åのシリコン窒化膜３８を、たとえばＣＶＤ
法で堆積する。引続き、シリコン窒化膜３８の上に、膜
厚８０００Åのシリコン酸化膜３０を、たとえばＣＶＤ
法で堆積する。シリコン酸化膜３０は、後に行なうトレ
ンチを形成するためのエッチングの際のマスクとなるも
のであり、その膜厚は、このエッチングに耐えるだけの
膜厚であればよい。
【００４９】図６を参照して、シリコン酸化膜３０、シ
リコン窒化膜３８およびシリコン酸化膜３７を、後に形
成するトレンチのマスクになるように所定の形状にパタ
ーニングする。パターニングされたシリコン酸化膜３０
をマスクにして、シリコン基板１中に、Ｎ型ソース拡散
層２１、Ｐ型ベース拡散層２０を貫通し、Ｎ−型単結晶
シリコンエピタキシャル層１１中にまで至るトレンチ３
１を形成する。
【００５０】図７を参照して、トレンチ３１の内壁面
を、ゲート酸化膜となる膜厚５００Åのシリコン酸化膜
３２で被覆する。その後、トレンチ３１内に埋込まれる
ように、シリコン基板１の上に、Ｎ型不純物を含んだ多
結晶シリコン膜３３を堆積する。なお、ゲート酸化膜
（３２）の膜厚は、要求される電気特性に応じて、適宜
変更され得る。
【００５１】図７と図８を参照して、Ｎ型多結晶シリコ
ン膜３３をエッチバックする。このとき、シリコン酸化
膜３０上のＮ型多結晶シリコン３３を完全にエッチング
するための時間より、長い時間のエッチングを行なう。
エッチング時間を適切に選ぶと、ゲート電極となるＮ型
多結晶シリコン３４の上面３４ａが、シリコン酸化膜３
０の上面と下面との間に位置する。Ｎ型多結晶シリコン
３４の上面３４ａの位置は、シリコン酸化膜３０の表面
より２０００Å下になるのが好ましい。Ｎ型多結晶シリ
コン膜３３のエッチバック量は、２０００Åである。
【００５２】図８と図９を参照して、シリコン酸化膜３
０をエッチング除去し、ゲートＮ型多結晶シリコン膜３
４の上部を露出させる。このとき、ゲートＮ型多結晶シ
リコン３４は、シリコン基板１表面から、上へ、およそ
７０００Å突出する。
【００５３】図９と図１０を参照して、ゲートＮ型多結
晶シリコン３４の突出した部分の表面に、膜厚１０００
Åのシリコン酸化膜３５を、熱酸化法により形成する。
このとき、Ｎ型多結晶シリコン膜３４の上面３４ａの位
置は、シリコン基板１の表面からおよそ６５００Å突出
する。突出量ｔ1 は、シリコン酸化膜３０の膜厚、Ｎ型
多結晶シリコン膜３４のエッチング量、およびシリコン
酸化膜３５の厚さで決まるものであり、所望の突出量ｔ
1 になるように、それぞれの条件を、変更するのが好ま
しい。ただし、以降の工程を考えて、ゲート酸化膜３２
の膜厚ｔ32とシリコン酸化膜３７の膜厚ｔ37と、シリコ
ン酸化膜３５の膜厚ｔ35とは、次の不等式を満足するよ
うに選択する必要がある。
【００５４】ｔ32＋ｔ37＜ｔ35 図１０と図１１を参照して、マスクを用いないで、シリ
コン窒化膜３８とシリコン酸化膜３７をエッチング除去
する。シリコン酸化膜３７のエッチング時間は、膜厚ｔ
37にふさわしい丁度の時間で行なえば、シリコン酸化膜
３５の膜厚は、ｔ35−ｔ37（ｔ35−ｔ37＞ｔ32）にな
り、ゲートとソース間の絶縁耐圧はゲート酸化膜以上に
保たれる。
【００５５】図１２を参照して、シリコン基板１の表面
にソース電極４１を形成し、シリコン基板１の裏面にド
レイン電極４２を設けて、トレンチＭＯＳを完成する。
【００５６】このようにして構成されるトレンチＭＯＳ
では、従来のトレンチＭＯＳにみられた問題点が解決さ
れ、次のような効果をさらに兼ね備える。
【００５７】第１の効果は、ゲートＮ型多結晶シリコン
を、高度な加工技術を用いないで、かつ厳密な制御なし
で形成できることである。第２の効果は、Ｎ型ソース拡
散層２１の深さを、他の要因に影響されることなく単独
で決定できるため、シャロー化が容易であるということ
である。第３の効果は、トレンチとゲート電極とコンタ
クト領域がセルフアラインで形成できるため、トレンチ
とゲート電極間、ゲート電極とコンタクト領域間に、そ
れぞれマスクアライメントの余裕や加工状の余裕を必要
とせず、ひいてはチップの縮小化が容易であるというこ
とである。第４の効果は、ゲート電極の抵抗値が高くな
らないということである。
【００５８】なお、上記実施例において、図７を参照し
て、シリコン酸化膜３０とシリコン窒化膜３８とシリコ
ン酸化膜３７の合計の厚さｔ10と、トレンチ３１の深さ
ｄ10と、トレンチ３１の幅ｗ10とは、次の不等式を満足
することが望ましい。
【００５９】（ｔ10＋ｄ10）／ｗ10≦１２ 上述の関係は、図７におけるＮ型多結晶シリコン膜３３
の堆積の際のアスペクト比と呼ばれている関係で、（ｔ
10＋ｄ10）／ｗ10＞１２の関係になると、Ｎ型多結晶シ
リコン３３をトレンチ３１の底部まで完全に埋込むこと
が困難になったり、あるいはＮ型多結晶シリコン中に空
洞ができるという不具合を生じる。一般的なＭＯＳのゲ
ート酸化膜３２の膜厚ｔ32は、下記の不等式を満足す
る。
【００６０】ｔ32≪ｄ10，ｔ32≪ｗ10 図７と図１を参照して、トレンチ深さｄ1 とトレンチの
幅ｗ1 との関係は次のようになる。
【００６１】ｄ1 ≡ｄ10，ｗ1 ≡ｗ10 したがって、ｔ10，ｄ1 ，ｗ1 の間の関係は、次式であ
ることが望ましいと結論付けられる。
【００６２】（ｔ10＋ｄ10）／ｗ10≦１２ さらに、図１を参照して、ゲートＮ型多結晶シリコンの
突出量ｔ1 は、その製造方法から考えて、ｔ1 ≦ｔ10と
なることより、Ｎ型多結晶シリコンの突出量ｔ 1 とトレ
ンチの深さｄ1 とトレンチの幅ｗ1 の関係は、次の不等
式を満足するのが望ましいことになる。
【００６３】（ｔ1 ＋ｄ1 ）／ｗ1 ≦１２ また、図１を参照して、多結晶シリコン膜の突出量ｔ1
とトレンチの間隔ｗ3との関係は、次の不等式を満足す
るのが好ましい。
【００６４】ｔ1 ／ｗ3 ≦２ 上述の関係式を満足すると、ソース電極４１のステップ
カバレージ性がよく、ひいては、段差部で断線したり、
細くなって抵抗値が増加するといった不具合は発生しな
い。
【００６５】なお、上記実施例では、ＭＯＳの場合を例
示したが、この発明はこれに限られるものでなく、ＧＴ
Ｏ、ＭＣＴ、ＢＲＴのようなサイリスタに本発明を適用
することもできる。
【００６６】実施例２ 図１３は、実施例２に係るトレンチＭＯＳの断面図であ
る。実施例１では、トレンチ構造の縦型ＭＯＳを例示し
たが、この発明はこれに限られるものでなく、本発明は
図１３に示すようなトレンチ構造の横型ＭＯＳトランジ
スタも含む。すなわち、本発明は、トレンチの側面にチ
ャネルを形成し、トレンチの縦方向に電流を流す半導体
装置すべてにおいて適用され得る。
【００６７】図１３を参照して、半導体基板１の表面中
にトレンチ３１が設けられている。半導体基板１はＰ型
ベース拡散層２０を含む。トレンチ３１の内壁面をゲー
ト絶縁膜３２が被覆している。トレンチ３１内に、ゲー
ト電極である、Ｎ型不純物を含んだ多結晶シリコン３４
が埋込まれている。ゲート電極３４は、半導体基板１の
表面よりも上に突出している。ゲート電極３４の突出部
分の幅は、トレンチ３１内に埋込まれた部分の幅と等し
くされている。半導体基板１の表面領域を被覆せず、ゲ
ート電極３４の突出部分のみを絶縁膜３５が被覆してい
る。半導体基板１の表面中であって、かつトレンチ３１
の両側に、Ｎ型ソース拡散層２１とＮ型ドレイン拡散層
２２が、互いに離されて形成されている。Ｎ型ソース拡
散層２１にソース電極４１が接続されている。Ｎ型ドレ
イン拡散層２２にドレイン電極４２が接続されている。
Ｐ型ベース拡散層２０は、チャネルとして動作する。
【００６８】ゲート電極３４に正電位を印加することに
より、トレンチ３１の側面にチャネルが形成され、ソー
ス電極４１とドレイン電極４２との間に電流が流れる。
【００６９】実施例３ 図１４は、実施例３に係る、トレンチ構造を有する縦型
絶縁膜ゲートバイポーラトランジスタ（以下、トレンチ
ＩＧＢＴという）の断面図である。実施例３に係るトレ
ンチＩＧＢＴは、Ｐ＋型単結晶シリコン基板１２とＮ＋
型単結晶シリコンエピタキシャル層１３とＮ−型単結晶
シリコンエピタキシャル層１１とＰ型ベース拡散層２０
とを含むシリコン基板１を備える。Ｐ型ベース拡散層２
０の表面中に、Ｎ型エミッタ拡散層２３が設けられてい
る。シリコン基板１中に、Ｎ型エミッタ拡散層２３とＰ
型ベース拡散層２０を貫通し、Ｎ−型単結晶シリコンエ
ピタキシャル層１１にまで至るトレンチ３１が設けられ
ている。トレンチ３１の内壁面をゲート絶縁膜３２が被
覆している。トレンチ３１内にゲート電極３４であるＮ
型不純物を含んだ多結晶シリコン膜が埋込まれている。
ゲート電極３４は、半導体基板１の表面よりも上に突出
している。ゲート電極３４の突出部分の幅は、トレンチ
３１内に埋込まれる部分の幅と等しくされている。半導
体基板１の表面領域を被覆せず、ゲート電極３４の突出
部分のみを絶縁部３５が被覆している。ゲート電極３４
の突出部分を覆うように、かつＮ型エミッタ拡散層２３
とＰ型ベース拡散層２０に接触するように、エミッタ電
極４３が半導体基板１の上に設けられている。半導体基
板１の裏面にコレクタ電極４４が設けられている。
【００７０】ゲート電極３４に正電位を印加することに
より、トレンチ３１の側面にチャネルが形成され、エミ
ッタ電極４３とコレクタ電極４４との間に電流が流れ
る。
【００７１】実施例４ 本実施例は、図１に示すトレンチＭＯＳの他の製造方法
に係るものである。
【００７２】図１５を参照して、Ｎ＋型単結晶シリコン
基板１０の上にＮ−型単結晶シリコンエピタキシャル層
１１を形成し、続いてＰ型ベース拡散層２０、および複
数のＮ型ソース拡散層２１を形成する。Ｎ＋型単結晶シ
リコン基板１０とＮ−型単結晶シリコンエピタキシャル
層１１とＰ型ベース拡散層２０とＮ型ソース拡散層２１
とを含めて、以下シリコン基板１という。
【００７３】シリコン基板１の表面上に、膜厚３００Å
のシリコン酸化膜３７を、たとえば熱酸化法により形成
する。続いて、シリコン酸化膜３７の上に膜厚１０００
Åのシリコン窒化膜３８を、たとえばＣＶＤ法で堆積す
る。シリコン窒化膜３８の上に、膜厚８０００Åのシリ
コン酸化膜３０を、たとえばＣＶＤ法で堆積する。シリ
コン酸化膜３０は、トレンチを形成するためのエッチン
グの際のマスクとなるものであり、その膜厚は、その際
のエッチングに耐え得るだけの膜厚であればよい。
【００７４】図１６を参照して、シリコン酸化膜３０と
シリコン窒化膜３８とシリコン酸化膜３７とからなる三
層膜を、後のトレンチを形成する際のマスクになるよう
に、所定の形状にパターニングする。パターニングされ
たシリコン酸化膜３０をマスクにして、シリコン基板１
中に、Ｎ型ソース拡散層２１とＰ型ベース拡散層２０と
を貫通し、Ｎ−型単結晶シリコンエピタキシャル層１１
にまで至るトレンチ３１を形成する。
【００７５】次に、トレンチ３１内のエッチングダメー
ジを取除く目的で、トレンチ３１の内壁面を熱酸化し、
該トレンチ３１の内壁面に膜厚１０００Åのシリコン酸
化膜（図示せず。以下、犠牲酸化膜という）を形成す
る。
【００７６】その後、図１７を参照して、犠牲酸化膜を
除去する際に、シリコン酸化膜３０も同時にエッチング
され、シリコン酸化膜３０の表面は、位置３０ａから位
置３０ｂまで後退する。エッチングをたとえばフッ化水
素水によるウェット法で行なうと、シリコン酸化膜３０
は、厚さ方向および横方向において、同じ量だけエッチ
ングされる。エッチング量は、エッチング時間によっ
て、コントロールされる。たとえば２０００Åだけエッ
チングすれば、シリコン酸化膜３０の膜厚は６０００Å
となり、シリコン酸化膜３０の開口部の側壁３０ｅは、
トレンチ３１の開口部の側壁の位置から２０００Åだけ
後退する。
【００７７】図１８を参照して、トレンチ３１の内壁面
を、ゲート酸化膜となる膜厚５００Åのシリコン酸化膜
３２で被覆する。その後、Ｎ型不純物を含んだ多結晶シ
リコン３３をトレンチ３１内に埋込まれるように、シリ
コン基板１の上に堆積する。
【００７８】図１８と図１９を参照して、Ｎ型多結晶シ
リコン膜３３をエッチバックする。この際、シリコン酸
化膜３０上のＮ型多結晶シリコン膜３３を完全にエッチ
ング除去するための時間より長い時間エッチングする。
すなわち、多結晶シリコン膜３３を、その上面がシリコ
ン酸化膜３０の上面と下面との間に位置するまで、エッ
チバックする。Ｎ型多結晶シリコン３４の上面３４ａの
位置は、シリコン酸化膜３０の表面の位置より２０００
Å下になるのが好ましい。
【００７９】図１９と図２０を参照して、シリコン酸化
膜３０をエッチング除去する。これによって、ゲートＮ
型多結晶シリコン膜３４は、シリコン窒化膜３８の表面
より上に、４０００Å程度突出し、かつトレンチ３１の
開口部より横に、２０００Å程度張出す。これにより、
断面形状がＴ字型のゲート構造が得られる。
【００８０】図２０と図２１を参照して、ゲートＮ型多
結晶シリコン膜３４の突出部分を、熱酸化し、それによ
ってシリコン酸化膜３５を形成する。シリコン酸化膜３
５の膜厚は、Ｎ型多結晶シリコン酸化膜３４の横方向に
張出した部分をすべて酸化させるような膜厚以上に設定
する。たとえば、張出し量が２０００Åの場合、シリコ
ン酸化膜３５の膜厚を４０００Å程度に設定すれば、張
出した部分をすべて酸化でき、結果的に、ゲートＮ型多
結晶シリコン幅を、トレンチ３１の開口部の幅に等しい
か、または、それ以下にすることができる。上述のよう
な熱酸化によって、断面形状Ｔ字型のゲートが断面形状
Ｉ字型のゲートになる。シリコン酸化膜３５は、ソース
電極とゲート電極間の層間絶縁膜になるため、厚い方が
有利である。しかしエミッタ電極のステップカバレージ
とのトレードオフ関係にあるので、膜厚は総合的に考え
なければならない。シリコン酸化膜３５の膜厚は、ゲー
トＮ型多結晶シリコン膜３４の横方向への張出し量で決
定されるものである。しかし、その突出量ｔ1 を考慮し
ながら、シリコン酸化膜３０の堆積直後の膜厚、シリコ
ン酸化膜３０のエッチング量、Ｎ型多結晶シリコン膜３
４のエッチング量（３４ａ）等の条件を変えることによ
って、シリコン酸化膜３０の膜厚を自由に選択すること
が可能である。
【００８１】また、シリコン酸化膜３５を形成した後
に、改めて、全面をエッチングすることによって、その
膜厚を減らすことも可能である。ただし、以降の工程を
考えて、ゲート酸化膜３２の膜厚ｔ32と下層シリコン酸
化膜３７の膜厚ｔ37とシリコン酸化膜３５の膜厚ｔ35と
の関係は、次の不等式を満足するように選択する必要が
ある。
【００８２】ｔ32＋ｔ37＜ｔ35 図２１と図２２を参照して、マスクを用いないで、シリ
コン窒化膜３８とシリコン酸化膜３７をエッチングす
る。シリコン酸化膜３７のエッチング時間は、その膜厚
ｔ37に相応しい丁度の時間とすれば、シリコン酸化膜３
５の膜厚は、ｔ35−ｔ37（ｔ35−ｔ37＞ｔ32）になり、
ゲートとソース間の絶縁耐圧はゲート酸化膜以上に保た
れるので、半導体装置としての特性上、何ら問題はな
い。
【００８３】図２３を参照して、シリコン基板１の表面
にソース電極４１を形成し、シリコン基板１の裏面にド
レイン電極４２を形成すると、トレンチＭＯＳが完成す
る。
【００８４】本実施例によれば、トレンチを形成する際
のエッチング時に生じたダメージや汚染を取除くための
犠牲酸化の工程を追加することによって、トレンチＭＯ
Ｓの電気的特性が向上するという第５の効果と、実施例
１で生じる第１から第４の効果が得られる。
【００８５】なお、上記実施例では、トレンチ構造の縦
型ＭＯＳに適用した例を示したが、この発明はこれに限
られるものではなく、トレンチ構造の横型ＭＯＳ、トレ
ンチ構造の縦型ＩＧＢＴをはじめ、トレンチ側面にチャ
ネルを形成し、トレンチの縦方向に電流を流す半導体装
置のすべてに、適用され得る。
【００８６】また、本実施例でも、実施例１と同様に、
下記の不等式が満足されるのが好ましい。
【００８７】 （ｔ1 ＋ｄ1 ）／ｗ1 ≦１２，ｔ1 ／ｗ3 ≦２実施例５ 本実施例は、トレンチＭＯＳのさらに他の製造方法に係
るものである。
【００８８】図２４を参照して、Ｎ＋型単結晶シリコン
基板１０の上にＮ−型単結晶シリコンエピタキシャル層
１１を形成し、続いて、その上にＰ型ベース拡散層２０
と複数のＮ型ソース拡散層２１を形成する。以下、これ
をシリコン基板１という。
【００８９】シリコン基板１の表面に、膜厚８０００Å
のシリコン酸化膜３０を、たとえばＣＶＤ法で形成す
る。シリコン酸化膜３０は、トレンチを形成するための
エッチングの際のマスクとなるものでり、その膜厚は、
その際のエッチングに耐え得るだけの膜厚であればよ
い。
【００９０】図２５を参照して、シリコン酸化膜３０
を、後のトレンチを形成する際のマスクとなるように、
所定の形状にパターニングする。パターニングされたシ
リコン酸化膜３０をマスクにして、シリコン基板１中
に、Ｎ型ソース拡散層２１とＰ型ベース拡散層２０とを
貫通し、Ｎ−型単結晶シリコンエピタキシャル層１１に
まで至るトレンチ３１を形成する。
【００９１】図２６を参照して、トレンチ３１内のエッ
チングダメージを取除く目的で、トレンチ３１内に、熱
酸化法で、膜厚１０００Åの犠牲酸化膜を形成する（図
示せず）。その後、この犠牲酸化膜を除去する際、トレ
ンチを形成するためのエッチングのマスクとなるシリコ
ン酸化膜３０も同時にエッチングされ、その表面は位置
３０ａから位置３０ｂまで後退する。このエッチングを
たとえばフッ化水素水を用いるウェット法で行なうと、
シリコン酸化膜３０は、厚さ方向と横方向に同じ量だけ
エッチングされる。このエッチング量は、エッチング時
間にコントロールされる。シリコン酸化膜３０を２００
０Åだけエッチングすれば、シリコン酸化膜３０の膜厚
は６０００Åとなり、シリコン酸化膜３０の開口部の側
壁３０ｅは、トレンチ３１の側壁面から２０００Åだけ
後退する。
【００９２】図２７を参照して、トレンチ３１の内壁面
に、ゲート酸化膜となる膜厚５００Åのシリコン酸化膜
３２を形成する。その後Ｎ型不純物を含んだ多結晶シリ
コン膜３３をトレンチ３１内に埋込まれるように、シリ
コン基板１の上に堆積する。なおゲート酸化膜（３２）
の膜厚は、要求されるべき特性により適宜変更される。
【００９３】図２７と図２８を参照して、Ｎ型多結晶シ
リコン膜３３をエッチバックする。この際、シリコン酸
化膜３０上のＮ型多結晶シリコン膜３３を完全にエッチ
ングするための時間より長い時間エッチングする。すな
わち、Ｎ型多結晶シリコン膜３４の上面３４ａの位置
が、シリコン酸化膜３０の表面より２０００Å下に位置
するようにエッチングする。
【００９４】図２８と図２９を参照して、シリコン酸化
膜３０をエッチング除去すると、ゲートＮ型多結晶シリ
コン膜３４は、シリコン基板１の表面上に４０００Å程
度突出し、かつトレンチ３１の開口部より横に２０００
Å程度張出し、断面形状がＴ字型のゲート構造が得られ
る。
【００９５】図３０を参照して、Ｎ型多結晶シリコン膜
３４の突出部分の表面を熱酸化法により酸化し、シリコ
ン酸化膜３５を形成する。シリコン酸化膜３５の膜厚
は、Ｎ型多結晶シリコン膜３４の横方向へ張出した部分
をすべて酸化させるような膜厚以上に設定する。たとえ
ば、張出し量が２０００Åの場合、シリコン酸化膜３５
の膜厚を４０００Å程度に設定すれば、張出した部分を
すべて酸化でき、結果的に、ゲートＮ型多結晶シリコン
膜の幅は、トレンチ３１の開口部の幅に等しいか、また
は、それより小さくなる。また、ゲートＮ型多結晶シリ
コン膜３４の上面にも、同じ膜厚のシリコン酸化膜３５
が形成される。シリコン酸化膜３５は、このままの状態
でもよいし、全面エッチングをすることにより、その膜
厚を減らすこともできるし、また、完全に除去してしま
うことも可能である。
【００９６】シリコン酸化膜３５の膜厚は、ゲートＮ型
多結晶シリコン膜３０の横方向への張出し量で決定され
るものであるが、突出部分ｔ1 を考慮しながら、シリコ
ン酸化膜３０の堆積直後の膜厚、シリコン酸化膜３０の
エッチング量、Ｎ型多結晶シリコン膜３４のエッチング
量（３４ａ）などの条件を変えることによって自由に選
択することが可能である。
【００９７】図３１を参照して、シリコン基板１の表面
に、ＣＶＤ法で、膜厚８０００Åの層間膜を堆積する。
【００９８】図３２を参照して、写真製版を用いて層間
膜３６をパターニングし、シリコン基板１の表面にコン
タクト領域を形成する。
【００９９】最後に、図３３を参照して、シリコン基板
１の表面にソース電極４１を形成し、シリコン基板１の
裏面にドレイン電極４２を形成して、トレンチＭＯＳを
完成する。
【０１００】本実施例によれば、トレンチを形成する際
のエッチング時に生じたダメージや汚染を取除くための
犠牲酸化の工程を追加することにより、トレンチＭＯＳ
の電気的特性が向上するという第５の効果が生じる。
【０１０１】なお、本実施例では、トレンチ構造の縦型
ＭＯＳに適用した例を示したが、この発明はこれに限ら
れるものではなく、トレンチ構造の横型ＭＯＳ、トレン
チ構造の縦型ＩＧＢＴをはじめ、トレンチ側面にチャネ
ルを形成し、トレンチの縦方向に電流を流す半導体装置
のすべてに、適用され得る。
【０１０２】また、本実施例でも、実施例１と同様に、
下記の不等式が満足されるのが好ましい。
【０１０３】 （ｔ1 ＋ｄ1 ）／ｗ1 ≦１２，ｔ1 ／ｗ3 ≦２実施例６ 図３４は、実施例６に係るトレンチＭＯＳの断面図であ
る。
【０１０４】図３４を参照して、当該トレンチＭＯＳ
は、シリコン基板１を備える。シリコン基板１は、Ｎ＋
型単結晶シリコン基板１０と、Ｎ−型単結晶シリコンエ
ピタキシャル層１１と、Ｐ型ベース拡散層２０と、Ｎ型
ソース拡散層２１とを含む。シリコン基板１中に、Ｎ型
ソース拡散層２１とＰ型ベース拡散層２０とを貫通し、
かつＮ−型単結晶シリコンエピタキシャル層１１にまで
至るトレンチ３１が形成されている。トレンチ３１の内
壁面をゲート絶縁膜３２が被覆している。トレンチ３１
内に、シリコン基板１の表面よりも上に突出するゲート
電極３４が埋込まれている。ゲート電極３４の突出部分
は、上方向に向かうにつれて、その幅が狭くされてい
る。シリコン基板１の表面領域を被覆せず、ゲート電極
３４の突出部分のみを、絶縁膜３５が被覆している。シ
リコン基板１の表面にソース電極４１が形成され、シリ
コン基板１の裏面にドレイン電極４２が形成されてい
る。
【０１０５】本実施例によれば、ゲート電極３４の突出
部分の幅が、上方向に向かうにつれて、狭くされている
ので、ソース電極４１のステップカバレージ性がよくな
るという利点がある。
【０１０６】次に、図３４に示すトレンチＭＯＳの製造
方法について説明する。まず図５から図８までに示す処
理と同一の処理が行なわれる。
【０１０７】図３５を参照して、シリコン酸化膜３０
を、４０００Åエッチングし、ゲートＮ型多結晶シリコ
ン膜３４をシリコン酸化膜３０の表面より２０００Å程
度上に突出させる。実施例１では、シリコン酸化膜３０
のすべてをエッチング除去しているが、本実施例では、
シリコン酸化膜３０を残すところに特徴がある。
【０１０８】図３６を参照して、ゲート電極３４の突出
部分の表面を、熱酸化方法を用いて酸化し、膜厚１００
０Åのシリコン酸化膜３５ａを形成する。
【０１０９】図３６と図３７を参照して、シリコン酸化
膜３０とシリコン酸化膜３５ａをエッチングする。エッ
チング量は、シリコン酸化膜３０の残膜が２０００Å程
度になるように設定する。このときゲートＮ型多結晶シ
リコン膜３４の表面は酸化により消費され、その表面に
段差が生じる。
【０１１０】図３７と図３８を参照して、熱酸化方法を
用いて、さらに、ゲート電極３４の突出部の表面を酸化
し、膜厚１０００Åのシリコン酸化膜３５ｂを形成す
る。
【０１１１】図３８と図３９を参照して、シリコン酸化
膜３０とシリコン酸化膜３５ｂをすべてエッチング除去
する。
【０１１２】図４０を参照して、熱酸化方法を用いて、
ゲート電極３４の突出部をさらに酸化し、改めて膜厚１
０００Åのシリコン酸化膜３５ｃを形成する。
【０１１３】図４０と図４１を参照して、マスクを用い
ないで、シリコン窒化膜３８とシリコン酸化膜３７をエ
ッチング除去する。シリコン基板１の表面にソース電極
４１を形成し、シリコン基板１の裏面にドレイン電極４
２を形成すると、トレンチＭＯＳが完成する。
【０１１４】本実施例によると、図３６から図３８に示
すような酸化工程とエッチング工程を繰返すことによ
り、ゲートＮ型多結晶シリコン膜３４の表面は階段状に
なり、ひいては、ゲートＮ型多結晶シリコン膜３４の上
端部の幅は、トレンチ開口部の幅より、狭くなる。酸化
工程とエッチング工程との繰返し回数、酸化膜の膜厚、
エッチング量は、突出量ｔ1 を考慮しながら、自由に選
択され得る。
【０１１５】また、実施例６に係る方法を用いると、図
４２、図４３に示すような、トレンチＭＯＳを形成する
こともできる。
【０１１６】なお、これらの図において、図１に示す半
導体装置と同一または相当する部分には、同一の参照番
号を付し、その説明は繰返さない。
【０１１７】実施例７ 本実施例は、ゲート電極の突出部分の幅が、上方向に向
かうにつれて狭くされている、トレンチＭＯＳの他の製
造方法に係る。
【０１１８】まず、図５から図８までに示す処理同様の
処理が行なわれる。図８と図４４を参照して、シリコン
酸化膜３０を、２０００Å程度残すように、エッチング
し、ゲートＮ型多結晶シリコン膜３４をシリコン酸化膜
３０の表面より４０００Å程度上に突出させる。
【０１１９】図４５を参照して、イオンスパッタエッチ
ング法を用いると、ゲートＮ型多結晶シリコン膜３４の
突出部の上端の角が速くエッチングされ、上部で丸みを
帯びたゲート構造３４が得られる。
【０１２０】なお、ゲートＮ型多結晶シリコン膜３４を
等方性エッチング法を用いると、ゲートＮ型多結晶シリ
コン膜３４の突出部の上面と側面が同時にエッチングさ
れ、図４８に示すような、傾斜を持ったゲート構造３４
が得られる。これらのエッチングを連続して行なえば、
傾斜を持ち、かつ丸みを帯びたゲート構造が得られる。
ゲートＮ型多結晶シリコン膜３４のエッチングは、上述
の方法に限らず、エッチング後に、ゲートＮ型多結晶シ
リコン膜３４の突出部の上端の幅が、トレンチ開口部の
幅より狭くなるような方法であれば、いずれの方法も使
用し得る。
【０１２１】図４５と図４６を参照して、シリコン酸化
膜３０をすべてエッチング除去した後、ゲート電極３４
の上部の突出部の表面を熱酸化方法を用いて酸化し、膜
厚１０００Åシリコン酸化膜３５を形成する。
【０１２２】その後、シリコン窒化膜３８とシリコン酸
化膜３７をエッチング除去する。図４７を参照して、シ
リコン基板１の表面にソース電極４１を形成し、シリコ
ン基板１の裏面にドレイン電極４２を形成すると、トレ
ンチＭＯＳが完成する。
【０１２３】本実施例において図４５を参照して、ゲー
トＮ型多結晶シリコン膜３４のエッチング量は、シリコ
ン酸化膜３０のエッチング量、シリコン酸化膜３５の膜
厚を変更することにより、突出部ｔ1 を考慮しながら、
自由に選択され得る。また、ゲートＮ型多結晶シリコン
膜３４のエッチングは、シリコン酸化膜３０を残した状
態で行なってもよいし、さらに、シリコン窒化膜３８を
除去し、シリコン酸化膜３７を露出させた状態で行なっ
てもよい。
【０１２４】実施例７に係る方法を用いると、図４９、
図５０、図５１、図５２に示すようなトレンチＭＯＳを
製造することも可能である。なお、これらの図におい
て、図１に示すトレンチＭＯＳと同様または相当する部
分には同一の参照番号を付し、その説明を繰返さない。
【０１２５】実施例８ 本実施例は、実施例４で説明した製造方法を、従来のト
レンチＭＯＳの製造を適用した場合に係る。
【０１２６】まず、図１５と図１６に示す方法で、トレ
ンチ３１を形成する。次に、図１７に示すように、トレ
ンチ３１内に、熱酸化法で膜厚２０００Åのシリコン酸
化膜（図示せず。犠牲酸化膜）を形成する。その後、こ
の犠牲酸化膜を除去する際、トレンチを形成するための
マスクとなるシリコン酸化膜３０も同時にエッチングす
る。エッチングを、たとえばフッ化水素水を用いるウェ
ット法で行なうと、シリコン酸化膜３０は、厚さ方向と
横方向に同じ量だけエッチングされる。このエッチング
量は、エッチング時間でコントロールされる。たとえ
ば、シリコン酸化膜３０を３０００Åだけエッチングす
れば、シリコン酸化膜３０の膜厚は５０００Åとなり、
その側壁３０ｅはトレンチ３１の開口部から３０００Å
だけ後退する。
【０１２７】図１８を参照して、トレンチ３１内に、ゲ
ート酸化膜となる膜厚５００Åのシリコン酸化膜３２を
形成する。その後、トレンチ３１内に埋込まれるよう
に、Ｎ型不純物を含んだ多結晶シリコン膜３３をシリコ
ン基板１の表面に堆積する。
【０１２８】図１８と図１９を参照して、Ｎ型多結晶シ
リコン膜３３をエッチバックする。この際、シリコン酸
化膜３０上のＮ型多結晶シリコン膜３３を完全にエッチ
ングするための時間より長い時間エッチングする。すな
わち、Ｎ型多結晶シリコン膜３４の上面３４ａの位置
が、シリコン酸化膜３０の表面より２０００Å下に位置
するようにエッチバックする。
【０１２９】図１９と図２０を参照して、シリコン酸化
膜３０をエッチング除去すると、ゲートＮ型多結晶シリ
コン膜３４は、シリコン窒化膜３８の表面より上に３０
００Å程度突出し、かつトレンチ３１の開口部より横に
３０００Å程度張出した、断面形状がＴ字型のゲート３
４になる。
【０１３０】次に、図５３を参照して、ゲート電極（３
４）の上部の表面を熱酸化し、膜厚１０００Åのシリコ
ン酸化膜３５を形成する。この熱酸化により、Ｎ型多結
晶シリコン膜３４の表面が消費され、突出量と張出し量
はともに２５００Å程度になる。この突出量ｔ1 と張出
し量は、シリコン酸化膜３０の膜厚、シリコン酸化膜の
エッチング量、Ｎ型多結晶シリコン膜３４のエッチング
量、およびこの工程で形成されたシリコン酸化膜３５の
厚さで決まるものであり、所望の突出量ｔ1 、張出し量
になるよう、それぞれの条件を、適宜変更する。
【０１３１】ただし、以降の工程を考えて、ゲート酸化
膜３２の膜厚ｔ32と下層シリコン酸化膜３７の膜厚ｔ37
と、この工程で形成されるシリコン酸化膜３５の膜厚ｔ
35との関係は次の不等式を満足するように、選ぶ必要が
ある。
【０１３２】ｔ32＋ｔ37＜ｔ35 図５３と図５４を参照して、マスクを用いないで、シリ
コン窒化膜３８とシリコン酸化膜３７をエッチングす
る。シリコン酸化膜３７のエッチング時間は、その膜厚
ｔ37に相応しいちょうどの時間で行なえば、シリコン酸
化膜３５の膜厚は、ｔ35−ｔ37（ｔ35−ｔ37＞ｔ32）に
なり、ゲート電極とソース間の絶縁耐圧はゲート酸化膜
以上に保たれるので、半導体装置の特性に何ら問題は生
じない。
【０１３３】図５５を参照して、シリコン基板１の表面
にソース電極４１を形成し、シリコン基板１の裏面にド
レイン電極４２を形成すると、トレンチＭＯＳが完成す
る。
【０１３４】このようにして製造される、トレンチ構造
の縦型ＭＯＳでは、実施例４と同様の効果を生じるが、
ゲートＮ型多結晶シリコン膜が横方向に張出すため、パ
ターンの縮小効果は少ない。しかしながら、従来の技術
に比べて、ゲート電極の横方向の張出し量が、シリコン
酸化膜のエッチング量のコントロールにより容易に制御
できる。
【０１３５】本方法も、トレンチ構造の横型ＭＯＳとト
レンチＩＧＢＴをはじめ、トレンチ側面にチャネルを形
成し、トレンチの縦方向に電流を流す半導体装置のすべ
てに、適用できる。なお、本実施例においても、次の不
等式を満足するのが望ましい。
【０１３６】（ｔ1 ＋ｄ1 ）／ｗ1 ≦１２ また、Ｎ型多結晶シリコン膜３４の間隔をｗ5 とする
と、ソース電極４１のステップカバレージ性を考えて、
次の不等式を満たすことが望ましい。
【０１３７】ｔ1 ／ｗ5 ≦２実施例９ 本実施例は、実施例５に示す製造方法で、従来のトレン
チＭＯＳを形成する方法に係る。
【０１３８】まず、図２４〜図２９に示す処理と同じ処
理が行なわれる。図２４と図２５を参照して、トレンチ
３１を形成する。図２６を参照して、トレンチ内に熱酸
化法で、膜厚２０００Åのシリコン酸化膜を形成する
（図示せず。これを犠牲酸化膜という）。その後、犠牲
酸化膜を除去する際、シリコン酸化膜３５も同時にエッ
チングされる。このエッチングを、たとえば、フッ化水
素水によるウェット法で行なうと、シリコン酸化膜３０
は、厚さ方向と横方向に、同じ量だけエッチングされ
る。このエッチング量は、エッチング時間でコントロー
ルされる。たとえば、シリコン酸化膜３５を３０００Å
だけエッチングすれば、シリコン酸化膜３０の膜厚は５
０００Åとなり、シリコン酸化膜３０の側壁３０ｅは、
トレンチの開口部から３０００Åだけ後退する。
【０１３９】図２７を参照して、トレンチ３１内に、ゲ
ート酸化膜となる膜厚５００Åのシリコン酸化膜３２を
形成する。その後、Ｎ型不純物を含んだ多結晶シリコン
膜３３をトレンチ３１内に埋込まれるように、シリコン
基板１の表面に堆積する。
【０１４０】図２８を参照して、シリコン酸化膜３０上
のＮ型多結晶シリコン膜３３をすべてエッチング除去
し、さらに、Ｎ型多結晶シリコン膜３４を、その上面３
４ａがシリコン酸化膜３０の表面より２０００Å下に位
置するまで、エッチングする。
【０１４１】図２８と図２９を参照して、シリコン酸化
膜３０をエッチング除去すると、ゲートＮ型多結晶シリ
コン膜３４は、シリコン基板１の表面より上に、３００
０Å程度突出し、かつトレンチの開口部より横に３００
０Å程度張出し、断面形状Ｔ字型のゲート構造が得られ
る。
【０１４２】次に、図５６を参照して、Ｎ型多結晶シリ
コン膜３４の突出部を被覆するように、熱酸化方法を用
いて、膜厚１０００Åのシリコン酸化膜３５を形成す
る。この酸化によりＮ型多結晶シリコン膜３４の突出部
の表面が酸化され、突出量と張出し量は、ともに２５０
０Åになる。この突出量ｔ1 と張出し量はシリコン酸化
膜３０の膜厚、シリコン酸化膜３０のエッチング量、Ｎ
型多結晶シリコン膜３４のエッチング量、およびこの工
程において形成されるシリコン酸化膜３５とで決まるも
のであり、それぞれを、所望の突出量ｔ1 、張出し量に
なるように、それぞれの条件を適宜変更することができ
る。なお、シリコン酸化膜３５を形成する工程は、省略
することもできる。
【０１４３】図５７を参照して、ＣＶＤ法で、膜厚８０
００Åの層間膜３６をシリコン基板１の上に堆積する。
【０１４４】図５７と図５８を参照して、層間膜３６を
エッチングすることにより、シリコン基板１の表面にコ
ンタクト領域を形成する。
【０１４５】図５９を参照して、シリコン基板１の表面
にソース電極４１を形成し、シリコン基板の裏面にドレ
イン電極４２を形成すると、トレンチＭＯＳが完成す
る。
【０１４６】このようにして製造されるトレンチ構造の
縦型ＭＯＳでは、実施例５と同様の効果があるが、ゲー
トＮ型多結晶シリコン膜が横方向に張出すため、パター
ンの縮小効果は実施例５に比べ少ない。しかしながら、
従来の技術に対し、ゲート電極の横方向の張出し量が、
シリコン酸化膜のエッチング量のコントロールにより容
易に制御できる。
【０１４７】本方法も、トレンチ構造の横型ＭＯＳ、ト
レンチＩＧＢＴをはじめ、トレンチの側面にチャネルを
形成し、トレンチの縦方向に電流を流す半導体装置のす
べてに、適用できる。
【０１４８】なお、本実施例でも、次の不等式を満足す
るように、実施することが好ましい。
【０１４９】（ｔ1 ＋ｄ1 ）／ｗ1 ≦１２ さらに、Ｎ型多結晶シリコン３４の間隔をｗ5 とする
と、ソース電極４１のステップカバレージ性を考える
と、次の関係式を満たすことが好ましい。
【０１５０】ｔ1 ／ｗ5 ≦２実施例１０ 上記実施例では、その断面図において、ゲートＮ型多結
晶シリコン３４の上面の形状はすべて平面であったが、
本発明は、これに限られるものではない。トレンチ３１
を埋込むＮ型多結晶シリコン膜３３の膜厚を減らした
り、十分な平坦化を行なわない場合は、ゲートＮ型多結
晶シリコン膜３４の上面は凹型の形状となる。この状態
でも同様の効果が得られる。この場合、Ｎ型多結晶シリ
コン３３の膜厚を薄くして生産性を上げることや、平坦
化の工程が省略できるといった利点と、ゲートＮ型多結
晶シリコン膜３４の加工がやや難しくなるといった欠点
の両方が同時に発生する。したがって、ゲートＮ型多結
晶シリコン３４の上面を平面にするか、あるいは凹型形
状にするかは、上記の利点と欠点を考えて、自由に選択
すればよい。
【０１５１】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、ゲート電極の突出部分
を被覆する絶縁膜が、半導体基板の表面領域を被覆せ
ず、ゲート電極の突出部分のみを被覆しているので、絶
縁膜が水平方向に広がらず、ひいては占有面積を小さく
することができるという効果を奏する。
【０１５２】この発明の第２の局面に従う半導体装置に
よれば、ゲート電極の突出部分の幅が、上方向に向かう
につれて狭くされているので、第１の電極のステップカ
バレージ性がよくなるという効果を奏する。
【０１５３】この発明の第３の局面に従う半導体装置の
製造方法によれば、マスクを用いないで、シリコン窒化
膜をエッチング除去するので、マスク合わせが不要とな
り、ひいては工程が簡略化する。
【０１５４】この発明の第４の局面に従う半導体装置の
製造方法によれば、マスクを用いないでシリコン基板の
表面のシリコン酸化膜をエッチングして、それによっ
て、多結晶シリコンの上部をシリコン基板の表面より上
に突出させるので、マスク合わせが不要となり、ひいて
は工程が簡略化する。
【０１５５】この発明の第５の局面に従う半導体装置の
製造方法によれば、マスクを用いないで、シリコン窒化
膜をエッチング除去するので、マスク合わせが不要とな
り、ひいては工程が簡略化する。
【図面の簡単な説明】
【図１】 本発明の一実施例に係るトレンチ構造のＭＯ
Ｓトランジスタの断面図である。
【図２】 本発明において形成されるトレンチの斜視図
である。
【図３】 本発明において形成されるトレンチの平面図
である。
【図４】 本発明において採用されるトレンチの他の実
施例の平面図である。
【図５】 実施例１に係る半導体装置の製造方法の順序
の第１の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序
の第２の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序
の第３の工程における半導体装置の断面図である。
【図８】 実施例１に係る半導体装置の製造方法の順序
の第４の工程における半導体装置の断面図である。
【図９】 実施例１に係る半導体装置の製造方法の順序
の第５の工程における半導体装置の断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の順
序の第６の工程における半導体装置の断面図である。
【図１１】 実施例１に係る半導体装置の製造方法の順
序の第７の工程における半導体装置の断面図である。
【図１２】 実施例１に係る半導体装置の製造方法の順
序の第８の工程における半導体装置の断面図である。
【図１３】 実施例２に係る、トレンチ構造のＭＯＳト
ランジスタの断面図である。
【図１４】 実施例３に係る、トレンチ構造のＭＯＳト
ランジスタの断面図である。
【図１５】 実施例４に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図１６】 実施例４に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図１７】 実施例４に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図１８】 実施例４に係る、半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
【図１９】 実施例４に係る、半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
【図２０】 実施例４に係る、半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。
【図２１】 実施例４に係る、半導体装置の製造方法の
順序の第７の工程における半導体装置の断面図である。
【図２２】 実施例４に係る、半導体装置の製造方法の
順序の第８の工程における半導体装置の断面図である。
【図２３】 実施例４に係る、半導体装置の製造方法の
順序の第９の工程における半導体装置の断面図である。
【図２４】 実施例５に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図２５】 実施例５に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図２６】 実施例５に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図２７】 実施例５に係る、半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
【図２８】 実施例５に係る、半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
【図２９】 実施例５に係る、半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。
【図３０】 実施例５に係る、半導体装置の製造方法の
順序の第７の工程における半導体装置の断面図である。
【図３１】 実施例５に係る、半導体装置の製造方法の
順序の第８の工程における半導体装置の断面図である。
【図３２】 実施例５に係る、半導体装置の製造方法の
順序の第９の工程における半導体装置の断面図である。
【図３３】 実施例５に係る、半導体装置の製造方法の
順序の第１０の工程における半導体装置の断面図であ
る。
【図３４】 実施例５に係る、半導体装置の製造方法の
順序の第１１の工程における半導体装置の断面図であ
る。
【図３５】 実施例６に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図３６】 実施例６に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図３７】 実施例６に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図３８】 実施例６に係る、半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
【図３９】 実施例６に係る、半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
【図４０】 実施例６に係る、半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。
【図４１】 実施例６に係る、半導体装置の製造方法の
順序の第７の工程における半導体装置の断面図である。
【図４２】 実施例６に係る方法で製造した、トレンチ
構造の他の縦型ＭＯＳトランジスタの断面図である。
【図４３】 実施例６の方法で製造した、トレンチ構造
のさらに他の縦型ＭＯＳトランジスタの断面図である。
【図４４】 実施例７に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図４５】 実施例７に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図４６】 実施例７に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図４７】 実施例７に係る、半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
【図４８】 実施例７の方法で製造した、トレンチ構造
の他の縦型ＭＯＳトランジスタの断面図である。
【図４９】 実施例７に係る方法で製造した、トレンチ
構造のさらに他の縦型ＭＯＳトランジスタの断面図であ
る。
【図５０】 実施例７に係る方法で製造した、トレンチ
構造のさらに他の縦型ＭＯＳトランジスタの断面図であ
る。
【図５１】 実施例７に係る方法で製造した、トレンチ
構造のさらに他の縦型ＭＯＳトランジスタの断面図であ
る。
【図５２】 実施例７に係る方法で製造した、トレンチ
構造のさらに他の縦型ＭＯＳトランジスタの断面図であ
る。
【図５３】 実施例８に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図５４】 実施例８に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図５５】 実施例８に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図５６】 実施例９に係る、半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図５７】 実施例９に係る、半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
【図５８】 実施例９に係る、半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
【図５９】 実施例９に係る、半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
【図６０】 従来の、トレンチ構造の縦型ＭＯＳトラン
ジスタの断面図である。
【図６１】 従来の、半導体装置の製造方法の順序の第
１の工程における半導体装置の断面図である。
【図６２】 従来の、半導体装置の製造方法の順序の第
２の工程における半導体装置の断面図である。
【図６３】 従来の、半導体装置の製造方法の順序の第
３の工程における半導体装置の断面図である。
【図６４】 従来の、半導体装置の製造方法の順序の第
４の工程における半導体装置の断面図である。
【図６５】 従来の、半導体装置の製造方法の順序の第
５の工程における半導体装置の断面図である。
【図６６】 従来の、半導体装置の製造方法の順序の第
６の工程における半導体装置の断面図である。
【図６７】 従来の、半導体装置の製造方法の順序の第
７の工程における半導体装置の断面図である。
【図６８】 他の、従来の半導体装置の断面図である。
【図６９】 さらに他の、従来のトレンチ構造の縦型Ｍ
ＯＳトランジスタの断面図である。
【図７０】 さらに他の、従来のトレンチ構造の縦型Ｍ
ＯＳトランジスタの断面図である。
【符号の説明】
１ 半導体基板、１１ 第３の不純物拡散層、２０ 第
２の不純物拡散層、２１ 第１の不純物拡散層、３１
トレンチ、３２ ゲート絶縁膜、３４ ゲート電極、３
５ 絶縁膜、４１ 第１の電極、４２ 第２の電極。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面に設けられたトレンチと、 前記トレンチの内壁面を被覆するゲート絶縁膜と、 前記トレンチ内に埋込まれ、かつ前記半導体基板の表面
    よりも上に突出するゲート電極と、を備え、 前記ゲート電極の突出部分の幅は、前記ゲート電極の、
    前記トレンチ内に埋込まれた部分の幅と等しくまたはそ
    れ以下にされており、 当該装置は、さらに、 前記ゲート電極の前記突出部分のみを被覆するように設
    けられた絶縁膜とを備え、 前記トレンチの側面をチャネルとして動作させる半導体
    装置。
  2. 【請求項２】 前記半導体基板の表面に設けられた第１
    の電極と、 前記半導体基板の裏面に設けられた第２電極と、をさら
    に備え、 前記第１の電極と前記第２の電極との間で、前記半導体
    基板に対して垂直方向に電流を流す、請求項１に記載の
    半導体装置。
  3. 【請求項３】 前記半導体基板の上に互いに離されて形
    成された第１の電極と第２の電極とをさらに備え、 前記第１の電極から前記第２の電極へと電流を流す、請
    求項１に記載の半導体装置。
  4. 【請求項４】 前記半導体基板の表面中であって、前記
    第１の電極に接触するように、かつ前記ゲート電極の両
    側に設けられた第１導電型の第１の導電層と、 前記第２の電極に接触するように前記半導体基板の裏面
    中に設けられた第１導電型の第３の導電層と、 前記半導体基板中であって、かつ、前記第１の導電層と
    前記第３の導電層との間に設けられ、チャネルとして動
    作する、第２導電型の第２の導電層と、をさらに備え、 前記トレンチは、前記半導体基板の表面から前記第３の
    導電層中にまで達している、請求項２に記載の半導体装
    置。
  5. 【請求項５】 前記半導体基板はシリコンで形成されて
    おり、 前記ゲート絶縁膜はシリコン酸化膜で形成されており、 前記ゲート電極は、ｐ型あるいはｎ型の不純物を含んだ
    多結晶シリコンで形成されている、請求項１に記載の半
    導体装置。
  6. 【請求項６】 前記第１の導電層はソース領域であり、 前記第３の導電層はドレイン領域である、請求項４に記
    載の半導体装置。
  7. 【請求項７】 前記半導体基板の表面中であって、前記
    第１の電極に接触するように、かつ前記ゲート電極の両
    側に設けられた、エミッタ領域である、第１導電型の第
    １の導電層と、 前記半導体基板中に設けられ、かつ前記第１の導電層に
    接するように設けられた第２導電型の第２の導電層と、 前記第２の電極に接触するように前記半導体基板の裏面
    中に設けられた、コレクタ領域である、第２導電型の第
    ４の導電層と、 前記半導体基板中であって、かつ前記第２の導電層と前
    記第４の導電層との間に設けられた、第１導電型の第３
    の導電層と、をさらに備え、 前記トレンチは前記半導体基板の表面から前記第３の導
    電層中にまで達している、請求項２に記載の半導体装
    置。
  8. 【請求項８】 半導体基板と、 前記半導体基板の表面に設けられたトレンチと、 前記トレンチの内壁面を被覆するゲート絶縁膜と、 前記トレンチ内に埋込まれ、かつ前記半導体基板の表面
    よりも上に突出するゲート電極と、を備え、 前記ゲート電極の突出部分は、上方向に向かうにつれ
    て、その幅が狭くされており、 当該装置は、さらに、 前記ゲート電極の前記突出部分を被覆するように設けら
    れた絶縁膜を備え、 前記トレンチの側面をチャネルとして動作させる半導体
    装置。
  9. 【請求項９】 前記半導体基板の表面に設けられた第１
    の電極と、 前記半導体基板の裏面に設けられた第２の電極とを、さ
    らに備え、 前記第１の電極と前記第２の電極との間で、前記半導体
    基板に対して垂直な方向に電流を流す、請求項８に記載
    の半導体装置。
  10. 【請求項１０】 前記半導体基板の上に互いに離されて
    形成された第１の電極と第２の電極とをさらに備え、 前記第１の電極から前記第２の電極へと電流を流す、請
    求項８に記載の半導体装置。
  11. 【請求項１１】 前記ゲート電極の前記突出部分の突出
    量をｔ1 とし、かつ、前記トレンチの深さをｄ1 とし、
    さらに、前記トレンチの幅をｗ1 としたとき、次の不等
    式を満足する、請求項１または８に記載の半導体装置。 （ｔ1 ＋ｄ1 ）／ｗ1 ≦１２
  12. 【請求項１２】 前記ゲート電極の前記突出部分の突出
    量をｔ1 とし、前記トレンチと、該トレンチに隣接する
    隣のトレンチとの間隔をｗ3 としたとき、次の不等式を
    満足する、請求項１または８に記載の半導体装置。 ｔ1 ／ｗ3 ≦２
  13. 【請求項１３】 シリコン基板を準備する工程と、 前記シリコン基板の表面に、シリコン酸化膜、シリコン
    窒化膜、シリコン酸化膜を順次形成し、これらの三層膜
    を形成する工程と、 前記三層膜をパターニングし、次に、パターニングされ
    た三層膜をマスクにして、前記シリコン基板の表面中に
    トレンチを形成する工程と、 前記三層膜を残したまま、前記トレンチ内にゲート酸化
    膜となるシリコン酸化膜を形成し、その後、多結晶シリ
    コンを、前記トレンチ内および前記シリコン基板の表面
    に堆積する工程と、 前記多結晶シリコンの上面が、前記シリコン基板の表面
    より上で、かつ前記三層膜の上層のシリコン酸化膜より
    下の位置に位置するまで、前記多結晶シリコンをエッチ
    バックする工程と、 前記三層膜の上層シリコン酸化膜をエッチングして、前
    記多結晶シリコンの上部を、シリコン基板の表面より上
    に突出した状態に、露出させる工程と、 突出した前記多結晶シリコンを酸化して、前記三層膜の
    下層シリコン酸化膜よりも厚いシリコン酸化膜を、突出
    した前記多結晶シリコンの上部を取囲むように形成する
    工程と、 マスクレスで、前記シリコン窒化膜をエッチング除去す
    る工程と、 突出した前記多結晶シリコンの上部を取囲むシリコン酸
    化膜を残すように、前記シリコン基板の表面のシリコン
    酸化膜をすべて除去し、それによって、コンタクト領域
    を形成する工程と、 所望の電極を形成する工程と、を備えた半導体装置の製
    造方法。
  14. 【請求項１４】 シリコン基板を準備する工程と、 前記シリコン基板の上に、シリコン酸化膜、シリコン窒
    化膜、シリコン酸化膜を順次形成し、それによって、こ
    れらの三層膜を形成する工程と、 前記三層膜を、後のトレンチを形成する際のマスクとな
    るように、パターニングし、それによって所定の形状の
    開口部を該三層膜中に形成する工程と、 パターニングされた前記三層膜をマスクに用いて、前記
    半導体基板中にトレンチを形成する工程と、 前記三層膜中の上層シリコン酸化膜の開口部の側壁をエ
    ッチングし、その開口部の幅を前記トレンチの開口部の
    幅より広くする工程と、 前記三層膜を残したまま、前記トレンチ内にゲート酸化
    膜となるシリコン酸化膜を形成し、その後、多結晶シリ
    コンを前記トレンチ内および前記シリコン基板の表面上
    に堆積する工程と、 前記多結晶シリコンの上面が、前記シリコン基板の表面
    より上であって、かつ前記三層膜の最上層のシリコン酸
    化膜より下の位置に位置するまで、前記多結晶シリコン
    をエッチバックする工程と、 前記三層膜の最上層のシリコン酸化膜をエッチングし
    て、前記多結晶シリコンの上部が前記シリコン基板の表
    面より上に突出し、かつ前記トレンチの開口部より横方
    向に張出すように、前記多結晶シリコンの上部を露出さ
    せる工程と、 前記多結晶シリコンの上部であって、かつ前記トレンチ
    の開口部より横方向に張出した部分を酸化し、それによ
    って、前記多結晶シリコンの上部を、前記トレンチの開
    口部より横方向に張出さず、かつ前記シリコン基板の表
    面より上に突出した形状にし、かつ前記三層膜の下層シ
    リコン酸化膜よりも厚いシリコン酸化膜を、前記多結晶
    シリコンの上部を取囲むように形成する工程と、 マスクレスで、前記シリコン窒化膜をエッチング除去す
    る工程と、 突出した多結晶シリコンの上部を取囲む前記シリコン酸
    化膜を残すように、前記シリコン基板の表面のシリコン
    酸化膜をすべて除去し、それによってコンタクト領域を
    形成する工程と、 所望の電極を形成する工程と、 を備えた半導体装置の製造方法。
  15. 【請求項１５】 シリコン基板を準備する工程と、 前記シリコン基板の表面にシリコン酸化膜を形成する工
    程と、 前記シリコン酸化膜を、後のトレンチを形成する際のマ
    スクとなるように、パターニングし、それによって所定
    の形状の開口部を該シリコン酸化膜中に形成する工程
    と、 パターニングされた前記シリコン酸化膜をマスクに用い
    て、前記半導体基板中にトレンチを形成する工程と、 前記シリコン酸化膜の開口部の側壁をエッチングし、そ
    れによって、その開口部の幅を前記トレンチの開口部の
    幅より広くする工程と、 前記シリコン酸化膜を残したまま、前記トレンチ内に、
    ゲート酸化膜となるシリコン酸化膜を形成し、その後、
    多結晶シリコンを前記トレンチ内および前記シリコン基
    板の表面上に堆積する工程と、 前記多結晶シリコンの上面が、前記シリコン基板の表面
    より上であって、前記半導体基板の上に形成された前記
    シリコン酸化膜より下の位置に位置するまで、前記多結
    晶シリコンをエッチバックする工程と、 前記シリコン基板の表面のシリコン酸化膜をエッチング
    して、前記多結晶シリコンの上部が前記シリコン基板の
    表面より上に突出し、かつ前記トレンチの開口部より横
    方向に張出すように、前記多結晶シリコンの上部を露出
    させる工程と、 前記多結晶シリコンの上部であって、かつ前記トレンチ
    の開口部より横方向に張出した部分を酸化し、それによ
    って、前記トレンチの開口部より横方向に張出さず、か
    つ前記シリコン基板の表面より上に突出した形状の、多
    結晶シリコンを形成し、かつ、該多結晶シリコンの上部
    を取囲むシリコン酸化膜を形成する工程と、 コンタクト領域を形成し、その後所望の電極を形成する
    工程と、 を備えた半導体装置の製造方法。
  16. 【請求項１６】 請求項１４項または１５項に記載され
    ている半導体装置の製造方法において、前記多結晶シリ
    コンの上部がシリコン基板の表面より上に突出し、かつ
    トレンチの開口部より横方向に張出すように、前記多結
    晶シリコンの上部を露出させる工程と、 前記多結晶シリコンを取囲むようにシリコン酸化膜を形
    成する工程と、を備え、 結果的に、前記多結晶シリコンの上部を、前記トレンチ
    の開口部より横方向に張出し、かつ前記シリコン基板の
    表面より上に突出した形状にする、半導体装置の製造方
    法。
  17. 【請求項１７】 請求項１３項から１６項までのいずれ
    か１項に記載されている半導体装置の製造方法におい
    て、前記多結晶シリコンの上部が前記シリコン基板の表
    面より上に突出した状態で、前記多結晶シリコンを酸化
    し、かつ、得られた酸化膜をエッチングする工程を繰返
    し、結果的に、前記シリコン基板の表面より上に突出し
    た前記多結晶シリコンの上部の径を前記トレンチ内に埋
    込まれた多結晶シリコンの径より小さくする、半導体装
    置の製造方法。
  18. 【請求項１８】 請求項１３項から１７項までのいずれ
    か１項に記載されている半導体装置の製造方法におい
    て、前記多結晶シリコンの上部を前記シリコン基板の表
    面より上に突出させた状態で、下記（ａ）および（ｂ）
    からなる群より選ばれたエッチング工程を行ない、結果
    的に、前記シリコン基板の表面より上に突出した前記多
    結晶シリコンの上部の径を、前記トレンチ内に埋込まれ
    た多結晶シリコンの径より小さくする、半導体装置の製
    造方法。 （ａ） 前記多結晶シリコンを等方性エッチングするこ
    と。 （ｂ） 前記多結晶シリコンの上面の角を丸めるための
    エッチングをすること。
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