JPH0823096A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0823096A JPH0823096A JP6157108A JP15710894A JPH0823096A JP H0823096 A JPH0823096 A JP H0823096A JP 6157108 A JP6157108 A JP 6157108A JP 15710894 A JP15710894 A JP 15710894A JP H0823096 A JPH0823096 A JP H0823096A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- trench
- layer
- electrode lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 絶縁ゲート耐量のばらつきを抑制し、且つ絶
縁ゲート耐量を向上させた半導体装置を提供する。 【構成】 半導体基板の主面に形成された第１導電型の
低濃度層と、この低濃度層の上面に設けられた第２導電
型第１半導体不純物から成るチャネル形成層と、該チャ
ネル形成層の表面に部分的に設けられたソース領域と、
前記ソース領域内に表面より縦方向に前記チャネル形成
層を貫いて前記低濃度層に達する周期的に形成された複
数の溝と、該各溝の内壁面及び底面を被うゲート酸化膜
と、該ゲート酸化膜を介して前記各溝の内部に設けられ
たゲート電極と、該ゲート電極が前記溝の終端部を越え
て前記低濃度層上に引き出されるゲート電極引き出し部
とを備えた半導体装置において、前記ゲート電極引き出
し部に繋がる前記溝の終端部に、前記チャネル形成層を
形成しない構造とした。
縁ゲート耐量を向上させた半導体装置を提供する。 【構成】 半導体基板の主面に形成された第１導電型の
低濃度層と、この低濃度層の上面に設けられた第２導電
型第１半導体不純物から成るチャネル形成層と、該チャ
ネル形成層の表面に部分的に設けられたソース領域と、
前記ソース領域内に表面より縦方向に前記チャネル形成
層を貫いて前記低濃度層に達する周期的に形成された複
数の溝と、該各溝の内壁面及び底面を被うゲート酸化膜
と、該ゲート酸化膜を介して前記各溝の内部に設けられ
たゲート電極と、該ゲート電極が前記溝の終端部を越え
て前記低濃度層上に引き出されるゲート電極引き出し部
とを備えた半導体装置において、前記ゲート電極引き出
し部に繋がる前記溝の終端部に、前記チャネル形成層を
形成しない構造とした。
Description
【０００１】
【産業上の利用分野】本発明は、主として電力用に使用
され、トレンチゲート構造を有するＭＯＳ型トランジス
タ等の半導体装置に関する。
され、トレンチゲート構造を有するＭＯＳ型トランジス
タ等の半導体装置に関する。
【０００２】
【従来の技術】一般に、トレンチゲート構造を有するＭ
ＯＳＦＥＴは、チャネルがトレンチ（溝）に沿って縦方
向に形成されるため、プレーナ構造のＭＯＳＦＥＴに対
して、ゲート電極の幅を大幅に縮小できるので、セルの
高集積化が可能となり単位面積当たりのチャネル幅を増
大することができるなど、優れた特徴を有している。
ＯＳＦＥＴは、チャネルがトレンチ（溝）に沿って縦方
向に形成されるため、プレーナ構造のＭＯＳＦＥＴに対
して、ゲート電極の幅を大幅に縮小できるので、セルの
高集積化が可能となり単位面積当たりのチャネル幅を増
大することができるなど、優れた特徴を有している。
【０００３】しかし、このトレンチゲートＭＯＳＦＥＴ
は、プレーナ型に比べてゲート耐量が低下するといった
問題が知られている。これは、トレンチコーナー部のゲ
ート酸化膜の膜厚がトレンチ側面及びシリコン表面に成
長するゲート酸化膜の膜厚に比べ、極端に薄くなってい
るため、トレンチコーナー部での絶縁ゲート耐量が低下
することが原因とされている。
は、プレーナ型に比べてゲート耐量が低下するといった
問題が知られている。これは、トレンチコーナー部のゲ
ート酸化膜の膜厚がトレンチ側面及びシリコン表面に成
長するゲート酸化膜の膜厚に比べ、極端に薄くなってい
るため、トレンチコーナー部での絶縁ゲート耐量が低下
することが原因とされている。
【０００４】この問題の一般的な解決方法としては、Ｆ
ＥＴ部分において、ゲート電極をエッチング後退させて
トレンチ内にのみ充填することで、トレンチコーナー部
での電界集中を回避する方法が知られている。
ＥＴ部分において、ゲート電極をエッチング後退させて
トレンチ内にのみ充填することで、トレンチコーナー部
での電界集中を回避する方法が知られている。
【０００５】従来、この種の縦型トレンチＭＯＳＦＥＴ
としては、例えば図９（ａ），（ｂ）に示すようなもの
があった。
としては、例えば図９（ａ），（ｂ）に示すようなもの
があった。
【０００６】図９（ａ），（ｂ）は、従来の縦型トレン
チＭＯＳＦＥＴの構造を示す立体斜視図であり、同図
（ａ）はＦＥＴ領域の立体斜視図、及び同図（ｂ）はゲ
ート電極引出し部の立体斜視図である。
チＭＯＳＦＥＴの構造を示す立体斜視図であり、同図
（ａ）はＦＥＴ領域の立体斜視図、及び同図（ｂ）はゲ
ート電極引出し部の立体斜視図である。
【０００７】このＭＯＳＦＥＴは、ゲート工程直後の構
成を示しており、高濃度（Ｎ＋）シリコン基板１０１と
低濃度（Ｎ−）シリコン基板１０２とが順次形成され、
そのＮ−シリコン基板１０２の表面にはＰベース領域１
０３が拡散形成されている。そして、そのＮ＋シリコン
基板１０１とＮ−シリコン基板１０２とによってドレイ
ン領域が形成されている。
成を示しており、高濃度（Ｎ＋）シリコン基板１０１と
低濃度（Ｎ−）シリコン基板１０２とが順次形成され、
そのＮ−シリコン基板１０２の表面にはＰベース領域１
０３が拡散形成されている。そして、そのＮ＋シリコン
基板１０１とＮ−シリコン基板１０２とによってドレイ
ン領域が形成されている。
【０００８】さらに、Ｐベース領域１０３の表面には部
分的にＮ＋型のソース領域１０４が拡散形成され、その
ソース領域１０４の表面中央部から縦方向に、Ｎ−シリ
コン基板１０２に達する複数のトレンチ１０５がストラ
イブ状に形成されている。また、各トレンチ１０５の内
壁面及び底面を被うようにゲート酸化膜１０６が形成さ
れ、そのトレンチ１０５内のゲート酸化膜１０６上には
ゲート電極１０７が形成されている。
分的にＮ＋型のソース領域１０４が拡散形成され、その
ソース領域１０４の表面中央部から縦方向に、Ｎ−シリ
コン基板１０２に達する複数のトレンチ１０５がストラ
イブ状に形成されている。また、各トレンチ１０５の内
壁面及び底面を被うようにゲート酸化膜１０６が形成さ
れ、そのトレンチ１０５内のゲート酸化膜１０６上には
ゲート電極１０７が形成されている。
【０００９】そして、ゲート電極１０７が各トレンチ１
０５の終端部１０８を越えて前記Ｐベース領域１０３上
のゲート酸化膜１０６表面に引出されて、ゲート電極引
出し部１０９が形成されている。
０５の終端部１０８を越えて前記Ｐベース領域１０３上
のゲート酸化膜１０６表面に引出されて、ゲート電極引
出し部１０９が形成されている。
【００１０】このように構成される縦型トレンチＭＯＳ
ＦＥＴの製造工程を図１０〜図１１を用いて説明する。
ＦＥＴの製造工程を図１０〜図１１を用いて説明する。
【００１１】図１０（ａ），（ｂ）は、従来の拡散層形
成工程後のチップの構成を示す図であり、同図（ａ）は
その平面図、及び同図（ｂ）は図（ａ）のＡ−Ａ´断面
図である。図１１（ａ），（ｂ）は、従来のゲート形成
工程後のチップの構成を示す図であり、同図（ａ）はそ
の平面図、同図（ｂ）は図（ａ）のＡ−Ａ´断面図であ
る。また、図１２（ａ），（ｂ），（ｃ）は、従来のゲ
ート配線工程後のチップの構成を示す図であり、同図
（ａ）はその平面図、図（ｂ）は同図（ａ）のＡ−Ａ´
断面図、及び同図（ｃ）は図（ａ）のＢ−Ｂ´断面図で
ある。
成工程後のチップの構成を示す図であり、同図（ａ）は
その平面図、及び同図（ｂ）は図（ａ）のＡ−Ａ´断面
図である。図１１（ａ），（ｂ）は、従来のゲート形成
工程後のチップの構成を示す図であり、同図（ａ）はそ
の平面図、同図（ｂ）は図（ａ）のＡ−Ａ´断面図であ
る。また、図１２（ａ），（ｂ），（ｃ）は、従来のゲ
ート配線工程後のチップの構成を示す図であり、同図
（ａ）はその平面図、図（ｂ）は同図（ａ）のＡ−Ａ´
断面図、及び同図（ｃ）は図（ａ）のＢ−Ｂ´断面図で
ある。
【００１２】まず、図１０（ａ），（ｂ）に示すよう
に、拡散層形成工程として、Ｎ＋シリコン基板１０１上
のＮ−シリコン基板１０２の表面にチャネル層としての
Ｐベース領域１０３をＦＥＴの動作領域全面に拡散形成
する。さらに、所望のパターニング後にＰ型ベース領域
の主面側にＮ＋型のソース領域１０４を拡散形成する。
に、拡散層形成工程として、Ｎ＋シリコン基板１０１上
のＮ−シリコン基板１０２の表面にチャネル層としての
Ｐベース領域１０３をＦＥＴの動作領域全面に拡散形成
する。さらに、所望のパターニング後にＰ型ベース領域
の主面側にＮ＋型のソース領域１０４を拡散形成する。
【００１３】次いで、図１１（ａ），（ｂ）に示すよう
に、ゲート形成工程では、ソース領域１０４の中央部か
ら異方性エッチング（例えば反応性イオンエッチング：
ＲＩＥ）を行い、Ｐベース領域１０３を貫く深さでスト
ライブ状の卜レンチを形成する。このトレンチ１０５形
成後に、チップ全表面に熱酸化によりゲート酸化膜１０
６を形成し、ゲート電極１０７をＣＶＤ法によって形成
する。
に、ゲート形成工程では、ソース領域１０４の中央部か
ら異方性エッチング（例えば反応性イオンエッチング：
ＲＩＥ）を行い、Ｐベース領域１０３を貫く深さでスト
ライブ状の卜レンチを形成する。このトレンチ１０５形
成後に、チップ全表面に熱酸化によりゲート酸化膜１０
６を形成し、ゲート電極１０７をＣＶＤ法によって形成
する。
【００１４】ゲート電極１０７を形成した後のゲート配
線工程では、図１２（ａ），（ｂ），（ｃ）に示すよう
に、所望のパターニングを行い、ＲＩＥ等の異方性エッ
チングによって、ゲート電極引出し部１０９及びトレン
チ１０５内のみにゲート電極１０７を残す。これによっ
て、図１２（ｂ）に示すＦＥＴ領域のトレンチコーナー
部１１０での電界集中を回避することができる。
線工程では、図１２（ａ），（ｂ），（ｃ）に示すよう
に、所望のパターニングを行い、ＲＩＥ等の異方性エッ
チングによって、ゲート電極引出し部１０９及びトレン
チ１０５内のみにゲート電極１０７を残す。これによっ
て、図１２（ｂ）に示すＦＥＴ領域のトレンチコーナー
部１１０での電界集中を回避することができる。
【００１５】このようにして、図９に示す構造のトレン
チ型ＦＥＴが得られた後は、図示はしないが、絶縁膜形
成工程を行い、ゲート電極引出し部１０９のゲート電極
１０７とゲート金属、及びソース領域１０４とソース金
属配線とを接触させるコンタクトホール形成工程を行
う。加えて、金属メタルの蒸着工程、パッシベーション
工程を経て、最終的に縦型トレンチＭＯＳＦＥＴが得ら
れる。
チ型ＦＥＴが得られた後は、図示はしないが、絶縁膜形
成工程を行い、ゲート電極引出し部１０９のゲート電極
１０７とゲート金属、及びソース領域１０４とソース金
属配線とを接触させるコンタクトホール形成工程を行
う。加えて、金属メタルの蒸着工程、パッシベーション
工程を経て、最終的に縦型トレンチＭＯＳＦＥＴが得ら
れる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来の縦型トレンチＭＯＳＦＥＴでは、トレンチ１０５に
充填されたゲート電極１０７がシリコン表面へ引出され
るため、このゲート電極引出し部１０９でのトレンチコ
ーナー部１０８ａ，１０８ｂを回避することができな
い。
来の縦型トレンチＭＯＳＦＥＴでは、トレンチ１０５に
充填されたゲート電極１０７がシリコン表面へ引出され
るため、このゲート電極引出し部１０９でのトレンチコ
ーナー部１０８ａ，１０８ｂを回避することができな
い。
【００１７】さらに、ドレイン−ソース間耐圧のバラツ
キ抑制及びパターンの簡略化を図るため、Ｐベース領域
１０３をＦＥＴ動作領域全面に形成した後、トレンチゲ
ートを形成している。このため、ゲート酸化膜１０６形
成時にシリコン面が後退し、それによってシリコン上面
に形成されるゲート酸化膜１０６中にＰベース領域１０
３の不純物（ボロン）が取り込まれ、ゲート耐量を低下
させるという問題もあった。
キ抑制及びパターンの簡略化を図るため、Ｐベース領域
１０３をＦＥＴ動作領域全面に形成した後、トレンチゲ
ートを形成している。このため、ゲート酸化膜１０６形
成時にシリコン面が後退し、それによってシリコン上面
に形成されるゲート酸化膜１０６中にＰベース領域１０
３の不純物（ボロン）が取り込まれ、ゲート耐量を低下
させるという問題もあった。
【００１８】この現象は、不純物濃度の高いシリコン表
面、つまりトレンチコーナー部１０８ａ，１０８ｂにお
いて顕著となる。これは、上記縦型トレンチＭＯＳＦＥ
Ｔ（図９）の試作品のゲート破壊がゲート電極引出し部
１０９のトレンチコーナー部１０８ａ，１０８ｂに集中
することからも、実験的に追認されている。
面、つまりトレンチコーナー部１０８ａ，１０８ｂにお
いて顕著となる。これは、上記縦型トレンチＭＯＳＦＥ
Ｔ（図９）の試作品のゲート破壊がゲート電極引出し部
１０９のトレンチコーナー部１０８ａ，１０８ｂに集中
することからも、実験的に追認されている。
【００１９】このように、ゲート電極１０７をトレンチ
１０５内にのみ充填してトレンチコーナー部１０８ａ，
１０８ｂでの絶縁ゲート耐量の低下を回避しようとした
上記縦型トレンチＭＯＳＦＥＴであっても、ゲート電極
引出し部１０９でのトレンチコーナー部１０８ａ，１０
８ｂにおいては、依然として電界集中が発生するばかり
か、ゲート酸化膜１０６中への不純物の取り込まれ現象
も生じ、絶縁ゲート耐量の低下を十分に回避することが
できなかった。
１０５内にのみ充填してトレンチコーナー部１０８ａ，
１０８ｂでの絶縁ゲート耐量の低下を回避しようとした
上記縦型トレンチＭＯＳＦＥＴであっても、ゲート電極
引出し部１０９でのトレンチコーナー部１０８ａ，１０
８ｂにおいては、依然として電界集中が発生するばかり
か、ゲート酸化膜１０６中への不純物の取り込まれ現象
も生じ、絶縁ゲート耐量の低下を十分に回避することが
できなかった。
【００２０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、絶縁ゲート耐
量のばらつきを抑制した半導体装置を提供することであ
る。またその他の目的は、絶縁ゲート耐量の向上を可能
にした半導体装置を提供することである。
するためになされたもので、その目的は、絶縁ゲート耐
量のばらつきを抑制した半導体装置を提供することであ
る。またその他の目的は、絶縁ゲート耐量の向上を可能
にした半導体装置を提供することである。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１導電型の半導体基板と、該半
導体基板の主面に形成された第１導電型の低濃度層と、
この低濃度層の上面に設けられた第２導電型第１半導体
不純物から成るチャネル形成層と、該チャネル形成層の
表面に部分的に設けられた第１導電型高濃度拡散第２半
導体不純物からなるソース領域と、前記ソース領域内に
表面より縦方向に前記チャネル形成層を貫いて前記低濃
度層に達する周期的に形成された複数の溝と、該各溝の
内壁面及び底面を被うゲート酸化膜と、該ゲート酸化膜
を介して前記各溝の内部に設けられたゲート電極と、該
ゲート電極が前記溝の終端部を越えて前記低濃度層上に
引き出されるゲート電極引き出し部とを備えた半導体装
置において、前記ゲート電極引き出し部に繋がる前記溝
の終端部に、前記チャネル形成層を形成しない構造とし
たことにある。
に、本発明の特徴は、第１導電型の半導体基板と、該半
導体基板の主面に形成された第１導電型の低濃度層と、
この低濃度層の上面に設けられた第２導電型第１半導体
不純物から成るチャネル形成層と、該チャネル形成層の
表面に部分的に設けられた第１導電型高濃度拡散第２半
導体不純物からなるソース領域と、前記ソース領域内に
表面より縦方向に前記チャネル形成層を貫いて前記低濃
度層に達する周期的に形成された複数の溝と、該各溝の
内壁面及び底面を被うゲート酸化膜と、該ゲート酸化膜
を介して前記各溝の内部に設けられたゲート電極と、該
ゲート電極が前記溝の終端部を越えて前記低濃度層上に
引き出されるゲート電極引き出し部とを備えた半導体装
置において、前記ゲート電極引き出し部に繋がる前記溝
の終端部に、前記チャネル形成層を形成しない構造とし
たことにある。
【００２２】また、上記発明において、前記ゲート電極
引き出し部に繋がる前記溝の終端部のみに、前記チャネ
ル形成層を形成しないようにしてもよい。
引き出し部に繋がる前記溝の終端部のみに、前記チャネ
ル形成層を形成しないようにしてもよい。
【００２３】また、上記発明において、前記ゲート電極
引き出し部に繋がる前記複数の溝の各終端部を全て含む
低濃度層の領域に、前記チャネル形成層を形成しないよ
うにしてもよい。
引き出し部に繋がる前記複数の溝の各終端部を全て含む
低濃度層の領域に、前記チャネル形成層を形成しないよ
うにしてもよい。
【００２４】
【作用】上述の如き構成によれば、ゲート電極引き出し
部に繋がる溝の終端部にチャネル形成層を形成しないよ
うにしたので、該溝の終端部のコーナー部において、電
界集中が回避され、しかもゲート酸化膜中への不純物の
取り込まれ現象の発生が防げる。これにより、絶縁ゲー
ト耐量のばらつきが抑制され、絶縁ゲート耐量を向上さ
せることができる。
部に繋がる溝の終端部にチャネル形成層を形成しないよ
うにしたので、該溝の終端部のコーナー部において、電
界集中が回避され、しかもゲート酸化膜中への不純物の
取り込まれ現象の発生が防げる。これにより、絶縁ゲー
ト耐量のばらつきが抑制され、絶縁ゲート耐量を向上さ
せることができる。
【００２５】さらに、ゲート電極を溝内のみに形成する
ことにより、絶縁ゲート耐量のばらつき、及び絶縁ゲー
ト耐量が一層改善される。
ことにより、絶縁ゲート耐量のばらつき、及び絶縁ゲー
ト耐量が一層改善される。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の半導体装置の第１実施例に係る
縦型トレンチＭＯＳＦＥＴの要部構成を示す立体斜視図
である。
する。図１は、本発明の半導体装置の第１実施例に係る
縦型トレンチＭＯＳＦＥＴの要部構成を示す立体斜視図
である。
【００２７】このＭＯＳＦＥＴは、ゲート工程直後の構
成を示しており、高濃度（Ｎ＋）シリコン基板１と低濃
度（Ｎ−）シリコン基板２とが順次形成され、そのＮ−
シリコン基板２の表面にはＰベース領域３が拡散形成さ
れている。そして、そのＮ＋シリコン基板１とＮ−シリ
コン基板２とによってドレイン領域が形成され、Ｎ＋シ
リコン基板１の裏面側にはドレイン電極（図示省略）が
形成される。
成を示しており、高濃度（Ｎ＋）シリコン基板１と低濃
度（Ｎ−）シリコン基板２とが順次形成され、そのＮ−
シリコン基板２の表面にはＰベース領域３が拡散形成さ
れている。そして、そのＮ＋シリコン基板１とＮ−シリ
コン基板２とによってドレイン領域が形成され、Ｎ＋シ
リコン基板１の裏面側にはドレイン電極（図示省略）が
形成される。
【００２８】さらに、Ｐベース領域３の表面には部分的
にＮ＋型のソース領域４が拡散形成され、そのソース領
域４の表面中央部から縦方向に、Ｐベース領域３を貫い
て前記Ｎ−シリコン基板２に達する複数のトレンチ５が
ストライブ状に形成されている。また、Ｐベース領域３
の表面から各溝の内壁面及び底面を被うようにゲート酸
化膜６が形成され、そのトレンチ５内のゲート酸化膜６
上には多結晶シリコンからなるゲート電極７が形成され
ている。
にＮ＋型のソース領域４が拡散形成され、そのソース領
域４の表面中央部から縦方向に、Ｐベース領域３を貫い
て前記Ｎ−シリコン基板２に達する複数のトレンチ５が
ストライブ状に形成されている。また、Ｐベース領域３
の表面から各溝の内壁面及び底面を被うようにゲート酸
化膜６が形成され、そのトレンチ５内のゲート酸化膜６
上には多結晶シリコンからなるゲート電極７が形成され
ている。
【００２９】そして、ゲート電極７が各トレンチ５の終
端部８を越えて前記Ｐベース領域３上のゲート酸化膜６
表面に引出されて、ゲート電極引出し部９が形成されて
いる。ここで、ゲート電極引出し部９に繋がる前記トレ
ンチ５の終端部８には、Ｐベース領域３が形成されない
ようにされている。すなわち、このトレンチ５の終端部
８における終端面及び側壁面のトレンチコーナー部８
ａ，８ｂには、Ｐベース領域３が形成されていない。
端部８を越えて前記Ｐベース領域３上のゲート酸化膜６
表面に引出されて、ゲート電極引出し部９が形成されて
いる。ここで、ゲート電極引出し部９に繋がる前記トレ
ンチ５の終端部８には、Ｐベース領域３が形成されない
ようにされている。すなわち、このトレンチ５の終端部
８における終端面及び側壁面のトレンチコーナー部８
ａ，８ｂには、Ｐベース領域３が形成されていない。
【００３０】次に、このように構成される本実施例のＭ
ＯＳＦＥＴの製造工程を図２〜図６を用いて説明する。
ＯＳＦＥＴの製造工程を図２〜図６を用いて説明する。
【００３１】図２（ａ），（ｂ）は、本実施例の拡散層
形成工程後のチップの構成を示す図であり、同図（ａ）
はその平面図、及び同図（ｂ）は図（ａ）のＣ−Ｃ´断
面図である。
形成工程後のチップの構成を示す図であり、同図（ａ）
はその平面図、及び同図（ｂ）は図（ａ）のＣ−Ｃ´断
面図である。
【００３２】同図に示すように、まず、Ｎ＋シリコン基
板１及びＮ−シリコン基板２をドレインとして形成した
後、拡散層形成工程として、Ｎ−シリコン基板２の表面
にチャネル層としてのＰベース領域３（ボロン）を拡散
形成する。この際、後に形成するゲート電極引出し部９
に繋がるトレンチ５の終端部８のみに対応するＮ−シリ
コン基板２の領域には、発明パターン１１によるマスキ
ングによりＰベース領域３を形成しない。
板１及びＮ−シリコン基板２をドレインとして形成した
後、拡散層形成工程として、Ｎ−シリコン基板２の表面
にチャネル層としてのＰベース領域３（ボロン）を拡散
形成する。この際、後に形成するゲート電極引出し部９
に繋がるトレンチ５の終端部８のみに対応するＮ−シリ
コン基板２の領域には、発明パターン１１によるマスキ
ングによりＰベース領域３を形成しない。
【００３３】さらに、拡散層形成工程として、所望のパ
ターニング後にＰ型ベース領域の主面側の所定領域にＮ
＋型のソース領域４を拡散形成する。但し、後にトレン
チ５の終端部８となる図２（ａ）のＣ−Ｃ´面は、通常
ＦＥＴ領域として活用しないため、ソース領域４を形成
しない。このようにして拡散層を形成した後は、ゲート
形成工程を行う。
ターニング後にＰ型ベース領域の主面側の所定領域にＮ
＋型のソース領域４を拡散形成する。但し、後にトレン
チ５の終端部８となる図２（ａ）のＣ−Ｃ´面は、通常
ＦＥＴ領域として活用しないため、ソース領域４を形成
しない。このようにして拡散層を形成した後は、ゲート
形成工程を行う。
【００３４】図３（ａ），（ｂ），（ｃ）は、本実施例
のゲート形成工程後のチップの構成を示す図であり、同
図（ａ）はその平面図、同図（ｂ）は図（ａ）のＡ−Ａ
´断面図、及び同図（ｂ）は同図（ａ）のＣ−Ｃ´断面
図である。
のゲート形成工程後のチップの構成を示す図であり、同
図（ａ）はその平面図、同図（ｂ）は図（ａ）のＡ−Ａ
´断面図、及び同図（ｂ）は同図（ａ）のＣ−Ｃ´断面
図である。
【００３５】同図に示すように、ゲート形成工程では、
ソース領域４中央部に対して選択的に異方性エッチング
（例えばＲＩＥ）を行い、Ｐベース領域３を貫いてエッ
チングの底部がＮ−シリコン基板２内の所定の深さに達
するまでエッチングを進めてストライブ状の複数の卜レ
ンチを形成する。
ソース領域４中央部に対して選択的に異方性エッチング
（例えばＲＩＥ）を行い、Ｐベース領域３を貫いてエッ
チングの底部がＮ−シリコン基板２内の所定の深さに達
するまでエッチングを進めてストライブ状の複数の卜レ
ンチを形成する。
【００３６】その際、トレンチ５の終端部８を、前記Ｐ
ベース領域３が形成されていないＮ−シリコン基板２の
領域（発明パターン１１）に形成する。これによって、
該トレンチ５の終端部８の終端面及び側壁面のトレンチ
コーナー部８ａ，８ｂにはＰベース領域３が形成されて
いないことになる。
ベース領域３が形成されていないＮ−シリコン基板２の
領域（発明パターン１１）に形成する。これによって、
該トレンチ５の終端部８の終端面及び側壁面のトレンチ
コーナー部８ａ，８ｂにはＰベース領域３が形成されて
いないことになる。
【００３７】引き続いて、例えばチップを酸化性雰囲気
で１０００℃程度に熱して、卜レンチの側壁及び底部全
面を含むチップ表面にゲート酸化膜６（ＳｉＯ2 ）を形
成する。その結果、Ｐベース領域３が形成されていない
前記トレンチコーナー部８ａ，８ｂに形成されるゲート
酸化膜６中には不純物が取り込まれることがない。
で１０００℃程度に熱して、卜レンチの側壁及び底部全
面を含むチップ表面にゲート酸化膜６（ＳｉＯ2 ）を形
成する。その結果、Ｐベース領域３が形成されていない
前記トレンチコーナー部８ａ，８ｂに形成されるゲート
酸化膜６中には不純物が取り込まれることがない。
【００３８】さらに、ゲート酸化膜６の表面上に、例え
ばＳｉＨ4 の熱分解反応による減圧ＣＶＤ法（６００〜
６５０℃）によりゲート電極７を形成する。このような
ゲート形成工程の後にゲート配線工程を行う。
ばＳｉＨ4 の熱分解反応による減圧ＣＶＤ法（６００〜
６５０℃）によりゲート電極７を形成する。このような
ゲート形成工程の後にゲート配線工程を行う。
【００３９】図４は、本実施例のゲート配線工程後のチ
ップの構成を示す平面図である。また、図５（ａ），
（ｂ），（ｃ）はその断面図であり、同図（ａ）は図４
のＡ−Ａ´断面図、同図（ｂ）は図４のＢ−Ｂ´断面
図、及び同図（ｃ）は図４のＣ−Ｃ´断面図である。
ップの構成を示す平面図である。また、図５（ａ），
（ｂ），（ｃ）はその断面図であり、同図（ａ）は図４
のＡ−Ａ´断面図、同図（ｂ）は図４のＢ−Ｂ´断面
図、及び同図（ｃ）は図４のＣ−Ｃ´断面図である。
【００４０】ゲート電極７を形成した後のゲート配線工
程では、所望のパターニングを行い、ＲＩＥ等の異方性
エッチングによって、ゲート電極引出し部９及びトレン
チ５内のみにゲート電極７を残す。その際、図５
（ｂ），（ｃ）に示すように、ゲート電極７引き出し部
に繋がる前記トレンチ５の終端部８にはＰベース領域３
が形成されていないので、トレンチ５の終端部８のトレ
ンチコーナー部８ａ，８ｂでの電界集中が回避でき、ゲ
ート耐量を向上させることができる。
程では、所望のパターニングを行い、ＲＩＥ等の異方性
エッチングによって、ゲート電極引出し部９及びトレン
チ５内のみにゲート電極７を残す。その際、図５
（ｂ），（ｃ）に示すように、ゲート電極７引き出し部
に繋がる前記トレンチ５の終端部８にはＰベース領域３
が形成されていないので、トレンチ５の終端部８のトレ
ンチコーナー部８ａ，８ｂでの電界集中が回避でき、ゲ
ート耐量を向上させることができる。
【００４１】このようにして、図１に示す構造のトレン
チ型ＦＥＴが得られた後は、図示はしないが、チップの
表面に例えばリンガラス膜（ＰＳＧ）の層間絶縁膜を被
覆した後，エッチハック法等を用いて層間絶縁膜を平坦
化する絶縁膜形成工程を行う。
チ型ＦＥＴが得られた後は、図示はしないが、チップの
表面に例えばリンガラス膜（ＰＳＧ）の層間絶縁膜を被
覆した後，エッチハック法等を用いて層間絶縁膜を平坦
化する絶縁膜形成工程を行う。
【００４２】次いで、フォトエッチング技術を用いて、
ゲート電極引出し部９のゲート電極７とゲート金属、及
びソース領域４とソース金属配線とを接触させるコンタ
クトホール形成工程を行う。さらに、Ａｌ等からなるソ
ース電極を選択的に形成すると共に、前記高濃度シリコ
ン基板の裏面にドレイン電極を形成する。さらにパッシ
ベーション工程を経て、最終的に縦型トレンチＭＯＳＦ
ＥＴが得られる。
ゲート電極引出し部９のゲート電極７とゲート金属、及
びソース領域４とソース金属配線とを接触させるコンタ
クトホール形成工程を行う。さらに、Ａｌ等からなるソ
ース電極を選択的に形成すると共に、前記高濃度シリコ
ン基板の裏面にドレイン電極を形成する。さらにパッシ
ベーション工程を経て、最終的に縦型トレンチＭＯＳＦ
ＥＴが得られる。
【００４３】図６は、本発明の半導体装置の第２実施例
に係る縦型トレンチＭＯＳＦＥＴのゲート形成工程後の
チップの構成を示す平面図である。
に係る縦型トレンチＭＯＳＦＥＴのゲート形成工程後の
チップの構成を示す平面図である。
【００４４】上記第１実施例と同様に、Ｎ＋シリコン基
板１及びＮ−シリコン基板２をドレインとして形成した
後、拡散層形成工程として、Ｎ−シリコン基板２の表面
にチャネル層としてのＰベース領域３を拡散形成する。
この際、図６に示すように、ゲート電極引出し部９に繋
がる全てのトレンチ５の終端部８を含むＮ−シリコン基
板２の領域を、発明パターン１１ａによるマスキングで
覆い、この領域にはＰベース領域３を形成しない。
板１及びＮ−シリコン基板２をドレインとして形成した
後、拡散層形成工程として、Ｎ−シリコン基板２の表面
にチャネル層としてのＰベース領域３を拡散形成する。
この際、図６に示すように、ゲート電極引出し部９に繋
がる全てのトレンチ５の終端部８を含むＮ−シリコン基
板２の領域を、発明パターン１１ａによるマスキングで
覆い、この領域にはＰベース領域３を形成しない。
【００４５】そして、Ｐベース領域３形成後は、上記第
１実施例と同じ方法により、最終的に図５（ａ）〜
（ｃ）に示す断面構造と同一の構造を持つ縦型トレンチ
ＭＯＳＦＥＴを得ることができる。
１実施例と同じ方法により、最終的に図５（ａ）〜
（ｃ）に示す断面構造と同一の構造を持つ縦型トレンチ
ＭＯＳＦＥＴを得ることができる。
【００４６】本実施例では、パターンの簡略化、リソグ
ラフィー工程での合わせずれマージン等に効果がある。
ラフィー工程での合わせずれマージン等に効果がある。
【００４７】なお、本発明は上記実施例に限定されず種
々の変形が可能である。例えばその変形例として、上記
第１及び第２実施例では、周期的なトレンチ形成パター
ンとしてストライブ形状を用いたが、例えば図７
（ａ），（ｂ），（ｃ）に示すようなメッシュ形状のト
レンチ５ａであってもよい。この場合においても、ＦＥ
Ｔ部分のＡ−Ａ´の断面構造（図７（ｂ））、発明パタ
ーン１１のＢ−Ｂ´断面構造（図７（ｃ））、及び発明
パターン１１のＣ−Ｃ´断面構造（図７（ａ））は、上
記図５（ａ）〜（ｃ）に示すものと同一となり、上記第
１実施例と同様の効果が得られる。
々の変形が可能である。例えばその変形例として、上記
第１及び第２実施例では、周期的なトレンチ形成パター
ンとしてストライブ形状を用いたが、例えば図７
（ａ），（ｂ），（ｃ）に示すようなメッシュ形状のト
レンチ５ａであってもよい。この場合においても、ＦＥ
Ｔ部分のＡ−Ａ´の断面構造（図７（ｂ））、発明パタ
ーン１１のＢ−Ｂ´断面構造（図７（ｃ））、及び発明
パターン１１のＣ−Ｃ´断面構造（図７（ａ））は、上
記図５（ａ）〜（ｃ）に示すものと同一となり、上記第
１実施例と同様の効果が得られる。
【００４８】また、上述の実施例ではゲート電極が、ト
レンチ終端部から引出されているゲート電極引出しパタ
ーンについて説明したが、終端部ではなくトレンチの長
手方向（トレンチ側壁）から引出される、ゲート電極引
出し部パターンに関しても本発明を適用できる。
レンチ終端部から引出されているゲート電極引出しパタ
ーンについて説明したが、終端部ではなくトレンチの長
手方向（トレンチ側壁）から引出される、ゲート電極引
出し部パターンに関しても本発明を適用できる。
【００４９】図８に上記トレンチ長手方向から引出され
るゲート電極引出し部パターンに本発明を適用した場合
の実施例を示す。ここで、図８（ａ）は平面図であり、
（ｂ）は（ａ）のＡ−Ａ´断面図であり、（ｃ）は
（ａ）のＢ−Ｂ´断面図であり、（ｄ）はＣ−Ｃ´断面
図である。
るゲート電極引出し部パターンに本発明を適用した場合
の実施例を示す。ここで、図８（ａ）は平面図であり、
（ｂ）は（ａ）のＡ−Ａ´断面図であり、（ｃ）は
（ａ）のＢ−Ｂ´断面図であり、（ｄ）はＣ−Ｃ´断面
図である。
【００５０】また、ここで、前記第１実施例と同じ要素
には同じ番号を付して詳しい説明は省略する。
には同じ番号を付して詳しい説明は省略する。
【００５１】このパターンは、Ｓｉ表面に引き出される
ゲート電極用ＰｏｌｙＳｉが覆うトレンチコーナーの数
を３から１ないし２に減少させ、最も電界の集中する終
端部コーナーを回避する様にしている。そして、ゲート
電極引出し下部にベース層を設けない技術を用いている
ことで、ゲート耐量の安定性をより向上させている。
ゲート電極用ＰｏｌｙＳｉが覆うトレンチコーナーの数
を３から１ないし２に減少させ、最も電界の集中する終
端部コーナーを回避する様にしている。そして、ゲート
電極引出し下部にベース層を設けない技術を用いている
ことで、ゲート耐量の安定性をより向上させている。
【００５２】また、上記実施例では、トレンチ５の終端
部８となる図２（ａ）のＣ−Ｃ´面は、通常ＦＥＴ領域
として活用しないため、ソース領域４を形成しないよう
にしたが、ＦＥＴ領域として活用するのであれば、図１
０（ｂ）に示すような断面構造でＰベース領域３表面上
にソース領域４が形成されることになる。
部８となる図２（ａ）のＣ−Ｃ´面は、通常ＦＥＴ領域
として活用しないため、ソース領域４を形成しないよう
にしたが、ＦＥＴ領域として活用するのであれば、図１
０（ｂ）に示すような断面構造でＰベース領域３表面上
にソース領域４が形成されることになる。
【００５３】また、上記実施例では、便宜上Ｎチャネル
ＭＯＳＦＥＴを用いて説明したが、ＰチャネルＭＯＳＦ
ＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
等の他のトレンチゲートＭＯＳ型トランジスタ全般につ
いても、同様に本発明が適用されることはいうまでもな
い。
ＭＯＳＦＥＴを用いて説明したが、ＰチャネルＭＯＳＦ
ＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
等の他のトレンチゲートＭＯＳ型トランジスタ全般につ
いても、同様に本発明が適用されることはいうまでもな
い。
【００５４】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ゲート電極引き出し部に繋がる溝の終端部に、チャ
ネル形成層を形成しないようにしたので、絶縁ゲート耐
量のばらつきが抑制され、絶縁ゲート耐量を向上させる
ことができる。さらに、ゲート電極を溝内のみに形成す
ることにより、絶縁ゲート耐量のばらつき、及び絶縁ゲ
ート耐量を一層改善することが可能となる。
ば、ゲート電極引き出し部に繋がる溝の終端部に、チャ
ネル形成層を形成しないようにしたので、絶縁ゲート耐
量のばらつきが抑制され、絶縁ゲート耐量を向上させる
ことができる。さらに、ゲート電極を溝内のみに形成す
ることにより、絶縁ゲート耐量のばらつき、及び絶縁ゲ
ート耐量を一層改善することが可能となる。
【図１】本発明の半導体装置の第１実施例に係る縦型ト
レンチＭＯＳＦＥＴの要部構成を示す立体斜視図であ
る。
レンチＭＯＳＦＥＴの要部構成を示す立体斜視図であ
る。
【図２】第１実施例の拡散層形成工程後のチップの構成
を示す図である。
を示す図である。
【図３】第１実施例のゲート形成工程後のチップの構成
を示す図である。
を示す図である。
【図４】第１実施例のゲート配線工程後のチップの構成
を示す平面図である。
を示す平面図である。
【図５】第１実施例のゲート配線工程後のチップの構成
を示す断面図である。
を示す断面図である。
【図６】本発明の半導体装置の第２実施例に係る縦型ト
レンチＭＯＳＦＥＴのゲート形成工程後のチップの構成
を示す平面図である。
レンチＭＯＳＦＥＴのゲート形成工程後のチップの構成
を示す平面図である。
【図７】本発明の変形例を示す図である。
【図８】本発明の半導体装置の第３実施例に係る縦型ト
レンチＭＯＳＦＥＴのゲート形成後の構成を示す図であ
る。
レンチＭＯＳＦＥＴのゲート形成後の構成を示す図であ
る。
【図９】従来の縦型トレンチＭＯＳＦＥＴの構造を示す
立体斜視図である。
立体斜視図である。
【図１０】従来の拡散層形成工程後のチップの構成を示
す図である。
す図である。
【図１１】従来のゲート形成工程後のチップの構成を示
す図である。
す図である。
【図１２】従来のゲート配線工程後のチップの構成を示
す図である。
す図である。
１ Ｎ＋シリコン基板 ２ Ｎ−シリコン基板 ３ Ｐベース領域 ４ ソース領域 ５ トレンチ ６ ゲート酸化膜 ７ ゲート電極 ８ トレンチ５の終端部 ８ａ，８ｂ トレンチコーナー部 ９ ゲート電極引出し部
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、該半導体基
板の主面に形成された第１導電型の低濃度層と、この低
濃度層の上面に設けられた第２導電型第１半導体不純物
から成るチャネル形成層と、該チャネル形成層の表面に
部分的に設けられた第１導電型高濃度拡散第２半導体不
純物からなるソース領域と、前記ソース領域内に表面よ
り縦方向に前記チャネル形成層を貫いて前記低濃度層に
達する周期的に形成された複数の溝と、該各溝の内壁面
及び底面を被うゲート酸化膜と、該ゲート酸化膜を介し
て前記各溝の内部に設けられたゲート電極と、該ゲート
電極が前記溝の終端部を越えて前記低濃度層上に引き出
されるゲート電極引き出し部とを備えた半導体装置にお
いて、 前記ゲート電極引き出し部に繋がる前記溝の終端部に、
前記チャネル形成層を形成しない構造としたことを特徴
とする半導体装置。 - 【請求項２】 前記ゲート電極引き出し部に繋がる前記
溝の終端部のみに、前記チャネル形成層を形成しないこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ゲート電極引き出し部に繋がる前記
複数の溝の各終端部を全て含む低濃度層の領域に、前記
チャネル形成層を形成しないことを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157108A JPH0823096A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157108A JPH0823096A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823096A true JPH0823096A (ja) | 1996-01-23 |
Family
ID=15642411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6157108A Pending JPH0823096A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823096A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012214A1 (fr) * | 1997-08-29 | 1999-03-11 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur a grille isolee et procede de fabrication |
| US6004888A (en) * | 1996-07-16 | 1999-12-21 | Teijin Limited | Fibrous sheet for structure reinforcement and structure reinforced with same |
| JP2001168329A (ja) * | 1999-12-13 | 2001-06-22 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置 |
| JP2003282870A (ja) * | 2002-03-20 | 2003-10-03 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| KR100486349B1 (ko) * | 1997-09-30 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 트렌치형파워모스펫 |
| JP2006294713A (ja) * | 2005-04-07 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2007059459A (ja) * | 2005-08-22 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体素子 |
| JP2007234850A (ja) * | 2006-03-01 | 2007-09-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009141149A (ja) * | 2007-12-06 | 2009-06-25 | Denso Corp | 絶縁ゲートトランジスタ |
-
1994
- 1994-07-08 JP JP6157108A patent/JPH0823096A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004888A (en) * | 1996-07-16 | 1999-12-21 | Teijin Limited | Fibrous sheet for structure reinforcement and structure reinforced with same |
| WO1999012214A1 (fr) * | 1997-08-29 | 1999-03-11 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur a grille isolee et procede de fabrication |
| US6285058B1 (en) | 1997-08-29 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of manufacturing the same |
| EP1009035A4 (en) * | 1997-08-29 | 2003-01-08 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT WITH INSULATED GATE AND METHOD FOR THE PRODUCTION THEREOF |
| KR100486349B1 (ko) * | 1997-09-30 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 트렌치형파워모스펫 |
| JP2001168329A (ja) * | 1999-12-13 | 2001-06-22 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置 |
| JP2003282870A (ja) * | 2002-03-20 | 2003-10-03 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2006294713A (ja) * | 2005-04-07 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2007059459A (ja) * | 2005-08-22 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体素子 |
| JP2007234850A (ja) * | 2006-03-01 | 2007-09-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009141149A (ja) * | 2007-12-06 | 2009-06-25 | Denso Corp | 絶縁ゲートトランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10446678B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP5118270B2 (ja) | 埋め込みゲートを有するｍｏｓゲート装置 | |
| JP2837014B2 (ja) | 半導体装置及びその製造方法 | |
| US6365942B1 (en) | MOS-gated power device with doped polysilicon body and process for forming same | |
| US7553740B2 (en) | Structure and method for forming a minimum pitch trench-gate FET with heavy body region | |
| CN101677103B (zh) | 用于形成高密度沟槽场效应晶体管的结构与方法 | |
| JP4711486B2 (ja) | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス | |
| JPH1174514A (ja) | 半導体装置の製造方法 | |
| JP2003532293A (ja) | トレンチ半導体装置を製造する方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| US8017494B2 (en) | Termination trench structure for mosgated device and process for its manufacture | |
| JP2008519436A (ja) | 充填酸化物層が蒸着されたトレンチを有するｍｏｓｆｅｔ | |
| JP2005268679A (ja) | 半導体装置およびその製造方法 | |
| JP3965027B2 (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法 | |
| TW202326825A (zh) | 溝槽式電晶體及其製造方法 | |
| JPH0823096A (ja) | 半導体装置 | |
| JP2008084901A (ja) | 半導体装置およびその製造方法 | |
| JP4992211B2 (ja) | 半導体素子の製造方法 | |
| JP2988111B2 (ja) | 半導体装置の製造方法 | |
| CN114038743A (zh) | 沟槽栅器件的制造方法 | |
| CN113809148A (zh) | 功率元件及其制造方法 | |
| KR102742301B1 (ko) | 트렌치 측면 및 수평 채널을 가지는 반도체 소자 및 그 제조방법 | |
| JP3435294B2 (ja) | Ｍｏｓゲート半導体装置 | |
| CN114188220B (zh) | 沟槽式半导体组件制造方法 | |
| JP2615958B2 (ja) | バイポーラ型半導体装置の製造方法 |