JPH0823099A - Polycrystalline thin film transistor and manufacturing method thereof - Google Patents
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、イオンプラント法を利用しなくと
も低抵抗値の特性の極めて良好なソースおよびドレンを
得ることができ、工業生産に大いに寄与する効果を有す
る。
【構成】 ａ）ガラスを基板１とし、ｂ）低抵抗値の物
質を該基板上に溶着してゲート２を形成させ、ｃ）外基
板上に低温絶縁層３を成長させてゲート誘電体層とし、
ｄ）低温でアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層４を該基板上に成長させ、ｅ）さら
に低温でドープの多結晶質シリコン、ゲルマニウム又は
Ｓｉ−Ｇｅ層５を該アンドープの多結晶質シリコン、ゲ
ルマニウム又はＳｉ−Ｇｅ層上に成長させ、およびｆ）
ドープの多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇ
ｅ層をアンドープの多結晶質シリコン、ゲルマニウム又
はＳｉ−Ｇｅ層上に選択的にエッチングしてソースおよ
びドレンを形成する、工程を備えてなる製法による多結
晶質薄膜トランジスター。
(57) [Summary] [Object] The present invention has an effect of greatly contributing to industrial production, because it is possible to obtain a source and a drain having extremely low resistance and excellent characteristics without using an ion plant method. [Structure] a) glass as a substrate 1, b) a low resistance material is deposited on the substrate to form a gate 2, and c) a low temperature insulating layer 3 is grown on an outer substrate to form a gate dielectric layer. age,
d) growing an undoped polycrystalline silicon, germanium or Si-Ge layer 4 on the substrate at a low temperature, and e) adding an undoped polycrystalline silicon, germanium or Si-Ge layer 5 to the undoped polycrystalline silicon at a lower temperature. Grown on crystalline silicon, germanium or Si-Ge layers, and f)
Doped polycrystalline silicon, germanium or Si-G
A polycrystalline thin film transistor according to a manufacturing method, comprising a step of selectively etching an e layer on an undoped polycrystalline silicon, germanium or Si-Ge layer to form a source and a drain.
Description
【０００１】[0001]
【産業上の利用分野】本発明は多結晶質シリコン、ゲル
マニウム又はＳｉ−Ｇｅ薄膜トランジスターおよびその
製造方法に関し、特に低温下で良好な品質の多結晶質シ
リコン、ゲルマニウム又はＳｉ−Ｇｅ膜を直接成長さ
せ、イオンプラントの方法を利用しなくても低抵抗値で
特性のよいドレンおよびソースを得る工業生産に有用な
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon, germanium or Si-Ge thin film transistor and a method of manufacturing the same, and in particular, directly grows a good quality polycrystalline silicon, germanium or Si-Ge film at a low temperature. The present invention relates to a method useful in industrial production for obtaining drains and sources having a low resistance value and excellent characteristics without using the ion plant method.
【０００２】[0002]
【従来の技術】現今注目されている薄膜トランジスター
（ＴＦＴと略称）はもとはガラス上で製造され、現在で
はアモルファスシリコン（ａ−Ｓｉと略称）を利用して
製造されてなる。これにより製造されたＴＦＴは既に液
晶表示スクリーン（ＬＣＤと略称）のスイッチ切替素子
として使用されているが、ａ−Ｓｉのキャリアモビリテ
ィが過度に低い（＜１cm2/V.S）ため、周辺の駆動回路
の製作に使用できなかった。一方、多結晶質シリコンに
より製造されたＴＦＴは比較的高いキャリアモビリティ
を有している（＞10cm2/V.S）ため、ａ−ＳｉのＴＦＴ
のこの方面における不足を補償できることから、もしこ
のａ−ＳｉのＴＦＴを同時にガラス上に製造させること
ができれば、産品の機能およびコストに大いに寄与でき
ると知られていた。しかしながら製造プロセス中の温度
因子によりａ−ＳｉのＴＦＴの発展のネックとなってい
る。2. Description of the Related Art A thin film transistor (abbreviated as TFT), which is currently receiving attention, was originally manufactured on glass and is now manufactured using amorphous silicon (abbreviated as a-Si). The TFT manufactured by this is already used as a switch switching element of a liquid crystal display screen (abbreviated as LCD), but since the carrier mobility of a-Si is excessively low (<1 cm 2 / VS), a peripheral drive circuit is used. Couldn't be used to make On the other hand, TFTs made of polycrystalline silicon have a relatively high carrier mobility (> 10 cm 2 / VS), so a-Si TFTs
Since it is possible to compensate for the shortage in this direction, it has been known that if the a-Si TFT can be simultaneously manufactured on glass, it can greatly contribute to the function and cost of the product. However, it is a bottleneck in the development of a-Si TFTs due to temperature factors during the manufacturing process.
【０００３】[0003]
【発明が解決しようとする課題】伝統のａ−Ｓｉフィル
ムを成長する技術、例えば低圧化学気相溶着法（ＬＰＣ
ＶＤ）において、品質の良好な多結晶質シリコンを得る
には温度が時には700℃を越えるため、低コストのガラ
ス上で成長することが考えられない。したがって600℃
以下の低温度化多結晶質シリコンの製造プロセスに発展
させることが今後のこの分野の努力の方向となってい
る。目前の技術として、一般に先ず約550℃でａ−Ｓｉ
を成長させてから炉管アニーリング処理（約550〜600
℃）を長時間（通常１〜３日）にわたって行い、結晶化
の多結晶質シリコンに生成させてなるが、この種の方法
は時間を要するために極めて不経済である外、イオンを
プラントした後のアニーリング処理に時間をも要するの
で、工業生産に適用されない。したがって比較的理想な
製造プロセスは低温下で直接良好な品質の多結晶質シリ
コンフィルムを成長させ、アニーリングする必要がな
く、かつイオンをプラントしなくても低抵抗値のドレン
およびソースを得ることであるとされている。The traditional techniques for growing a-Si films, such as low pressure chemical vapor deposition (LPC).
In VD), the temperature sometimes exceeds 700 ° C. in order to obtain good quality polycrystalline silicon, so it is not possible to grow on low-cost glass. Therefore 600 ° C
The development of the following low temperature polycrystalline silicon manufacturing process is the direction of future efforts in this field. As a current technology, generally, a-Si is generally used at about 550 ° C.
Furnace growth process (approximately 550-600
(C) is carried out for a long time (usually 1 to 3 days) to generate crystallization of polycrystalline silicon, but this type of method is very uneconomical because it takes time, and also ion is planted. It does not apply to industrial production, as the subsequent annealing process also takes time. Therefore, a relatively ideal manufacturing process would be to grow a good quality polycrystalline silicon film directly at low temperature without the need for annealing and to obtain low resistance drains and sources without the need for ion planting. It is said that there is.
【０００４】[0004]
【課題を解決するための手段】本発明の主たる目的は簡
単で効率の良い製造プロセスにより低温下で良好な品質
の多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅフィ
ルムを直接成長させ、かつ、イオンプラントの方法を利
用しなくとも低抵抗値で特性のよいドレンおよびソース
を得、工業生産に寄与できることにある。本発明は低温
で多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ薄膜
トランジスターおよびそれを製造する方法に関し、その
主たる着眼点はアンドープの多結晶質シリコン層をチャ
ネル層とすることにあり、超真空化学気相溶着法を利用
して行うので、低温下で直接良好な品質の多結晶質シリ
コン（Ｓｉ−Ｇｅ）薄膜を成長でき、かつなんらのアニ
ーリング処理をしなくとも低抵抗な特性の極めて良好な
ドレンおよびソースを得ることができる外、スイッチ電
流が106よりも大きく、電界効果のホール移動率が28cm2
/V.Secに達する。そしてその形成手段として、アンドー
プの多結晶質シリコン層をチャネル層とし、多結晶質シ
リコン上に選択的にエッチングすることにより多結晶質
Ｓｉ−Ｇｅを限定し、さらに超真空化学気相溶着法（Ｕ
ＨＶ/ＣＶＤ）で高品質の多結晶質−Ｓｉおよび多結晶
質Ｓｉ−Ｇｅフィルムに低温成長させ、極めて低い成長
圧力（約１ｍ torr）下にて成長を行い、ＨＦ/ＨＮＯ3/
ＣＨ3ＣＯＯＨ溶液を利用して多結晶質Ｓｉ−Ｇｅを選
択的にエッチングすることで達成される。The main object of the present invention is to directly grow a good quality polycrystalline silicon, germanium or Si-Ge film at low temperature by a simple and efficient manufacturing process, and to carry out an ion plant. It is possible to obtain a drain and a source having a low resistance value and good characteristics without using the above method, and to contribute to industrial production. The present invention relates to a polycrystalline silicon, germanium or Si-Ge thin film transistor at a low temperature and a method for manufacturing the same, the main point of which is to use an undoped polycrystalline silicon layer as a channel layer, and an ultra-vacuum chemical vapor deposition method. Since the phase welding method is used, a polycrystalline silicon (Si-Ge) thin film of good quality can be directly grown at a low temperature, and a drain having an excellent property of low resistance without any annealing treatment. And the source can be obtained, the switch current is larger than 10 6 and the field effect hole transfer rate is 28 cm 2
Reach /V.Sec. Then, as its formation means, the undoped polycrystalline silicon layer is used as a channel layer, and the polycrystalline Si-Ge is limited by selective etching on the polycrystalline silicon, and further the ultra-vacuum chemical vapor deposition method ( U
HV / CVD) to grow high-quality polycrystalline-Si and polycrystalline Si-Ge films at low temperature, and grow under extremely low growth pressure (about 1 m torr) to produce HF / HNO 3 /
It is achieved by using a CH 3 COOH solution to selectively etch the polycrystalline Si-Ge.
【０００５】本発明は、 ａ）ガラスを基板とし、 ｂ）低抵抗値の物質を該基板上に溶着してゲートを形成
させ、 ｃ）該基板上に低温絶縁層を成長させてゲート誘電体層
を形成させ、 ｄ）低温でアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層を該基板上に成長させ、 ｅ）さらに低温でドープの多結晶質シリコン、ゲルマニ
ウム又はＳｉ−Ｇｅ層を該アンドープの多結晶質シリコ
ン、ゲルマニウム又はＳｉ−Ｇｅ層上に成長させ、およ
び ｆ）ドープの多結晶質シリコン、ゲルマニウム又はＳｉ
−Ｇｅ層をアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層上に選択的にエッチングしてソース
およびドレンを形成する、工程を備えてなることを特徴
とする多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ
薄膜トランジスターの製造方法および前記の製造方法に
より得られた多結晶質薄膜トランジスターである。The present invention comprises: a) a glass substrate, b) a low resistance material deposited on the substrate to form a gate, and c) a low temperature insulating layer grown on the substrate to form a gate dielectric. Forming a layer, d) growing a low temperature undoped polycrystalline silicon, germanium or Si-Ge layer on the substrate, and e) a lower temperature doped polycrystalline silicon, germanium or Si-Ge layer. Grown on undoped polycrystalline silicon, germanium or Si-Ge layer, and f) doped polycrystalline silicon, germanium or Si
A polycrystalline silicon, germanium or Si layer which is selectively etched on the undoped polycrystalline silicon, germanium or Si-Ge layer to form a source and a drain. -Ge
A thin film transistor manufacturing method and a polycrystalline thin film transistor obtained by the above manufacturing method.
【０００６】以下本願の製造方法並びに同製法で製造さ
れた薄膜トランジスターについて２例を挙げて説明す
る。本発明の多結晶質シリコン、ゲルマニウム又はＳｉ
−Ｇｅ薄膜トランジスターの製造方法は形成される素子
の相違により処理の順序も違ってくる。例えば Ａ．ゲートが下に存在する多結晶質シリコン薄膜トラン
ジスターの製造方法：通常のガラスを基板とし、低抵抗
値の物質を該ガラスに溶着してゲートを形成させ、その
上に500℃の低温絶縁層（例えば酸化珪素又は窒化珪素
層）を成長させてゲート誘電体層とし、550℃の低温で
アンドープの多結晶質シリコン層を成長させ、引き続き
ドープの多結晶質Ｓｉ−Ｇｅを再成長させてソース及び
ドレンを形成する。上記低抵抗値の物質は耐高温の金属
で、例えばクロム、タングステン、珪化金属等、又はド
ープの多結晶質シリコン（Ｇｅ，Ｓｉ−Ｇｅ）が使用さ
れる。なお、上記選択的なエッチングはＨＦ/ＨＮＯ3/
ＣＨ3ＣＯＯＨ溶液で完成され（この溶液は多結晶質Ｓ
ｉ−Ｇｅを多結晶質シリコン上にエッチングするが、ア
ンドープ多結晶質シリコン層に対するエッチング比は10
よりも大きい）、その中該成長とドーププロセスは極め
て低い成長圧力（約１ｍ torr）下で成長される。ドー
プの元素が硼素である場合はＰ型トランジスターが形成
され、燐、砒素（Ａｓ）の場合はｎ型トランジスターが
形成される。Hereinafter, the manufacturing method of the present application and the thin film transistor manufactured by the manufacturing method will be described with reference to two examples. Polycrystalline silicon, germanium or Si of the present invention
In the manufacturing method of the —Ge thin film transistor, the order of processing is different due to the difference in the elements formed. For example, A. Method for manufacturing a polycrystalline silicon thin film transistor having a gate underneath: using ordinary glass as a substrate, a substance having a low resistance value is welded to the glass to form a gate, and a low temperature insulating layer at 500 ° C. ( (Eg, silicon oxide or silicon nitride layer) to form a gate dielectric layer, an undoped polycrystalline silicon layer is grown at a low temperature of 550 ° C., and then doped polycrystalline Si-Ge is regrown to form a source and Form a drain. The low resistance material is a high temperature resistant metal such as chromium, tungsten, metal silicide, or doped polycrystalline silicon (Ge, Si-Ge). In addition, the above-mentioned selective etching is HF / HNO 3 /
Completed with CH 3 COOH solution (this solution is polycrystalline S
i-Ge is etched on polycrystalline silicon, but the etching ratio to the undoped polycrystalline silicon layer is 10
However, the growth and doping processes are grown under extremely low growth pressure (about 1 m torr). A P-type transistor is formed when the doping element is boron, and an n-type transistor is formed when the doping element is phosphorus or arsenic (As).
【０００７】Ｂ．ゲートが上にある多結晶質シリコン薄
膜トランジスターの製造方法：通常のガラスを基板と
し、その上に550℃の低温でアンドープの多結晶質シリ
コン層を成長させ、引き続きドープの多結晶質Ｓｉ−Ｇ
ｅ層を成長させ、その上に500℃低温酸化層を形成させ
てソース及びドレン区域を限定し、先ずバッファード
オキサイド エッチング（ＢＯＥ）溶液でドープの多結
晶質Ｓｉ−Ｇｅ層に低温酸化層をエッチングした後、ア
ンドープの多結晶質シリコン層上にドープ多結晶質Ｓｉ
−Ｇｅ層を選択的にエッチングしてソースおよびドレン
を形成させる。その後、さらに500℃低温絶縁層を成長
させてゲート誘電体層とし、低抵抗値のゲート材質を溶
着すると共にその区域を限定し、ＨＦ/ＨＮＯ3/ＣＨ3Ｃ
ＯＯＨ溶液で選択的にエッチングして完成させる。ドー
プ元素は硼素としてもよく、これによりＰ型トランジス
ターを形成する。又は燐としてもよく、これによりｎ型
トランジスターを形成する。B. Method for manufacturing polycrystalline silicon thin film transistor having gate on top: Using ordinary glass as a substrate, growing an undoped polycrystalline silicon layer on it at a low temperature of 550 ° C., and subsequently doping polycrystalline Si-G
The e-layer is grown and a 500 ° C. low temperature oxide layer is formed on it to define the source and drain areas, and
After the low temperature oxide layer is etched in the doped polycrystalline Si-Ge layer with an oxide etching (BOE) solution, the doped polycrystalline Si is deposited on the undoped polycrystalline silicon layer.
-Selectively etching the Ge layer to form sources and drains. After that, a low temperature insulating layer is further grown at 500 ° C. to form a gate dielectric layer, a gate material having a low resistance value is deposited, and the area thereof is limited to HF / HNO 3 / CH 3 C
It is completed by selectively etching with an OOH solution. The doping element may be boron, which forms a P-type transistor. Alternatively, it may be phosphorus, which forms an n-type transistor.
【０００８】[0008]
【実施例】以下添付図を参照しながら好ましい実施例に
ついて説明すればより理解できるであろう。勿論、本発
明はこれら実施例に限定されるものではなく、添付の特
許請求の範囲を逸脱しない限り、種々の変更と修飾が許
容される。 Ａ．ゲートが下にある多結晶質シリコン薄膜トランジス
ターの製造方法 図１では、ガラスを基板１とし、極めて低い成長圧力
（約１ｍ torr）下において、超真空化学気相溶着法、
低圧化学気相溶着法、ＭＢＥ又はガラス源ＭＢＥによ
り、該ガラス上に耐高温低抵抗値の金属又はドープの多
結晶質シリコン（Ｓｉ−Ｇｅ）を溶着してゲート２を形
成させ、その区域を限定する。そしてその上に低温絶縁
層３を成長させて厚さ30〜100nmのゲート誘電体層と
し、さらに厚さ20〜200nmのアンドープ多結晶質シリコ
ン層４を成長させ、さらにまた厚さ20〜100nmの硼素、
燐又は砒素（Ａｓ）をドープした多結晶質Ｓｉ−Ｇｅ層
５を成長させ、ＨＦ/ＨＮＯ3/ＣＨ3ＣＯＯＨ溶液を利用
して多結晶質シリコン層上に多結晶質Ｓｉ−Ｇｅ層を選
択的にエッチングしソースおよびドレンを形成させてな
る。BRIEF DESCRIPTION OF THE DRAWINGS It will be better understood if the preferred embodiment is described below with reference to the accompanying drawings. Of course, the invention is not limited to these examples, and various changes and modifications are allowed without departing from the scope of the appended claims. A. Method for Manufacturing Polycrystalline Silicon Thin-Film Transistor with Gate Below In FIG. 1, glass is used as the substrate 1 and ultra-vacuum chemical vapor deposition is used under extremely low growth pressure (about 1 m torr).
By low pressure chemical vapor deposition, MBE or glass source MBE, a high temperature and low resistance metal or doped polycrystalline silicon (Si-Ge) is deposited on the glass to form a gate 2, and the area is formed. limit. Then, a low temperature insulating layer 3 is grown thereon to form a gate dielectric layer having a thickness of 30 to 100 nm, an undoped polycrystalline silicon layer 4 having a thickness of 20 to 200 nm is further grown, and a thickness of 20 to 100 nm is further grown. boron,
Phosphorus or arsenic (As) the polycrystalline Si-Ge layer 5 doped grown, select polycrystalline Si-Ge layer using HF / HNO 3 / CH 3 COOH solution polycrystalline silicon layer And are etched to form a source and a drain.
【０００９】Ｂ．ゲートが上にある多結晶質シリコンＳ
ｉ−Ｇｅ薄膜トランジスターの製造方法 図２において、ガラスを基板１とし、その上に厚さ20〜
200nmのアンドープ多結晶質シリコン層４を成長させ、
さらに厚さ20〜100nmの硼素、燐又は砒素（Ａｓ）をド
ープした多結晶質Ｓｉ−Ｇｅ層５を成長させた後、その
上に厚さ200〜300nmの低温酸化層６を成長させてソース
及びドレンを限定し、先ずＢＯＥ溶液で該低温酸化層を
多結晶質Ｓｉ−Ｇｅ層５上に選択的にエッチングしてソ
ース及びドレンを形成させる。最後に低温絶縁層３を成
長させて厚さ30〜100nmのゲート誘電体層３とし、低抵
抗値のゲート材質２〔金属又はドープ多結晶質シリコン
（Ｓｉ−Ｇｅ）〕を溶着してその区域を限定する。B. Polycrystalline silicon S with gate on top
Method for Manufacturing i-Ge Thin Film Transistor In FIG. 2, glass is used as a substrate 1 and a thickness of 20 to
Grow an undoped polycrystalline silicon layer 4 of 200 nm,
Further, after growing a polycrystalline Si-Ge layer 5 doped with boron, phosphorus or arsenic (As) having a thickness of 20 to 100 nm, a low temperature oxide layer 6 having a thickness of 200 to 300 nm is grown on the polycrystalline Si-Ge layer 5. And drain are limited, and the low temperature oxide layer is first selectively etched on the polycrystalline Si—Ge layer 5 with a BOE solution to form a source and a drain. Finally, a low temperature insulating layer 3 is grown to form a gate dielectric layer 3 having a thickness of 30 to 100 nm, and a low resistance gate material 2 [metal or doped polycrystalline silicon (Si-Ge)] is deposited on the area. To limit.
【００１０】[0010]
【発明の効果】このように本発明の製造方法によれば、
簡単にしてかつ効率のよい製造プロセスが開発され、低
温下で直接良好な品質の多結晶質シリコン（Ｇｅ，Ｓｉ
−Ｇｅ）薄膜を成長させることができると共に、イオン
プラント法を利用しなくとも低抵抗値の特性の極めて良
好なソースおよびドレンを得ることができ、工業生産に
大いに寄与する効果を有する。As described above, according to the manufacturing method of the present invention,
A simple and efficient manufacturing process has been developed, and good quality polycrystalline silicon (Ge, Si
-Ge) It is possible to grow a thin film, and it is possible to obtain a source and drain having very low resistance and excellent characteristics without using an ion plant method, and it has an effect of greatly contributing to industrial production.
【図１】ゲートが下にある多結晶質シリコン薄膜トラン
ジスターの概略縦断面図である。FIG. 1 is a schematic vertical cross-sectional view of a polycrystalline silicon thin film transistor with a gate below.
【図２】ゲートが上にある多結晶質シリコン薄膜トラン
ジスターの概略縦断面図である。FIG. 2 is a schematic vertical cross-sectional view of a polycrystalline silicon thin film transistor with a gate on top.
１ ガラス基板 ２ ゲート ３ 低温絶縁層（ゲート誘電体層） ４ アンドープ多結晶質シリコン ５ ドープ多結晶質Ｓｉ−Ｇｅ ６ 低温酸化層 1 Glass Substrate 2 Gate 3 Low Temperature Insulation Layer (Gate Dielectric Layer) 4 Undoped Polycrystalline Silicon 5 Doped Polycrystalline Si-Ge 6 Low Temperature Oxide Layer
Claims (10)
させ、 ｃ）該基板上に低温絶縁層を成長させてゲート誘電体層
を形成させ、 ｄ）低温でアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層を該基板上に成長させ、 ｅ）さらに低温でドープの多結晶質シリコン、ゲルマニ
ウム又はＳｉ−Ｇｅ層を該アンドープの多結晶質シリコ
ン、ゲルマニウム又はＳｉ−Ｇｅ層上に成長させ、およ
び ｆ）ドープの多結晶質シリコン、ゲルマニウム又はＳｉ
−Ｇｅ層をアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層上に選択的にエッチングしてソース
およびドレンを形成する工程を備えてなる製法により得
られた多結晶質薄膜トランジスター。1. A) glass substrate, b) a low resistance material deposited on the substrate to form a gate, and c) a low temperature insulating layer grown on the substrate to form a gate dielectric layer. And d) growing a low temperature undoped polycrystalline silicon, germanium or Si-Ge layer on the substrate, and e) a lower temperature doped polycrystalline silicon, germanium or Si-Ge layer of the undoped polycrystalline silicon, germanium or Si-Ge layer. Grown on a polycrystalline silicon, germanium or Si-Ge layer, and f) doped polycrystalline silicon, germanium or Si
-A polycrystalline thin film transistor obtained by a method comprising the step of selectively etching a Ge layer on undoped polycrystalline silicon, germanium or Si-Ge layer to form a source and a drain.
の物質によりなるゲートと、さらにその上にゲート誘電
体層と、さらにまたその上にアンドープの多結晶質シリ
コン、ゲルマニウム又はＳｉ−Ｇｅ層と、最後にその上
に、選択的にエッチングしてソースおよびドレンを形成
してなるドープの多結晶質シリコン、ゲルマニウム又は
Ｓｉ−Ｇｅ層とを積層してなる、ゲートが下にある請求
項１に記載の多結晶質薄膜トランジスター。2. A glass substrate at the bottom, a gate made of a low resistance material thereon, a gate dielectric layer thereon, and undoped polycrystalline silicon, germanium or Si-on the gate dielectric layer. An underlying gate comprising a Ge layer and finally a doped polycrystalline silicon, germanium or Si-Ge layer selectively etched to form sources and drains. Item 2. The polycrystalline thin film transistor according to Item 1.
プの多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ層
と、さらにその上にドープの多結晶質シリコン、ゲルマ
ニウム、又はＳｉ−Ｇｅ層と、さらにまたその上にエッ
チングしてソースおよびドレンが限定される酸化層と、
さらにまた選択的にエッチングしてソースおよびドレン
が形成されるドープの多結晶質シリコン、ゲルマニウム
又はＳｉ−Ｇｅ層と、そしてその上にゲート誘電体層
と、最後にその上に低抵抗値の物質によりなるゲートと
を積層してなる、ゲートが上にある請求項１に記載の多
結晶質薄膜トランジスター。3. A glass substrate at the bottom, an undoped polycrystalline silicon, germanium or Si—Ge layer thereon, and a doped polycrystalline silicon, germanium or Si—Ge layer further thereon. An oxide layer on which a source and a drain are limited by etching, and
Furthermore, a doped polycrystalline silicon, germanium or Si-Ge layer, which is selectively etched to form sources and drains, and a gate dielectric layer thereon, and finally a low resistance material thereon. 2. The polycrystalline thin film transistor according to claim 1, wherein the gate is formed by stacking the gate formed by the above.
させ、 ｃ）該基板上に低温絶縁層を成長させてゲート誘電体層
を形成させ、 ｄ）低温でアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層を該基板上に成長させ、 ｅ）さらに低温でドープの多結晶質シリコン、ゲルマニ
ウム又はＳｉ−Ｇｅ層を該アンドープの多結晶質シリコ
ン、ゲルマニウム又はＳｉ−Ｇｅ層上に成長させ、およ
び ｆ）ドープの多結晶質シリコン、ゲルマニウム又はＳｉ
−Ｇｅ層をアンドープの多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層上に選択的にエッチングしてソース
およびドレンを形成する、工程を備えてなることを特徴
とする多結晶質薄膜トランジスターの製造方法。4. A) glass as a substrate, b) a low resistance material is deposited on the substrate to form a gate, and c) a low temperature insulating layer is grown on the substrate to form a gate dielectric layer. And d) growing a low temperature undoped polycrystalline silicon, germanium or Si-Ge layer on the substrate, and e) a lower temperature doped polycrystalline silicon, germanium or Si-Ge layer of the undoped polycrystalline silicon, germanium or Si-Ge layer. Grown on a polycrystalline silicon, germanium or Si-Ge layer, and f) doped polycrystalline silicon, germanium or Si
A method of manufacturing a polycrystalline thin film transistor, comprising the step of selectively etching a Ge layer on an undoped polycrystalline silicon, germanium or Si-Ge layer to form a source and a drain. .
てゲートを形成し、その上に低温絶縁層を成長させてゲ
ート誘電体層とし、さらにその上に低温でアンドープの
多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ層を成
長させ、このアンドープの多結晶質シリコン、ゲルマニ
ウム又はＳｉ−Ｇｅ層上にドープの多結晶質シリコン、
ゲルマニウム又はＳｉ−Ｇｅ層を成長させた後、さらに
ドープの多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇ
ｅ層をアンドープの多結晶質シリコン、ゲルマニウム又
はＳｉ−Ｇｅ層上に選択的にエッチングしてソースおよ
びドレンを形成させ、ゲートが下にある多結晶質薄膜ト
ランジスターを製造することを特徴とした請求項４に記
載の製造方法。5. The low resistance material is deposited on the substrate to form a gate, and a low temperature insulating layer is grown on the gate to form a gate dielectric layer, and a low temperature undoped polycrystal is further formed thereon. Crystalline silicon, germanium or Si-Ge layer is grown on the undoped polycrystalline silicon, germanium or Si-Ge layer,
After growing a germanium or Si-Ge layer, further doped polycrystalline silicon, germanium or Si-G
A method of selectively etching an e-layer on an undoped polycrystalline silicon, germanium or Si-Ge layer to form a source and a drain, thereby manufacturing a polycrystalline thin film transistor having an underlying gate. Item 4. The manufacturing method according to Item 4.
ルマニウム又はＳｉ−Ｇｅ層を低温で該基板上に成長さ
せ、さらにこのアンドープの多結晶質シリコン、ゲルマ
ニウム又はＳｉ−Ｇｅ層上に低温でドープの多結晶質シ
リコン、ゲルマニウム又はＳｉ−Ｇｅ層を成長させ、そ
の上にさらに低温酸化層を成長させると共に、バッファ
ード オキサイド エッチング（ＢＯＥ）溶液で低温酸
化層をドープの多結晶質シリコン、ゲルマニウム又はＳ
ｉ−Ｇｅ層上にエッチングしてソースおよびドレンを限
定し、さらにまたアンドープの多結晶質シリコン、ゲル
マニウム又はＳｉ−Ｇｅ層にドープの多結晶質シリコ
ン、ゲルマニウム又はＳｉ−Ｇｅ層を選択的エッチング
してソースおよびドレンを形成させ、しかる後ドープの
多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ層上に
低温絶縁層を成長させてゲート誘電体層とし、その上に
さらに低抵抗値のゲート材質を溶着してその区域を限定
し、ゲートが上にある多結晶質シリコン薄膜トランジス
ターを製造することを特徴とした請求項４に記載の製造
方法。6. The undoped polycrystalline silicon, germanium or Si-Ge layer is grown on the substrate at a low temperature, and the undoped polycrystalline silicon, germanium or Si-Ge layer is doped at a low temperature. A polycrystalline silicon, germanium or Si-Ge layer is grown, a low temperature oxide layer is further grown thereon, and the low temperature oxide layer is doped with a buffered oxide etching (BOE) solution.
Etching on the i-Ge layer to define sources and drains, and also selective etching of the undoped polycrystalline silicon, germanium or Si-Ge layer doped polycrystalline silicon, germanium or Si-Ge layer. To form a source and a drain, and then a low temperature insulating layer is grown on the doped polycrystalline silicon, germanium or Si-Ge layer to form a gate dielectric layer, on which a gate material having a lower resistance value is deposited. 5. The method according to claim 4, wherein a polycrystalline silicon thin film transistor having an upper gate is formed by limiting the area of the thin film.
長される請求項４に記載の製造方法。7. The method of claim 4, wherein the low temperature oxide layer is grown to a thickness of 200 to 300 nm.
上記低抵抗値の物質は高温金属、例えばクロム、タング
ステン、珪化金属等、又はドープの多結晶質シリコン、
ゲルマニウム、Ｓｉ−Ｇｅ合金であってもよく、また、
当該成長されたアンドープの多結晶質シリコン、ゲルマ
ニウム、又はＳｉ−Ｇｅ層はシリコン、ゲルマニウム、
又はＳｉ−Ｇｅの三者の中から択一的に選ばれてなり、
一方、当該ドープされた多結晶質シリコン、ゲルマニウ
ム又はＳｉ−Ｇｅ層もまた該三者の中から択一的に選ば
れてなり、このドープの多結晶質シリコン、ゲルマニウ
ム、又はＳｉ−Ｇｅ層に３価のイオンをドープしてＰ型
トランジスターを製造してもよく、又は５価のイオンを
ドープしてｎ型トランジスターを製造してもよく、この
５価のイオンが燐又は砒素（Ａｓ）であることを特徴と
した請求項４に記載の製造方法。8. The glass is a conventional glass, while the low resistance material is a high temperature metal such as chromium, tungsten, metal silicide, or doped polycrystalline silicon.
It may be germanium or Si-Ge alloy, and
The grown undoped polycrystalline silicon, germanium, or Si-Ge layer is made of silicon, germanium,
Or, one of the three choices of Si-Ge is selected,
On the other hand, the doped polycrystalline silicon, germanium or Si-Ge layer is also selected as an alternative from the three, and the doped polycrystalline silicon, germanium or Si-Ge layer is P-type transistors may be manufactured by doping with trivalent ions, or n-type transistors may be manufactured by doping with pentavalent ions, and the pentavalent ions are phosphorus or arsenic (As). The manufacturing method according to claim 4, wherein the manufacturing method is present.
100nmの厚さからなり、また当該成長されたアンドープ
の多結晶質シリコン、ゲルマニウム又はＳｉ−Ｇｅ層は
好ましくは20〜200nmの厚さからなり、そして当該再成
長されたドープの多結晶質シリコン、ゲルマニウム又は
Ｓｉ−Ｇｅ層は好ましくは20〜100nmの厚さからなり、
該ドープの多結晶質Ｓｉ−Ｇｅ層をＨＦ/ＨＮＯ3/ＣＨ3
ＣＯＯＨ溶液を用いてアンドープの多結晶質シリコン層
上に選択的にエッチングしてなることを特徴とした請求
項４に記載の製造方法。9. The gate dielectric layer is preferably between 30 and
100 nm thick, and said grown undoped polycrystalline silicon, germanium or Si-Ge layer is preferably 20-200 nm thick and said regrown doped polycrystalline silicon, The germanium or Si-Ge layer preferably has a thickness of 20-100 nm,
The polycrystalline Si-Ge layer of the doped HF / HNO 3 / CH 3
5. The method according to claim 4, wherein the undoped polycrystalline silicon layer is selectively etched with a COOH solution.
（ＵＨＶ/ＣＶＤ）、低圧化学気相溶着法（ＬＰＣＶ
Ｄ）、分子ビーム配向重複成長法（ＭＢＥ）又はガス源
ＭＢＥが用いられ、その中、低温絶縁層は500℃下にお
いて成長され、そして多結晶質シリコン、ゲルマニウム
又はＳｉ−Ｇｅ層の低温成長又はドープは500℃以下の
温度で行われ、その成長過程がまた約１ｍ torrの極め
て低い成長圧力下で行われることを特徴とした請求項４
に記載の製造方法。10. The growth method is ultra-vacuum chemical vapor deposition (UHV / CVD), low pressure chemical vapor deposition (LPCV).
D), Molecular Beam Directed Overgrowth (MBE) or gas source MBE is used, in which the low temperature insulating layer is grown at 500 ° C. and low temperature growth of polycrystalline silicon, germanium or Si-Ge layers. The dope is carried out at a temperature below 500 ° C. and the growth process is also carried out under a very low growth pressure of about 1 m torr.
The manufacturing method described in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042274A JP2682797B2 (en) | 1994-03-14 | 1994-03-14 | Method for manufacturing polycrystalline thin film transistor |
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| JP6042274A JP2682797B2 (en) | 1994-03-14 | 1994-03-14 | Method for manufacturing polycrystalline thin film transistor |
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| Publication Number | Publication Date |
|---|---|
| JPH0823099A true JPH0823099A (en) | 1996-01-23 |
| JP2682797B2 JP2682797B2 (en) | 1997-11-26 |
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| JP2682797B2 (en) | 1997-11-26 |
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