JPH08235128A - 並列処理装置 - Google Patents

Abstract

(57)【要約】 【目的】複数の処理装置から成る並列計算機において、
予めプログラムを各処理装置に固定的に割付ける場合、
処理状況により生じる処理装置の無駄な待ち時間を減ず
る。 【構成】複数の処理装置の処理の実行状況を監視する手
段と、該監視手段の出力に応じて、処理を完了した状態
にある処理装置に、処理されていないプログラムを動的
に割り当てる動的割当手段とを並列処理装置に設ける。 【効果】処理を完了した状態にある処理装置へ未処理プ
ログラムを動的に割り付けることができ、処理装置を効
率的に稼働させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列処理装置に係り、特
にデータ処理装置に好適な並列処理装置に関する。

【０００２】

【従来の技術】プログラムには複数の処理を並列に実行
できる部分が多数ある。この場合、並列実行部分の処理
が、例えば配列の要素明の演算のように規則的であれ
ば、Ｃｒａｙ−１等のベクトルプロセッサで採用されて
いるパイプライン処理方式を用いて、規則正しい多数の
演算を一括して連続的に処理させることで効率良く高速
化が実現できる。

【０００３】しかし、並列実行部分の処理が規則的でな
い場合も数多く存在する。例えば、回路解析プログラム
のデバイスモデル計算では多くのトランジスタに関する
演算を並列に実行可能であるが、トランジスタの種類等
により演算が不規則となる。

【０００４】このような場合の処理では、パイプライン
処理方式の効果が充分得られず、高速化が困難である。

【０００５】このため、並列実行部分を多数の処理単位
に分解し、多数の処理装置で同時に実行させて高い演算
性能を得る並列処理方式の開発がさかんに行われてい
る。

【０００６】このとき、並列に実行できる多数の処理単
位を各処理装置へ割当てて処理させるが、従来の装置は
この割当てがプログラムで前もって指定されていた。し
かし、実行時に動的に割当てる点については充分配慮さ
れていなかった。

【０００７】

【発明が解決しようとする課題】上記従来技術は、各処
理装置への処理の割当てを実行時に動的に割当てる点に
ついての配慮がなされておらず次のような問題点があっ
た。

【０００８】並列処理装置では、一般的に、処理装置の
台数は数十から数百、あるいは数千から数万台と広範囲
の構成が考えられる。このとき、各処理装置への処理の
割当てがプログラムで固定的に指定される場合には、プ
ログラム作成時点で仮定した台数と、プログラムを実際
に実行する時点での台数とが不一致のとき、処理装置の
台数が不足していてプログラムが実行できなかったり、
あるいは台数が多過ぎて遊んでしまう。このため、実際
に実行する時点での台数に合わせてプログラムレベルで
修正する必要があった。

【０００９】また、処理装置の台数が非常に多くなった
場合には故障発生の確率が高くなるが、故障が発生した
処理装置に割当てられた処理を他の処理装置へ再割当て
して処理を続行させることができないため信頼性が低い
という問題点があった。

【００１０】本発明の目的は、各処理装置への処理の割
当てを実行時に動的に行い、更に、処理装置が動作中に
故障等により動作不能状態になった場合、動作可能な他
処理装置へ処理の再割当てが可能なような並列処理装置
を提供することにある。

【００１１】

【課題を解決するための手段】上記目的は、プログラム
の指令に基づき処理に必要な情報を記憶装置から読出す
読出し手段各処理装置が処理を割当てられて動作中かど
うかの状態を保持する第１の保持手段と、各処理装置が
故障等により処理の起動が不能かどうかの状態を保持す
る第２の保持手段と、各処理装置に割当てた処理を実行
するに必要な情報を保持する第３の保持手段と、第１と
第２の保持手段からの情報を入力して各処理装置の状態
を検出する検出手段と、上記検出手段からの状態検出情
報と、読出し手段から入力される処理に必要な情報に基
づき各処理装置へ処理の割当て行い、また、上記検出手
段からの状態検出情報と、第３の保持手段からの処理に
必要な情報に基づき処理装置へ処理の再割当てを行う割
当て手段とで構成することにより達成される。

【００１２】

【作用】読出し手段により記憶装置から読出した処理を
各処理装置へ割当てて実行するが、その際、第１と第２
の保持手段に保持された処理装置の状態に基づき、検出
手段は故障がなくかつ動作中でない処理装置番号を割当
て手段に送出する。割当て手段はこの処理装置番号に基
づき順次処理を割当てるが、このとき、処理装置へ、処
理に必要な情報を読出し手段から取出して転送すると同
時に、同じ情報を処理装置番号に対応する第３の保持手
段にセットしておき、また、対応する第１の保持手段を
動作状態にセットする。なお、処理装置での実行が終了
すると第１の保持手段は非動作状態にセットされ、ま
た、実行中に故障等があれば対応する第２の保持手段は
起動不能状態にセットされる。

【００１３】また、処理装置で実行中に第２の保持手段
が起動不能状態にセットされた場合、検出手段はその処
理装置番号を検出して割当て手段に送出する。割当て手
段はこの処理装置番号に基づき処理の再割当てを行う
が、この際の処理に必要な情報は検出された処理装置番
号に対応する第３の保持手段から取出す。

【００１４】このように制御することによって、プログ
ラム実行時に動的に処理の割当てが可能となり、更に、
処理装置での故障等による処理の再割当てが可能とな
る。

【００１５】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は本発明の一実施例の概略構成図である。図
中、１は主記憶、２は記憶制御２−１〜７は主記憶１を
アクセスするためのポート３は入出力プロセッサ、４は
ホストプロセッサ、５はプロセッサエレメント（ＰＦ）
制御回路、５−１はプリフェッチバッファ、５−２はマ
イクロコンピュータ、５−３は各ＰＥ毎の動作状態を保
持するラッチ群、５−４は各ＰＥ毎に、故障等により処
理開始の起動が不能かどうかの状態を保持するラッチ
群、５−５は、各ＰＥ毎に、ＰＥに割当てられたあるま
とまった処理単位（これをブロックと呼び各ブロックは
並列に実行できるものとする。）に関する情報を保持す
るレジスタ群、５−６は各ＰＥの動作状態をサーチする
回路、５−７は起動不能状態をサーチする回路、６〜９
は番号０〜３のＰＥ、６−１〜９−１はローカル記憶、
６−２〜９−２はプロセシングユニット（ＰＵ）、ｌ１
〜ｌ９，ｌ１０−１−Ｄ〜３，ｌ１０−２，ｌ１０−３
−０〜３、ｌ１０−４−０〜３は信号線である（図中で
は信号線の符号として英語の小文字の筆記体の「エル」
を用いているが、明細書中では「ｌ」を用いる）。な
お、図１ではプロセッサエレメント台数を４とした構成
であるが、一般的には、４台に限定する必要はなく実現
可能な範囲であれば何台でも良い。

【００１６】次に、図１の概略構成図に基づき概略動作
を説明するが、図６に示すような簡単な処理例を仮定し
て説明する。図中、１は主記憶、以下は実行に先だって
主記憶１に格納される情報であるが、１００−１〜ｎは
入出力データ、アドレスリスト、プログラムから構成さ
れるｎ個のブロック、１００−１−１〜１００−ｎ−１
は各ブロックに対応する入出力データ、１００−１−２
〜１００−ｎ−２は各ブロックに対応するアドレスリス
トとプログラム、１０１−１〜ｎはＭＳ（主記憶１）読
出し先頭アドレス、ＬＳ（ローカル記憶６−１〜９−
１）書込み先頭アドレスＭＳからＬＳへ転送するデータ
量を示すサイズとから構成される各ブロックに対応する
ブロック情報、１０２はブロック情報１０１−１〜ｎが
格納されている先頭アドレス、１０３は処理すべきブロ
ック数（この場合ｎ）である。

【００１７】ここで、アドレスリストは対応するブロッ
クのプログラムで参照する入出力データのアドレスを指
定するリストである。例えば、FORTRANのサブルーチン
がブロックに対応するものとすれば、サブルーチンの引
数で指定されるデータが上記の入出力データに相当し、
この入出力データをアクセスする場合のアドレス情報が
上記のアドレスリストに相当する。

【００１８】また、各ブロックに対応するアドレスリス
トとプログラムは主記憶から、割当てられたＰＥのロー
カル記憶へ転送されるが、その際、ＭＳ読出し先頭アド
レスは主記憶に格納されている対応するブロックのアド
レスリストとプログラムの先頭アドレスを指定し、ま
た、ＬＳ書込みアドレスはローカル記憶に格納される先
頭アドレスを指定するものとする。なお、この場合アド
レスリストとプログラムは主記憶上で連続して格納され
ているものと仮定する。

【００１９】ホストプロセッサ４は処理ブロック数１０
３と先頭アドレス１０２をＰＥ制御回路５に転送して処
理開始を指示する、その後、ＰＥ制御回路５は先頭アド
レス１０２に基づき主記憶１からブロック情報１０１−
１〜ｎを順次読出して、ブロック情報１０１−１から順
次各ＰＥのローカル記憶の固定アドレスに転送して起動
開始信号を送出する。起動開始信号を受付けた各ＰＥ
は、ローカル記憶の固定アドレスにセットされたブロッ
ク情報に基づき以下のように処理を行う。即ち、ブロッ
ク情報にあるＭＳ読出し先頭アドレスで指定された主記
憶上のアドレスから対応するアドレスリストとプログラ
ムを読出して、ブロック情報にあるＬＳ書込み先頭アド
レスで指定されたローカル記憶上のアドレスに書込む。
なお、主記憶上から読出すアドレスリストとプログラム
の量は、ブロック情報にあるサイズで指定されるものと
する。そして、ローカル記憶に読出したプログラムに従
って処理を開始するが、その際、主記憶上の対応する入
出力データをアクセスする場合は、先程主記憶から読出
したアドレスリストの情報を用いて行うものとする。な
お、プログラムの実行途中で得られる中間結果データは
ローカル記憶上に格納することが考えられるが、このよ
うな場合には、主記憶とローカル記憶を別々にアクセス
する命令をサポートする必要がある。ＰＥでは処理が終
了するとＰＥ制御回路５へ終了信号を送出する。そし
て、ＰＥ制御回路５は未処理のブロックがあれば新たな
ブロックのブロック情報をＰＥへ転送して起動信号を送
出する。このようにして処理ブロック数１０３で指定さ
れた全ブロックの処理を終了すると、ＰＥ制御回路５は
ホストプロセッサへ終了信号を送出して動作を終了する
ものとする。ここで、各ブロックの処理を各ＰＥへ割当
てて処理を行うが、この割当てに関する制御は本発明の
特徴であり、動作状態保持ラッチ群５−３、起動不能状
態保持ラッチ群５−４、ブロック情報保持レジスタ群５
−５、動作状態サーチ回路５−６，起動不能状態サーチ
回路５−７を用いて行う。以上では、図２〜図５を用い
て、各ブロック処理のＰＥへの割当て制御を中心にして
実施例を詳細に説明する。

【００２０】図２は図１で示したプロセッサエレメント
（ＰＥ）制御回路５の構成例である。図中、５−１はプ
リフェッチバッファ、５−２はマイクロプロセッサ、５
−３−０〜５−３−３は各々プロセッサエレメント（Ｐ
Ｅ）番号０〜３に対応する動作状態保持ラッチ、５−４
−０〜３は各々ＰＥ番号０〜３に対応する起動不能状態
保持ラッチ、５−５−０〜３は各々ＰＥ番号０〜３に対
応するブロック情報保持レジスタ、５−６は動作状態サ
ーチ回路、５−７は起動不能状態サーチ回路、５−１
０，５−１４，５−２０，５−２３〜２６，５−２７，
５−２９〜３２はセレクタ、５−１１，５−１３，５−
１５−１〜２，５−１８，５−３３はレジスタ、５−１
２はカウントアップ回路、５−１７はカウントダウン回
路、５−１６はゼロ検出回路、５−１９，５−２１〜２
２，５−２７〜２８はデコーダ、ｌ４−１〜４，ｌ５−
１〜２，ｌ１０−１−０〜３，ｌ１０−２，ｌ１０−３
−０〜３，ｌ１０−４−０〜３，ｌ５０−１〜４，ｌ５
０−５−１〜２，ｌ５０−６〜１９は信号線である。図
３は図２に示したＰＥ制御回路５の主要な動作を示す制
御フロー図である。また、図４と図５は、各々、図２に
示した動作状態サーチ回路５−６，起動不能状態サーチ
回路５−７の構成例である。なお、図４に於て、５−３
−０〜３は各々、ＰＥ番号０〜３に対応する動作状態保
持ラッチ（図２に図示），５−４−０〜３は各々、ＰＥ
番号０〜３に対応する起動不能状態保持ラッチ（図２に
図示）５−３４〜３５，５−４５はＯＲ回路、５−３６
〜３９，５−４４，５−４６〜４７，はＡＮＤ回路、５
−４０〜４３，５−４８〜５３はＮＯＴ回路，ｌ５０−
５−１〜２，ｌ５０−１２は信号線である。

【００２１】また、図５に於て、５−３−０〜３と５−
４−０〜３は図４と同様であり、５−５０，５−５２〜
５６，５−６０〜６１はＡＮＤ回路、５−５１，５−５
９はＯＲ回路、５−５７〜５８，５−６２はＮＯＴ回
路、ｌ５０−７〜８，ｌ５０−１３は信号線である。

【００２２】ホストプロセッサ４より、信号線ｌ４−４
を介して、図６で示したような処理を指定する命令がＰ
Ｅ制御回路５に入力されると、デコーダ５−１９で解読
され、信号線ｌ５０−１５を介してマイクロコンピュー
タ５−２にその旨が伝達される。すると、マイクロコン
ピュータ５−２はＰＥ番号０〜３のうち全てが起動不能
かどうかを、起動不能状態サーチ回路５−７から出力さ
れる信号線ｌ５０−７に基づきチェックする。信号線ｌ
５０−７は図５に示すように、起動不能状態保持ラッチ
５−４−０〜３が全てＯＮのとき、即ち、全ＰＥが起動
不能状態のときＯＮとなる。

【００２３】従って、信号線ｌ５０−７がＯＮのとき
は、全ＰＥが起動不能状態であり、ホストプロセッサ４
からの命令を実行できない。このため、マイクロコンピ
ュータ５−２は信号線ｌ４−３を介して処理不可をホス
トプロセッサ４へ報告して終了する。一方、信号線ｌ５
０−７がＯＦＦのときは、信号線ｌ４−３を介してホス
トプロセッサ４へ処理可能を報告すると、ホストプロセ
ッサ４は信号線ｌ４−１，セレクタ５−１４を介して、
処理ブロック数１０３（図６参照）をレジスタ５−１５
−２へ、また、信号線ｌ４−１，セレクタ５−１０を介
して先頭アドレス１０２（図６参照）をレジスタ５−１
１へセットする。その後、レジスタ５−１１にセットし
た先頭アドレスに基づき、カウントアップ回路５−１２
で順次アドレス更新しながら、信号線ｌ５−１を介して
ポート２−３に主記憶１への読出しアドレスを送出し、
ブロック情報（図６に図示した１０１−１〜ｎ）を主記
憶１から読出し、信号線ｌ５−２を介してプリフェッチ
バッファ５−１に順次格納する。上記のブロック情報の
読出しと並行して、図３に示した制御フローに従ってマ
イクロコンピュータ５−２が制御を行う。以下では図３
に従って動作を詳細に説明する。

【００２４】まず、Ｓ１００で全ブロックに対して各Ｐ
Ｅへ起動を掛けたかどうかチェックする。これは、レジ
スタ５−１５−２に最初セットした処理ブロック数を、
１ブロック起動を掛ける毎にカウントダウン回路５−１
７でカウントダウンして行き、値が０になったときゼロ
検出回路５−１６から出力される信号線ｌ５０−１がＯ
Ｎとなることにより全ブロックの起動終了を認識する。

【００２５】(1) 全ブロックの起動が終了していない場
合：この場合は、まず、Ｓ１０１で非動作中のＰＥがあ
るかどうかをチェックする。非動作中のＰＥが無ければ
非動作中のＰＥが出現するまで新たなブロックの起動を
待つが、この間に、Ｓ１０４で全ＰＥが起動不能状態か
どうかをチェック（信号線ｌ５０−７で認識）する。全
ＰＥが起動不能であれば、マイクロコンピュータ５−２
は信号線ｌ４−２を介してホストプロセッサ４へ異常終
了を報告し、実行中の処理を中断する。

【００２６】なお、各ＰＥはブロックの処理中にマシン
チェック等の動作不能要因を検出すると、信号線ｌ１０
−４−０〜３（ＰＥ番号０〜３に対応），セレクタ５−
２９〜３１を介して対応する起動不能状態保持ラッチ５
−４−０〜３をＯＮにするものとする。

【００２７】次に、非動作中のＰＥが有る場合の処理手
順を記すが、ここで、非動作中のＰＥが有るかどうかは
次のようにして認識する。

【００２８】即ち、動作状態を保持ラッチと、動作状態
保持ラッチと対応する起動不能状態保持ラッチが共にＯ
ＦＦのものがあれば非動作中のＰＥが有るものとする。
なお、動作状態保持ラッチは対応するＰＥへの起動が掛
かる（信号線ｌ１０−１−０〜３を介して起動信号が送
出とＯＮとなり、ＰＥでの処理が終了する（信号線ｌ１
０−３−０〜３）を介して終了信号を受取る）とＯＦＦ
になるものとする。具体的には、非動作中のＰＥが有る
かどうかの情報は、図４に図示した動作状態サーチ回路
５−６に基づき信号線ｌ５０−５−１を介してマイクロ
コンピュータ５−２に転送されて認識される。

【００２９】非動作中のＰＥがあれば、まず図３に図示
したＳ１０２でプリフェッチバッファ５−１に必要とす
るブロック情報が前もって主記憶１から読出されていれ
ば、引続いてＳ１０３の処理を行う。前もって読出され
ていなければ読出されるまで待って、Ｓ１０３の処理を
行う。

【００３０】次に、Ｓ１０３での処理手順を記す。ま
ず、動作状態サーチ回路５−６から信号線ｌ５０−１２
を介して出力される非動作中のＰＥ番号の（非動作中Ｐ
Ｅが複数あれば、その中から１つを選択）のエンコード
情報をデコーダ５−２１に入力する。ここで、エンコー
ド情報は図４の信号線ｌ５０−１２のビット０とビット
１に図示したように２ビットで作成され、 ビット０＝０，ビット１＝０のときＰＥ番号０ 〃 ＝０， 〃 ＝１ 〃 ＰＥ番号１ 〃 ＝１， 〃 ＝０ 〃 ＰＥ番号２ 〃 ＝１， 〃 ＝１ 〃 ＰＥ番号３を指定するも
のとする。そして、マイクロコンピュータ５−２が信号
線ｌ５０−３を介してイネーブル信号をセレクタ５−２
１に送出すると、前述のエンコード情報が解読され、信
号線ｌ１０−１−０〜３のどれかがＯＮとなり対応する
ＰＥへ起動信号が送出する。このとき同時に、動作状態
保持ラッチ５−３−０〜３のうち対応するラッチをＯＮ
にして動作状態とする。

【００３１】並行して、プリフェッチバッファ５−１か
らブロック情報を読出し、信号線ｌ５０−１０，セレク
タ５−２０，信号線ｌ１０−２を介して各ＰＥへブロッ
ク情報を送出する。このとき、同時に、上記ブロック情
報をブロック情報保持レジスタ５−５−０〜３のうち対
応するレジスタへセットする。その後、Ｓ１００へ戻り
全ブロックの起動が終了していない場合の処理手順が終
了する。

【００３２】(2) 全ブロックの起動が終了した場合：こ
の場合はまず、Ｓ１０６で動作中のＰＥが有るかどうか
チェックする。これは、マイクロプロセッサ５−２が、
動作状態サーチ回路５−６から信号線ｌ５０−５−２を
介し転送される情報に基づいて認識する。

【００３３】このとき、信号線ｌ５０−５−２は、図４
に図示したように動作状態保持ラッチ５−３−０〜３の
うち、どれか１つでもＯＮのものがあればＯＮとなり、
動作中のＰＥが有ることを示す。

【００３４】動作中のＰＥが無ければ、マイクロプロセ
ッサ５−２は全ブロックの処理が正常に終了したと認識
し、信号線ｌ４−２を介してホストプロセッサ４へ正常
終了報告を行う。

【００３５】動作中のＰＥが有れば、Ｓ１０７で全ＰＥ
が起動不能状態かどうかチェックする。もし、全ＰＥが
起動不能状態であれば前述したＳ１０５の処理を行う。
全ＰＥが起動不能状態で無ければＳ１０８の処理を行
う。このＳ１０８ではＰＥ起動後にＰＥでマシンチェッ
ク等の動作不能要因が発生し、対応する動作不能状態保
持ラッチがＯＮになっているかどうかをチェックする。

【００３６】具体的には、図５に図示したように、起動
不能状態保持ラッチ（５−４−０〜３）がＯＮで、か
つ、対応する動作状態保持ラッチ（５−３−０〜３）が
ＯＮのものがあれば、信号線ｌ５０−８がＯＮとなり、
実行中に起動不能ＰＥが発生したことがマイクロプロセ
ッサ５−２へ報告される。

【００３７】実行中に起動不能ＰＥが発生していなけれ
ばＳ１０６へ戻り、発生していればＳ１０９の処理を行
う。Ｓ１０９では前述のＳ１０１の処理と同様にして、
非動作中のＰＥが有るかどうかチェックする。

【００３８】非動作中のＰＥが無ければ、非動作中のＰ
Ｅが出現するまで待つが、この間に全ＰＥが起動不能状
態になっているかがチェックされ、もし、全ＰＥが起動
不能状態であれば前述のＳ１０５の処理を行って異常終
了する。

【００３９】一方、非動作中のＰＥがあればＳ１１０，
Ｓ１１２の処理を行ってＳ１０６に戻る。まず、Ｓ１１
０では実行中に発生した起動不能ＰＥに対応する動作状
態保持ラッチをＯＦＦにする。

【００４０】具体的には、起動不能状態サーチ回路５−
７から信号線ｌ５０−１３を介して出力される実行中に
発生した起動不能ＰＥ番号（複数あればその中から１つ
を選択）のエンコード情報を、レジスタ５−３３にセッ
トする。

【００４１】なお、エンコード方式は前述した非動作中
ＰＥ番号の場合と同様であり、具体的な論理構成は図５
を参照されたい。

【００４２】そして、レジスタ５−３３にセットしたＰ
Ｅ番号のエンコード情報を信号線ｌ５０−１４を介して
デコーダ５−２２に入力する。そして、マイクロコンピ
ュータ５−２が信号線ｌ５０−４を介してデコーダ５−
２２にイネーブル信号を送出すると、エンコード情報が
デコードされる。そして、デコード情報がセレクタ５−
２３〜２６を介して対応するＰＥの動作状態保持ラッチ
のリセット端子に入力されてＯＦＦとなる。

【００４３】続いて、Ｓ１１２の処理を行う。

【００４４】基本的な動作は前述したＳ１０３と同様で
あるが、以下の点が異なる。即ち、Ｓ１０３に於ては、
ブロック情報をプリフェッチバッファ５−１から取出し
たが、Ｓ１１２ではレジスタ５−３３にセットしたＰＥ
番号のエンコード情報に基づき、ブロック情報保持レジ
スタ５−５−０〜３の中から対応するブロック情報をセ
レクタ５−２７を介して取出す点が異なる。

【００４５】以上で本発明の一実施例に基づく動作説明
を終了する。以上の説明は、図６に示した処理例を基に
した動作説明であるが、一般的には図６に示した処理例
に限定される必要はない。

【００４６】例えば、図６では各ブロックの処理のプロ
グラムは各ブロック毎にＰＥで別々に主記憶からローカ
ル記憶に読出しているが、もし、各ブロックに共通であ
れば、前もってブロードキャストして置くことが考えら
れる。また、入力データについても、共通データがあれ
ば同様のことが考えられる。

【００４７】さらに、各ＰＥでのプログラムの実行途中
で必要となるデータを必要に応じて主記憶から読出すの
ではなく、プログラムの開始前に前もって必要なデータ
を一括して主記憶からローカル記憶に読出しておき、プ
ログラムの実行中は極力主記憶をアクセスしないように
する方式も考えられる。また、図６では、ホストプロセ
ッサ４が複数のブロックをひとまとめにして、一括して
処理するようにプロセッサエレメント制御回路５に指示
するが、各ブロック毎に指示する方式も考えられる。

【００４８】例えば、共通データをブロードキャストす
る場合の処理は次のように行う。

【００４９】ホストプロセッサ４より、信号線ｌ４−４
を介して、ブロードキャストを指定する命令がＰＥ制御
回路５に入力されると、デコーダ５−１９で解読され、
信号線ｌ５０−１６を介してマイクロコンピュータにそ
の旨が伝達される。同時に、ホストプロセッサ４は、信
号線ｌ４−１を介して、読出すべき主記憶の先頭アドレ
スをレジスタ５−１１へ、転送するデータサイズをレジ
スタ５−１５−２へ、また、ローカル記憶に書込むべき
先頭アドレスをレジスタ５−１５−１にセットする。な
お、ここでは、転送するデータのアドレス付けは主記憶
上、ローカル記憶上ともに連続アドレスを仮定する。そ
の後、レジスタ５−１５−１にセットされた先頭アドレ
スを、信号線ｌ５０−９，セレクタ５−２０，信号線ｌ
１０−２を介して全ＰＥへ転送する。引続いて、レジス
タ５−１１にセットされた先頭アドレスをカウントアッ
プ回路５−１２でカウントアップしながら、主記憶から
順次データをプリフェッチバッファ５−１に読出し、レ
ジスタ５−１５−２にセットしたデータサイズだけデー
タを取出して信号線ｌ５０−１０，セレクタ５−２０、
信号線ｌ１０−２を介して全ＰＥへ転送してローカル記
憶に書込む。

【００５０】また、図２に於て、デコーダ５−２７とデ
コーダ５−２８は、ホストプロセッサ４から転送される
指令に基づき、起動不能状態保持ラッチ５−４−０〜３
をＯＮ／ＯＦＦするときに用いられるものである。な
お、ホストプロセッサ４が起動不能状態ラッチの５−４
−０〜３の状態を知る必要があれば、そのための機能は
容易に付加可能であり、動作状態保持ラッチ５−３−０
〜３についても同様のことが言える。

【００５１】図７は本発明の他の実施例の構成図であ
る。図７は図６にベクトル処理装置を組込んだ構成であ
り、１０はベクトル処理装置、２−８はベクトル処理装
置が主記憶１をアクセスするためのポート、ｌ１１はベ
クトル処理装置１０とポート２−８の間で、アドレスお
よび読出しデータ／書込みデータ等を転送するための信
号線、ｌ１２はベクトル処理装置１０とホストプロセッ
サ４の間で、制御情報（例えば、ホストプロセッサ４か
らベクトル処理装置１０への処理開始を指示する起動信
号、ベクトル処理装置１０からホストプロセッサ４への
処理終了信号等）を転送するための信号線であり、その
他は図６と同様である。なお、ベクトル処理装置１０と
しては、Ｃｒａｙ−１，ＨＩＴＡＣＳ−８１０等のベク
トル処理装置が考えられる。

【００５２】プログラムを実行する場合、並列処理に適
した処理はプロセッサエレメント制御回路５の制御の下
に、プロセッサエレメント番号０〜３で並列処理させ、
一方、ベクトル処理（パイプライン処理）に適した処理
はベクトル処理装置１０で処理されることにより、高速
化、高効率化が実現できる。

【００５３】なお、図７に於て、ベクトル処理装置１０
は、高度のパイプライン方式を採用した比較的大規模な
処理装置であり、一方、プロセッサエレメント番号０〜
３は比較的小規模の処理装置である。また、プロセッサ
エレメントの数は４台に限定する必要はなく、実際には
数十〜数百台で構成され、さらに、ベクトル処理装置も
複数台で構成することも考えられる。

【００５４】

【発明の効果】本発明によれば、各処理装置への処理の
割当てを実行時に動的に行うことが出来るため、利用者
は処理装置の台数および処理装置の番号を意識する必要
がなく、また、処理装置が動作中に故障等により動作不
能状態になった場合、動作可能な他処理装置へ処理の再
割当てが可能となるため信頼性を向上できる並列処理装
置を提供できるという効果があり、また、ベクトル処理
装置を組込み、ベクトル処理向きの処理をベクトル処理
装置で実行させ、また、並列処理向きの処理を並列処理
装置で実行させることによって、処理の内容に応じた負
荷分散が可能となり、高速化・高効率化が実現できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成図である。

【図２】図１に図示したプロセッサエメント制御回路の
構成例である。

【図３】本発明の一実施例の動作を説明するための制御
フローである。

【図４】図２に図示した動作状態サーチ回路と起動不能
状態サーチ回路の構成例である。

【図５】図２に図示した動作状態サーチ回路と起動不能
状態サーチ回路の構成例である。

【図６】本発明の一実施例の動作を説明するための処理
例である。

【図７】本発明の他の実施例の構成図を示す図である。

【符号の説明】

１…主記憶、２…記憶制御、３…入出力プロセッサ、４
…ホストプロセッサ、５…プロセッサエレメント制御回
路、５−１…プリフェッチバッファ、５−２…マイクロ
コンピュータ、５−３…各プロセッサエレメントの動作
状態を保持するラッチ群、５−４…各プロセッサエレメ
ントへの起動が不能かどうかの状態を保持するラッチ
群、５−６…動作状態をサーチする回路、５−７…起動
不能状態をサーチする回路。

フロントページの続き (72)発明者 田中 輝雄 東京都国分寺市東恋ケ窪１丁目280番地株 式会社日立製作所中央研究所内 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪１丁目280番地株 式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数の処理装置と、これらにより実行され
   るべき複数のプログラムを保持する手段と、該複数の処
   理装置への該複数のプログラムを割り当てる手段とを有
   し、該割り当て手段は、該複数の処理装置の処理の実行
   状況を監視する手段と、該監視手段の出力に応答して、
   処理を完了した状態にある一部の処理装置があるときに
   は、その一部の処理装置に対して該複数のプログラムの
   内、処理されていないプログラムを割り当てる動的割当
   手段とを有する並列処理装置。
2. 【請求項２】該割当手段は、該複数の処理装置が故障状
   態にあるか否かを監視する手段をさらに有し、該動的割
   当手段は、該処理状況を監視する手段と該故障状況を監
   視する手段との出力に基づいて、故障状態になく、処理
   完了状態にある処理装置を検出し、それらの処理装置に
   処理されていないプログラムを割り当てる手段を有する
   請求項１記載の並列処理装置。
3. 【請求項３】該動的割当手段は、いずれかのプログラム
   を割り当てた処理装置が故障状態になったときに、その
   プログラムを他の処理装置に再割当する手段を有する請
   求項１記載の並列処理装置。