JPH08236647A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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- JPH08236647A JPH08236647A JP7035655A JP3565595A JPH08236647A JP H08236647 A JPH08236647 A JP H08236647A JP 7035655 A JP7035655 A JP 7035655A JP 3565595 A JP3565595 A JP 3565595A JP H08236647 A JPH08236647 A JP H08236647A
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Abstract
(57)【要約】
【目的】 メモリセルトランジスタの書き込み／消去の
繰り返しの寿命を長くする。 【構成】 シリコン基板１１上に第１の酸化シリコン膜
１２を介してフローティングゲート１３が配置される。
フローティングゲート１３を被って第２の酸化シリコン
膜１５及び第３の酸化シリコン膜１６が形成される。フ
ローティングゲート１３上に第２の酸化シリコン酸化膜
１５及び第３のシリコン酸化膜１６を介してコントロー
ルゲート１７が配置される。ここで、第２の酸化シリコ
ン酸化膜１５はＣＶＤ法によって形成され、第３の酸化
シリコン膜１６は熱酸化によって形成される。そして、
第２の酸化シリコン膜１５は、第２の酸化シリコン膜１
５及び第３の酸化シリコン膜１６からなる絶縁膜全体の
３５〜４５％の膜厚に形成される。
繰り返しの寿命を長くする。 【構成】 シリコン基板１１上に第１の酸化シリコン膜
１２を介してフローティングゲート１３が配置される。
フローティングゲート１３を被って第２の酸化シリコン
膜１５及び第３の酸化シリコン膜１６が形成される。フ
ローティングゲート１３上に第２の酸化シリコン酸化膜
１５及び第３のシリコン酸化膜１６を介してコントロー
ルゲート１７が配置される。ここで、第２の酸化シリコ
ン酸化膜１５はＣＶＤ法によって形成され、第３の酸化
シリコン膜１６は熱酸化によって形成される。そして、
第２の酸化シリコン膜１５は、第２の酸化シリコン膜１
５及び第３の酸化シリコン膜１６からなる絶縁膜全体の
３５〜４５％の膜厚に形成される。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
とこのフローティングゲートに重なって配置されるコン
トロールゲートとを有する不揮発性半導体メモリ装置及
びその製造方法に関する。
とこのフローティングゲートに重なって配置されるコン
トロールゲートとを有する不揮発性半導体メモリ装置及
びその製造方法に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、ＦＮ伝導(Fowler-Nordheim tunnelling)
によってフローティングゲートからコントルールゲート
へ電荷を引き抜くことでデータの消去が行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、ＦＮ伝導(Fowler-Nordheim tunnelling)
によってフローティングゲートからコントルールゲート
へ電荷を引き抜くことでデータの消去が行われる。
【０００３】図９は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図１０は、そのＸ−Ｘ線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。Ｐ
型のシリコン基板１の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域２が短冊状
に形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の選択
酸化膜５は、選択酸化法によりフローティングゲート４
の中央部で厚く形成され、フローティングゲート４の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート４の端部で電界集中が生じ易い
ようにしている。複数のフローティングゲート４が配置
されたシリコン基板１上に、フローティングゲート４の
各列毎に対応してコントロールゲート６が配置される。
このコントロールゲート６は、一部がフローティングゲ
ート４上に重なり、残りの部分が酸化膜３を介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。コントロールゲート６の間の基板領域及びフロー
ティングゲート４の間の基板領域に、Ｎ型のドレイン領
域７及びソース領域８が形成される。ドレイン領域７
は、コントロールゲート６の間で分離領域２に囲まれて
それぞれが独立し、ソース領域８は、コントロールゲー
ト６の延在する方向に連続する。これらのフローティン
グゲート４、コントロールゲート６、ドレイン領域７及
びソース領域８によりメモリセルトランジスタが構成さ
れる。そして、コントロールゲート６上に、酸化膜９を
介して、アルミニウム配線１０がコントロールゲート６
と交差する方向に配置される。このアルミニウム配線１
０は、コンタクトホール１１を通して、ドレイン領域７
に接続される。そして、各コントロールゲート６は、ワ
ード線となり、コントロールゲート６と平行に延在する
ソース領域８は、ソース線となる。また、ドレイン領域
７に接続されるアルミニウム配線１０は、ビット線とな
る。
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図１０は、そのＸ−Ｘ線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。Ｐ
型のシリコン基板１の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域２が短冊状
に形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の選択
酸化膜５は、選択酸化法によりフローティングゲート４
の中央部で厚く形成され、フローティングゲート４の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート４の端部で電界集中が生じ易い
ようにしている。複数のフローティングゲート４が配置
されたシリコン基板１上に、フローティングゲート４の
各列毎に対応してコントロールゲート６が配置される。
このコントロールゲート６は、一部がフローティングゲ
ート４上に重なり、残りの部分が酸化膜３を介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。コントロールゲート６の間の基板領域及びフロー
ティングゲート４の間の基板領域に、Ｎ型のドレイン領
域７及びソース領域８が形成される。ドレイン領域７
は、コントロールゲート６の間で分離領域２に囲まれて
それぞれが独立し、ソース領域８は、コントロールゲー
ト６の延在する方向に連続する。これらのフローティン
グゲート４、コントロールゲート６、ドレイン領域７及
びソース領域８によりメモリセルトランジスタが構成さ
れる。そして、コントロールゲート６上に、酸化膜９を
介して、アルミニウム配線１０がコントロールゲート６
と交差する方向に配置される。このアルミニウム配線１
０は、コンタクトホール１１を通して、ドレイン領域７
に接続される。そして、各コントロールゲート６は、ワ
ード線となり、コントロールゲート６と平行に延在する
ソース領域８は、ソース線となる。また、ドレイン領域
７に接続されるアルミニウム配線１０は、ビット線とな
る。
【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応付けるようにしている。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応付けるようにしている。
【０００５】ところで、シリコン基板１、フローティン
グゲート４及びコントロールゲート６の間を絶縁する絶
縁膜３は、図１１に示すように、４種類の酸化シリコン
膜３ａ〜３ｄより構成される。第１の酸化シリコン膜３
ａは、シリコン基板１の表面を熱酸化することにより形
成され、シリコン基板１とフローティングゲート４との
間を絶縁する。尚、第１の酸化シリコン膜３ａは、フロ
ーティングゲート４が形成される際、フローティングゲ
ート４の下の部分を残して除去される。第２の酸化シリ
コン膜３ｂは、シリコン基板１の表面及びフローティン
グゲート４の側面を熱酸化することにより形成される。
第３の酸化シリコン膜３ｃは、第２の酸化膜３ｂ上にＣ
ＶＤ(Chemical Vapor Deposition)法により形成され
る。そして、第４の酸化シリコン膜３ｄは、第３の酸化
シリコン膜３ｃが形成された後、シリコン基板１を再度
熱酸化することにより、第２の酸化シリコン膜３ｂと第
３の酸化シリコン膜３ｃとの間に形成される。通常、Ｃ
ＶＤ法により形成される第３の酸化シリコン膜３ｃは、
膜の密度が粗く、熱酸化時には酸素イオンが透過しやす
いため、第３の酸化シリコン膜３ｃの下に新たな第４の
酸化シリコン膜３ｄが成長することになる。これらの第
２〜第４の酸化シリコン膜３ｂ〜３ｄは、３層構造を成
し、シリコン基板１とコントロールゲート６との間、フ
ローティングゲート４とコントロールゲート６との間を
絶縁する。即ち、３層構造の絶縁膜３でフローティング
ゲート４を被うことにより、フローティングゲート４と
コントロールゲート６との間の耐圧を高め、メモリセル
の書き込み動作及び読み出し動作時の誤動作、所謂ライ
トディスターブ及びリードディスターブを防止するよう
にしている。
グゲート４及びコントロールゲート６の間を絶縁する絶
縁膜３は、図１１に示すように、４種類の酸化シリコン
膜３ａ〜３ｄより構成される。第１の酸化シリコン膜３
ａは、シリコン基板１の表面を熱酸化することにより形
成され、シリコン基板１とフローティングゲート４との
間を絶縁する。尚、第１の酸化シリコン膜３ａは、フロ
ーティングゲート４が形成される際、フローティングゲ
ート４の下の部分を残して除去される。第２の酸化シリ
コン膜３ｂは、シリコン基板１の表面及びフローティン
グゲート４の側面を熱酸化することにより形成される。
第３の酸化シリコン膜３ｃは、第２の酸化膜３ｂ上にＣ
ＶＤ(Chemical Vapor Deposition)法により形成され
る。そして、第４の酸化シリコン膜３ｄは、第３の酸化
シリコン膜３ｃが形成された後、シリコン基板１を再度
熱酸化することにより、第２の酸化シリコン膜３ｂと第
３の酸化シリコン膜３ｃとの間に形成される。通常、Ｃ
ＶＤ法により形成される第３の酸化シリコン膜３ｃは、
膜の密度が粗く、熱酸化時には酸素イオンが透過しやす
いため、第３の酸化シリコン膜３ｃの下に新たな第４の
酸化シリコン膜３ｄが成長することになる。これらの第
２〜第４の酸化シリコン膜３ｂ〜３ｄは、３層構造を成
し、シリコン基板１とコントロールゲート６との間、フ
ローティングゲート４とコントロールゲート６との間を
絶縁する。即ち、３層構造の絶縁膜３でフローティング
ゲート４を被うことにより、フローティングゲート４と
コントロールゲート６との間の耐圧を高め、メモリセル
の書き込み動作及び読み出し動作時の誤動作、所謂ライ
トディスターブ及びリードディスターブを防止するよう
にしている。
【０００６】
【発明が解決しようとする課題】ところが、３層構造の
絶縁膜３によりフローティングゲート４が被われたメモ
リセルトランジスタにおいては、データの書き込み／消
去を繰り返すことのできる回数（サイクル寿命）が短く
なっている。測定によると、第１の酸化シリコン膜３ａ
の膜厚を１５０ に形成し、第２の酸化シリコン膜３ｂ
及び第３の酸化シリコン膜３ｃの膜厚をそれぞれ８０
及び１４０ に形成すると共に、第４の酸化シリコン膜
３ｄを２００ に形成した場合には、サイクル寿命が１
０＾4〜１０＾5程度であった。一般のプログラマブルメ
モリにおいては、データの書き込み／消去の繰り返しは
１０万回以上必要とされており１０＾4〜１０＾5程度で
は不十分である。
絶縁膜３によりフローティングゲート４が被われたメモ
リセルトランジスタにおいては、データの書き込み／消
去を繰り返すことのできる回数（サイクル寿命）が短く
なっている。測定によると、第１の酸化シリコン膜３ａ
の膜厚を１５０ に形成し、第２の酸化シリコン膜３ｂ
及び第３の酸化シリコン膜３ｃの膜厚をそれぞれ８０
及び１４０ に形成すると共に、第４の酸化シリコン膜
３ｄを２００ に形成した場合には、サイクル寿命が１
０＾4〜１０＾5程度であった。一般のプログラマブルメ
モリにおいては、データの書き込み／消去の繰り返しは
１０万回以上必要とされており１０＾4〜１０＾5程度で
は不十分である。
【０００７】そこで本発明は、絶縁膜の構成を適正化し
てメモリセルトランジスタのサイクル寿命を向上するこ
とを目的とする。
てメモリセルトランジスタのサイクル寿命を向上するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板上に電気的に独立して配置さ
れるフローティングゲートと、このフローティングゲー
トを被う絶縁膜と、この絶縁膜を介して上記フローティ
ングゲートの一端部上に重なるように配置されるコント
ロールゲートと、上記フローティングゲート及び上記コ
ントロールゲートに隣接する上記半導体基板の表面に形
成される逆導電型の半導体領域と、を備えた不揮発性半
導体メモリ装置であって、上記絶縁膜は、化学気相反応
で成膜された第１の酸化シリコン膜及び熱酸化で成膜さ
れた第２の酸化シリコン膜よりなる２層構造を成すこと
にある。そして、好ましくは、上記第１の酸化シリコン
膜が上記絶縁膜全体の膜圧の３５％乃至４５％の膜厚に
形成されることを特徴とする。
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板上に電気的に独立して配置さ
れるフローティングゲートと、このフローティングゲー
トを被う絶縁膜と、この絶縁膜を介して上記フローティ
ングゲートの一端部上に重なるように配置されるコント
ロールゲートと、上記フローティングゲート及び上記コ
ントロールゲートに隣接する上記半導体基板の表面に形
成される逆導電型の半導体領域と、を備えた不揮発性半
導体メモリ装置であって、上記絶縁膜は、化学気相反応
で成膜された第１の酸化シリコン膜及び熱酸化で成膜さ
れた第２の酸化シリコン膜よりなる２層構造を成すこと
にある。そして、好ましくは、上記第１の酸化シリコン
膜が上記絶縁膜全体の膜圧の３５％乃至４５％の膜厚に
形成されることを特徴とする。
【０００９】また、本発明の製造方法の特徴とするとこ
ろは、一導電型の半導体基板の表面を熱酸化して第１の
酸化シリコン膜を形成する工程と、上記第１の酸化シリ
コン膜上に第１の導電層を積層し、この第１の導電層を
所定のパターンにエッチングして電気的に独立したフロ
ーティングゲートを形成する工程と、上記半導体基板上
に酸化シリコンを化学気相成長させて上記フローティン
グゲートを被う第２の酸化シリコン膜を形成する工程
と、第２の酸化シリコン膜を形成した後、上記半導体基
板の表面を熱酸化して上記フローティングゲートと上記
第２の酸化シリコン膜との間に第３の酸化シリコン膜を
形成する工程と、上記第２及び第３の酸化シリコン膜を
介して第２の導電層を積層し、この第２の導電層を所定
のパターンにエッチングして上記フローティングゲート
と重なるコントロールゲートを形成する工程と、を含む
ことにある。
ろは、一導電型の半導体基板の表面を熱酸化して第１の
酸化シリコン膜を形成する工程と、上記第１の酸化シリ
コン膜上に第１の導電層を積層し、この第１の導電層を
所定のパターンにエッチングして電気的に独立したフロ
ーティングゲートを形成する工程と、上記半導体基板上
に酸化シリコンを化学気相成長させて上記フローティン
グゲートを被う第２の酸化シリコン膜を形成する工程
と、第２の酸化シリコン膜を形成した後、上記半導体基
板の表面を熱酸化して上記フローティングゲートと上記
第２の酸化シリコン膜との間に第３の酸化シリコン膜を
形成する工程と、上記第２及び第３の酸化シリコン膜を
介して第２の導電層を積層し、この第２の導電層を所定
のパターンにエッチングして上記フローティングゲート
と重なるコントロールゲートを形成する工程と、を含む
ことにある。
【００１０】
【作用】本発明によれば、フローティングゲートとコン
トロールゲートの間の絶縁膜を２層構造とし、第１の酸
化シリコン膜の割合を増やすことにより、メモリセルト
ランジスタのサイクル寿命を延ばすことができるように
なる。また、第１のシリコン酸化膜の膜厚を絶縁膜全体
の３５％〜４５％の範囲としたことにより、第２のシリ
コン酸化膜でフローティングゲートとコントロールゲー
トとの間の耐圧が確保される。従って、メモリセルトラ
ンジスタのサイクル寿命を長くできると同時に、フロー
ティングゲートからの電荷のリークやフローティングゲ
ートへの不要な電荷の飛び込みを防止することができ
る。
トロールゲートの間の絶縁膜を２層構造とし、第１の酸
化シリコン膜の割合を増やすことにより、メモリセルト
ランジスタのサイクル寿命を延ばすことができるように
なる。また、第１のシリコン酸化膜の膜厚を絶縁膜全体
の３５％〜４５％の範囲としたことにより、第２のシリ
コン酸化膜でフローティングゲートとコントロールゲー
トとの間の耐圧が確保される。従って、メモリセルトラ
ンジスタのサイクル寿命を長くできると同時に、フロー
ティングゲートからの電荷のリークやフローティングゲ
ートへの不要な電荷の飛び込みを防止することができ
る。
【００１１】さらに、本発明の製造方法によれば、フロ
ーティングゲートを形成した後、熱酸化することなく、
フローティングゲートを化学気相成長により形成される
第２のシリコン酸化膜で被い、その後に熱酸化によって
第３のシリコン酸化膜を形成するようにしたことで、フ
ローティングゲートが熱酸化時に変形しにくくなる。こ
のため、フローティングゲートが最適な形状を維持でき
るようになり、メモリセルトランジスタの特性の劣化を
防止することができる。
ーティングゲートを形成した後、熱酸化することなく、
フローティングゲートを化学気相成長により形成される
第２のシリコン酸化膜で被い、その後に熱酸化によって
第３のシリコン酸化膜を形成するようにしたことで、フ
ローティングゲートが熱酸化時に変形しにくくなる。こ
のため、フローティングゲートが最適な形状を維持でき
るようになり、メモリセルトランジスタの特性の劣化を
防止することができる。
【００１２】
【実施例】第１図は、本発明の不揮発性半導体メモリ装
置のメモリセルトランジスタの構造を示す断面図であ
る。Ｐ型のシリコン基板１１の表面に第１の酸化シリコ
ン膜１２が形成され、この第１の酸化シリコン膜１２上
に多結晶シリコンからなるフローティングゲート１３が
配置される。この第１のシリコン酸化膜１２は、シリコ
ン基板１１の表面を熱酸化することにより形成され、フ
ローティングゲート１３形成時のエッチングによりフロ
ーティングゲート１３の下以外の部分で膜厚が薄く形成
される。フローティングゲート１３上には、フローティ
ングゲート１３の端部で膜厚が薄くなる選択酸化膜１４
が形成される。この選択酸化膜１４は、フローティング
ゲート１３を形成する前にフローティングゲートとなる
多結晶シリコン層の表面を選択酸化することによって形
成される。これにより、フローティングゲート１２の角
部が鋭角に形成され、後述するコントロールゲート１７
側で電界集中が起きやすいようにしている。フローティ
ングゲート１３が形成されたシリコン基板１１上に、フ
ローティングゲート１３及び選択酸化膜１４を被って第
２の酸化シリコン膜１５が形成される。この第２の酸化
シリコン膜１５は、ＣＶＤ法により形成される。シリコ
ン基板１１（フローティングゲート１３を含む）と第２
の酸化シリコン膜１５との間には、第３の酸化シリコン
膜１６が形成される。この第３の酸化シリコン膜１６
は、第２の酸化シリコン膜１５をＣＶＤ法により形成し
た後に熱酸化することによって形成される。これによ
り、第２の酸化シリコン膜１５及び第３の酸化シリコン
膜１６からなる２層構造の絶縁膜が構成される。第３の
酸化シリコン膜１６上には、シリコン基板１１の表面か
らフローティングゲート１３上に跨り、多結晶シリコン
からなるコントロールゲート１７が形成される。そし
て、このコントロールゲート１７に隣接するシリコン基
板１１の表面に、Ｎ型の不純物が拡散されたドレイン領
域１８が形成され、同様に、フローティングゲート１３
に隣接するシリコン基板１１の表面にＮ型の不純物が拡
散されたソース領域１９が形成される。このドレイン領
域１８及びソース領域１９が、フローティングゲート１
３及びコントロールゲート１７と共にメモリセルトラン
ジスタを構成する。尚、このメモリセルトランジスタ
は、図９と同様にして、シリコン基板１１上に複数個が
行列配置され、メモリセルアレイを形成する。
置のメモリセルトランジスタの構造を示す断面図であ
る。Ｐ型のシリコン基板１１の表面に第１の酸化シリコ
ン膜１２が形成され、この第１の酸化シリコン膜１２上
に多結晶シリコンからなるフローティングゲート１３が
配置される。この第１のシリコン酸化膜１２は、シリコ
ン基板１１の表面を熱酸化することにより形成され、フ
ローティングゲート１３形成時のエッチングによりフロ
ーティングゲート１３の下以外の部分で膜厚が薄く形成
される。フローティングゲート１３上には、フローティ
ングゲート１３の端部で膜厚が薄くなる選択酸化膜１４
が形成される。この選択酸化膜１４は、フローティング
ゲート１３を形成する前にフローティングゲートとなる
多結晶シリコン層の表面を選択酸化することによって形
成される。これにより、フローティングゲート１２の角
部が鋭角に形成され、後述するコントロールゲート１７
側で電界集中が起きやすいようにしている。フローティ
ングゲート１３が形成されたシリコン基板１１上に、フ
ローティングゲート１３及び選択酸化膜１４を被って第
２の酸化シリコン膜１５が形成される。この第２の酸化
シリコン膜１５は、ＣＶＤ法により形成される。シリコ
ン基板１１（フローティングゲート１３を含む）と第２
の酸化シリコン膜１５との間には、第３の酸化シリコン
膜１６が形成される。この第３の酸化シリコン膜１６
は、第２の酸化シリコン膜１５をＣＶＤ法により形成し
た後に熱酸化することによって形成される。これによ
り、第２の酸化シリコン膜１５及び第３の酸化シリコン
膜１６からなる２層構造の絶縁膜が構成される。第３の
酸化シリコン膜１６上には、シリコン基板１１の表面か
らフローティングゲート１３上に跨り、多結晶シリコン
からなるコントロールゲート１７が形成される。そし
て、このコントロールゲート１７に隣接するシリコン基
板１１の表面に、Ｎ型の不純物が拡散されたドレイン領
域１８が形成され、同様に、フローティングゲート１３
に隣接するシリコン基板１１の表面にＮ型の不純物が拡
散されたソース領域１９が形成される。このドレイン領
域１８及びソース領域１９が、フローティングゲート１
３及びコントロールゲート１７と共にメモリセルトラン
ジスタを構成する。尚、このメモリセルトランジスタ
は、図９と同様にして、シリコン基板１１上に複数個が
行列配置され、メモリセルアレイを形成する。
【００１３】以上のメモリ装置におけるデータの書き込
み、消去及び読み出しの各動作は、例えば、以下のよう
にして行われる。書き込み動作においては、コントロー
ルゲート１７の電位を２Ｖ、ドレイン領域１８の電位を
０．８Ｖ、ソース領域１９の電位を１２Ｖとする。これ
により、ドレイン領域１８付近で発生するホットエレク
トロンがフローティングゲート１３側へ加速され、第１
のシリコン酸化膜１２を通してフローティングゲート１
３に注入されてデータの書き込みが成される。一方、消
去動作においては、ドレイン領域１８及びソース領域１
９の電位を０Ｖとし、コントロールゲート１７を１４Ｖ
とする。これにより、フローティングゲート１３内に保
持されている電荷が、フローティングゲート１３の角部
の鋭角部分からＦＮ伝導によって第３及び第４のシリコ
ン酸化膜１５、１６よりなる絶縁膜を突き抜けてコント
ロールゲート１７に放出されてデータが消去される。そ
して、読み出し動作においては、コントロールゲート１
７の電位を４Ｖとし、ドレイン領域１８を２Ｖ、ソース
領域１９を０Ｖとする。このとき、フローティングゲー
ト１３に電荷が注入されていると、フローティングゲー
ト１３の電位が低くなるため、フローティングゲート１
３の下にはチャネルが形成されずドレイン電流は流れな
い。逆に、フローティングゲート１３に電荷が注入され
ていなければ、フローティングゲート１３の電位が高く
なるため、フローティングゲート１３の下にチャネルが
形成されてドレイン電流が流れる。そこで、ドレイン領
域１８から流れ出す電流をセンスアンプにより検出する
ことでメモリセルトランジスタのオン／オフの判定、即
ち、書き込まれたデータの判定が成される。
み、消去及び読み出しの各動作は、例えば、以下のよう
にして行われる。書き込み動作においては、コントロー
ルゲート１７の電位を２Ｖ、ドレイン領域１８の電位を
０．８Ｖ、ソース領域１９の電位を１２Ｖとする。これ
により、ドレイン領域１８付近で発生するホットエレク
トロンがフローティングゲート１３側へ加速され、第１
のシリコン酸化膜１２を通してフローティングゲート１
３に注入されてデータの書き込みが成される。一方、消
去動作においては、ドレイン領域１８及びソース領域１
９の電位を０Ｖとし、コントロールゲート１７を１４Ｖ
とする。これにより、フローティングゲート１３内に保
持されている電荷が、フローティングゲート１３の角部
の鋭角部分からＦＮ伝導によって第３及び第４のシリコ
ン酸化膜１５、１６よりなる絶縁膜を突き抜けてコント
ロールゲート１７に放出されてデータが消去される。そ
して、読み出し動作においては、コントロールゲート１
７の電位を４Ｖとし、ドレイン領域１８を２Ｖ、ソース
領域１９を０Ｖとする。このとき、フローティングゲー
ト１３に電荷が注入されていると、フローティングゲー
ト１３の電位が低くなるため、フローティングゲート１
３の下にはチャネルが形成されずドレイン電流は流れな
い。逆に、フローティングゲート１３に電荷が注入され
ていなければ、フローティングゲート１３の電位が高く
なるため、フローティングゲート１３の下にチャネルが
形成されてドレイン電流が流れる。そこで、ドレイン領
域１８から流れ出す電流をセンスアンプにより検出する
ことでメモリセルトランジスタのオン／オフの判定、即
ち、書き込まれたデータの判定が成される。
【００１４】ここで、シリコン基板１１とコントロール
ゲート１７との間及びフローティングゲート１３とコン
トロールゲート１７との間の絶縁膜を構成する第２の酸
化シリコン膜１５及び第３の酸化シリコン膜１６は、第
３のシリコン酸化膜１６が第２のシリコン酸化膜１５よ
りも膜厚が厚く形成される。例えば、絶縁膜全体に対し
て、ＣＶＤ法による第２のシリコン酸化膜１５の比率が
４０％程度に形成される。測定によれば、図２に示すよ
うに、絶縁膜全体に対するＣＶＤ膜の比率を高くするほ
どメモリトランジスタのサイクル寿命が長くなることが
確認されており、１０＾5以上のサイクル寿命を確保す
るためには、ＣＶＤ膜の比率を３５％以上とすることが
必要である。ところが、ＣＶＤ法により形成されるシリ
コン酸化膜は、熱酸化により形成されるシリコン酸化膜
に比べて膜の密度が粗く耐圧が低いため、ＣＶＤ膜の比
率が高くなると、フローティングゲート１３とコントロ
ールゲート１７との間の耐圧が低下することになる。測
定によれば、図２に示すように、ＣＶＤ膜の比率が５０
％を越えるあたりで、フローティングゲート１３とコン
トロールゲート１７との間の耐圧は６Ｖ以下となること
が確認されている。通常のメモリセルトランジスタの読
み出し動作においては、上述したように、コントロール
ゲート１７の電位とフローティングゲート１３の電位を
決定するソース領域１９の電位との差が４Ｖであること
を考慮すると、フローティングゲート１３とコントロー
ルゲート１７との間の耐圧は、最低限６Ｖ（動作時の電
位差の１．５倍）程度必要である。従って、ＣＶＤ膜の
比率を５０％以上とすることは、素子の信頼性を確保す
る上で好ましくなく、ＣＶＤ膜、即ち、第２のシリコン
酸化膜１５の比率は３５〜４５％程度が最適と考えられ
る。
ゲート１７との間及びフローティングゲート１３とコン
トロールゲート１７との間の絶縁膜を構成する第２の酸
化シリコン膜１５及び第３の酸化シリコン膜１６は、第
３のシリコン酸化膜１６が第２のシリコン酸化膜１５よ
りも膜厚が厚く形成される。例えば、絶縁膜全体に対し
て、ＣＶＤ法による第２のシリコン酸化膜１５の比率が
４０％程度に形成される。測定によれば、図２に示すよ
うに、絶縁膜全体に対するＣＶＤ膜の比率を高くするほ
どメモリトランジスタのサイクル寿命が長くなることが
確認されており、１０＾5以上のサイクル寿命を確保す
るためには、ＣＶＤ膜の比率を３５％以上とすることが
必要である。ところが、ＣＶＤ法により形成されるシリ
コン酸化膜は、熱酸化により形成されるシリコン酸化膜
に比べて膜の密度が粗く耐圧が低いため、ＣＶＤ膜の比
率が高くなると、フローティングゲート１３とコントロ
ールゲート１７との間の耐圧が低下することになる。測
定によれば、図２に示すように、ＣＶＤ膜の比率が５０
％を越えるあたりで、フローティングゲート１３とコン
トロールゲート１７との間の耐圧は６Ｖ以下となること
が確認されている。通常のメモリセルトランジスタの読
み出し動作においては、上述したように、コントロール
ゲート１７の電位とフローティングゲート１３の電位を
決定するソース領域１９の電位との差が４Ｖであること
を考慮すると、フローティングゲート１３とコントロー
ルゲート１７との間の耐圧は、最低限６Ｖ（動作時の電
位差の１．５倍）程度必要である。従って、ＣＶＤ膜の
比率を５０％以上とすることは、素子の信頼性を確保す
る上で好ましくなく、ＣＶＤ膜、即ち、第２のシリコン
酸化膜１５の比率は３５〜４５％程度が最適と考えられ
る。
【００１５】続いて、本発明の不揮発性半導体メモリ装
置の製造方法を説明する。 第１工程：図３ Ｐ型のシリコン基板１１の表面を熱酸化して第１の酸化
シリコン膜１２を例えば１５０ の膜厚に形成する。さ
らに、第１の酸化シリコン膜１２上に、ＣＶＤ法により
多結晶シリコン層２１を例えば１７００ の膜厚に形成
する。そして、多結晶シリコン層２１の表面に耐酸化膜
となる窒化シリコン膜２２を形成し、この窒化シリコン
膜２２をパターニングしてフローティングゲート１３を
形成する位置に開口２３を形成する。
置の製造方法を説明する。 第１工程：図３ Ｐ型のシリコン基板１１の表面を熱酸化して第１の酸化
シリコン膜１２を例えば１５０ の膜厚に形成する。さ
らに、第１の酸化シリコン膜１２上に、ＣＶＤ法により
多結晶シリコン層２１を例えば１７００ の膜厚に形成
する。そして、多結晶シリコン層２１の表面に耐酸化膜
となる窒化シリコン膜２２を形成し、この窒化シリコン
膜２２をパターニングしてフローティングゲート１３を
形成する位置に開口２３を形成する。
【００１６】第２工程：図４ 窒化シリコン膜２２の開口２３部分で、多結晶シリコン
層２１の表面を選択酸化して選択酸化膜１４を形成す
る。その後、窒化シリコン膜２３はエッチングにより除
去する。 第３工程：図５ 多結晶シリコン層２３を選択酸化膜１４をマスクとして
エッチングし、選択酸化膜１４の下に角部が鋭角となる
フローティングゲート１３を形成する。このとき、選択
酸化膜１４の形成されていない部分については、第１の
酸化シリコン膜１２の一部、例えば１００ 程度の膜厚
を残すようにしている。
層２１の表面を選択酸化して選択酸化膜１４を形成す
る。その後、窒化シリコン膜２３はエッチングにより除
去する。 第３工程：図５ 多結晶シリコン層２３を選択酸化膜１４をマスクとして
エッチングし、選択酸化膜１４の下に角部が鋭角となる
フローティングゲート１３を形成する。このとき、選択
酸化膜１４の形成されていない部分については、第１の
酸化シリコン膜１２の一部、例えば１００ 程度の膜厚
を残すようにしている。
【００１７】第４工程：図６ シリコン基板１１上に、ＣＶＤ法によりフローティング
ゲート１３及び選択酸化膜１４を被い、第２の酸化シリ
コン膜１５を例えば膜厚１１５ に形成する。このＣＶ
Ｄ法としては、
ゲート１３及び選択酸化膜１４を被い、第２の酸化シリ
コン膜１５を例えば膜厚１１５ に形成する。このＣＶ
Ｄ法としては、
【００１８】
【数１】
【００１９】なる反応式に従うＴＥＯＳ(Tetraethyl Or
thosilicate)を用いた方法、または、処理温度が８００
℃程度で、
thosilicate)を用いた方法、または、処理温度が８００
℃程度で、
【００２０】
【数２】
【００２１】なる反応式に従うＨＴＯ(High Temperatur
e Oxide)が適している。 第５工程：図７ ＣＶＤ法による第２の酸化シリコン膜１５が形成された
シリコン基板１１を熱酸化することにより第３の酸化シ
リコン膜１６を例えば２００ の膜厚に形成する。この
熱酸化においては、第２の酸化シリコン膜１５の密度が
粗く酸素分子が透過しやすいことから、第２の酸化シリ
コン膜１５の下に酸化シリコンが成長する。ところで、
第２の酸化シリコン膜１６については、熱酸化の際に第
１の酸化シリコン膜１２とつながるため、この第１の酸
化シリコン膜１２と第３の酸化シリコン膜１６とをあわ
せた膜厚が２００ となるようにしている。この結果、
第２の酸化シリコン膜１５及び第３の酸化シリコン膜１
６からなる２層構造の絶縁膜は、３７０ の膜厚に形成
される。
e Oxide)が適している。 第５工程：図７ ＣＶＤ法による第２の酸化シリコン膜１５が形成された
シリコン基板１１を熱酸化することにより第３の酸化シ
リコン膜１６を例えば２００ の膜厚に形成する。この
熱酸化においては、第２の酸化シリコン膜１５の密度が
粗く酸素分子が透過しやすいことから、第２の酸化シリ
コン膜１５の下に酸化シリコンが成長する。ところで、
第２の酸化シリコン膜１６については、熱酸化の際に第
１の酸化シリコン膜１２とつながるため、この第１の酸
化シリコン膜１２と第３の酸化シリコン膜１６とをあわ
せた膜厚が２００ となるようにしている。この結果、
第２の酸化シリコン膜１５及び第３の酸化シリコン膜１
６からなる２層構造の絶縁膜は、３７０ の膜厚に形成
される。
【００２２】第６工程：図８ シリコン基板１１上に第１の酸化シリコン膜１２及び２
層構造の絶縁膜を介して多結晶シリコン層２４を例えば
３０００ の膜厚に形成する。そして、この多結晶シリ
コン層２４をパターニングしてフローティングゲート１
３と一部が重なるコントロールゲート１７を形成する。
層構造の絶縁膜を介して多結晶シリコン層２４を例えば
３０００ の膜厚に形成する。そして、この多結晶シリ
コン層２４をパターニングしてフローティングゲート１
３と一部が重なるコントロールゲート１７を形成する。
【００２３】この後、リン等のＮ型の不純物をフローテ
ィングゲート１３及びコントロールゲート１７をマスク
としてシリコン基板１１にセルフアライメント注入する
ことで、図１に示すように、ドレイン領域１８及びソー
ス領域１９が形成される。以上の製造方法によれば、フ
ローティングゲート１３が酸素雰囲気中に直接晒される
ことはないため、フローティングゲート１３が酸化され
て形状が大きく変化するのを防止できる。従って、フロ
ーティングゲート１３のコントロールゲート１７側に所
望の形状を有する突起が形成され、メモリセルトランジ
スタの特性の劣化が抑制される。
ィングゲート１３及びコントロールゲート１７をマスク
としてシリコン基板１１にセルフアライメント注入する
ことで、図１に示すように、ドレイン領域１８及びソー
ス領域１９が形成される。以上の製造方法によれば、フ
ローティングゲート１３が酸素雰囲気中に直接晒される
ことはないため、フローティングゲート１３が酸化され
て形状が大きく変化するのを防止できる。従って、フロ
ーティングゲート１３のコントロールゲート１７側に所
望の形状を有する突起が形成され、メモリセルトランジ
スタの特性の劣化が抑制される。
【００２４】
【発明の効果】本発明によれば、フローティングゲート
とコントロールゲートとの間の絶縁膜を２層構造とした
ことにより、フローティングゲートとコントロールゲー
トとの間の耐圧を低下させることなくメモリセルトラン
ジスタのサイクル寿命を向上することができる。
とコントロールゲートとの間の絶縁膜を２層構造とした
ことにより、フローティングゲートとコントロールゲー
トとの間の耐圧を低下させることなくメモリセルトラン
ジスタのサイクル寿命を向上することができる。
【００２５】また、ＣＶＤ法によりシリコン酸化膜を形
成した後に熱酸化するようにしたことで、熱酸化の際に
鋭角な突起を有するフローティングゲートが酸素雰囲気
に直接晒されることがなくなるため、フローティングゲ
ートの形状が製造工程中で大きく変わるのを防止でき
る。従って、信頼性が高く、動作性能の優れた不揮発性
半導体メモリ装置を提供することができる。
成した後に熱酸化するようにしたことで、熱酸化の際に
鋭角な突起を有するフローティングゲートが酸素雰囲気
に直接晒されることがなくなるため、フローティングゲ
ートの形状が製造工程中で大きく変わるのを防止でき
る。従って、信頼性が高く、動作性能の優れた不揮発性
半導体メモリ装置を提供することができる。
【図１】本発明の不揮発性半導体メモリ装置のメモリセ
ルトランジスタの構造を示す断面図である。
ルトランジスタの構造を示す断面図である。
【図２】絶縁膜の構成の差によるメモリセルトランジス
タの動作特性の違いを示す図である。
タの動作特性の違いを示す図である。
【図３】本発明の不揮発性半導体メモリ装置の製造方法
の第１の工程を示す断面図である。
の第１の工程を示す断面図である。
【図４】本発明の不揮発性半導体メモリ装置の製造方法
の第２の工程を示す断面図である。
の第２の工程を示す断面図である。
【図５】本発明の不揮発性半導体メモリ装置の製造方法
の第３の工程を示す断面図である。
の第３の工程を示す断面図である。
【図６】本発明の不揮発性半導体メモリ装置の製造方法
の第４の工程を示す断面図である。
の第４の工程を示す断面図である。
【図７】本発明の不揮発性半導体メモリ装置の製造方法
の第５の工程を示す断面図である。
の第５の工程を示す断面図である。
【図８】本発明の不揮発性半導体メモリ装置の製造方法
の第６の工程を示す断面図である。
の第６の工程を示す断面図である。
【図９】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図１０】図９のＸ−Ｘ線の断面図である。
【図１１】従来の不揮発性半導体メモリ装置のメモリセ
ルトランジスタの構造を示す断面図である。
ルトランジスタの構造を示す断面図である。
１、１１ シリコン基板 ２ 分離領域 ３、５、９ 酸化シリコン膜 ４、１３ フローティングゲート ６、１７ コントロールゲート ７、１８ ドレイン領域 ８、１９ ソース領域 １０ アルミニウム配線 １１ コンタクトホール １２ 第１の酸化シリコン膜 １４ 第２の酸化シリコン膜 １５ 第３の酸化シリコン膜 １６ 第４の酸化シリコン膜
Claims (5)
- 【請求項１】 一導電型の半導体基板上に電気的に独立
して配置されるフローティングゲートと、このフローテ
ィングゲートを被う絶縁膜と、この絶縁膜を介して上記
フローティングゲートの一端部上に重なるように配置さ
れるコントロールゲートと、上記フローティングゲート
及び上記コントロールゲートに隣接する上記半導体基板
の表面に形成される逆導電型の半導体領域と、を備えた
不揮発性半導体メモリ装置であって、上記絶縁膜は、化
学気相反応で成膜された第１の酸化シリコン膜及び熱酸
化で成膜された第２の酸化シリコン膜よりなる２層構造
を成すことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 上記第１の酸化シリコン膜が上記絶縁膜
全体の膜圧の３５％乃至４５％の膜厚に形成されること
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項３】 一導電型の半導体基板の表面を熱酸化し
て第１の酸化シリコン膜を形成する工程と、上記第１の
酸化シリコン膜上に第１の導電層を積層し、この第１の
導電層を所定のパターンにエッチングして電気的に独立
したフローティングゲートを形成する工程と、上記半導
体基板上に酸化シリコンを化学気相成長させて上記フロ
ーティングゲートを被う第２の酸化シリコン膜を形成す
る工程と、第２の酸化シリコン膜を形成した後、上記半
導体基板の表面を熱酸化して上記フローティングゲート
と上記第２の酸化シリコン膜との間に第３の酸化シリコ
ン膜を形成する工程と、上記第２及び第３の酸化シリコ
ン膜を介して第２の導電層を積層し、この第２の導電層
を所定のパターンにエッチングして上記フローティング
ゲートと重なるコントロールゲートを形成する工程と、
を含むことを特徴とする不揮発性半導体メモリ装置の製
造方法。 - 【請求項４】 上記第２の酸化シリコン膜の膜厚を上記
第２の酸化シリコン膜の膜圧よりも厚く形成することを
特徴とする請求項３記載の不揮発性半導体メモリ装置の
製造方法。 - 【請求項５】 一導電型の半導体基板の表面を熱酸化し
て第１の酸化シリコン膜を形成する工程と、上記第１の
酸化シリコン膜上に第１の多結晶シリコン層を積層し、
この第１の多結晶シリコン層上に所定のパターンの開口
を有する耐酸化膜を形成した後、上記開口に応じて上記
第１の多結晶シリコン層を選択酸化して選択酸化膜を形
成する工程と、上記選択酸化膜が形成された部分を除い
て上記多結晶シリコン層をエッチングして電気的に独立
したフローティングゲートを形成する工程と、上記半導
体基板上に酸化シリコンを化学気相成長させて上記フロ
ーティングゲートを被う第２の酸化シリコン膜を形成す
る工程と、上記第２の酸化シリコン膜を形成した後、上
記半導体基板の表面を熱酸化して上記フローティングゲ
ートと上記第２の酸化シリコン膜との間に第３の酸化シ
リコン膜を形成する工程と、上記第２及び第３の酸化シ
リコン膜を介して第２の多結晶シリコン層を積層し、こ
の第２の多結晶シリコン層を所定のパターンにエッチン
グして上記フローティングゲートと重なるコントロール
ゲートを形成する工程と、を含むことを特徴とする不揮
発性半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03565595A JP3177396B2 (ja) | 1995-02-23 | 1995-02-23 | 不揮発性半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03565595A JP3177396B2 (ja) | 1995-02-23 | 1995-02-23 | 不揮発性半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236647A true JPH08236647A (ja) | 1996-09-13 |
| JP3177396B2 JP3177396B2 (ja) | 2001-06-18 |
Family
ID=12447899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03565595A Expired - Lifetime JP3177396B2 (ja) | 1995-02-23 | 1995-02-23 | 不揮発性半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177396B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174389A (ja) * | 1997-06-16 | 1999-03-16 | Motorola Inc | スプリット・ゲート・メモリ装置 |
| US6479349B1 (en) | 1997-07-18 | 2002-11-12 | Sanyo Electric Co., Ltd. | Laser transceiver system controller |
| US6953966B2 (en) | 2002-01-31 | 2005-10-11 | Oki Electric Industry Co., Ltd. | Method of producing semiconductor element and nonvolatile semiconductor memory produced by this method |
-
1995
- 1995-02-23 JP JP03565595A patent/JP3177396B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174389A (ja) * | 1997-06-16 | 1999-03-16 | Motorola Inc | スプリット・ゲート・メモリ装置 |
| US6479349B1 (en) | 1997-07-18 | 2002-11-12 | Sanyo Electric Co., Ltd. | Laser transceiver system controller |
| KR100367804B1 (ko) * | 1997-07-18 | 2003-04-21 | 산요 덴키 가부시키가이샤 | 불휘발성반도체기억장치및그제조방법 |
| US6953966B2 (en) | 2002-01-31 | 2005-10-11 | Oki Electric Industry Co., Ltd. | Method of producing semiconductor element and nonvolatile semiconductor memory produced by this method |
| US7407855B2 (en) | 2002-01-31 | 2008-08-05 | Oki Electric Industry Co., Ltd. | Method of producing semiconductor element and nonvolatile semiconductor memory produced by this method |
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| JP3177396B2 (ja) | 2001-06-18 |
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