JPH08236758A - 非対称ｍｏｓデバイスおよびその製造方法 - Google Patents

非対称ｍｏｓデバイスおよびその製造方法

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JPH08236758A
JPH08236758A JP7347275A JP34727595A JPH08236758A JP H08236758 A JPH08236758 A JP H08236758A JP 7347275 A JP7347275 A JP 7347275A JP 34727595 A JP34727595 A JP 34727595A JP H08236758 A JPH08236758 A JP H08236758A
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asymmetric
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James B Burr
ジェームス・ビー．・ブアー
Michael P Brassington
マイケル・ピー．・ブラッシントン
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Abstract

(57)【要約】 【課題】 耐パンチスルー性のある高性能なＭＯＳトラ
ンジスタデバイスを提供する。 【解決手段】 本発明の低閾値電圧ＭＯＳデバイスは、
非対称ハロー注入領域を含む。非対称ハロー注入は、デ
バイスのソースまたはドレインの下側に位置し、デバイ
スのチャンネル領域に隣接するソース（またはドレイ
ン）の端部付近に位置するポケット領域を形成する。こ
のポケット領域は、デバイスのバルク領域と同じ導電タ
イプ（ドーパント濃度はより高い）を有しており、デバ
イスのソース領域やドレイン領域とは反対の導電タイプ
を有している。ソースとドレインの一方のみが主要なポ
ケット領域を有している。非対称ハローデバイスは、２
つの擬似ＭＯＳデバイス（ソースＦＥＴとドレインＦＥ
Ｔ）の直列接続と同様に動作する。ポケット注入領域が
ソースの下側に位置している時には、ソースＦＥＴはド
レインＦＥＴよりも高い閾値電圧を有し、ずっと短い実
効チャンネル長を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高性能トランジ
スタデバイスおよびその製造方法に関し、特に、トラン
ジスタのソースまたはドレインの下に設けられた高ドー
パント濃度のポケット領域を有する低閾値電圧・非対称
ＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳデバイスで構成された回路
では、最大周波数ｆmax と電源電圧および閾値電圧との
関係は、コンポーネントデバイスの長チャンネル効果と
短チャンネル効果によって支配されていた。期待される
ように、より長いチャンネルを有するデバイスに対して
は長チャンネル効果が支配的であり、より短いチャンネ
ルを有するデバイスに対しては短チャンネル効果が支配
的である。ほとんどのデバイスはこれらの両方の特性を
示し、１〜２μｍの間のチャンネル長を有するデバイス
は２つの特性をほぼ同程度に示す。真に長チャンネルの
デバイスで構成されている回路の最大周波数は、次の数
式１で与えられる。
【０００３】
【数１】
【０００４】一方、真に短チャンネルのデバイスで構成
されている回路の最大周波数は、次の数式２で与えられ
る。
【０００５】
【数２】
【０００６】これらの数式から、真に長チャンネルのデ
バイスで構成された回路の性能（周波数）は、電源電圧
Ｖddの絶対値に依存していることは明らかである。従っ
て、そのような回路内のデバイスに対する電源電圧を低
下させると、その性能もまた低下してしまう。しかし、
真に短チャンネルのデバイスで構成された回路において
は、性能は閾値電圧と電源電圧との比（Ｖt ／Ｖdd）に
よって支配される。このことは、このような回路におい
ては、その比（Ｖt ／Ｖdd）が一定に保たれている限
り、性能すなわちｆmax の低下なしに、デバイスへの電
源電圧を低下させることができることを示している。多
くのデバイスにおいて、この関係はほぼ成立しており、
電源電圧とともに飽和電圧が増減するようなデバイスに
おいては正確に当てはまる。
【０００７】上述の理由によって、低閾値電圧Ｖt の短
チャンネルデバイスは有望であるように思われるが、低
閾値電圧を有する極短チャンネルデバイスには問題も観
察されている。特に、ソース領域とドレイン領域との間
の距離が過度に小さくなると、チャンネル領域内におい
てソースとドレインに隣接する空乏領域同士がオーバー
ラップして、ソースとドレインとの間のチャンネル領域
に荷電キャリアの導電経路を形成する可能性がある。こ
れは、トランジスタがオフ状態であっても（すなわちゲ
ート電圧が閾値電圧を超えていない場合にも）、空乏領
域によって形成された導電経路を通って電流が流れてし
まう、いわゆるパンチスルーとして知られる現象を引き
起こす結果となる。
【０００８】高閾値電圧のデバイスにおいては、「埋込
電極」や「接地プレーン（グラウンドプレーン）」を採
用することによってチャンネル領域における空乏領域の
成長を抑制することができ、この結果、パンチスルーを
防止できることが知られている。このようなデバイス
は、Ｒ．Ｈ．ヤン等（R.H.Yan et al.）による文献「高
性能０．１μｍ室温Ｓi ＭＯＳＦＥＴ」（"High Perfor
mance 0.1μｍ Room Temperature Si MOSFETs"），１９
９２年ＶＬＳＩシンポジウム・テクニカルペーパ・ダイ
ジェスト（1992 Symposium on VLSI Technology Digest
of Technical Papers），８６〜８７頁に記載されてい
る。要約すれば、埋込電極はチャンネル領域の下部に広
がる比較的高ドーパント濃度の領域であり、ウェル領域
と同じ導電タイプ（導電型）を有している。
【０００９】
【発明が解決しようとする課題】埋込電極を有する低閾
値電圧デバイスは一般に良好な性能と低消費電力を達成
するが、パンチスルーの問題を回避する他のアプローチ
も試みられている。例えば、対称ハロー注入（「ハロ
ー」は英語の"halo"の読みであり、聖人の「後光」「光
背」「後背」、太陽のハロー等を意味する）によって製
造されたデバイスなどがその一例である。ハロー注入
は、チャンネル領域に隣接するソースとドレインの端部
の下側の領域に、（チャンネル領域と同じ導電型の）高
ドーパント濃度のポケットを形成する。埋込電極と異な
り、ハローデバイスのポケット領域はチャンネル領域の
全体の下側に亘って広がることはない。いくつかの対称
ハローデバイスの性能は有望であるが、そのデバイス性
能を更に向上させることができるであろうと信じられて
いる。
【００１０】
【課題を解決するための手段およびその作用・効果】本
発明は、非対称ハロー注入を行なった低閾値電圧ＭＯＳ
デバイスを提供するものである。非対称ハロー注入は、
デバイスのソース領域（またはドレイン領域）の下側
に、そのソース領域（またはドレイン領域）の、チャン
ネル領域に隣接する端部の近くに位置する。ここで、
「チャンネル領域」という用語は、ソースとドレインの
間にある電気的に活性（アクティブ）なすべての領域を
意味しており、単にゲート電圧が閾値電圧Ｖｔを越えた
時に形成される反転層のみを意味しているものではな
い。ポケット領域は、デバイスのバルク領域と同じ導電
型（ドーパント濃度はより高いが）を有しており、もち
ろん、デバイスのソースおよびドレインとは反対の導電
型である。典型的には、ポケット領域は、ソースまたは
ドレインのいずれか一方のみの下側に形成される（デバ
イスが「非対称」であるのはこの理由による）。非対称
ハローデバイスは、２つの擬似ＭＯＳデバイス（ソース
ＦＥＴとドレインＦＥＴ）の直列接続と同様に動作する
ものと信じられている。この非対称ハローデバイスは、
これらの２つの擬似ＭＯＳデバイスの一方（ポケット領
域を有するデバイスの側のＦＥＴ）が、他方に比べてよ
り高い閾値電圧を有し、より短い有効チャンネル長を有
するように設計される。比較的低いゲート電圧（より短
い方のチャンネル長の擬似デバイスの閾値電圧をちょう
ど超える程度）において、ＭＯＳデバイス全体の性能
は、より高い閾値電圧を有するより短いチャンネル長の
擬似デバイスの性能によって支配される。このような特
性は、擬似デバイスの性能がその短チャンネル長に起因
して特に優れていると期待されるので、非常に好まし
い。従って、非対称ハローデバイスを比較的低いゲート
電圧で動作させれば、非常に高速なスイッチングスピー
ドを達成するであろう。
【００１１】本発明の第１の態様は、半導体基板上の非
対称ＭＯＳデバイスに関する。この非対称ＭＯＳデバイ
スは、（１）第１導電型の平均ドーパント濃度を有する
バルク領域と、（２）前記バルク領域内に位置し、チャ
ンネル領域によって互いに分離された第２導電型のドー
パント濃度を有するソース領域およびドレイン領域と、
（３）前記ソース領域とドレイン領域の一方に隣接し、
前記チャンネル領域に近接する、前記第１導電型のドー
パント濃度を有する非対称ハロー領域（ポケット領域）
と、（４）前記チャンネル領域の上に配置されたゲート
と、を備えていることを特徴としている。
【００１２】ハロー領域は一般にソース領域とドレイン
領域の一方にのみ隣接する（デバイスが「非対称」と呼
ばれるのはこの理由による）が、デバイスによっては、
他方のデバイス要素に隣接する第２のハロー領域を有す
るようにしてもよい。このような第２のハロー領域は、
そのドーパント濃度および／またはそのサイズが第１の
（主要な）ハロー領域と同じではない。
【００１３】このデバイスは、さらに、「オン電流」と
「オフ電流」との比（＝オン電流／オフ電流）が約１０
5 以下であるように構成される。オン電流とは、そのデ
バイスがオン状態の時に、すなわち、チャンネル領域に
強い反転が起こっている時（Ｖds＝Ｖdd＝Ｖgs）に、ソ
ースとドレインの間を流れる電流である。オフ電流と
は、そのデバイスがオフ状態の時（Ｖds＝Ｖdd；Ｖgs＝
０）に、ソースとドレインの間を流れる電流である。オ
フ電流は、「漏れ電流」と同意語である。一般に、オン
電流とオフ電流との比がこのように低いデバイスは、閾
値電圧が低い（例えば、約±１５０ｍＶの範囲にあ
る）。
【００１４】０．３５μｍ技術（すなわちゲートポリシ
リコン長が約０．３５μｍでありゲート酸化物の厚みが
約６５オングストローム）においては、非対称ハロー領
域は、約１×１０16原子／ｃｍ3 以上のドーパント濃度
を有することが好ましく、約１×１０17〜約１×１０18
原子／ｃｍ3 の範囲にあることがより好ましい。好まし
い実施例においては、非対称ハロー領域はソース領域ま
たはドレイン領域の下側に位置しているとともに、チャ
ンネル領域の内部および下側には延びて（広がって）い
ない。しかし、他の実施例においては、非対称ハロー領
域は、ソース領域に隣接するチャンネル領域の内部また
は下側に部分的に延びていてもよい。低ゲート閾値電圧
を保つためには、チャンネル領域のドーパント濃度は、
約１×１０16原子／ｃｍ3 以下であることが好ましく、
約１×１０14〜約１×１０16原子／ｃｍ3 の間であるこ
とが更に好ましい。また、低いＶtsにおいては、例えば
バックバイアシング能力（逆バイアス能力）を与えるこ
とによって、ゲート閾値電圧を調整可能なデバイスとす
ることが一般に好ましい。これによって、閾値電圧Ｖt
を約１００ミリボルトのオーダーで変化させるような製
造工程や環境（例えば温度）の不可避的な変動を補償す
るために、閾値電圧の絶対値を調整できるようにするこ
とができる。さらにまた、ソース領域とドレイン領域に
おけるドーパント濃度を比較的高くして、デバイスにお
ける直列抵抗が低くなるようにすることが好ましい。デ
バイスが、ソース領域および／またはドレイン領域に先
端領域を有している場合には、これらの先端領域は、例
えば約４×１０19〜約８×１０19原子／ｃｍ3 のドーパ
ント濃度を有するようにすればよい。
【００１５】実施例の１つにおいては、非対称ＭＯＳデ
バイスは、チャンネル領域の少なくとも一部に第２導電
型の逆ドーパントを含んでいる。好ましくは、この逆ド
ーパントの濃度が約１０16〜約１０18ｃｍ-3の間にあ
り、逆ドーパント部／バルク接合に関連付けられた空乏
領域がチャンネル領域を越えて前記ゲートにまで広がら
ないように逆ドーパントを配置する。
【００１６】本発明の他の態様は、半導体基板上に非対
称ＭＯＳデバイスを形成する方法に関する。この方法
は、（１）第１導電型のバルク領域を形成する工程と、
（２）チャンネル領域（チャンネル領域における前記第
１導電型の正味ドーパント濃度は約１０16原子／ｃｍ3
以下として低閾値電圧のデバイスとする）を構成する前
記バルク領域部分の上にゲートを形成する工程と、
（３）前記第１導電型のドーパント原子を注入すること
によって前記チャンネル領域の第１の側にポケット領域
を形成する非対称ハロー注入（「非対称ハロー領域注
入」、「非対称ハロー領域イオン注入」とも呼ぶ）を行
なう工程と、（４）前記チャンネル領域によって互いに
分離された第２導電型のソース領域およびドレイン領域
を形成する工程と、を備える。
【００１７】前記ポケット領域は、前記ソース領域とド
レイン領域の一方の少なくとも一部に隣接し、前記チャ
ンネル領域に近接するように形成される。いくつかの実
施例においては、非対称ハロー注入は、ソースとドレイ
ンの形成工程の前に実行する必要はなく、ソースとドレ
インが少なくとも部分的に形成された後に実行するよう
にしてもよい。
【００１８】好ましい実施例においては、非対称ハロー
注入工程は、約５０〜約７０ｋｅＶの注入エネルギと、
約５×１０12〜約５×１０13ｃｍ-2の打込量とで実行さ
れる。また、ソース／ドレイン領域形成工程は、次の３
つのサブ工程で実行することが好ましい。（１）約２０
〜約６０ｋｅＶの注入エネルギと、約１０13〜約１０14
ｃｍ-2の打込量とで、ゲートの両側において（ソースと
ドレインの先端領域を形成するために）、前記第２導電
型の注入を実行する工程。（２）前記ゲートの両側面に
スペーサを形成する工程。（３）約５０〜約１００ｋｅ
Ｖの注入エネルギと約１×１０15〜約５×１０15ｃｍ-2
の打込量とにおいて、前記スペーサの両側の前記ソース
領域と前記ドレイン領域に前記第２導電型の第２の注入
を行なう工程。
【００１９】本発明の上述した、あるいは他の利点は、
添付の図面とともに以下に示す本発明の詳細な説明を読
むことによって当業者に明らかになる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づき説明する。図１は、低閾値電圧と改善された
性能を有する本発明の第１の実施例としての非対称ＭＯ
ＳＦＥＴ３０の側断面図である。図１に示すトランジス
タ３０は、ＮＦＥＴ（ｎ型のソース、ドレイン、および
ゲートと、ｐ型のウェルとを有する）である。図示され
ていないが、このトランジスタ３０は、ｐ型のソース、
ドレイン、およびゲートと、ｎ型のウェルを有するＰＦ
ＥＴトランジスタとして構成することも可能である。
【００２１】以下の実施例では、種々のドーパント濃度
（「添加不純物濃度」または単に「不純物濃度」とも呼
ぶ）が特定されているが、これらの濃度は約０．３５μ
ｍのチャンネル領域長さ（有効チャンネル長さは約０．
２５μｍに相当する）を有し、ゲート酸化物の厚みが約
６５オングストロームのデバイスに最も適した値であ
る。デバイスにおけるドーパント濃度は、一般に、デバ
イスサイズとは逆の方向に変化することを理解すべきで
あり、デバイスサイズが小さくなるとドーパント濃度は
増大する。これは、（１）パンチスルーを防止するため
には、ソース領域とドレイン領域に隣接する空乏領域の
サイズがチャンネル領域幅の増減に伴って増減しなけれ
ばならないこと、および、（２）空乏領域を縮小するた
めには、ドーパント濃度を増大させなければならないこ
と、という理由による。
【００２２】本発明は、０．３５μｍ技術に限定されな
いので、以下に説明されている濃度は単に例示に過ぎな
い。より小さなデバイス（約０．３５μｍ以下のデバイ
ス）においては、空乏領域サイズを減少させるために
は、以下に説明する濃度を増加させる必要があるであろ
う。同様に、より大きなチャンネルのデバイスでは濃度
は減少するであろう。
【００２３】トランジスタ３０は、半導体基板３２の表
面から下方のバルクに広がる低ドープウェル領域３４を
有している。バルク半導体は低濃度にドープされていて
もよく、こうすれば独立したウェル領域の必要性は無く
なる。ウェル領域（ソース、ドレイン、ポケット領域を
除く）は、約１×１０14〜約５×１０16原子／ｃｍ3の
範囲の平均ドーパント濃度を有することが好ましい。図
示されているように、ウェル領域３４内には、先端領域
３６Ａが付加された高ドープｎ型ソース領域３６と、こ
れに対応して、先端領域３８Ａが付加された高ドープド
レイン領域３８とが形成されている。ソース領域３６と
ドレイン領域３８のドーパント濃度は、約１×１０20〜
約２×１０20原子／ｃｍ3 の間の値が好ましい。先端領
域のドーパント濃度は、約４×１０19〜約８×１０19原
子／ｃｍ3 の範囲の値である。場合によっては、ソース
またはドレインを先端領域を有さない形状に形成しても
よく、その場合にはそのソースまたはドレインのプラグ
部（先端でない部分）をチャンネル領域まで伸ばすよう
にする。このようなデバイスでは、そのソースまたはド
レインの抵抗がより低くなる。
【００２４】チャンネル領域４４は、約１×１０16原子
／ｃｍ3 未満の（好ましくは約１×１０14〜約１×１０
16原子／ｃｍ3 の範囲の、更に好ましくは約１×１０15
原子／ｃｍ3 の）比較的低いドーパント濃度を有してお
り、ソース先端領域３６Ａとドレイン先端領域３８Ａと
の間に広がっている。このようにチャンネル領域のドー
パント濃度を低くすることによって、デバイスの閾値電
圧を０ボルトに近い値（正負どちらでもよい）に設定す
ることができる。本発明による好ましい短チャンネルデ
バイスにおいては、ソース領域とドレイン領域は、それ
らの先端領域の内側境界同士が約２μｍ以上離れないよ
うに形成され、さらに好ましくは、その距離が約０．５
μｍ以下の範囲になるように形成される。前述したよう
に、ここで記載したドーパント濃度は、約０．３５μｍ
デバイスに最も適したものである。本発明のデバイスの
非対称構造の多くの利点は、よりチャンネル長の長いデ
バイスにも同様に適用できることを記憶すべきである。
【００２５】ゲート酸化物層４０は、ｐ型ウェル３４の
表面上にチャンネル領域４４の上を覆うように形成され
ている。好ましい実施例（０．３５μｍデバイス）にお
いては、ゲート酸化物層４０は、約６５オングストロー
ムの厚さを有する。ｎ型ゲート層４２は、図示するよう
に、酸化物層４０の上に形成される。本発明による低閾
値電圧デバイスにおいては、一般に、ゲート層４２は、
ＮＦＥＴではｎ型であり、ＰＦＥＴではｐ型である。高
閾値電圧のＰＦＥＴでは、反対に、ゲート層は通常ｎ型
に形成される。
【００２６】図示しないが、ソース領域とドレイン領域
とゲート領域にはそれぞれの接続配線（「接続部」ある
いは「コンタクト」とも呼ぶ）がなされている。さら
に、ウェル領域３４にも独立した電気的接続配線（図示
せず）を設けて、ソース領域とウェル領域との間のポテ
ンシャルを外部回路によって制御できるようにしてもよ
い。このような構成は、以下に説明するように、バック
バイアシンング（「バックバイアス」または「逆バイア
ス」とも呼ぶ）によって閾値電圧を制御する能力を与え
るものである。このような能力を有するデバイスでは、
ウェルは、ウェルのポテンシャルがほぼ一様になるよう
に、その底面に沿って比較的低抵抗のパスを形成するよ
うに設計される。例えば、ウェルの底面に沿ってドーパ
ント濃度が高く設定される。さらに、低ドープウェル領
域とウェルの電気的接続配線との間のオーミックコンタ
クトを良くするために、高ドープ領域（ＮＦＥＴではｐ
型、ＰＦＥＴではｎ型）をウェル接続配線に隣接して設
けることが必要な場合もある。このような種々のデバイ
ス接続配線は、酸化物やガラスや他の絶縁層（「パッシ
ベーション層」と呼ばれる）によって、互いに電気的に
分離されるとともに、ゲート４２からも電気的に分離さ
れる。
【００２７】非対称ハロー（ポケット）領域４７は、ソ
ース先端領域３６Ａの下側のウェル３４内に形成されて
いる。但し、ポケット領域は、ソース領域とドレイン領
域のいずれの下側に設けてもよい。しかし、以下の説明
では、ソース領域の下側にポケット領域を有する非対称
ハローデバイスについて説明する。図１に示す実施例で
は、ポケット領域４７はチャンネル領域４４の内部ある
いは下側にまで広がって（延びて）いない。しかし、他
の実施例では、こうでない場合もある。実際に、ポケッ
ト領域はソースまたはドレインの「下側」に存在する必
要はない。ある実施例では、チャンネル領域に近い位置
においてソースまたはドレイン領域の側面に隣接してい
るだけの場合もある。実際の位置や形状に拘らず、ポケ
ット領域４７はｐ+濃度（すなわち、周囲のウェル３４
のｐ-領域よりもいくらか高いドーパント濃度）を有し
ている。ポケット領域４７のドーパント濃度は、ウェル
のドーパント濃度の１０〜１０００倍高いことが好まし
い。従って、ポケット領域４７は、約１×１０16原子／
ｃｍ3 以上のドーパント濃度を有し、特に約１×１０17
〜約１×１０18原子／ｃｍ3 の範囲にあることが好まし
い。これらの範囲は、ＮＦＥＴとＰＦＥＴの両方に当て
はまる。本発明のすべての実施例において、ドレイン先
端領域３８Ａの下には対応するポケット領域が設けられ
ておらず、このことから「非対称」という用語が用いら
れている。もちろん、本発明は、ドレイン領域の周囲に
おいて局所的にドーパント濃度を増加させる可能性を否
定するものではない。しかし、デバイスが非対称である
ことの利点を確保するためには、そのような局所的な変
更部のサイズおよび／またはドーパント濃度を限定して
おくべきである。
【００２８】図１に示す実施例および他の実施例は、デ
バイスがバルクシリコン基板に形成される従来のＭＯＳ
構造でなく、「ＳＯＩ」（シリコンオンインシュレー
タ）構造を取ることも可能である。ＳＯＩ構造は、バル
クシリコンのベース層と、その上に形成されたバルク二
酸化シリコン層とを含んでいる。さらに、その二酸化シ
リコン層の上に、薄いエピタキシャルシリコン層（通常
は７０〜２０００オングストロームの範囲）が設けられ
て、デバイス要素（ソース、ドレイン、チャンネル領
域）が形成される。
【００２９】理論によって制限されるものではないが、
以下のような議論は、非対称ハローを有する低閾値電圧
ＭＯＳデバイスにおいて一般に観察される特有の利点を
説明するものと信じられている。第１に、ソースの下側
に形成されたポケット領域はパンチスルー（これは、低
いチャンネル領域ドーパント濃度を有する短チャンネル
デバイスにおける重要な問題である）を防止する。この
効果は、埋込電極によるものとほぼ同様なメカニズムで
達成される。ソース領域の先端の下側に、より高いドー
パント濃度のポケット領域を形成することによって、ソ
ースに隣接する空乏領域の成長が制限される。さらに、
ポケット領域のためのイオン注入は、ドレインからチャ
ンネル領域に延びる空乏領域の成長を妨げる。ポケット
領域は、従って、ソースとドレインの空乏領域がチャン
ネル領域を横切って完全に広がってしまうのを防止す
る。
【００３０】更に重要なことは、本発明の非対称ハロー
デバイスは、他の低閾値電圧デバイスに比べてはるかに
改善された性能を示すということである。この理由は、
適当なゲート電圧において、その挙動が、数百オングス
トローム〜０．１マイクロメータのオーダーの極めて短
い実効チャンネル長を横切る荷電キャリアの移動によっ
て支配されているからである。特に、ソースの下側のポ
ケット領域は、ソース領域の端部とチャンネル領域の位
置に、擬似デバイス（この場合には、より大きなＭＯＳ
デバイスにおけるソースＦＥＴ）を生成するようにデバ
イスが構成されている。この擬似デバイスは極めて短い
実効チャンネル長を有している。以下に説明するよう
に、このような極短チャンネルデバイスにおいては、
「バリスティック（弾道）」電子移動（すなわち散乱
（スキャッタリング）無しの移動）からの寄与が増加す
ることに起因して、性能が非常に改善されるものと期待
される。しかし、改善された性能を得るためには、非対
称ハローＭＯＳデバイス（ソースＦＥＴを含む）は、そ
の性能がソースＦＥＴによって（すなわちその短チャン
ネル効果によって）支配されるべきであり、全体のＭＯ
Ｓ構造が性能を支配するときのように、より長いチャン
ネル効果によって支配されるべきではない。
【００３１】次に、短チャンネルソースＦＥＴがどのよ
うにして形成されると信じられているのかを説明する。
ソース領域に隣接するポケット領域は、ソース領域付近
のチャンネル領域の部分に垂直電界の局所的な変化を生
じさせる。この垂直電界の局所的な変化は、閾値電圧の
局所的な増加に相当する。従って、非対称ハローデバイ
スは、あたかも２つのデバイス（比較的高閾値電圧の極
短チャンネルソースＦＥＴと、比較的低閾値電圧の長チ
ャンネルドレインＦＥＴ）が直列に接続されているかの
ような挙動を示す。このようなデバイスを、ソースＦＥ
Ｔの閾値電圧よりもわずかに高いゲート電圧で動作させ
ると、このデバイスの性能は、短チャンネルソースＦＥ
Ｔの性能によって支配されるものと期待される。このよ
うな可能性は、埋込電極を有するデバイスや対称ハロー
注入を行なったデバイスでは実現できないものである。
【００３２】動作させる際にゲート電圧を上昇させてい
くと、ゲート電圧は、ソースＦＥＴの閾値電圧に達する
まえにドレインＦＥＴの閾値電圧を超える。このような
ゲート電圧範囲、すなわち、ドレインＦＥＴの閾値電圧
とソースＦＥＴの閾値電圧の中間では、ドレイン／チャ
ンネル接合からチャンネル領域を横切ってソースＦＥＴ
の端部にまで延びる反転層が形成される。この時には電
流は流れないので、チャンネル領域内の反転層は、ドレ
イン領域の延長として機能しており、ドレイン領域と同
じポテンシャルに保たれている。要するに、この比較的
大きな非対称ハローデバイスは、ドレインＦＥＴとソー
スＦＥＴの閾値電圧の間のゲート電圧の範囲において、
極めて小さなソースＦＥＴデバイスに変換されているこ
とになる。この時、ゲート電圧がソースＦＥＴの閾値電
圧を超えると、電流が流れるのに伴ってソースＦＥＴチ
ャンネルに急激なポテンシャル低下が起きる。性能の観
点からは、この非対称ハロー注入デバイスは、極めて有
望に見える。その理由は、短チャンネルソースＦＥＴ擬
似デバイスが、そのチャンネル領域を横切る電子の一部
に対して、シリコン格子で散乱されない極めて高速なバ
リスティック移動（弾道移動）によって移動することを
許容するからである。これは、ソースＦＥＴ（およびデ
バイス全体）が適当な条件下で極めて高速にスイッチン
グすることを意味している。
【００３３】これに対して、埋込電極デバイスは、高ド
ーパント濃度の領域（すなわち埋込電極）がチャンネル
領域の全体に亘って広がっており、垂直電界に変化を与
えていないので、その性能はやや低い。従って、埋込電
極の閾値電圧への影響は、チャンネル長さに亘って一定
である。もちろん、非対称ハローデバイスに埋込電極が
使用される場合にも、短チャンネル擬似デバイスはやは
り同様に形成される。さらに、対称ハローデバイスにお
いても、短チャンネル擬似デバイスは形成されるかもし
れない。しかし、このようなデバイスは、オン状態にス
イッチされると、ポテンシャル低下がチャンネル領域の
全長に亘って広がる（これは、非対称ハローデバイスに
おいてソースＦＥＴの長さに亘って起こることと対照的
である）。従って、バリスティック移動による寄与はほ
とんど期待できない。
【００３４】以上の議論から、非対称ハローデバイス
は、漏れ電流の制限およびアバランシェ降伏メカニズム
との調和をとりつつ、ソースＦＥＴ擬似デバイスのチャ
ンネル長ができる限り小さくなるように設計されるべき
であることが明きらかであろう。ソースＦＥＴのチャン
ネル長を決定する際に考慮すべき種々の因子には、次の
４つが含まれる。 （１）ソース領域の先端におけるドーパント分布。 （２）チャンネル領域に隣接するポケット領域の側面に
おけるドーパント濃度勾配。 （３）ポケット領域に隣接するソース領域本体（ボテ
ィ）のドーパント濃度勾配。 （４）チャンネル領域内部またはその下部に延びるポケ
ット領域の距離。
【００３５】これらの変動因子を制御することによっ
て、ソースＦＥＴのチャンネル長は、０．１マイクロメ
ータ未満に、好ましくは２００から５００オングストロ
ームの範囲にできると考えられる。一般に、ポケット領
域とバルク領域（ウェル領域）との境界において極めて
急峻なドーパント濃度勾配を与えることによって、良い
結果が得られると期待される。ポケット領域とバルク領
域との間の約３ナノメータの範囲で、ドーパント濃度が
３桁程度低下することが好ましい。このような急峻な勾
配は、サイ−ハラズ等（Sai-Halasz et al. ）による文
献「０．１μｍゲート長レベルＮＭＯＳデバイスにおけ
る高相互コンダクタンスおよび速度オーバーシュート」
（"High Transconductance and Velocity Overshoot in
NMOS Devices at the 0.1-μm Gate-Length Level"，I
EEE Electron Device Letters，Vol. 9，No. 9，pp.463
-465(1988)）に記載されている。同様に、ソース領域先
端／チャンネル領域の境界におけるドーパント濃度勾配
と、ソース領域本体／ポケット領域の境界におけるドー
パント濃度勾配も同程度に急峻にすべきである。さら
に、薄い先端領域（その直下にはポケット領域がある）
は、一般にパンチスルー効果を低下させることによって
性能を改善する。もちろん、先端領域が薄くなりすぎる
と、ソース領域の抵抗が過度に高くなる。
【００３６】前述したように、一般に、チャンネル領域
における閾値電圧（ソースＦＥＴのドレイン側における
値）はできる限り低くするように設計することが好まし
い。例えば、ＮＦＥＴにおいては、１０15ｃｍ-3のチャ
ンネル領域濃度は、適当な条件の下では−０．３Ｖの閾
値電圧を与える。ＮＦＥＴにおいては、ｎ型のドーパン
トによってチャンネル領域を逆ドーピングすることによ
って、さらに低い閾値電圧を得ることもできる。デバイ
スによっては、約１０16〜約１０18ｃｍ-3の範囲の逆ド
ーパント濃度によって、ドレインＦＥＴの閾値電圧が約
−０．５ボルトとなる。一般に、逆ドーパントプロファ
イルは、逆ドーパント部／基板境界から生じる空乏領域
が、ゲート下にあるそのｎ型層を通過するまで広がらな
いように構成される。さもなければ、ドレインＦＥＴが
抵抗として機能し、そこにかなりの電圧低下が生じるか
らである。従って、逆ドーパント領域は、完全な空乏状
態となることを回避できる程度に十分な厚みと十分高い
濃度を有するようにすべきである。空乏層が表面まで達
しないように逆ドーパント領域が設計されていると仮定
すれば、ドレインＦＥＴの表面に薄い導電層が形成さ
れ、ドレインポテンシャルは、ドレイン領域の主要部か
らソースＦＥＴのドレイン側までの間に亘って実効的に
同一である。この結果、ソースＦＥＴを横切って極めて
高い水平電界が発生する。
【００３７】ソースＦＥＴにおけるパンチスルーを制御
するためには、ドレインチャンネルは過度に深くすべき
ではない。さらに、その濃度は、ソースポケット領域に
おける正味のドーパント濃度がソースＦＥＴに所望の閾
値電圧（たとえば０ボルト近く）を与えるように、ソー
スポケット領域の濃度よりも低くすべきである。適切に
設計された逆ドーパント領域は、ドレインＦＥＴの閾値
を低減させる他に、ドレインＦＥＴを埋込チャンネルデ
バイスにし、これによって、移動度とサブスレッショル
ド勾配を改善し、垂直電界を低減し、ゲート容量を低減
する。
【００３８】一般に、本発明によるデバイスのような低
閾値電圧デバイスは比較的大きな漏れ電流を有している
ので、過去においては、設計者は比較的高い閾値電圧を
有するデバイスを設計していた。従って、従来のデバイ
スは、オン電流とオフ電流の比（＝オン電流／オフ電
流。これは漏れ電流の評価指標となる）が少なくとも約
１０6 になるように、また典型的には１０7 〜１０8 の
範囲になるように設計していた。このような高い比の値
は、ＲＡＭセルのように、比較的非活動的な回路には適
当であったかもしれない。しかし、典型的にはマイクロ
プロセッサに用いられるような、より活動的な回路にお
いては、漏れ電流に関する懸念は少なく、この場合には
閾値電圧をかなり低下させることができる。本発明は、
主に、このような低閾値電圧デバイスに関するものであ
る。従って、本発明のデバイスは、オン電流とオフ電流
の比が約１０5 以下であること、より典型的な場合には
約１０2 〜約１０3 の範囲にあること、に特徴がある。
高度に活動的なデバイスに対しては、オン電流とオフ電
流の比は１０程度にまで低くすることが好ましい場合が
ある。閾値電圧Ｖt の絶対値に関しては、本発明のＭＯ
Ｓデバイスは、約−１５０〜約＋１５０ミリボルトの範
囲にあることが好ましい。しかし、この範囲は本発明を
実現する上では重要なものではない。
【００３９】図２は、Ｖds（ドレイン−ソース電圧）一
定の条件下において動作する異なるデバイスに対するlo
g Ｉds（チャンネル電流の対数）とＶgs（ゲート電圧）
との関係を示すグラフである。各曲線は、チャンネル領
域のドーパント濃度が互いに異なるデバイスに関するも
のであり、より低いゲート電圧（より負のゲート電圧）
においてサブ・スレッショルド領域を有している曲線
は、本発明による低チャンネル領域ドーパント濃度を有
するデバイスに関するものである。本発明によるデバイ
スに関する曲線６６において、閾値電圧Ｖt は、サブ・
スレッショルド領域６４と遷移領域６０との境界におけ
る値である。強い反転領域６２は、遷移領域６０を越え
たところに存在し、Ｖgsの増加とともに直線的に増加す
る電流特性によって特徴づけられる。他のデバイス変数
が同一であるとすれば、曲線７０と曲線６８は、曲線６
６のデバイスに比べてより低いチャンネル領域ドーパン
ト濃度を有するデバイスと、より高いチャンネル領域ド
ーパント濃度を有するデバイスとにそれぞれ関するもの
である。サブ・スレッショルドにおけるＶg とＩの勾配
は、一般に次の数式３によって与えられる。
【００４０】
【数３】
【００４１】ここでＭs はサブ・スレッショルド勾配、
ｎは理想状態では１、ＶT はｋＴ／ｑで定義される熱起
電力である。従って、電流の対数ｌｎＩをゲート電圧Ｖ
g に対してプロットしたグラフのサブスレッショルド勾
配（＝１／Ｍs ）は、温度の低下に伴ってより急峻にな
る。
【００４２】デバイスのチャンネル領域を低ドーピング
にすることによって、デバイスの閾値電圧は、本発明の
好ましい領域であるほぼ０に近い値になる。製造工程の
変動に起因して、チャンネル領域における正確なドーパ
ント濃度はデバイス毎にわずかに変化しうる。これらの
変動はわずかではあるが、デバイスの閾値電圧を数１０
から数１００ミリボルト（本発明の好ましい動作の範囲
外に至るまで）シフトさせ得るものである。さらに、動
作温度の変動のような環境ファクタも閾値電圧をシフト
させる。従って、本発明のもののような低閾値電圧デバ
イスにおいて、閾値電圧を調整するメカニズムを備えて
おくことが好ましい。上述したように、これは、バック
バイアシング（すなわちデバイスのウェルとソースとの
間のポテンシャル（電位差）を制御すること）を用いる
ことによって達成できる。ジェイムズ・Ｂ・バー（Jame
s B. Burr ）による文献「スタンフォード超低電力ＣＭ
ＯＳ」（Stanford Ultra Low Power CMOS ）、シンポジ
ウムレコード、ホットチップスＶ、7.4.1 〜7.4.12頁、
スタンフォード、カリフォルニア、１９９３年（Sympos
ium Record，Hot Chips V，pp.7.4.1-7.4.12，Stanfor
d，CA 1993 ）を参照すること。
【００４３】バックバイアシングは、トランジスタのソ
ース領域とウェル領域との間のポテンシャル差（電位
差）を制御することによって達成される。典型的には、
このポテンシャルは、ソース領域とウェル領域とに対す
る分離されたオーミックコンタクトを介して、これらの
２つの領域のポテンシャルを独立して制御するために必
要な回路を用いて制御される。ポテンシャル差が増大す
ると、閾値電圧の値は増加する。一般に、閾値電圧を比
較的小さな値だけ調整するために、比較的大きなバック
バイアス電圧が要求される。好ましい実施例において
は、デバイスは、１ボルトのバックバイアスが、約１０
０ミリボルトの閾値電圧のシフトを生ずるように設計さ
れる。
【００４４】バックバイアスは、種々の自動化技術を使
用して実現することができる。このような１つの方法で
は、フィードバックアンプを設けて、ウェル内のテスト
デバイスのドレイン電流が参照電流に一致するように、
ウェルのバイアス電圧を調整する。調整回路は、オフ電
流（１ナノアンペア〜１マイクロアンペアの範囲）、ま
たは、オン電流（１００マイクロアンペア／マイクロメ
ータの範囲）、あるいは、オフ電流とオン電流の両者の
関数の値に適合するように設計される。このような調整
回路は、いくつかのテストデバイスから電流をサンプリ
ングして、平均オン電流と平均オフ電流とを得ることが
できる。このようなウェル調整回路の消費電力は典型的
には極めて小さく１マイクロワットのオーダーであり、
その面積も小さく典型的には約１００平方マイクロメー
タであって、１つの集積回路チップ中に数百、数千個の
回路を設けても面積や消費電力に大きな影響が無く、局
所的な小さな範囲にあるトランジスタに対して緊密に制
御された動作環境を与えることによって、それらの低電
圧特性をかなり改善する。
【００４５】図３は、本発明の他の実施例としてのフロ
ーティングゲートによって調整可能なＭＯＳＦＥＴトラ
ンジスタ３０’を示している。図１の実施例と同様に、
図３のトランジスタ３０’は、ウェル領域３４’と、ソ
ース領域３６’と、ドレイン領域３８’とを含んでい
る。このトランジスタ３０’は、さらに、ソース領域３
６’の先端の下側に比較的高ドーパント濃度を有する非
対称ハロー領域（ポケット領域）４７’を有している。
ＭＯＳＦＥＴ３０’は、フローティングゲート構造５２
内に２つのゲート層を含んでいる。第１のゲート層５４
は酸化物層４０’の上に堆積されており、第２のゲート
層５６は第１のゲート層５４の上方において絶縁層の上
に堆積されている。当技術分野において知られているよ
うに、一定の電圧（およびこれと関連する電荷）が第１
のゲート５４に印加されて、この結果、ゲート５６の閾
値電圧を制御する。従って、フローティングゲート構造
５２を使用することによって、トランジスタ３０’の閾
値電圧を、バックバイアスを用いる方法と同様に、電気
的に制御可能である。
【００４６】図４ないし図７は、本発明によるＭＯＳデ
バイス（この例では、ＮＦＥＴ）の主要な製造工程を示
す図である。なお、この製造工程については本発明のス
コープ内において種々の変形が可能であることを理解す
べきである。さらに、この製造工程は、ＮＦＥＴを生成
する一連の工程として記載されているが、ドーパントの
導電タイプを逆にすれば、ＰＦＥＴにも同様に適用する
ことが可能である。さらに、以下で説明する条件は、
０．３５μｍ近辺のサイズのデバイスに適したものであ
ることを理解すべきである。当技術分野において知られ
ているように、製造条件は、これ以外のサイズのデバイ
スに対しては幾分修正する必要があるであろう。
【００４７】図４（Ａ）において、シリコンや他の適切
な半導体物質の基板１１１に、フォトレジストや他の適
切なマスク物質で形成され、基板１１１の選択された部
分（ｐウェル部分）を露出させたイオン注入マスク１１
５が設けられている。
【００４８】図４（Ｂ）においては、基板の上からｐ型
イオン注入が行なわれ、基板１１１の非マスク部分（ｐ
ウェル部）に注入される。このｐ型ドーパントは、極低
ドープウェル領域１２１を形成するのに十分な打込量と
エネルギーとで供給される。引き続いて行なわれる拡散
アニールは、ウェル領域１２１全体のｐ型ドーパント濃
度が平滑化されて、比較的一様な極低ｐドープレベルが
全体的に得られるのに十分な温度と時間とで実行され
る。ウェル形成の条件は、ｐ型ウェル領域が基板表面に
おいて（すなわちチャンネル領域において）、約１×１
０14〜約１×１０16原子／ｃｍ3 の範囲のドーパント濃
度を有するように選択されるべきである。多くのシステ
ムにおいては、明確なｐ型ウェルが存在しないというこ
とに注意すべきである。むしろ、デバイスを作成するた
めに用いられるシリコンウェハは、特定のドーパント濃
度において成長する。エピタキシャルプロセスにおいて
は、所望のバルク濃度を有するシリコン層が高ドープ基
板の上に形成される。
【００４９】図４（Ｃ）に示される構造を得るために、
まず、マスク１１５を除去し、基板１１１を覆うパッド
酸化物１２０（シリコン酸化物）を約７００〜約１００
０℃の範囲の温度で約３０〜約８０ナノメータの範囲の
厚さになるように成長させる。次に、シリコン窒化物１
２２の層を、典型的には低圧気相成長法（ＬＰＣＶＤ）
によって、パッド酸化物１２０の上に約０．１〜約０．
２μｍの範囲の厚みに堆積させる。その後、レジストマ
スク１２４が、活性領域（すなわち活性トランジスタが
形成されるべき領域）を保護するために設けられる。
【００５０】図５（Ｄ）に示される構造は、次のように
形成される。ドライエッチ（典型的には、反応イオンエ
ッチング（ＲＩＥ））が、露出した窒化物層と酸化物層
とに行なわれて、それらの領域にベアシリコン表面を形
成する。次に、レジストマスクが除去されて、厚いフィ
ールド酸化物１２９（二酸化シリコン）を約７００〜約
１０００℃の範囲の温度で約０．２〜約０．５μｍの範
囲の厚さにまで成長させて図５（Ｄ）に示す構造を形成
する。この後、この構造は、選択的にエッチング（典型
的にはオルトリン酸によるウェットエッチング）がなさ
れて窒化物層１２２が除去される。次に、計時ウェット
エッチが行なわれてパッド酸化物１２０が除去され、活
性デバイス領域にシリコン基板を露出させる。これによ
って、図５（Ｅ）に示す構造が得られる。フィールド酸
化物１２９は、チップ上の様々なデバイスを電気的に分
離するために使用される。他の実施例では、チップ上の
デバイス同士を分離するために、フィールド酸化物の代
わりにトレンチを使用することもできる。トレンチ分離
領域を形成するプロセスは、この分野において周知であ
る。
【００５１】ベアシリコン基板が露出すると、薄いゲー
ト酸化物１２３をそのシリコン表面の上に約８００〜約
９５０℃の温度範囲で、約３〜約１５ナノメータの範囲
の厚さにまで成長させる。典型的には、このゲート酸化
物は、二酸化シリコンの単一層であるが、シリコン窒化
物を含む多層構造であってもよい。（技術的には、この
ような多層構造は、単に「ゲート酸化物」と呼ばれるよ
りも、むしろ「ゲート絶縁体」と呼ばれるべきであろ
う。）このゲート酸化物またはゲート絶縁体が形成され
ると、ポリシリコンのゲート層がその表面上に約１００
〜約３００ナノメータの厚みで堆積される。この層の上
に、トランジスタのゲート領域を保護するためにレジス
トマスクが形成される。そして、露出したポリシリコン
が選択的にエッチングされて、レジストマスクが除去さ
れ、図５（Ｆ）に示す構造が得られる。
【００５２】次に、図６（Ｇ）に示すように、活性領域
の一方側の上にマスク１２６が形成される。その後、非
対称ポケット領域１１６を形成するのに十分なエネルギ
と打込量においてｐ型ドーパント注入が実行される。こ
の非対称ハロー領域イオン注入（非対称ハロー注入）
は、例えば、約５０〜約７０ｋｅＶのエネルギで、約５
×１０12から５×１０13ｃｍ-2の打込量でボロンを注入
することによって実行される。ある実施例においては、
ＮＦＥＴに対してはインジウムが適切なドーパントにな
り、ＰＦＥＴに対してはアンチモンが適切なドーパント
になる。これは、これらの原子は拡散係数が比較的小さ
く、従って、より急峻な濃度プロファイルを有するポケ
ット領域を形成しやすいからである。
【００５３】次に、図７（Ｈ）に示すように、マスク１
２６が除去されて、約１０13〜約１０14ｃｍ-2のイオン
打込量で約２０〜約６０ｋｅＶの範囲のイオン運動エネ
ルギにおいて、リン（Ｐ）、ヒソ（Ａｓ）、アンチモン
（Ｓｂ）、または、スズ（Ｓｎ）から選ばれたイオンに
よって、ｎ型イオン注入が行なわる。このイオン注入
は、基板全体に亘って実行され、装置のｐウェル部分に
浸透して、ｐウェル１２１内において、ｐ型チャンネル
領域１３３の左右の側面に配置された２つのｎ型ドープ
層１３１Ａ，１３１Ｂをそれぞれ形成する。このイオン
注入は、チャンネル領域の端部に伸びるソースとドレイ
ンの「先端」領域を形成するために行なわれる。図示さ
れているように、非対称ハロー領域１１６は、ソース先
端領域１３１Ａの下側に留まっている。好ましい実施例
においては、これらの先端領域と、隣接するチャンネル
領域との間の接合は、急峻なドーパント濃度勾配を有し
ている。従って、この後の工程は、これらの先端領域に
おけるドーパントの拡散を最小限にするような条件下で
実施されるべきである。これには、可能な限りにおいて
その後の加熱工程を比較的低温で比較的短時間で行なう
か、または、急速サーマル・アニーリング（ＲＴＡ）に
よって行なうことが要求される。
【００５４】先端領域が形成された後に、図７（Ｉ）に
示すソースとドレインの「プラグ」領域１３７Ａ，１３
７Ｂが、オプションとして次のように形成される。この
ようなプラグ領域を形成するために、まず、デバイスの
上にブランケット酸化物絶縁層が堆積される。この層の
ほとんどは非等方的にエッチングされて除去され、図７
（Ｉ）に示すように、ポリシリコンゲート１２５の左右
の側面に配置された０．１〜０．３μｍの幅の側壁絶縁
スペーサ１３５が残される。この後、ｎ+ イオン注入
（１×１０15〜５×１０15ｃｍ-2のイオン打込量で５０
〜１００ｋｅＶの範囲のイオン運動エネルギにおいて、
リン（Ｐ）、ヒソ（Ａｓ）、アンチモン（Ｓｂ）、また
は、スズ（Ｓｎ）のイオンを用いて）が基板上に亘って
行なわれ、その構造のｐウェル部分に侵入する。この結
果、ｎ型に高濃度ドープされたソース層１３７Ａとドレ
イン層１３７Ｂとが形成される。図７（Ｉ）から解るよ
うに、ソースとドレインのプラグ領域が形成された後に
は、非対称ハロー領域１１６は、ソース先端領域１３１
Ａの下側であってチャンネル領域に隣接した位置に留ま
っている。ソース層１３７Ａとドレイン層１３７Ｂが形
成された後に、アニール工程が行なわれる。好ましい実
施例においては、非対称ハロー注入と先端領域注入とプ
ラグ領域注入とに対しては、このアニール工程のみが行
なわれ、他のアニール工程は行なわれない。換言すれ
ば、非対称ハロー注入の後や先端領域注入の後にはアニ
ール工程は行なわれない。このようにアニール工程を制
限することによって、ハロー領域と先端領域が、チャン
ネル領域の近傍において比較的急峻な濃度勾配を保つこ
とになる。
【００５５】ソース領域とドレイン領域とが形成される
と、図７（Ｊ）に示すように、デバイスの上にわたって
絶縁層１４１が形成される。そして、開口（開孔）１４
３Ａ，１４３Ｂ，１４３Ｃが選択的エッチングによって
酸化物層１４１に形成され、例えばアルミ、タングステ
ン、チタン等の金属または他の導電性物質によって充填
されて、ソース１３１Ａとゲート１２５とドレイン１３
１Ｂに対する電気的接続が形成される。バックバイアシ
ング能力を有するデバイスでは、ソースとウェルとの間
のポテンシャルをコントロールするために、ウェルに第
４の電気的接続が要求される。低ドープウェルにオーミ
ック接続を行なうためには、ウェルの接続の領域に小さ
なｐ+ 注入を行なうことが必要なこともある。
【００５６】図４（Ａ）ないし図７（Ｊ）に記載された
製造工程は、チャンネル領域に高ドーパント濃度を有
し、従って高閾値電圧を有するデバイスを生成するタイ
プのチャンネル領域イオン注入を含んでいないことに注
意すべきである。実際、チャンネル領域におけるドーパ
ント濃度の合計は、約１×１０16原子／ｃｍ3 以下のレ
ベルに保たれているのが好ましく、約１×１０14〜約１
×１０16原子／ｃｍ3 の範囲にあることがさらに好まし
い。もっとも好ましいチャンネル領域ドーパント濃度
は、約１×１０15原子／ｃｍ3 であり、これは、従来の
０．３５μｍ高閾値電圧デバイスにおける濃度である１
×１０17〜５×１０17原子／ｃｍ3 よりもかなり低い。
もちろん、より高いドーパント濃度を有するデバイスに
おいても、特定の導電タイプのドーパント原子の「正
味」の濃度が低レベルに抑えられている限り、閾値電圧
をゼロ近くに保つことは可能である。この条件は、例え
ば、反対の導電タイプのチャンネル領域イオン注入を２
回以上実行して、イオン注入の効果を互いに相殺するよ
うにすることによって達成することができる。もちろ
ん、一般には、イオン注入をするたびに半導体格子に新
たな散乱不純物が追加されるので、チャンネル領域にお
ける相殺するイオン注入を行うことなく、低閾値電圧デ
バイスを製造する方が好ましい。
【００５７】標準的な高閾値電圧表面チャンネル（また
は埋込チャンネル）デバイスを製造するプロセスにおい
ては、ウェルのチャンネル領域と同じ導電型（または反
対の導電型）のドーパントの表面注入が行なわれ、これ
によってデバイスの閾値電圧が標準値に調整される。こ
の表面注入は、典型的には約０．７ボルトまたは−０．
７ボルト（これはトランジスタの導電型による）の閾値
電圧となるような条件下で実行される。（本発明と調和
する）低閾値電圧を達成するために、表面注入を行なう
工程は省略される。さらに、本発明により製作されたＰ
ＦＥＴに対しては、ゲートはｐ型にドープすることが好
ましい。
【００５８】他の実施例においては、ソース領域とドレ
イン領域とを形成する際の「先端」イオン注入と「プラ
グ」イオン注入の順序を逆にしてもよい。このプロセス
では、側壁スペーサ１３５はあらゆるソース／ドレイン
領域イオン注入の前に形成される。そして、ソース／ド
レインプラグ領域イオン注入が、上述の条件下で実行さ
れる。この後、スペーサは除去されて、マスクがドレイ
ン領域を覆うように形成され、上述の条件下で非対称ハ
ロー注入が行なわれる。次に、ドレイン領域からマスク
が除去され、「先端」イオン注入が実行されて図７
（Ｉ）に示すプロファイル（形状）を有するソース領域
とドレイン領域と非対称ハロー領域とが生成される。こ
のような方法の利点は、先端領域がプロセスの後の方で
生成されるので、先端領域／チャンネル領域接合におけ
る急峻なドーパント濃度勾配がより良く保たれることに
ある。しかしながら、工程が複雑になるのでこのプロセ
スは０．１μｍ以下の技術において最も利点が現われる
かもしれない。
【００５９】ソース／ドレイン領域とポケット領域とを
形成する他のプロセスが図１０（Ａ）〜図１１（Ｅ）に
示されている。この実施例では、図１０（Ａ）に示すよ
うに、フィールド酸化物領域３０３とゲート酸化物３０
７（ゲートポリシリコン３０５の下）の間のバルク領域
３０１の中にｎ型の先端領域３１１，３０９が形成され
る。これらの領域３１１，３０９は、図７（Ｈ）に示す
領域１３１Ａ，１３１Ｂを形成するのに使用された条件
と類似の条件で形成できる。次に、図１０（Ｂ）に示す
ように、第１のスペーサ３１５が、ゲート酸化物３０７
とゲートポリシリコン３０５の両側面に沿って形成され
る。その後、マスク３１７がデバイスのドレイン側に亘
って形成され、ｐ型イオン注入が行なわれて非対称注入
領域３１９（これがポケット領域に変換される）が形成
され、図１０（Ｃ）に示す構造が得られる。このｐ型イ
オン注入は、図６（Ｇ）の領域１１６を形成するために
使用された条件と類似の条件で実行し得る。
【００６０】ここで、マスク３１７が除去され、第２の
スペーサ３２１がゲート領域の両側面において第１のス
ペーサ３１５の外側に形成されて、図１１（Ｄ）に示す
構造が得られる。次に、ｎ型イオン注入が実行され、図
１１（Ｅ）に示すようにソースプラグ領域３２５とドレ
インプラグ領域３２３が形成されるとともに、ｐ型ポケ
ット領域３１９がチャンネル領域の周囲にのみ残され
る。このイオン注入は、図７（Ｉ）に示す領域１３７
Ａ，１３７Ｂを形成する際に使用された条件と類似の条
件で実行される。
【００６１】さらに他の実施例では、ソース領域とドレ
イン領域は、先端領域に加えて、シリコン基板表面の上
に立設された構造を含んでいる。このような構造は、典
型的には比較的低抵抗のシリサイドであり、プラグ領域
１３７Ａ，１３７Ｂを含んでいない。従って、ソース領
域とドレイン領域の全体の抵抗は、プラグ領域無しでも
比較的低いレベルに維持される。
【００６２】埋込電極を用いる実施例においては、エピ
タキシャル層を利用することができる。上述したよう
に、埋込電極の目的の１つは、チャンネル領域を低ドー
パント濃度とし、ポケット領域の上端部においてより高
いドーパント濃度を達成することにある。理想的には、
これは、ステップ接合（段階接合）となる。しかしなが
ら、イオン注入と熱アニールサイクル（製造工程の後に
おけるもの）での制約は、段階接合を不鮮明にしてしま
う傾向にある。この問題は、移動度が比較的低いドーパ
ント（すなわち拡散係数が比較的小さいもの）を選択す
ることによって部分的に改善できる。他のアプローチと
しては、高ドープバルク基板の上に、低ドープシリコン
・エピタキシャル層を成長させる方法がある。このエピ
タキシャル空乏領域は、きわめて急峻な接合を有するの
で、イオン注入によって生成できるものに比べて理想的
なステッププロファイルにずっと近いものとなる。
【００６３】図８と図９は、ソース先端領域の下側にあ
るポケット領域が異なる形状を有する他の実施例を示し
ている。図８において、非対称ＣＭＯＳデバイス１３０
は、チャンネル領域１４４の下側にまでわずかに広がっ
ている（延びている）ポケット領域１４７を含んでいる
（図１のポケット領域４７と比較せよ）。これ以外の点
では、この実施例は図１に示された実施例と極めて類似
している。すなわち、このデバイスは、ソース１３６
と、ドレイン１３８と、ゲート１４２と、ゲート絶縁体
１４０とを含んでいる。このデバイス１３０も非対称ハ
ローデバイスなので、ドレイン１３８の下側にはポケッ
ト領域は存在しない。このポケット領域１４７は、例え
ば、水平方向（図８の左から右に向かう方向）の成分を
有する角度で行なわれるイオン注入によって形成され
る。一般に、このような角度を有するイオン注入は、比
較的容易に実行できる。
【００６４】図９においては、非対称ＭＯＳデバイス２
３０は、ソース領域２３６の端部を越えているのみでな
く、実際にチャンネル領域２４４の内部にまで延びてい
るポケット領域２４７を含んでいる。ソースまたはドレ
インに先端領域が無いようなデバイスでは、ポケット領
域は、ソースまたはドレイン領域の下側に延びておら
ず、単にソースまたはドレイン領域のチャンネル側に隣
接しているだけであろう。一例として、チャンネル領域
２４４は、デバイスの閾値電圧Ｖｔを低下させ、真の短
チャンネルＮＦＥＴを形成するために、ｎ型ドーパント
で逆ドープされる（例えば１×１０17ｃｍ-3）。重要な
ことは、垂直電界の局所的な変化を保ち、ポケット領域
の効果をソース付近の比較的小さな領域に限定するため
に、ポケット領域２４７がチャンネル領域２４４を横切
る方向に沿って過度に延びないようにすることである。
このような構造は、ソースの端部における水平方向電界
を増加させ、その結果、ソースＦＥＴの実効チャンネル
長がより短くなると期待される。従って、このようなデ
バイスでは、バリスティック電子の寄与がより重要にな
ると期待される。マイナス面では、ソースに隣接するド
ーパント濃度が高くなることは、非バリスティック電子
の移動度を減少させるであろう。
【００６５】さらに他の実施例では、非対称ハローデバ
イスのポケット領域は、ソース領域の下側のチャンネル
端部から、ソース領域のもう一方の端部付近にまで延び
るようにすることもできる。さらに他の実施例では、上
述の種々のポケット領域に加えてチャンネル領域全体の
下側に広がる埋込電極を有するようにすることもでき
る。これは、デバイスの閾値電圧の調整能力を高めるで
あろう。
【００６６】ＣＭＯＳデバイスは、異なる温度では動作
が異なることが知られている。デバイスが冷却される
と、チャンネル領域における荷電キャリアの移動度が増
大する。また、閾値電圧も増加する。もっとも重要なこ
とは、閾値電圧が一定の場合には、荷電キャリアの移動
度の増加とデバイスの臨界電圧の低下とに起因して、そ
のトランジスタの性能が向上することである。これは、
長チャンネルデバイスにも短チャンネルデバイスにも一
般的に当てはまる。従って、より低い温度では、従来の
ほとんどのデバイスは性能が向上することが期待され
る。
【００６７】しかしながら、この発明の非対称ハローデ
バイスでは、さらに大幅な性能の改善が期待できる。こ
の理由は、ソースＦＥＴ擬似デバイスの極短実効チャン
ネル長において温度が低下するのに伴って、デバイス電
流へのバリスティック電子の寄与が急速に増大するから
である。温度が低下すると、電子移動に対するフォノン
の影響が低下し、シリコン中における電子の平均自由行
程がソースＦＥＴのチャンネル長に近い値まで増加す
る。もちろん、移動する電子のいくらかは平均自由行程
よりも長い距離をジャンプし、あるものはチャンネル長
を越えてジャンプする。このような電子は、ソースから
ドレインにバリスティックに（弾道的に）移動する。液
体窒素温度付近の温度では、ソースＦＥＴチャンネルを
横切る電子のかなりの割合がバリスティックに移動する
（ソースＦＥＴの実効チャンネル長が十分短いと仮定し
ている）。
【００６８】より低温における性能改善を利用するため
に、デバイスのドーピングレベルを修正するようにして
もよい。例えば、液体窒素温度（７７Ｋ）において０ミ
リボルトの閾値電圧を有するデバイスに対して、ドーピ
ングレベルは、３００Ｋにおける閾値電圧が約−２００
ｍＶになるように設定すべきである。この理由は、デバ
イスの電流対ゲート電圧の曲線が温度に伴ってシフトす
るからである。もちろん、全温度範囲において動作する
ような十分な調整能力を有するデバイスを供給すること
も可能である。しかし、このような特別な調整能力は、
デバイスによっては性能上の妥協をもたらすことがあ
る。この場合には、デバイスは比較的狭い特定の温度範
囲において最適化することが必要であろう。
【００６９】本発明による低温ＣＭＯＳトランジスタを
実現するためには、冷却環境を設けなければならない。
冷却システムとしては、０℃、−５５℃、−１５０℃
と、より低温で動作するものの方が性能を改善するが、
コストも上昇する。上記の各温度においては、小さな冷
凍機によって十分な冷却を行なえる。−１５０℃以下で
は、冷凍のためのコストは極めて高くなり、キャリアの
冷凍効果は、制御が困難な不安定性を生ずるかもしれな
い。
【００７０】多くの短チャンネルＭＯＳＦＥＴデバイス
においては、比較的高いＶdd（電源電圧）に関連付けら
れる大きな水平方向電界は、電子がバルク領域またはド
レイン領域の上にある酸化物層に侵入するホットエレク
トロン劣化（ホットエレクトロン・デグレデーション）
を引き起こすかもしれない。この問題は、典型的には、
ソース領域３６とドレイン領域３８の先端領域３６Ａ，
３８Ａが比較的低ドーパント濃度である低ドープドレイ
ン（ＬＤＤ）イオン注入を使用することによって解決さ
れる。本発明においては、しかし、約１．５ボルト以下
の電源電圧においてはホットエレクトロンの問題は無視
できる程度になるので、ＬＤＤは必ずしも必要ではな
い。
【００７１】本発明の特定の実施例が上述されている
が、本発明は、その精神とスコープから逸脱することな
く種々の形態を取り得ることが理解されるべきである。
特に、上述のＮＦＥＴの代わりにＰＦＥＴを構成するこ
ともでき、また、非対称ハロー構造は長チャンネルデバ
イスにおいても有用性が見いだされるかもしれない。従
って、以上の実施例は、単に図示のための例に過ぎず、
本発明は上述の詳細な説明に限定されることなく、種々
の変形が可能である。
【図面の簡単な説明】
【図１】本発明の実施例としてのポケット領域を有する
非対称ＭＯＳトランジスタの側断面図。
【図２】異なるチャンネル領域ドーパント濃度を有する
トランジスタに対するデバイス電流（Ｉds）とゲート電
圧（Ｖgs）の典型的な曲線群を示すグラフ。
【図３】本発明の他の実施例としてのフローティングゲ
ート構造を有する非対称ＭＯＳトランジスタの側断面
図。
【図４】本発明の実施例のトランジスタの主要製造工程
における側断面図。
【図５】本発明の実施例のトランジスタの主要製造工程
における側断面図。
【図６】本発明の実施例のトランジスタの主要製造工程
における側断面図。
【図７】本発明の実施例のトランジスタの主要製造工程
における側断面図。
【図８】本発明の他の実施例としての、チャンネル領域
の下側に延びるポケット領域を有する非対称ＭＯＳトラ
ンジスタの側断面図。
【図９】本発明のさらに他の実施例としての、チャンネ
ル領域の内部に延びるポケット領域を有する非対称ＭＯ
Ｓトランジスタの側断面図。
【図１０】本発明の実施例のトランジスタの主要製造工
程における側断面図。
【図１１】本発明の実施例のトランジスタの主要製造工
程における側断面図。
【符号の説明】
３０…ＭＯＳＦＥＴ ３２…半導体基板 ３４…ｐ型ウェル ３６…ソース領域 ３６Ａ…ソース先端領域 ３８…ドレイン領域 ３８Ａ…ドレイン先端領域 ４０…ゲート酸化物層 ４２…ゲート層 ４４…チャンネル領域 ４７…ポケット領域 ５２…フローティングゲート構造 ５４…第１のゲート層 ５６…第２のゲート層 ６０…遷移領域 ６２…反転領域 ６４…スレッショルド領域 １１５…イオン注入マスク １１６…非対称ハロー領域（非対称ポケット領域） １２０…パッド酸化物 １２１…ウェル領域 １２２…窒化物層 １２３…ゲート酸化物 １２４…レジストマスク １２５…ポリシリコンゲート １２６…マスク １２９…フィールド酸化物 １３０…非対称ＣＭＯＳデバイス １３１Ａ…ソース先端領域 １３１Ｂ…ドレイン先端領域 １３３…ｐ型チャンネル領域 １３４…ウェル １３５…側壁絶縁スペーサ １３６…ソース １３７Ａ，１３７Ｂ…プラグ領域 １３８…ドレイン １４０…ゲート絶縁体 １４１…酸化物層（絶縁層） １４２…ゲート １４４…チャンネル領域 １４７…ポケット領域 ２３０…非対称ＭＯＳデバイス ２３６…ソース領域 ２４４…チャンネル領域 ２４７…ポケット領域 ３０１…バルク領域 ３０３…フィールド酸化物領域 ３０５…ゲートポリシリコン ３０７…ゲート酸化物 ３１１，３０９…先端領域 ３１５…第１のスペーサ ３１７…マスク ３１９…ｐ型ポケット領域（非対称注入領域） ３２１…第２のスペーサ ３２３…ドレインプラグ領域 ３２５…ソースプラグ領域
フロントページの続き (72)発明者 マイケル・ピー．・ブラッシントン アメリカ合衆国 カリフォルニア州94087 サニーヴェイル，ライト・アヴェニュ ー，1726

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の非対称ＭＯＳデバイスで
    あって、 第１導電型の平均ドーパント濃度を有するバルク領域
    と、 前記バルク領域内に位置し、チャンネル領域によって互
    いに分離された第２導電型のドーパント濃度を有するソ
    ース領域およびドレイン領域と、 前記ソース領域とドレイン領域の一方に隣接し、前記チ
    ャンネル領域に近接する、前記第１導電型のドーパント
    濃度を有する非対称ハロー領域と、 前記チャンネル領域の上に配置されたゲートとを備え、 前記ＭＯＳデバイスのオン電流とオフ電流との比が約１
    ０5 以下であることを特徴とする非対称ＭＯＳデバイ
    ス。
  2. 【請求項２】 ゲート閾値電圧が約±１５０ｍＶ以下で
    ある、請求項１記載の非対称ＭＯＳデバイス。
  3. 【請求項３】 前記チャンネル領域におけるドーパント
    濃度が、約１×１０16原子／ｃｍ3 以下である、請求項
    １記載の非対称ＭＯＳデバイス。
  4. 【請求項４】 前記チャンネル領域におけるドーパント
    濃度が、約１×１０14〜約１×１０16原子／ｃｍ3 の間
    である、請求項３記載の非対称ＭＯＳデバイス。
  5. 【請求項５】 調整可能なゲート閾値電圧を有する、請
    求項１記載の非対称ＭＯＳデバイス。
  6. 【請求項６】 前記ゲート閾値電圧はバックバイアスに
    よって調整可能である、請求項５記載の非対称ＭＯＳデ
    バイス。
  7. 【請求項７】 前記非対称ＭＯＳデバイスの閾値電圧を
    調整可能なフローティングゲートを更に備える、請求項
    ５記載の非対称ＭＯＳデバイス。
  8. 【請求項８】 前記非対称ハロー領域におけるドーパン
    ト濃度が少なくとも約１×１０16原子／ｃｍ3 である、
    請求項１記載の非対称ＭＯＳデバイス。
  9. 【請求項９】 前記非対称ハロー領域におけるドーパン
    ト濃度が約１×１０17〜約１×１０18原子／ｃｍ3 の間
    である、請求項８記載の非対称ＭＯＳデバイス。
  10. 【請求項１０】 前記非対称ハロー領域は、前記ソース
    領域とドレイン領域の一方の少なくとも一部の下側に位
    置しているとともに、前記チャンネル領域の内部および
    下側には延びていない、請求項１記載の非対称ＭＯＳデ
    バイス。
  11. 【請求項１１】 前記非対称ハロー領域は、前記ソース
    領域とドレイン領域の一方の少なくとも一部の下側に位
    置しているとともに、前記ソース領域またはドレイン領
    域に隣接する前記チャンネル領域部分の下側に延びてい
    る、請求項１記載の非対称ＭＯＳデバイス。
  12. 【請求項１２】 前記非対称ハロー領域は、前記ソース
    領域とドレイン領域の一方の少なくとも一部の下側に位
    置しているとともに、前記チャンネル領域の内部まで部
    分的に延びている、請求項１記載の非対称ＭＯＳデバイ
    ス。
  13. 【請求項１３】 前記チャンネル領域は約２μｍ以下の
    長さを有する、請求項１記載の非対称ＭＯＳデバイス。
  14. 【請求項１４】 前記チャンネル領域の少なくとも一部
    が前記第２導電型の逆ドーパントを含む、請求項１記載
    の非対称ＭＯＳデバイス。
  15. 【請求項１５】 前記逆ドーパントの濃度が約１０16〜
    約１０18ｃｍ-3の間にある、請求項１４記載の非対称Ｍ
    ＯＳデバイス。
  16. 【請求項１６】 前記逆ドーパントは、逆ドーパント部
    ／バルク接合に関連付けられた空乏領域が前記チャンネ
    ル領域を越えて前記ゲートにまで広がらないような濃度
    と分布とを有する、請求項１５記載の非対称ＭＯＳデバ
    イス。
  17. 【請求項１７】 半導体基板上に非対称ＭＯＳデバイス
    を形成する方法であって、 第１導電型のバルク領域を形成する工程と、 前記第１導電型の正味ドーパント濃度が約１０16原子／
    ｃｍ3 以下のチャンネル領域となる前記バルク領域部分
    の上にゲートを形成する工程と、 前記第１導電型のドーパント原子を注入することによっ
    て前記チャンネル領域の第１の側にポケット領域を形成
    する非対称ハロー注入を行なう工程と、 前記チャンネル領域によって互いに分離された第２導電
    型のソース領域およびドレイン領域を形成する工程と、
    を備え、 前記第１導電型の前記ポケット領域が、前記ソース領域
    とドレイン領域の一方の少なくとも一部に隣接し、前記
    チャンネル領域に近接することを特徴とする非対称ＭＯ
    Ｓデバイスの製造方法。
  18. 【請求項１８】 前記非対称ハロー注入工程は、約５０
    〜約７０ｋｅＶの注入エネルギと、約５×１０12〜約５
    ×１０13ｃｍ-2の打込量とで実行される、請求項１７記
    載の非対称ＭＯＳデバイスの製造方法。
  19. 【請求項１９】 前記ソース／ドレイン領域形成工程
    は、約２０〜約６０ｋｅＶの注入エネルギと、約１０13
    〜約１０14ｃｍ-2の打込量とで前記第２導電型の注入を
    実行する工程を含む、請求項１７記載の非対称ＭＯＳデ
    バイスの製造方法。
  20. 【請求項２０】 請求項１９記載の非対称ＭＯＳデバイ
    スの製造方法であって、さらに、 前記ゲートの両側面にスペーサを形成する工程と、 約５０〜約１００ｋｅＶの注入エネルギと約１×１０15
    〜約５×１０15ｃｍ-2の打込量とにおいて、前記スペー
    サの両側の前記ソース領域と前記ドレイン領域に前記第
    ２導電型の第２の注入を行なう工程と、を備える非対称
    ＭＯＳデバイスの製造方法。
  21. 【請求項２１】 前記非対称ハロー注入工程は前記スペ
    ーサ形成工程の前に実行される、請求項２０記載の非対
    称ＭＯＳデバイスの製造方法。
  22. 【請求項２２】 前記非対称ハロー注入工程は、約１×
    １０16原子／ｃｍ3以上の平均ドーパント濃度を有する
    ポケット領域を形成する、請求項１７記載の非対称ＭＯ
    Ｓデバイスの製造方法。
  23. 【請求項２３】 前記チャンネル領域は約１×１０16原
    子／ｃｍ3 以下の合計ドーパント濃度を有する、請求項
    １７記載の非対称ＭＯＳデバイスの製造方法。
  24. 【請求項２４】 半導体基板上に非対称ＭＯＳデバイス
    を形成する方法であって、 第１導電型のバルク領域を形成する工程と、 チャンネル領域となる前記バルク領域部分の上にゲート
    を形成する工程と、 前記チャンネル領域によって互いに分離された第２導電
    型のソース先端領域およびドレイン先端領域を形成する
    工程と、 前記ゲートの両側面に第１のスペーサを形成する工程
    と、 前記第１導電型のドーパント原子を注入することによっ
    て前記チャンネル領域の第１の側にポケット領域を形成
    する非対称ハロー注入を行なう工程と、 前記第１のスペーサの両側面に第２のスペーサを形成す
    る工程と、 前記第２のスペーサの両側に前記第２導電型の第２の注
    入を行なうことによって、ソースプラグ領域とドレイン
    プラグ領域とを形成する工程と、を備える非対称ＭＯＳ
    デバイスの製造方法。
  25. 【請求項２５】 前記非対称ハロー注入工程は、約５０
    〜約７０ｋｅＶの注入エネルギと、約５×１０12〜約５
    ×１０13ｃｍ-2の打込量とで実行される、請求項２４記
    載の非対称ＭＯＳデバイスの製造方法。
  26. 【請求項２６】 前記非対称ハロー注入工程は、約１×
    １０16原子／ｃｍ3以上の平均ドーパント濃度を有する
    ポケット領域を形成する、請求項２４記載の非対称ＭＯ
    Ｓデバイスの製造方法。
  27. 【請求項２７】 前記チャンネル領域は約１×１０16原
    子／ｃｍ3 以下の合計ドーパント濃度を有する、請求項
    ２４記載の非対称ＭＯＳデバイスの製造方法。
  28. 【請求項２８】 前記ソース／ドレイン先端領域形成工
    程は、約２０〜約６０ｋｅＶの注入エネルギと、約１０
    13〜約１０14ｃｍ-2の打込量とで前記第２導電型の注入
    を実行する工程を含む、請求項２４記載の非対称ＭＯＳ
    デバイスの製造方法。
  29. 【請求項２９】 前記ソース／ドレインプラグ領域形成
    工程は、約５０〜約１００ｋｅＶの注入エネルギと約１
    ×１０15〜約５×１０15ｃｍ-2の打込量とで実行され
    る、請求項２４記載の非対称ＭＯＳデバイスの製造方
    法。
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