JPS58194367A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
- Publication number
- JPS58194367A JPS58194367A JP58054138A JP5413883A JPS58194367A JP S58194367 A JPS58194367 A JP S58194367A JP 58054138 A JP58054138 A JP 58054138A JP 5413883 A JP5413883 A JP 5413883A JP S58194367 A JPS58194367 A JP S58194367A
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- JP
- Japan
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- type regions
- conductive type
- region
- reversely
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果牛導体装置に係り、と
くに短チャンネル化に好適な絶縁ゲート型電界効果トラ
ンジスタに係るものである。
くに短チャンネル化に好適な絶縁ゲート型電界効果トラ
ンジスタに係るものである。
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳトラン
ジスタという）を用い死生導体デバイスの動作特性を向
上するため、ＭＩＤ）ランジスタのチャンネル長を短縮
することが試みられている。
ジスタという）を用い死生導体デバイスの動作特性を向
上するため、ＭＩＤ）ランジスタのチャンネル長を短縮
することが試みられている。
しかし乍らＭＩＳトランジスタのチャンネル長の２μｍ
以下への短縮は、ゲート閾値７エドレイン電圧に依存す
るようになり、パンチスルーによるドレイン耐圧の低下
をも引き起すため動作が不安定となる。これを防ぐ試み
はトランジスタのドレインおよびソース領域の有効濃度
を低下し、ソース領域内部での帰還作用でドレイン電圧
に依存するゲート閾値の低下を防止することであるが、
有効濃度の低いソース領域をゲート電極直下のチャンネ
ル領域から長く伸ばすことは、ソース抵抗を増大し利得
を過少にすることになる。
以下への短縮は、ゲート閾値７エドレイン電圧に依存す
るようになり、パンチスルーによるドレイン耐圧の低下
をも引き起すため動作が不安定となる。これを防ぐ試み
はトランジスタのドレインおよびソース領域の有効濃度
を低下し、ソース領域内部での帰還作用でドレイン電圧
に依存するゲート閾値の低下を防止することであるが、
有効濃度の低いソース領域をゲート電極直下のチャンネ
ル領域から長く伸ばすことは、ソース抵抗を増大し利得
を過少にすることになる。
この発明の目的は、短チャンネル効果が少なく且つ電気
的特性の優れたＭＩ８）ランジスタを提供することにあ
る。
的特性の優れたＭＩ８）ランジスタを提供することにあ
る。
この発明の特徴は、−導電型半導体基板の一生表面に設
けられた高濃度の第１の逆導電型領域と、この逆導電型
領域から離れた一生表面に設けられた絶縁ゲート構造と
、この絶縁ゲート構造と第１の逆導電型領域間の主表面
に導入され第１の逆導電型領域より低一度の第２の逆導
電型領域と、第２の逆導電型領域下に第１の逆導電型領
域の一生表面からの深さより浅く設けられた基板より高
濃度の一導電型領域とを有する半導体装置にある。
けられた高濃度の第１の逆導電型領域と、この逆導電型
領域から離れた一生表面に設けられた絶縁ゲート構造と
、この絶縁ゲート構造と第１の逆導電型領域間の主表面
に導入され第１の逆導電型領域より低一度の第２の逆導
電型領域と、第２の逆導電型領域下に第１の逆導電型領
域の一生表面からの深さより浅く設けられた基板より高
濃度の一導電型領域とを有する半導体装置にある。
この発明によれば、−導電型領域と逆導電型領域との間
の接合容量が小さくなるので動作速度が早くなり、短チ
ャンネルのＭＩＳトランジスタに適用して電気的特性の
再現性が著しく増大する。
の接合容量が小さくなるので動作速度が早くなり、短チ
ャンネルのＭＩＳトランジスタに適用して電気的特性の
再現性が著しく増大する。
次にこの発明の特徴をより良く理解するために、この発
明の実施例につき図を用いて説明する。
明の実施例につき図を用いて説明する。
第１図囚〜第１図（日はこの発明の好ましい実施例の主
たる製造工程での断面図である。
たる製造工程での断面図である。
第１図囚：比抵抗２０Ω−１のＰ型シリコン単結晶基体
１０１の一表面に特公昭５０−１３７９号公報に示され
るようにシリコン窒化膜を用いて選択酸化を施し、不活
性領域に表面濃度１０１・〜ＩＱ１）ＣＩ！Ｌ−”の高
濃度Ｐ型領域１０２と１．０〜１．３μｍの厚い二酸化
硅素膜１０３を設ける。活性領域には５００大の二酸化
硅素のゲート絶縁膜１０４を熱酸化成長し、この中央附
近に巾２．５μｍの多結晶シリコンのゲート電極１０５
と多結晶シリコンの選択−刻マスクとして用いた二酸化
硅素膜１０６を設ける。
１０１の一表面に特公昭５０−１３７９号公報に示され
るようにシリコン窒化膜を用いて選択酸化を施し、不活
性領域に表面濃度１０１・〜ＩＱ１）ＣＩ！Ｌ−”の高
濃度Ｐ型領域１０２と１．０〜１．３μｍの厚い二酸化
硅素膜１０３を設ける。活性領域には５００大の二酸化
硅素のゲート絶縁膜１０４を熱酸化成長し、この中央附
近に巾２．５μｍの多結晶シリコンのゲート電極１０５
と多結晶シリコンの選択−刻マスクとして用いた二酸化
硅素膜１０６を設ける。
第１図（Ｂ）：ゲート電極１０５および二酸化硅素膜１
０６をマスクとしてｆＦ４を活性領域に導入し、濃度１
０ｍ（１〜１０１１ｃｒＩＬ−１で接合深す１．５ μ
ｍ （Ｄ ？％ ｍ ［ｆ）Ｎ型領域１０７．１０８を
形成する。
０６をマスクとしてｆＦ４を活性領域に導入し、濃度１
０ｍ（１〜１０１１ｃｒＩＬ−１で接合深す１．５ μ
ｍ （Ｄ ？％ ｍ ［ｆ）Ｎ型領域１０７．１０８を
形成する。
第１図（ｑ：ゲート電極１０５は再び二酸化硅素膜１０
６をマスクとして化学蝕刻液で側面蝕刻する。多結晶シ
リコンの側面−刻には氷酢酸と硝酸と弗酸とを４０：４
：１の体積比で混液とした蝕刻液が好適で約２分間で０
．５μｍの側面蝕刻を得る。
６をマスクとして化学蝕刻液で側面蝕刻する。多結晶シ
リコンの側面−刻には氷酢酸と硝酸と弗酸とを４０：４
：１の体積比で混液とした蝕刻液が好適で約２分間で０
．５μｍの側面蝕刻を得る。
第１図鋤：側面蝕刻によりゲート電極１０５’の巾を１
．５μｍににせばめたのち、グー）［ｍ１０５’
”の上面の二酸化硅素膜１０６を除去しフォト
レジスト膜２０１を被層する。フォトレジストｍ ２０
１はゲート電極１０５′とソース領域として動作するＮ
型領域１０７の上面に端が到る゛開孔２′ｏ２を有し、
この開孔を通してゲート電極１０５′をマスクとしてボ
ロンをイオン注入して高改度のＰ型領域２０３を形成す
る。イオン注入条件は５０ＫｅＶで注入駿１０１Ｌ、１
０”ｃＩＬ−ａが好ｔｌる。
．５μｍににせばめたのち、グー）［ｍ１０５’
”の上面の二酸化硅素膜１０６を除去しフォト
レジスト膜２０１を被層する。フォトレジストｍ ２０
１はゲート電極１０５′とソース領域として動作するＮ
型領域１０７の上面に端が到る゛開孔２′ｏ２を有し、
この開孔を通してゲート電極１０５′をマスクとしてボ
ロンをイオン注入して高改度のＰ型領域２０３を形成す
る。イオン注入条件は５０ＫｅＶで注入駿１０１Ｌ、１
０”ｃＩＬ−ａが好ｔｌる。
第１図（均：イオン注入後にフォトレジスト膜２０１を
除去し１０００°０の水素雰囲中で熱処理してＰ型領域
２０３の有効深さを１μｍ程度まで拡大する。
除去し１０００°０の水素雰囲中で熱処理してＰ型領域
２０３の有効深さを１μｍ程度まで拡大する。
しかるのち、ゲート電極１０５′をマスクとしてＮ型領
域１０７，１０８とゲート電極１０５′との間の基体表
面に燐を導入し＃度約ＩＱ１ｍ−” 、接合深さ０．１
μｍの低濃度Ｎ型領域１０７’、１０８’を形成し、熱
酸化によりＮ型領域１０７，１０８，１０７’ 、１０
８’ およびゲート電極１０５′の上面に二酸化硅素膜
１０９を成長する。ここでゲート電極１０５′は高濃度
のＮ型領域１０７，１０８および低濃度のＮ型領域１０
７’。
域１０７，１０８とゲート電極１０５′との間の基体表
面に燐を導入し＃度約ＩＱ１ｍ−” 、接合深さ０．１
μｍの低濃度Ｎ型領域１０７’、１０８’を形成し、熱
酸化によりＮ型領域１０７，１０８，１０７’ 、１０
８’ およびゲート電極１０５′の上面に二酸化硅素膜
１０９を成長する。ここでゲート電極１０５′は高濃度
のＮ型領域１０７，１０８および低濃度のＮ型領域１０
７’。
１０８′にそれぞれ自己整合し、ゲート電極ｉｏｓ’の
巾１．５μｍの直下に約１．３μｍの実効チャンネル長
のＭＩＳ）ランジスタのゲート電極として動作する。次
に活性領域の両端の高濃度のＮ型領域１０７゜１０８お
よびゲート電極１０５′の−Ｆ面を檀う二酸化硅素膜１
０９にそれぞれ開孔を選択蝕刻し、この開孔全通して厚
い二酸化硅素膜１０３の上面に伸びるアルミニウムの配
４１Ｈｋ極１１０，１１１，１１２を形成する。
巾１．５μｍの直下に約１．３μｍの実効チャンネル長
のＭＩＳ）ランジスタのゲート電極として動作する。次
に活性領域の両端の高濃度のＮ型領域１０７゜１０８お
よびゲート電極１０５′の−Ｆ面を檀う二酸化硅素膜１
０９にそれぞれ開孔を選択蝕刻し、この開孔全通して厚
い二酸化硅素膜１０３の上面に伸びるアルミニウムの配
４１Ｈｋ極１１０，１１１，１１２を形成する。
上述の実施例は従来のシリコンゲート型ＭＩＳトランジ
スタと＃１＃’！ｌ′１町−の写真−刻工程で得られ、
工程を若干変更するのみで電気的特性を改善することが
できる。即ち低濃度のＮ型領域１０７’、１０８’はゲ
ート電極１０５′の側面蝕刻で得られるため小間隔で得
られソース抵抗の増大もなくパンチスルー電圧の低下の
防止とゲート閾値電圧の安定性が得られる。
スタと＃１＃’！ｌ′１町−の写真−刻工程で得られ、
工程を若干変更するのみで電気的特性を改善することが
できる。即ち低濃度のＮ型領域１０７’、１０８’はゲ
ート電極１０５′の側面蝕刻で得られるため小間隔で得
られソース抵抗の増大もなくパンチスルー電圧の低下の
防止とゲート閾値電圧の安定性が得られる。
さらに、本実施例の構造は低偵闇のＮ型領域と有効深さ
、すなわち基板と実質的に同じ不純物試度となる深さが
高濃度のＮ型領域の接合深さより浅いＰ型領域とで得ら
れるため、接合容量が小となり動作速度を早め、且つ電
気的特性の再現性が著しるしく増大する。これらの効果
はドレイン側をも同様な構造とした場合には更に顕著で
ある。
、すなわち基板と実質的に同じ不純物試度となる深さが
高濃度のＮ型領域の接合深さより浅いＰ型領域とで得ら
れるため、接合容量が小となり動作速度を早め、且つ電
気的特性の再現性が著しるしく増大する。これらの効果
はドレイン側をも同様な構造とした場合には更に顕著で
ある。
以上にこの発明について説明したが、ゲート電極に用
る多結晶シリコンには高一点のモリブデン、タングステ
ン等の金Ｉ！４電極をも用い得る。又、材料、導電型等
は必要に応じて容易に変更できる。
る多結晶シリコンには高一点のモリブデン、タングステ
ン等の金Ｉ！４電極をも用い得る。又、材料、導電型等
は必要に応じて容易に変更できる。
第１１囚乃至ｔ４１図（目は各々この発明の一実施例を
製造工程Ｉ１ｇに示す断面図である。 なお図において、１０１・・・・・・Ｐ型シリコン率結
晶基体、１０２・・・・・・不活性領域へのＰ型領域、
１０３・・・・・・厚い二酸化硅素膜、１０４・・・・
・・ゲート杷縁膜。 １０５．１０５’・・・・・・ゲート電極、１０６・・
・・・・二酸化硅素膜、１０７，１０８・・・・・・高
濃度のＮ型領域、１０７’。 １０８′・・・・・・低濃度のＮ型領域、１０９・・・
・・・二酸化硅素膜、２０１・・・・・・フォトレジス
トｇ、ｚｏｚ・・・・・・開孔、２０３・・・・・・高
濃度のＰ型領域、１１０，１１１゜１１２・・・・・・
配線電極、である。 第／ 図 （Ａ〕 （β） （Ｃ）
製造工程Ｉ１ｇに示す断面図である。 なお図において、１０１・・・・・・Ｐ型シリコン率結
晶基体、１０２・・・・・・不活性領域へのＰ型領域、
１０３・・・・・・厚い二酸化硅素膜、１０４・・・・
・・ゲート杷縁膜。 １０５．１０５’・・・・・・ゲート電極、１０６・・
・・・・二酸化硅素膜、１０７，１０８・・・・・・高
濃度のＮ型領域、１０７’。 １０８′・・・・・・低濃度のＮ型領域、１０９・・・
・・・二酸化硅素膜、２０１・・・・・・フォトレジス
トｇ、ｚｏｚ・・・・・・開孔、２０３・・・・・・高
濃度のＰ型領域、１１０，１１１゜１１２・・・・・・
配線電極、である。 第／ 図 （Ａ〕 （β） （Ｃ）
Claims (1)
- 一導電型の半導体基板の一主表面に設けられ九第１の逆
導電型領域と、該第１の逆導電型領域から離れた前記−
主表面に設けられた絶縁ゲート構造と、該絶縁ゲート構
造と前記第１の逆導電型領域間の前記−主表面に導入さ
れた前記第１の逆導電型領域よね低不純物濃度の第２の
逆導電型領域と、該第２の逆導電型領域下に前記第１の
逆導電型領域の前記−主表面からの深さより浅く設けら
れ前記半導体基板より高不純物濃度の一導電型領域とを
有することを特徴とする絶縁ゲート型電界効果半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054138A JPS58194367A (ja) | 1983-03-30 | 1983-03-30 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054138A JPS58194367A (ja) | 1983-03-30 | 1983-03-30 | 絶縁ゲ−ト型電界効果半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3549976A Division JPS52117586A (en) | 1976-03-30 | 1976-03-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194367A true JPS58194367A (ja) | 1983-11-12 |
| JPS6153868B2 JPS6153868B2 (ja) | 1986-11-19 |
Family
ID=12962209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054138A Granted JPS58194367A (ja) | 1983-03-30 | 1983-03-30 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451807A (en) * | 1993-04-23 | 1995-09-19 | Mitsubishi Denki Kabushiki Kaisha | Metal oxide semiconductor field effect transistor |
| EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
| US5780912A (en) * | 1994-08-18 | 1998-07-14 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01164677U (ja) * | 1988-05-09 | 1989-11-16 |
-
1983
- 1983-03-30 JP JP58054138A patent/JPS58194367A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451807A (en) * | 1993-04-23 | 1995-09-19 | Mitsubishi Denki Kabushiki Kaisha | Metal oxide semiconductor field effect transistor |
| US5578509A (en) * | 1993-04-23 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5780912A (en) * | 1994-08-18 | 1998-07-14 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
| EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153868B2 (ja) | 1986-11-19 |
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