JPH08237119A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、第１の周波数のクロックと第２の
周波数のクロックとを位相同期させている状態で、第１
の周波数のクロックに基づいて生成される同期信号に、
第２の周波数のクロックに基づいて生成される制御信号
を確実に同期させることが可能であるＰＬＬ回路を提供
することを目的としている。 【構成】第１及び第２のクロックを位相比較し、その位
相誤差成分に基づいて第１のクロックと第２のクロック
とが位相同期するように、第２のクロックの周波数を制
御することで、第１のクロックに同期して生成される同
期信号に、第２のクロックに同期して生成される制御信
号を同期させるＰＬＬ回路において、同期信号と第２の
クロックを分周した信号とに基づいて、該同期信号に同
期し第２のクロックの周期に対応する信号を生成し、こ
の信号に基づいて、第２のクロックから制御信号を生成
する手段を駆動させるように構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば時間軸圧縮さ
れたテレビジョン信号に時間軸伸張処理を施すデコード
処理システム等に使用して好適するＰＬＬ（Phase Lock
ed Loop ) 回路の改良に関する。

【０００２】

【従来の技術】周知のように、高品位テレビジョン伝送
方式の１つであるＭＵＳＥ（MultipleSub-nyquist Samp
ling Encoding）方式では、エンコード処理側におい
て、輝度信号と色差信号とを１２：１１に時間軸圧縮し
て伝送している。このため、デコード処理側では、受信
した輝度信号と色差信号とを１１：１２に時間軸伸張す
る必要がある。

【０００３】図３は、このような輝度信号と色差信号と
を１１：１２に時間軸伸張するためのデコード処理シス
テムを示している。すなわち、符号１１は、ＭＵＳＥ方
式で伝送されてきたテレビジョン信号の供給される入力
端子である。この入力端子１１に供給されたテレビジョ
ン信号は、Ａ／Ｄ（アナログ／デジタル）変換回路１２
に供給されて、１６．２ＭＨｚレートでデジタルデータ
に変換された後、デコード回路１３に供給される。

【０００４】このデコード回路１３は、３２．４ＭＨｚ
レートの制御信号に基づいて、入力されたテレビジョン
信号を輝度信号Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙとに分離
し、輝度信号Ｙを４８．６ＭＨｚレートで出力し、色差
信号Ｒ−Ｙ，Ｂ−Ｙを１６．２ＭＨｚレートで出力して
いる。

【０００５】このうち、輝度信号Ｙは、時間軸伸張用ラ
インメモリ１４に、４８．６ＭＨｚの書き込みクロック
に同期して書き込まれた後、４４．５５ＭＨｚの読み出
しクロックに同期して読み出される。また、色差信号Ｒ
−Ｙ，Ｂ−Ｙは、時間軸伸張用ラインメモリ１５に、１
６．２ＭＨｚの書き込みクロックに同期して書き込まれ
た後、１４．８５ＭＨｚの読み出しクロックに同期して
読み出される。

【０００６】これにより、時間軸伸張用ラインメモリ１
４，１５からそれぞれ読み出された輝度信号Ｙと色差信
号Ｒ−Ｙ，Ｂ−Ｙとが、１１：１２に時間軸伸張される
ことになる。なお、これら時間軸伸張用ラインメモリ１
４，１５は、３２．４ＭＨｚレートの書き込み制御信号
に基づいて書き込み動作を実行し、４４．５５ＭＨｚレ
ートの読み出し制御信号に基づいて読み出し動作を実行
している。

【０００７】そして、時間軸伸張用ラインメモリ１４か
ら読み出された輝度信号Ｙは、Ｄ／Ａ（デジタル／アナ
ログ）変換回路１６に供給されてアナログ信号に変換さ
れた後、出力端子１７から取り出される。また、時間軸
伸張用ラインメモリ１５から読み出された色差信号Ｒ−
Ｙ，Ｂ−Ｙは、Ｄ／Ａ変換回路１８に供給されてアナロ
グ信号に変換された後、出力端子１９から取り出され
る。

【０００８】ここで、上記時間軸伸張用ラインメモリ１
４に与える４８．６ＭＨｚの書き込みクロックは、図４
（ａ）に示すように、発振回路２０から出力される６
４．８ＭＨｚの源振クロックを、３／４分周回路２１で
３／４分周することによって得られている。また、上記
時間軸伸張用ラインメモリ１５に与える１６．２ＭＨｚ
の書き込みクロックは、発振回路２０から出力される６
４．８ＭＨｚの源振クロックを、４分周回路２２で４分
周することによって得られている。

【０００９】さらに、時間軸伸張用ラインメモリ１４，
１５に与える書き込み制御信号は３２．４ＭＨｚレート
であるが、その３２．４ＭＨｚのクロックは発振回路２
０から出力される６４．８ＭＨｚの源振クロックを、２
分周回路２３で２分周することによって得られている。
このため、６４．８ＭＨｚの源振クロックと、４８．６
ＭＨｚの書き込みクロックと、１６．２ＭＨｚの書き込
みクロックと、３２．４ＭＨｚのクロックとは、相互に
同期している。

【００１０】一方、上記時間軸伸張用ラインメモリ１４
に与える４４．５５ＭＨｚの読み出しクロックは、図４
（ｂ）に示すように、発振回路２４から出力される４
４．５５ＭＨｚの源振クロックをそのまま用い、上記時
間軸伸張用ラインメモリ１５に与える１４．８５ＭＨｚ
の読み出しクロックは、発振回路２４から出力される４
４．５５ＭＨｚの源振クロックを、３分周回路２５で３
分周することによって得られている。このため、４４．
５５ＭＨｚの源振クロックと、１４．８５ＭＨｚの書き
込みクロックとは、相互に同期している。

【００１１】これにより、発振回路２０から出力される
６４．８ＭＨｚの源振クロックと、発振回路２４から出
力される４４．５５ＭＨｚの源振クロックとを、ＰＬＬ
回路により位相同期させるようにすれば、図３に示した
デコード処理システムに使用される全てのクロックが同
期することになる。

【００１２】ただし、この場合、水平同期信号及び時間
軸伸張用ラインメモリ１４，１５に与える書き込み制御
信号は、３２．４ＭＨｚ単位で制御することができるた
め、実際には、６４．８ＭＨｚの源振クロックを２分周
してなる３２．４ＭＨｚのクロックと、４４．５５ＭＨ
ｚの源振クロックとを、ＰＬＬ回路で位相同期させれば
よいことになる。

【００１３】図５は、３２．４ＭＨｚのクロックと４
４．５５ＭＨｚのクロックとを位相同期させるための、
従来のＰＬＬ回路を示している。なお、この図５に示さ
れるＰＬＬ回路は、３２．４ＭＨｚのクロックがＭＵＳ
Ｅ方式で伝送されるテレビジョン信号の位相に同期して
いることから、４４．５５ＭＨｚのクロックを発生する
ＶＣＯ（電圧制御発振器）２６の発振周波数を、入力端
子２７に供給される３２．４ＭＨｚのクロックに合わせ
込むように制御する構成となっている。

【００１４】具体的に言えば、３２．４ＭＨｚのクロッ
クと４４．５５ＭＨｚのクロックとを、それらの公約数
である４．０５ＭＨｚに分周し、分周された両クロック
の立上がり位相を比較し、その位相差がなくなるように
ＶＣＯ２６を制御するようにしている。

【００１５】すなわち、入力端子２７に供給された３
２．４ＭＨｚのクロックは、分周カウンタ２８に供給さ
れる。この分周カウンタ２８は、入力された３２．４Ｍ
Ｈｚのクロックを８分周することで４．０５ＭＨｚのク
ロックを生成し、位相比較回路２９の一方の入力端Ｒに
出力している。また、この分周カウンタ２８のカウント
出力は、デコード回路３０に供給されてデコード処理さ
れることにより、時間軸伸張用ラインメモリ１４，１５
に与える３２．４ＭＨｚレートの書き込み制御信号に変
換されている。

【００１６】一方、ＶＣＯ２６から出力される４４．５
５ＭＨｚのクロックは、分周カウンタ３１及びナンド回
路３２よりなる分周回路３３に供給される。この分周回
路３３は、入力された４４．５５ＭＨｚのクロックを１
１分周することで４．０５ＭＨｚのクロックを生成し、
この１１分周された４．０５ＭＨｚのクロックを位相比
較回路２９の他方の入力端Ｖに出力している。

【００１７】ここで、上記位相比較回路２９は、その両
入力端Ｒ，Ｖに供給されたクロックの立上がり位相を比
較し、その位相差に対応した位相誤差信号を発生してい
る。そして、この位相比較回路２９から出力された位相
誤差信号は、抵抗Ｒ１及びコンデンサＣ１よりなるチャ
ージポンプ回路３４に供給されて直流レベルに変換され
た後、バッファ回路３５を介してＶＣＯ２６に発振周波
数の制御電圧として印加される、これにより、位相比較
回路２９の入力端Ｒ，Ｖに供給された両クロックの位相
差がなくなるようにＶＣＯ２６の発振周波数が制御さ
れ、ここに４４．５５ＭＨｚのクロックと３２．４ＭＨ
ｚのクロックとを位相同期させることができるようにな
る。

【００１８】一方、ＶＣＯ２６から出力される４４．５
５ＭＨｚのクロックは、分周カウンタ３６によって分周
された後、デコード回路３７に供給されてデコード処理
されることにより、時間軸伸張用ラインメモリ１４，１
５に与える４４．５５ＭＨｚレートの読み出し制御信号
に変換されている。

【００１９】このようにして、互いに位相同期した３
２．４ＭＨｚのクロックと、４４．５５ＭＨｚのクロッ
クと、時間軸伸張用ラインメモリ１４，１５に与える書
き込み及び読み出し制御信号とは、毎水平ラインごと
に、水平同期信号ＨＤに同期させる必要がある。

【００２０】そこで、従来のＰＬＬ回路では、３２．４
ＭＨｚ系のクロックに基づいて生成された水平同期信号
ＨＤを、入力端子３８を介して３２．４ＭＨｚのクロッ
クに同期してラッチ動作を行なうＦＦ（フリップフロッ
プ）回路３９に入力し、その出力信号をリセット信号と
して各分周カウンタ２８，３６を毎水平ラインごとにク
リアさせるようにしている。

【００２１】ところで、上記のような構成の従来のＰＬ
Ｌ回路では、水平同期信号ＨＤが３２．４ＭＨｚ系のク
ロックに基づいて生成されているため、３２．４ＭＨｚ
のクロックで動作している分周カウンタ２８は、水平同
期信号ＨＤに同期して確実にリセットすることができ
る。

【００２２】しかしながら、４４．５５ＭＨｚのクロッ
クで動作している分周カウンタ３６では、図６（ａ）に
示す３２．４ＭＨｚのクロックに基づいてＦＦ回路３９
から出力される、同図（ｂ）に示すリセット信号のＬ
（ロー）レベル期間つまり水平同期期間で、かつ同図
（ｃ）に示す４４．５５ＭＨｚのクロックの立上がりに
同期した時刻Ｔ２でリセットしたいとしても、３２．４
ＭＨｚのクロックと４４．５５ＭＨｚのクロックとの位
相管理を厳しくしないと、４４．５５ＭＨｚのクロック
の時刻Ｔ２の前後の立上がり時点Ｔ１またはＴ３、つま
りリセット信号のＨ（ハイ）レベル期間にリセットが行
なわれてしまうという問題が生じている。

【００２３】そして、このような問題を生じないように
するためには、ＰＬＬ回路を構成する各回路素子のばら
つきの許容範囲の制限や、位相調整等をかなり厳しく設
定しなければならず、実用に不向きになるという不都合
が生じる。

【００２４】

【発明が解決しようとする課題】以上のように、従来の
ＰＬＬ回路では、第１の周波数のクロックと第２の周波
数のクロックとを位相同期させている状態で、第１の周
波数のクロックに基づいて生成される同期信号に、第２
の周波数のクロックに基づいて生成される制御信号を同
期させることが、非常に困難になるという問題を有して
いる。

【００２５】そこで、この発明は上記事情を考慮してな
されたもので、第１の周波数のクロックと第２の周波数
のクロックとを位相同期させている状態で、第１の周波
数のクロックに基づいて生成される同期信号に、第２の
周波数のクロックに基づいて生成される制御信号を確実
に同期させることが可能である極めて良好なＰＬＬ回路
を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明に係るＰＬＬ回
路は、互いに異なる周波数を有する第１及び第２のクロ
ックを位相比較し、その位相誤差成分に基づいて第１の
クロックと第２のクロックとが位相同期するように、第
２のクロックの周波数を制御することで、第１のクロッ
クに同期して生成される同期信号に、第２のクロックに
同期して生成される制御信号を同期させるものを対象と
している。

【００２７】そして、同期信号と第２のクロックを分周
した信号とに基づいて、該同期信号に同期し第２のクロ
ックの周期に対応する信号を生成するゲート手段を備
え、ゲート手段から出力される信号に基づいて、第２の
クロックから制御信号を生成する手段を駆動させるよう
に構成したものである。

【００２８】

【作用】上記のような構成によれば、同期信号と第２の
クロックを分周した信号とに基づいて、該同期信号に同
期し第２のクロックの周期に対応する信号を生成し、こ
の信号に基づいて、第２のクロックから制御信号を生成
する手段を駆動させるようにしたので、第１のクロック
と第２のクロックとを位相同期させている状態で、第１
のクロックに基づいて生成される同期信号に、第２のク
ロックに基づいて生成される制御信号を確実に同期させ
ることが可能となる。

【００２９】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、図５と同一部分
には同一符号を付して説明すると、前記ＦＦ回路３９か
ら出力されるリセット信号は、そのままアンド回路４０
の一方の入力端に供給されるとともに、３２．４ＭＨｚ
のクロックに同期してラッチ動作を行なうＦＦ回路４１
を介して、アンド回路４０の他方の入力端に供給され
る。そして、このアンド回路４０の出力と、前記分周カ
ウンタ３１にクリア信号を与えるためのナンド回路３２
の出力とが、オア回路４２で論理和演算されて、分周カ
ウンタ３６のクリア入力端ＣＬＲに供給されている。

【００３０】このような構成において、入力端子２７に
供給された図２（ａ）に示す３２．４ＭＨｚのクロック
に基づいて、水平同期期間で該クロックの１周期分だけ
Ｌレベルになる図２（ｂ）に示す水平同期信号ＨＤが、
入力端子３８に供給されているとする。すると、入力端
子３８に供給された水平同期信号ＨＤは、ＦＦ回路３９
で１クロック分遅延されたものと、ＦＦ回路４１でさら
に１クロック分遅延されたものとが、アンド回路４０で
論理積演算されるので、その水平同期期間が、図２
（ｃ）に示すように、３２．４ＭＨｚのクロックの２周
期分に拡大されたものとなる。

【００３１】一方、前述分周カウンタ３１は、ＶＣＯ２
６から出力される図２（ｄ）に示す４４．５５ＭＨｚの
クロックを１１周期分カウントすると、ナンド回路３２
から出力されるクリア信号によりクリアされる。すなわ
ち、ナンド回路３２から出力されるクリア信号は、図２
（ｅ）に示すように、４４．５５ＭＨｚのクロックの１
１周期に１度、該クロックの１周期幅だけＬレベルとな
っている。

【００３２】そして、アンド回路４０の出力とナンド回
路３２の出力とが、オア回路４２で論理和演算されるこ
とにより、３２．４ＭＨｚ系の水平同期信号ＨＤに同期
した４４．５５ＭＨｚのクロックの１周期幅を有するリ
セット信号を得ることができる。このリセット信号は、
４４．５５ＭＨｚのクロックの１周期幅だけＬレベルに
なるので、４４．５５ＭＨｚ系の分周カウンタ３６を確
実にリセットすることができ、３２．４ＭＨｚ系の水平
同期信号ＨＤに対して、時間軸伸張用ラインメモリ１
４，１５に与える４４．５５ＭＨｚ系の読み出し制御信
号を同期させることができる。なお、この発明は上記実
施例に限定されるものではなく、この外その要旨を逸脱
しない範囲で種々変形して実施することができる。

【００３３】

【発明の効果】以上詳述したようにこの発明によれば、
第１の周波数のクロックと第２の周波数のクロックとを
位相同期させている状態で、第１の周波数のクロックに
基づいて生成される同期信号に、第２の周波数のクロッ
クに基づいて生成される制御信号を確実に同期させるこ
とが可能である極めて良好なＰＬＬ回路を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明に係るＰＬＬ回路の一実施例を示すブ
ロック構成図。

【図２】同実施例の動作を説明するために示すタイミン
グ図。

【図３】ＭＵＳＥデコード処理システムにおける輝度信
号及び色差信号の時間軸伸張手段を示すブロック構成
図。

【図４】同システムに使用される各種クロックの発生手
段を示すブロック構成図。

【図５】同各種クロックを同期させる従来のＰＬＬ回路
を示すブロック構成図。

【図６】同従来回路の問題点を説明するために示すタイ
ミング図。

【符号の説明】

１１…入力端子、１２…Ａ／Ｄ変換回路、１３…デコー
ド回路、１４，１５…時間軸伸張用ラインメモリ、１６
…Ｄ／Ａ変換回路、１７…出力端子、１８…Ｄ／Ａ変換
回路、１９…出力端子、２０…発振回路、２１…３／４
分周回路、２２…４分周回路、２３…２分周回路、２４
…発振回路、２５…３分周回路、２６…ＶＣＯ、２７…
入力端子、２８…分周カウンタ、２９…位相比較回路、
３０…デコード回路、３１…分周カウンタ、３２…ナン
ド回路、３３…分周回路、３４…チャージポンプ回路、
３５…バッファ回路、３６…分周カウンタ、３７…デコ
ード回路、３８…入力端子、３９…ＦＦ回路、４０…ア
ンド回路。４１…ＦＦ回路、４２…オア回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに異なる周波数を有する第１及び第
   ２のクロックを位相比較し、その位相誤差成分に基づい
   て前記第１のクロックと第２のクロックとが位相同期す
   るように、前記第２のクロックの周波数を制御すること
   で、前記第１のクロックに同期して生成される同期信号
   に、前記第２のクロックに同期して生成される制御信号
   を同期させるＰＬＬ回路において、前記同期信号と前記
   第２のクロックを分周した信号とに基づいて、該同期信
   号に同期し前記第２のクロックの周期に対応する信号を
   生成するゲート手段を具備し、前記ゲート手段から出力
   される信号に基づいて、前記第２のクロックから前記制
   御信号を生成する手段を駆動させるように構成してなる
   ことを特徴とするＰＬＬ回路。
2. 【請求項２】 前記ゲート手段は、前記第２のクロック
   に基づいて生成される周期的な信号と、前記同期信号を
   前記第１のクロックの周期倍に拡大した信号とを論理和
   演算することを特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記同期信号は、テレビジョン信号の水
   平同期信号であり、前記制御信号は、前記テレビジョン
   信号に時間軸伸張処理を施すためのラインメモリに与え
   る読み出し用の制御信号であることを特徴とする請求項
   １または２記載のＰＬＬ回路。