JPH08237241A - シリアルデータ通信の受信クロック生成回路 - Google Patents
シリアルデータ通信の受信クロック生成回路Info
- Publication number
- JPH08237241A JPH08237241A JP7061602A JP6160295A JPH08237241A JP H08237241 A JPH08237241 A JP H08237241A JP 7061602 A JP7061602 A JP 7061602A JP 6160295 A JP6160295 A JP 6160295A JP H08237241 A JPH08237241 A JP H08237241A
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- JP
- Japan
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Links
- 238000005070 sampling Methods 0.000 claims abstract description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 10
- 238000003708 edge detection Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 スタートビット幅が変動しても正常に受信で
きる受信クロック生成回路を提供する。 【構成】 スタートビット前縁検出部１、スタートビッ
ト判定部２、タイミング信号生成部３、受信クロック生
成部４で構成し、スタートビットを検出することによ
り、スタートビット、データビットをサンプリングする
ために、それぞれのビットで適切なサンプリングタイミ
ングを持つ受信クロックの生成が可能になり、スタート
ビットとデータビットの幅が異なる場合でも、正常にデ
ータを受信できるようになる。
きる受信クロック生成回路を提供する。 【構成】 スタートビット前縁検出部１、スタートビッ
ト判定部２、タイミング信号生成部３、受信クロック生
成部４で構成し、スタートビットを検出することによ
り、スタートビット、データビットをサンプリングする
ために、それぞれのビットで適切なサンプリングタイミ
ングを持つ受信クロックの生成が可能になり、スタート
ビットとデータビットの幅が異なる場合でも、正常にデ
ータを受信できるようになる。
Description
【０００１】
【産業上の利用分野】シリアルデータ通信における受信
回路に係り、特にスタートビット幅がデータビット幅の
半分程度になった場合でも、安定にデータを受信可能と
する受信クロックの生成に関する。
回路に係り、特にスタートビット幅がデータビット幅の
半分程度になった場合でも、安定にデータを受信可能と
する受信クロックの生成に関する。
【０００２】
【従来の技術】従来、シリアルデータ通信においては、
受信側で通信ビットレートの８倍または１６倍の通信デ
ータに非同期なクロックを発振させ、このクロックで通
信データをサンプリングして、スタートビットを検出
後、４クロック目（８倍のクロックの場合）または８ク
ロック目（１６倍のクロックの場合）が通信データの中
央付近となるので、その時点で通信データをサンプリン
グしている。
受信側で通信ビットレートの８倍または１６倍の通信デ
ータに非同期なクロックを発振させ、このクロックで通
信データをサンプリングして、スタートビットを検出
後、４クロック目（８倍のクロックの場合）または８ク
ロック目（１６倍のクロックの場合）が通信データの中
央付近となるので、その時点で通信データをサンプリン
グしている。
【０００３】
【発明が解決しようとする課題】このような従来からの
方法は、スタートビットとデータビットのビット幅がほ
ぼ等しい場合にのみ正常にデータが受信できるのであ
り、伝送路の特性や伝送路の切り換えなどにより、スタ
ートビットのビット幅が規格の５０〜７５％に変動した
場合、通信データのサンプリングタイミングが通信デー
タのデータビットの境目に当たり、スタートビットに続
くデータを受信することができないという問題点があっ
た。図３は、スタートビットとデータビットのビット幅
がそれぞれほぼ等しい場合で、受信クロックのポジティ
ブエッジが通信データの各ビットのほぼ中央に位置し、
正常に通信データをサンプリングしている様子を示して
おり、図４は、スタートビットのビット幅がデータビッ
トのビット幅の５０％になった場合で、受信クロックの
ポジティブエッジが通信データの各ビット境目に位置
し、正常に通信データをサンプリングできない様子を示
している。本発明は、上記課題を解決するために、スタ
ートビットとデータビットのサンプリングタイミングを
変えることができるシリアルデータ通信の受信クロック
生成回路を提供することを目的とする。
方法は、スタートビットとデータビットのビット幅がほ
ぼ等しい場合にのみ正常にデータが受信できるのであ
り、伝送路の特性や伝送路の切り換えなどにより、スタ
ートビットのビット幅が規格の５０〜７５％に変動した
場合、通信データのサンプリングタイミングが通信デー
タのデータビットの境目に当たり、スタートビットに続
くデータを受信することができないという問題点があっ
た。図３は、スタートビットとデータビットのビット幅
がそれぞれほぼ等しい場合で、受信クロックのポジティ
ブエッジが通信データの各ビットのほぼ中央に位置し、
正常に通信データをサンプリングしている様子を示して
おり、図４は、スタートビットのビット幅がデータビッ
トのビット幅の５０％になった場合で、受信クロックの
ポジティブエッジが通信データの各ビット境目に位置
し、正常に通信データをサンプリングできない様子を示
している。本発明は、上記課題を解決するために、スタ
ートビットとデータビットのサンプリングタイミングを
変えることができるシリアルデータ通信の受信クロック
生成回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、シリアルデー
タ通信の受信部において、スタートビットの前縁を検出
するスタートビット前縁検出部と、このスタートビット
前縁検出部からの信号と基本クロック信号をもとにタイ
ミング信号を生成するタイミング信号生成部と、このタ
イミング信号生成部からのタイミング信号をもとにスタ
ートビットのみを検出するスタートビット判定部と、こ
のスタートビット判定部からのスタートビット信号と前
記タイミング信号生成部からのタイミング信号からシリ
アルデータをサンプリングする受信クロックを生成する
受信クロック生成部を有するものである。
タ通信の受信部において、スタートビットの前縁を検出
するスタートビット前縁検出部と、このスタートビット
前縁検出部からの信号と基本クロック信号をもとにタイ
ミング信号を生成するタイミング信号生成部と、このタ
イミング信号生成部からのタイミング信号をもとにスタ
ートビットのみを検出するスタートビット判定部と、こ
のスタートビット判定部からのスタートビット信号と前
記タイミング信号生成部からのタイミング信号からシリ
アルデータをサンプリングする受信クロックを生成する
受信クロック生成部を有するものである。
【０００５】
【作用】本発明によれば、スタートビットを検出するこ
とにより、スタートビットとデータビットを区別できる
から、それぞれの場合に適切なサンプリングタイミング
を持つ受信クロックを生成できる。
とにより、スタートビットとデータビットを区別できる
から、それぞれの場合に適切なサンプリングタイミング
を持つ受信クロックを生成できる。
【０００６】
【実施例】図１は本発明の１実施例を示すシリアルデー
タ通信の受信クロック生成回路のブロック図、図２はこ
のシリアルデータ通信の受信クロック生成回路の動作を
説明するためのタイミングチャート図である。図１にお
いて、１はインバータ１１、クリア付きＤタイプポジテ
ィブエッジトリガフリップフロップ１２、１３、および
４入力ＡＮＤゲート１４から構成され、受信データから
スタートビットの前縁部を検出するスタートビット前縁
検出部、２は２入力ＮＡＮＤゲート２１、２入力ＯＲゲ
ート２２、およびクリア付きＤタイプポジティブエッジ
トリガフリップフロップ２３から構成され、受信データ
からスタートビットのみを検出するスタートビット判定
部、３はクリアおよびロード付き３ビットバイナリカウ
ンタ３１と４入力ＡＮＤゲート３２から構成され、各種
タイミング信号を生成するタイミング信号生成部、４は
４入力ＡＮＤゲート４１、４２、２入力ＡＮＤゲート４
３、および３入力ＯＲゲート４４から構成され、スター
トビット、データビットでサンプリングタイミングの異
なる受信クロックを生成する受信クロック生成部であ
る。
タ通信の受信クロック生成回路のブロック図、図２はこ
のシリアルデータ通信の受信クロック生成回路の動作を
説明するためのタイミングチャート図である。図１にお
いて、１はインバータ１１、クリア付きＤタイプポジテ
ィブエッジトリガフリップフロップ１２、１３、および
４入力ＡＮＤゲート１４から構成され、受信データから
スタートビットの前縁部を検出するスタートビット前縁
検出部、２は２入力ＮＡＮＤゲート２１、２入力ＯＲゲ
ート２２、およびクリア付きＤタイプポジティブエッジ
トリガフリップフロップ２３から構成され、受信データ
からスタートビットのみを検出するスタートビット判定
部、３はクリアおよびロード付き３ビットバイナリカウ
ンタ３１と４入力ＡＮＤゲート３２から構成され、各種
タイミング信号を生成するタイミング信号生成部、４は
４入力ＡＮＤゲート４１、４２、２入力ＡＮＤゲート４
３、および３入力ＯＲゲート４４から構成され、スター
トビット、データビットでサンプリングタイミングの異
なる受信クロックを生成する受信クロック生成部であ
る。
【０００７】図２において、ＲＤは図示しない外部から
の受信データ、ＮＵＬＬは受信データが存在していない
部分、ＳＢＴは図示しない外部からのスタートビット領
域を示すスタートビットゲート信号、ＣＬはスタートビ
ット前縁検出部１で検出されれたスタートビット前縁、
ＳＢはスタートビット判定部２から検出されたスタート
ビット、ＲＣＫはタイミング信号生成部４から生成され
た受信クロックである。
の受信データ、ＮＵＬＬは受信データが存在していない
部分、ＳＢＴは図示しない外部からのスタートビット領
域を示すスタートビットゲート信号、ＣＬはスタートビ
ット前縁検出部１で検出されれたスタートビット前縁、
ＳＢはスタートビット判定部２から検出されたスタート
ビット、ＲＣＫはタイミング信号生成部４から生成され
た受信クロックである。
【０００８】次に、このようなシリアルデータ通信の受
信クロック生成回路の動作について説明する。なお、本
実施例の回路で使用する基本クロックであるクロックＣ
Ｋは通信ビットレートの８倍の周波数の通信データと非
同期なクロックである。図示しない外部から図２（Ａ）
に示すようなシリアルデータＲＤと図２（Ｃ）に示すよ
うなスタートビットゲート信号ＳＢＴがスタートビット
前縁検出部１に入力される。シリアルデータＲＤはイン
バータ１１、フリップフロップ１２、１３を経由するこ
とにより、２クロック遅れの反転されたシリアルデータ
ＲＤＲが生成される。シリアルデータＲＤ、ＲＤＲ、受
信データの存在しない部分ＮＵＬＬ（図２（Ｂ））およ
びスタートビットゲート信号ＳＢＴは４入力ＡＮＤゲー
ト１４に入力され、４入力全てが論理「１」である部分
のみが論理「１」となって、図２（Ｄ）に示すようにス
タートビット前縁ＣＬとして出力される。
信クロック生成回路の動作について説明する。なお、本
実施例の回路で使用する基本クロックであるクロックＣ
Ｋは通信ビットレートの８倍の周波数の通信データと非
同期なクロックである。図示しない外部から図２（Ａ）
に示すようなシリアルデータＲＤと図２（Ｃ）に示すよ
うなスタートビットゲート信号ＳＢＴがスタートビット
前縁検出部１に入力される。シリアルデータＲＤはイン
バータ１１、フリップフロップ１２、１３を経由するこ
とにより、２クロック遅れの反転されたシリアルデータ
ＲＤＲが生成される。シリアルデータＲＤ、ＲＤＲ、受
信データの存在しない部分ＮＵＬＬ（図２（Ｂ））およ
びスタートビットゲート信号ＳＢＴは４入力ＡＮＤゲー
ト１４に入力され、４入力全てが論理「１」である部分
のみが論理「１」となって、図２（Ｄ）に示すようにス
タートビット前縁ＣＬとして出力される。
【０００９】スタートビット前縁ＣＬは、スタートビッ
ト判定部２とタイミング信号生成部３に入力される。ス
タートビット前縁ＣＬはフリップフロップ２３とカウン
タ３１のクリア端子ＣＬに接続されているので、スター
トビット前縁ＣＬが論理「１」の時にフリップフロップ
２３とカウンタ３１はクリアされる。クリアされた時点
では、カウンタ３１の出力ＱＡ、ＱＢおよびＱＣは論理
「０」であり、フリップフロップ２３の正極性出力Ｑ＋
は論理「０」、スタートビットＳＢである負極性出力Ｑ
−は論理「１」である。従って、スタートビットＳＢ、
カウンタ出力ＱＡ、ＱＢ、およびＱＣを入力とする４入
力ＡＮＤゲート３２の出力であるロード信号ＬＤは論理
「０」になる。スタートビットＳＢとロード信号ＬＤを
入力とする２入力ＮＡＮＤゲート２１の出力は論理
「０」となり、２入力ＮＡＮＤゲート２１の出力とフリ
ップフロップ２３の正極性出力Ｑ＋を入力とする２入力
ＯＲゲート２２の出力は論理「０」となる。この２入力
ＯＲゲート２２の出力がフリップフロップ２３のデータ
端子に接続されているので、フリップフロップ２３のク
ロック端子ＣＫにクロックＣＫが入力されてもフリップ
フロップ２３の状態は変化しない。
ト判定部２とタイミング信号生成部３に入力される。ス
タートビット前縁ＣＬはフリップフロップ２３とカウン
タ３１のクリア端子ＣＬに接続されているので、スター
トビット前縁ＣＬが論理「１」の時にフリップフロップ
２３とカウンタ３１はクリアされる。クリアされた時点
では、カウンタ３１の出力ＱＡ、ＱＢおよびＱＣは論理
「０」であり、フリップフロップ２３の正極性出力Ｑ＋
は論理「０」、スタートビットＳＢである負極性出力Ｑ
−は論理「１」である。従って、スタートビットＳＢ、
カウンタ出力ＱＡ、ＱＢ、およびＱＣを入力とする４入
力ＡＮＤゲート３２の出力であるロード信号ＬＤは論理
「０」になる。スタートビットＳＢとロード信号ＬＤを
入力とする２入力ＮＡＮＤゲート２１の出力は論理
「０」となり、２入力ＮＡＮＤゲート２１の出力とフリ
ップフロップ２３の正極性出力Ｑ＋を入力とする２入力
ＯＲゲート２２の出力は論理「０」となる。この２入力
ＯＲゲート２２の出力がフリップフロップ２３のデータ
端子に接続されているので、フリップフロップ２３のク
ロック端子ＣＫにクロックＣＫが入力されてもフリップ
フロップ２３の状態は変化しない。
【００１０】スタートビット前縁ＣＬが論理「０」にな
ると、カウンタ３１はクロックＣＫによってカウントア
ップされ、カウントに従ってカウント出力ＱＡ、ＱＢお
よびＱＣが変化する。ここで、ＱＡが最低ビットであ
り、ＱＣが最高ビットである。フリップフロップ２３の
負極性出力であるスタートビットＳＢ、カウンタ３１の
出力であるＱＡ、ＱＢ、およびＱＣは４入力ＡＮＤゲー
ト３２に入力され、ＱＣが論理「０」で他の３入力が論
理「１」の場合にのみ、出力であるロード信号ＬＤが論
理「１」となり、カウンタ３１と２入力ＮＡＮＤゲート
２１に出力される。
ると、カウンタ３１はクロックＣＫによってカウントア
ップされ、カウントに従ってカウント出力ＱＡ、ＱＢお
よびＱＣが変化する。ここで、ＱＡが最低ビットであ
り、ＱＣが最高ビットである。フリップフロップ２３の
負極性出力であるスタートビットＳＢ、カウンタ３１の
出力であるＱＡ、ＱＢ、およびＱＣは４入力ＡＮＤゲー
ト３２に入力され、ＱＣが論理「０」で他の３入力が論
理「１」の場合にのみ、出力であるロード信号ＬＤが論
理「１」となり、カウンタ３１と２入力ＮＡＮＤゲート
２１に出力される。
【００１１】フリップフロップ２３は、データ入力端子
Ｄが論理「１」になるまでは、クロックＣＫが入力され
ても出力は変化しないので、ロード信号ＬＤが論理
「１」になった時点で、２入力ＮＡＮＤゲート２１の出
力が論理「１」となることにより、２入力ＯＲゲートの
出力も論理「１」となるので、データ入力端子Ｄが論理
「１」となり、次のクロックＣＫのポジティブエッジで
フリップフロップ２３は状態が反転され、正極性出力Ｑ
＋は論理「１」になる。正極性出力Ｑ＋は２入力ＯＲゲ
ートを介してデータ端子Ｄに帰還されるから、データ端
子Ｄは常時論理「１」となり、クロックＣＫによっては
フリップフロップ２３の状態は変化しない。このように
して、図２（Ｅ）に示すように、スタートビットに相当
する部分が論理「１」であるスタートビットＳＢが検出
される。
Ｄが論理「１」になるまでは、クロックＣＫが入力され
ても出力は変化しないので、ロード信号ＬＤが論理
「１」になった時点で、２入力ＮＡＮＤゲート２１の出
力が論理「１」となることにより、２入力ＯＲゲートの
出力も論理「１」となるので、データ入力端子Ｄが論理
「１」となり、次のクロックＣＫのポジティブエッジで
フリップフロップ２３は状態が反転され、正極性出力Ｑ
＋は論理「１」になる。正極性出力Ｑ＋は２入力ＯＲゲ
ートを介してデータ端子Ｄに帰還されるから、データ端
子Ｄは常時論理「１」となり、クロックＣＫによっては
フリップフロップ２３の状態は変化しない。このように
して、図２（Ｅ）に示すように、スタートビットに相当
する部分が論理「１」であるスタートビットＳＢが検出
される。
【００１２】ロード信号ＬＤが論理「１」になった時点
で、カウンタ３１はロードデータ端子Ａ、Ｂ，およびＣ
に接続されている数値をロードするので、カウンタ３１
の出力ＱＡ、ＱＢおよびＱＣは全て論理「０」となる。
この時点で、ロード信号ＬＤは論理「０」となるので、
カウンタ３１はクロックＣＫに従ってカウントアップさ
れる。前述したようにスタートビットＳＢが論理「０」
になっているので、ロード信号ＬＤは論理「１」になる
ことはなく、また次の受信データまでスタートビット前
縁ＣＬが論理「１」になることはないので、連続的にカ
ウントアップ動作のみが実行される。
で、カウンタ３１はロードデータ端子Ａ、Ｂ，およびＣ
に接続されている数値をロードするので、カウンタ３１
の出力ＱＡ、ＱＢおよびＱＣは全て論理「０」となる。
この時点で、ロード信号ＬＤは論理「０」となるので、
カウンタ３１はクロックＣＫに従ってカウントアップさ
れる。前述したようにスタートビットＳＢが論理「０」
になっているので、ロード信号ＬＤは論理「１」になる
ことはなく、また次の受信データまでスタートビット前
縁ＣＬが論理「１」になることはないので、連続的にカ
ウントアップ動作のみが実行される。
【００１３】カウンタ３１の出力ＱＡ、ＱＢ、ＱＣ、お
よびスタートビットＳＢは受信クロック生成部４にも入
力される。４入力ＡＮＤゲート４１、４２はスタートビ
ットの部分の受信クロックを生成する回路であり、２入
力回路４３はデータビットとデータのない部分の受信ク
ロックを生成し、これらの出力は３入力ＯＲゲート４４
に入力され、受信クロックＲＣＫが生成される。スター
トビットＳＢ、出力ＱＡ、ＱＢ、ＱＣは４入力ＡＮＤゲ
ート４１、４２に入力される、また、スタートビットＳ
Ｂと出力ＱＣは２入力ＡＮＤゲート４３にも入力され
る。４入力ＡＮＤゲート４１はスタートビットＳＢと出
力ＱＡが論理「１」で、かつ、出力ＱＢとＱＣが論理
「０」の場合にのみ出力が論理「１」となり、４入力Ａ
ＮＤゲート４２はスタートビットＳＢと出力ＱＢが論理
「１」で、かつ、出力ＱＡとＱＣが論理「０」の場合に
のみ出力が論理「１」となる。２入力ＡＮＤゲート４３
はスタートビットＳＢが論理「０」で出力ＱＣが論理
「１」の場合に出力が論理「１」となる。４入力ＡＮＤ
ゲート４１、４２の出力と２入力ＡＮＤゲート４３の出
力は３入力ＯＲゲート４４に入力され、図２（Ｆ）に示
すような受信クロックＲＣＫが生成される。この動作は
スタートビット前縁を検出する度に繰り返される。この
ようにして、スタートビットとデータビット、それぞれ
の場合に適切な受信クロックが得られる。
よびスタートビットＳＢは受信クロック生成部４にも入
力される。４入力ＡＮＤゲート４１、４２はスタートビ
ットの部分の受信クロックを生成する回路であり、２入
力回路４３はデータビットとデータのない部分の受信ク
ロックを生成し、これらの出力は３入力ＯＲゲート４４
に入力され、受信クロックＲＣＫが生成される。スター
トビットＳＢ、出力ＱＡ、ＱＢ、ＱＣは４入力ＡＮＤゲ
ート４１、４２に入力される、また、スタートビットＳ
Ｂと出力ＱＣは２入力ＡＮＤゲート４３にも入力され
る。４入力ＡＮＤゲート４１はスタートビットＳＢと出
力ＱＡが論理「１」で、かつ、出力ＱＢとＱＣが論理
「０」の場合にのみ出力が論理「１」となり、４入力Ａ
ＮＤゲート４２はスタートビットＳＢと出力ＱＢが論理
「１」で、かつ、出力ＱＡとＱＣが論理「０」の場合に
のみ出力が論理「１」となる。２入力ＡＮＤゲート４３
はスタートビットＳＢが論理「０」で出力ＱＣが論理
「１」の場合に出力が論理「１」となる。４入力ＡＮＤ
ゲート４１、４２の出力と２入力ＡＮＤゲート４３の出
力は３入力ＯＲゲート４４に入力され、図２（Ｆ）に示
すような受信クロックＲＣＫが生成される。この動作は
スタートビット前縁を検出する度に繰り返される。この
ようにして、スタートビットとデータビット、それぞれ
の場合に適切な受信クロックが得られる。
【００１４】
【発明の効果】本発明によれば、スタートビットを検出
することにより、スタートビット、データビットをサン
プリングするために、それぞれのビットで適切なサンプ
リングタイミングを持つ受信クロックの生成が可能にな
る。従って、スタートビットとデータビットの幅が異な
る場合でも、正常にデータを受信できるようになる。
することにより、スタートビット、データビットをサン
プリングするために、それぞれのビットで適切なサンプ
リングタイミングを持つ受信クロックの生成が可能にな
る。従って、スタートビットとデータビットの幅が異な
る場合でも、正常にデータを受信できるようになる。
【図１】本発明の１実施例を示すシリアルデータ通信の
受信クロック生成回路のブロック図である。
受信クロック生成回路のブロック図である。
【図２】、図１のシリアルデータ通信の受信クロック生
成回路の動作を説明するためのタイミングチャート図で
ある。
成回路の動作を説明するためのタイミングチャート図で
ある。
【図３】従来例を説明する受信データのサンプリングタ
イミングチャートである。
イミングチャートである。
【図４】従来例を説明する受信データのサンプリングタ
イミングチャートである。
イミングチャートである。
１ スタートビット前縁検出部 ２ スタートビット判定部 ３ タイミング信号生成部 ４ 受信クロック生成部
Claims (1)
- 【請求項１】 シリアルデータ通信の受信部において、 スタートビットの前縁を検出するスタートビット前縁検
出部と、 このスタートビット前縁検出部からの信号と基本クロッ
ク信号をもとにタイミング信号を生成するタイミング信
号生成部と、 このタイミング信号生成部からのタイミング信号をもと
にスタートビットのみを検出するスタートビット判定部
と、 このスタートビット判定部からのスタートビット信号と
前記タイミング信号生成部からのタイミング信号からシ
リアルデータをサンプリングする受信クロックを生成す
る受信クロック生成部を有することを特徴とするシリア
ルデータ通信の受信クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061602A JPH08237241A (ja) | 1995-02-27 | 1995-02-27 | シリアルデータ通信の受信クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061602A JPH08237241A (ja) | 1995-02-27 | 1995-02-27 | シリアルデータ通信の受信クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237241A true JPH08237241A (ja) | 1996-09-13 |
Family
ID=13175887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7061602A Pending JPH08237241A (ja) | 1995-02-27 | 1995-02-27 | シリアルデータ通信の受信クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563073B1 (ko) * | 2004-11-01 | 2006-03-24 | 삼성에스디아이 주식회사 | 샘플링 클럭신호 발생기 |
-
1995
- 1995-02-27 JP JP7061602A patent/JPH08237241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563073B1 (ko) * | 2004-11-01 | 2006-03-24 | 삼성에스디아이 주식회사 | 샘플링 클럭신호 발생기 |
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