JPH0823807B2 - Ｆｉｆｏメモリ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル通信機器等に使用するFIFO（ファー
ストインファーストアウト）メモリに関する。

従来の技術 従来のFIFOメモリは第３図に示す如き構成より成る。

すなわち、第３図に於て1,2,3はデータの記憶素子用
回路としてのＤラッチ回路であり、NAND回路4,5,6とＲ
−Ｓフリップフロップ回路7,8,9とで制御回路を構成し
ている。尚、第３図は３段分の構成例を示したものであ
り、それぞれＤラッチ回路１とNAND回路４とＲ−Ｓフリ
ップフロップ回路７とで１段、Ｄラッチ回路２とNAND回
路５とＲ−Ｓフリップフロップ回路８とで１段、Ｄラッ
チ回路３とNAND回路６とＲ−Ｓフリップフロップ回路９
とで１段がそれぞれ構成されている。

次に上記従来例の動作について説明する。

第３図の構成より成るFIFOメモリにデータＢが全く入
っていない場合には、Ｒ−Ｓフリップフロップ回路７〜
９のＱ出力はすべてロウレベルである。それに伴いNAND
回路４〜６の出力はすべてハイレペルである。ここに入
力Ａはロウレベル、入力Ｃはハイレベルとする。

まず書き込みの場合について説明する。入力Ａがハイ
レベルになるとNAND回路４の全入力がハイレベルとなる
ためNAND回路４の出力はロウレベルとなる。するとＲ−
Ｓフリップフロップ回路７はセットされＱ出力はハイレ
ベル、否定Ｑ（）出力はロウレベルとなる。Ｒ−Ｓフ
リップフロップ回路７のＱ出力がロウレベルとなればNA
ND回路４の出力はハイレベルになる。

ここでNAND回路４の出力の動きに注目すると、最初
（データ入力Ｂがない場合）はハイレベルで、入力Ａが
ハイレベルになった後、ハイレベル→ロウレベルへと変
化している。このとき、NAND回路４の出力はＤラッチ回
路１のイネーブルゲートにも接続されているのでデー
タ入力ＢがＤラッチ回路１に取り込まれる。

更にＲ−Ｓフリップフロップ回路７のＱ出力がハイレ
ベルになると、詳述と同様にNAND回路５の出力は最初ハ
イレベルだったものがロウレベル→ハイレベルと変化す
るため負パルスとなり、そのため、Ｄラッチ回路１のＱ
出力に現れていたデータがＤラッチ回路２に取り込まれ
る。

尚、NAND回路５の出力パルスはＲ−Ｓフリップフロッ
プ回路７をリセットすることにも注意を要する。また、
Ｄラッチ回路１にはまだデータが残っているが、それは
Ｄラッチ回路２にデータが取り込まれた後は不要であ
る。

更に、Ｒ−Ｓフリップフロップ回路８のＱ出力がハイ
レベルとなるので、上述と同様にNAND回路６の出力には
負パルスが現われ、Ｄラッチ回路２のＱ出力のデータが
Ｄラッチ回路３に取り込まれると同時にＲ−Ｓフリップ
フロップ回路８がリセットされる。

このようにして書き込み動作を繰り返すことにより、
データはＤラッチ回路１より順次後段のＤラッチ回路2,
3へと蓄積されて行く。

そこで、データがＤラッチ回路３まで蓄積された状態
を考えるに、この場合、Ｒ−Ｓフリップフロップ回路９
はセット状態（Ｑ出力がハイレベル、出力がロウレベ
ル）にある。

ここで更に書き込みを行なうと前述と同様な動作が行
なわれる訳であるが、NAND回路５の出力に負パルスが発
生して、Ｄラッチ回路２にＤラッチ回路１のＱ出力に現
われているデータを取り込む。これと同時にＲ−Ｓフリ
ップフロップ回路８はセットされるが、NAND回路６の出
力には、Ｒ−Ｓフリップフロップ回路９の出力がロウ
レベルであるため、負パルスを発生しない。従って、Ｄ
ラッチ回路２のデータはＤラッチ回路３には取り込まれ
ることはない（以前のデータを保持したままとなる）。

またＲ−Ｓフリップフロップ回路８はリセットされ
ず、セット状態のままである。これによりデータはＤラ
ッチ回路２まで蓄積されたことになる。

再び書き込みを行なえば、上述と同様にNAND回路５の
出力に負パルスは発生せず、Ｄラッチ回路１にデータが
蓄積される。

次に読み出しの場合について説明する。

上記まででデータはＤラッチ回路１〜３すべてに蓄積
されており、それに伴いＲ−Ｓフリップフロップ回路７
〜９はすべてセット状態にある。ここで読み出しを行う
場合には、入力Ｃに負パルスが現われる。

まず入力ＣがロウレベルになったところでＲ−Ｓフリ
ップフロップ回路９はリセットされ、その出力はハイ
レベルになる。更に入力Ｃがハイレベルに戻った時、NA
ND回路６の全入力がハイレベルになるから、NAND回路６
の出力はロウレベルになる。するとＲ−Ｓフリップフロ
ップ回路９はセットされ、従ってNAND回路６の出力はハ
イレベルに戻る。

即ち、入力Ｃに負パルスが現われると、NAND回路６の
出力には負パルスが発生することになる。このNAND回路
６の出力する負パルスによって、Ｄラッチ回路３はＤラ
ッチ回路２のＱ出力のデータを取り込み、Ｒ−Ｓフリッ
プフロップ回路８はリセットされる。

以下、同様な動作でNAND回路５の出力に負パルスが生
じ、この出力負パルスにより、Ｄラッチ回路２はＤラッ
チ回路１のＱ出力のデータを取り込み、Ｒ−Ｓフリップ
フロップ回路７はリセットされる。

このように、読み出しを行うことによって、データは
次々に次段へと移動して行く。

発明が解決しようとする問題点 しかしながら、上記従来のFIFOメモリでは、以下の様
な問題点があった。

すなわち、第３図に於て、書き込みまたは読みだしの
際にNAND回路４〜６の出力に生じる負パルスの幅は、例
えばNAND回路５に注目すれば、Ｒ−Ｓフリップフロップ
回路８とNAND回路５の遅延時間の和となる。従って、仮
にFIFOメモリを遅延時間の極く少ない素子を用いて構成
した場合には、NAND回路５の出力負パルス幅は極めて細
くなってしまい、浮遊容量の影響で波形が鈍り（波形が
低くなり）、Ｒ−Ｓフリップフロップ回路８はトリガで
きても、Ｄラッチ回路２やＲ−Ｓフリップフロップ回路
７をトリガできないといったことが生じる。

また、この種のFIFOメモリは完全非同期動作であるた
め、回路動作の計算機によるシミュレーションが非常に
困難であるという問題点もある。例えば第３図のように
構成されたＮ段のFIFOメモリにおいて、データ無しの状
態でひとつのデータを書き込んでからそのデータが出力
端子に現われるまでの伝搬遅延時間は、およそ である。温度や製造バラツキによる伝搬遅延時間の変動
量は段数Ｎが大きい場合、かなり大きくなってしまう。
したがって、伝搬遅延時間の変動量が大きな回路は、一
般的に、計算機によるシミュレーションが困難となる。

本発明はこのような従来の問題を解決するものであ
り、確実に動作し、また計算機によるシミュレーション
も簡単に行うことができる優れたFIFOメモリを提供する
ことを目的とするものである。

問題点を解決するための手段 本発明は上記目的を達成するために、第３図の構成よ
り成る従来のFIFOメモリにおける各NAND回路の出力直後
に新たなフリップフロップ回路を挿入配設し、そのフリ
ップフロップ回路のクロック入力は外部からのクロック
信号を用いるようにし、以て、その外部クロック信号に
同期せしめて各段の制御回路の制御を行うようにしたも
のである。

作 用 本発明は上記構成により、従来例で述べたように「NA
ND回路の出力がロウレベルになる→自動的にハイレベル
に戻る」といった、素子の遅延時間に依存した動作はな
くなり、「NAND回路の出力がロウレベルになる→１つの
外部クロック信号が入力される→Ｄラッチ回路がイネー
ブルとなる、Ｒ−Ｓフリップフロップ回路がセットされ
る→外部クロック信号が１発入力される→Ｄラッチ回路
がディスエーブルとなる」といったように１つの外部ク
ロック信号が入力される毎に全順序回路の論理状態が一
意に定められる。

その結果、例え遅延が無い素子を用いても各ノードの
入力にはクロック周期を単位とした幅をもつパルスが入
力されるため確実な動作が期待できる。しかも、FIFOメ
モリ全体としての伝搬遅延時間の変動も最後段の遅延変
動分だけである。

実施例 第１図は本発明に係るFIFOメモリの一実施例を示す概
略ブロック図である。第１図において11,12,13はデータ
の記憶素子用回路として、データ１ワードのビット数に
相当する数だけ設けられるＤラッチ回路（Ｄフリップフ
ロップ回路で代替可能）である。また、14,15,16はNAND
回路、17,18,19は新規に配設されたＤフリップフロップ
回路、20,21,22はＲ−Ｓフリップフロップ回路であり、
これら各回路14〜22により制御回路を構成している。

尚、第１図では、例えばNAND回路15と、Ｄフリップフ
ロップ回路18と、Ｒ−Ｓフリップフロップ回路21と、Ｄ
ラッチ回路12とで１段分を構成する３段分より成るFIFO
メモリの構成例を示している。

上記構成を図示破線で示す段について説明すると、ま
ずＤラッチ回路12のＤ端子は前段のＤラッチ回路11のＱ
端子に接続され、Ｑ端子は後段のＤラッチ回路13のＤ端
子に接続されている。尚、最初の段のＤフリップフロッ
プ回路11のＤ端子にはデータＹが入力する。

そして、NANDゲート15の３つの入力端子には、前段の
Ｒ−Ｓフリップフロップ回路20のＱ端子と、その段のＲ
−Ｓフリップフロップ回路21の端子と、後段のＤフリ
ップフロップ回路19のＱ端子が接続されている。

また、Ｄフリップフロップ回路18のＤ端子にはNANDゲ
ート15の出力端子が接続され、クロック端子には外部ク
ロック信号CKが入力し、Ｑ端子がその段のＤラッチ回路
12のイネーブルゲートとＲ−Ｓフリップフロップ回路
21のＳ端子に接続されるとともに、前段のＲ−Ｓフリッ
プフロップ回路20のＲ端子に接続されている。

最後に、Ｒ−Ｓフリップフロップ回路21のＲ端子は、
後段のＤフリップフロップ19のＱ端子が接続され、最後
の段のＲ−Ｓフリップフロップ回路22のＲ端子には、書
き込み時に正であり、読み出し時に負のパルスＺが入力
する。

次に上記実施例の動作について説明する。

尚、初期状態として、ここではＲ−Ｓフリップフロッ
プ回路20,21,22はリセット状態（Ｑ出力はロウレベル）
にあり、Ｄフリップフロップ回路17,18,19はセット状態
（Ｑ出力はハイレベル）にあり、入力Ｘはロウレベル、
入力Ｚはハイレベルとする。

そこで、まず書き込み動作について説明する。尚、第
２図はその書き込み動作時のタイミングチャートであ
る。

入力ＸがハイレベルになるとNAND回路14の出力がロウ
レベルになる。１つの外部クロック信号（以下、単にパ
ルスという）CKが入力されるとその立上りエッジでＤフ
リップフロップ回路17のＱ出力がロウレベルとなる。す
るとＲ−Ｓフリップフロップ回路20はセットされ、Ｄラ
ッチ回路11のイネーブルゲートは開き、かつNAND回路
14の出力はハイレベルに戻る。Ｒ−Ｓフリップフロップ
回路20がセットされればNAND回路15の出力はロウレベル
になる。

次にパルスCKが再び入力されると（このときまでに入
力Ｘはロウレベルに戻っているものとする）、Ｄフリッ
プフロップ回路18のＱ出力はロウレベルになる。これに
よりＲ−Ｓフリップフロップ回路20はリセットされ、Ｒ
−Ｓフリップフロップ回路21はセットされる。同時にＤ
フリップフロップ回路17のＱ出力はハイレベルになる。

以下、同様な動作が次々と後段へ引き継がれて行く。
ここでＤフリップフロップ回路17のＱ出力、即ちＤラッ
チ回路11のイネーブルゲート信号に注目すると、この信
号は明らかに入力パルスCKの１周期分の幅をもってい
る。（第２図参照） 書き込みを繰り返し、いくつかデータが蓄積した場合
の動作については、従来例と同じ考え方で説明できる。

例えば、データがＤラッチ回路13まで蓄積されていれ
ばＲ−Ｓフリップフロップ回路22はセット状態となって
いる。そこで１度書き込みが行われ、Ｒ−Ｓフリップフ
ロップ回路21のＱ出力がハイレベルになったとしても、
Ｒ−Ｓフリップフロップ回路22の出力がロウレベルで
あるため、NAND回路16の出力はハイレベルのままであ
る。

従ってＤラッチ回路13にイネーブルゲート信号は加わ
らず、データはＤラッチ回路12に保持されたままとな
る。更にもう１度書き込みが行なわれれば、データはＤ
ラッチ回路11まで蓄積されることは明らかである。

次に読み出し動作について説明する。上記まででデー
タはＤラッチ回路11〜13全てに蓄積されており、それに
伴いＲ−Ｓフリップフロップ回路20〜21はすべてセット
状態にある。

ここで読み出しが行われると入力Ｚに負パルスが現わ
れる。するとＲ−Ｓフリップフロップ回路22はリセット
され、NAND回路16の出力はロウレベルとなる。

そこで入力CKにパルスが１発発生するとＤフリップフ
ロップ回路19のＱ出力はロウレベルとなり、Ｄラッチ回
路13は前段のＤラッチ回路12のＱ出力のデータを読み込
む。同時にＲ−Ｓフリップフロップ回路22がセットされ
るのでNAND回路16の出力はハイレベルに戻る。

更に入力CKにパルスが発生するとＤフリップフロップ
回路19のＱ出力はハイレベルに戻る。ここでＤフリップ
フロップ回路19のＱ出力に注目すると、入力Ｚに負パル
スが現われるとＤフリップフロップ回路19のＱ出力に負
パルスが生じることになる。

この負パルスはＤラッチ回路13のイネーブルゲート信
号になると同時にＲ−Ｓフリップフロップ回路21及びNA
ND回路15にも加わる。ところがこれは、Ｒ−Ｓフリップ
フロップ回路22とNAND回路16に対する入力Ｚの負パルス
と同等なものである。

従ってＤフリップフロップ回路18のＱ出力には負パル
スが生じ、Ｄラッチ回路12にはＤラッチ回路11のＱ出力
のデータが読み込まれる。

更にＤフリップフロップ回路17のＱ出力に負パルスが
生じ、Ｄラッチ回路11は入力Ｙのデータを読み込む。

以上要するに、読み出し動作においては、入力Ｚに負
パルスが現われると、データ全体が右へ１段シフトする
ことになる。このようにして読み出しが行われる。

このように上記実施例によればFIFOメモリ本体内の全
ノードの論理状態が外部クロックCK毎に一意に定まると
いう利点を有する。

また上記実施例によればデータ記憶素子としてのＤラ
ッチ回路等へ加わるパルス幅は外部クロック信号の１周
期分の広いパルス幅となるという効果も有する。

発明の効果 本発明は上記実施例より明らかなように、制御回路の
制御を外部クロック信号に同期させたものであり、構成
素子の遅延時間に依存して生じさせるパルスが存在しな
いという利点を有する。そのため、構成素子の遅延時間
がたとえゼロであっても確実に動作し、計算機によるシ
ミュレーションも簡単に行うことができる。

【図面の簡単な説明】

第１図は本発明に係るFIFOメモリの一実施例を示す概略
ブロック図、第２図は第１図における書き込み時のタイ
ミングチャート、第３図は従来のFIFOメモリの概略ブロ
ック図である。 11,12,13……Ｄラッチ回路、14,15,16……NAND回路、1
7,18,19……Ｄフリップフロップ回路、20,21,22……Ｒ
−Ｓフリップフロップ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】データが１ビットずつ順次書き込まれ、順
   次読み出されるデータ記憶手段と、前記データ記憶手段
   の制御端子に接続され、クロック信号に応じて前記デー
   タ記憶手段の書き込み、読み出しを制御する第１のフリ
   ップフロップ回路と、前記第１のフリップフロップ回路
   を駆動するNAND回路と、前記第１のフリップフロップ回
   路の出力で制御され、前記NAND回路を駆動する第２のフ
   リップフロップ回路とを１組とする回路系を複数段接続
   したFIFOメモリ。
2. 【請求項２】回路系がデータ１ワードのビット数に相当
   する段数接続された特許請求の範囲第１項記載のFIFOメ
   モリ。
3. 【請求項３】データ記憶手段がＤラッチで構成され、イ
   ネーブル端子を制御端子とした特許請求の範囲第１項記
   載のFIFOメモリ。
4. 【請求項４】データ記憶手段がＤフリップフロップで構
   成され、クロック端子を制御端子とした特許請求の範囲
   第１項記載のFIFOメモリ。
5. 【請求項５】第１のフリップフロップ回路がＤフリップ
   フロップ回路、第２のフリップフロップ回路がＲ−Ｓフ
   リップフロップ回路で構成され、NAND回路は第１乃至第
   ３の入力端子を有し、第１の入力端子は前段の第２のフ
   リップフロップ回路の出力端子に接続され、第２の入力
   端子は第２のフリップフロップ回路の反転出力端子に接
   続され、第３の入力端子は後段の第１のフリップフロッ
   プ回路の出力端子に接続され、NAND回路の出力端子は第
   １のフリップフロップ回路の入力端子に接続され、第１
   のフリップフロップ回路の出力端子はデータ記憶手段の
   制御端子、第２のフリップフロップ回路のセット端子お
   よび前段の第２のフリップフロップ回路のリセットＲ端
   子に接続された特許請求の範囲第１項記載のFIFOメモ
   リ。